WO2016158745A1 - 表示装置 - Google Patents

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WO2016158745A1
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signal
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control
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成継 山中
野口　登
将紀 小原
宣孝 岸
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シャープ株式会社
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a display device, and more particularly to a display device including a self-luminous display element driven by a current, such as an organic EL display device, and a driving method thereof.
  • an electro-optical element whose luminance is controlled by an applied voltage and an electro-optical element whose luminance is controlled by a flowing current.
  • a typical example of an electro-optical element whose luminance is controlled by an applied voltage is a liquid crystal display element.
  • an electro-optical element whose luminance is controlled by a flowing current is an organic EL (Electro-Luminescence) element.
  • the organic EL element is also called OLED (Organic Light-Emitting Light Diode).
  • Organic EL display devices that use organic EL elements, which are self-luminous electro-optic elements, can be easily reduced in thickness, power consumption, brightness, etc., compared to liquid crystal display devices that require backlights and color filters. Can be achieved. Accordingly, in recent years, organic EL display devices have been actively developed.
  • an organic EL display device As a driving method of an organic EL display device, a passive matrix method (also called a simple matrix method) and an active matrix method are known.
  • An organic EL display device adopting a passive matrix system has a simple structure but is difficult to increase in size and definition.
  • an organic EL display device adopting an active matrix method hereinafter referred to as an “active matrix type organic EL display device” is larger and has higher definition than an organic EL display device employing a passive matrix method. Can be easily realized.
  • a pixel circuit of an active matrix organic EL display device typically includes an input transistor that selects a pixel and a drive transistor that controls the supply of current to the organic EL element.
  • the current flowing from the drive transistor to the organic EL element may be referred to as “drive current”.
  • FIG. 37 is a circuit diagram showing a configuration of a conventional general pixel circuit 81.
  • the pixel circuit 81 is provided corresponding to each intersection of the plurality of data lines DL and the plurality of scanning lines SL provided in the display unit.
  • the pixel circuit 81 includes two transistors T1 and T2, one capacitor Cst, and one organic EL element OLED.
  • the transistor T1 is an input transistor
  • the transistor T2 is a drive transistor.
  • the transistor T1 is provided between the data line DL and the gate terminal of the transistor T2.
  • a gate terminal is connected to the scanning line SL, and a source terminal is connected to the data line DL.
  • the transistor T2 is provided in series with the organic EL element OLED.
  • the drain terminal is connected to a power supply line that supplies the organic EL high-level power supply voltage ELVDD, and the source terminal is connected to the anode terminal of the organic EL element OLED.
  • the power supply line for supplying the organic EL high-level power supply voltage ELVDD is hereinafter referred to as “organic EL high-level power supply line”.
  • the same ELVDD as the organic EL high level power supply voltage is attached to the organic EL high level power supply line.
  • the capacitor Cst one end is connected to the gate terminal of the transistor T2, and the other end is connected to the source terminal of the transistor T2. Note that the other end of the capacitor Cst may be connected to the drain terminal of the transistor T2.
  • the cathode terminal of the organic EL element OLED is connected to a power supply line that supplies the organic EL low-level power supply voltage ELVSS.
  • the power supply line for supplying the organic EL low-level power supply voltage ELVSS is hereinafter referred to as “organic EL low-level power supply line”.
  • the same ELVSS as the organic EL low-level power supply voltage is attached to the organic EL low-level power supply line.
  • a connection point between the gate terminal of the transistor T2, one end of the capacitor Cst, and the drain terminal of the transistor T1 is referred to as a “gate node” for convenience.
  • the gate node is denoted by reference numeral VG.
  • the higher of the drain and the source is called the drain, but in the description of this specification, one is defined as the drain and the other is defined as the source. Therefore, the source potential is higher than the drain potential. May be higher.
  • FIG. 38 is a timing chart for explaining the operation of the pixel circuit 81 shown in FIG.
  • the scanning line SL Prior to time t91, the scanning line SL is in a non-selected state. Therefore, before the time point t91, the transistor T1 is in an off state, and the potential of the gate node VG maintains an initial level (for example, a level corresponding to writing in the previous frame).
  • the scanning line SL is selected, and the transistor T1 is turned on. Thereby, the data voltage Vdata corresponding to the luminance of the pixel (subpixel) formed by the pixel circuit 81 is supplied to the gate node VG via the data line DL and the transistor T1.
  • the potential of the gate node VG changes according to the data voltage Vdata.
  • the capacitor Cst is charged to the gate-source voltage Vgs which is the difference between the potential of the gate node VG and the source potential of the transistor T2.
  • the scanning line SL is in a non-selected state.
  • the transistor T1 is turned off, and the gate-source voltage Vgs held by the capacitor Cst is determined.
  • the transistor T2 supplies a drive current to the organic EL element OLED according to the gate-source voltage Vgs held by the capacitor Cst.
  • the organic EL element OLED emits light with a luminance corresponding to the drive current.
  • a thin film transistor in an organic EL display device, a thin film transistor (TFT) is typically employed as a drive transistor.
  • TFT thin film transistor
  • characteristics threshold voltage and mobility
  • variations occur in the characteristics of the drive transistors provided in the display portion, variations occur in the magnitude of the drive current.
  • luminance unevenness occurs on the display screen, and the display quality deteriorates.
  • current efficiency light emission efficiency
  • the luminance gradually decreases with time. As a result, image sticking occurs.
  • a pixel circuit 91 configured as shown in FIG. 39 is provided with a transistor T3 for controlling whether or not the drive current is measured, in addition to the conventional components.
  • the transistor T3 is in the on state, the drive current is read through the data line DL.
  • a signal line for controlling on / off of the transistor T3 is provided in parallel with the scanning line.
  • a signal line corresponding to a scanning line provided conventionally is referred to as a “write control line”, and a signal line for controlling on / off of the transistor T3 is referred to as a “monitor control line”.
  • the write control line is denoted by reference numeral GL
  • the monitor control line is denoted by reference numeral ML.
  • the object to be measured when compensating for the deterioration of the circuit element is not limited to the current, and the voltage may be measured.
  • the process of measuring the current or voltage in order to compensate for the deterioration of the circuit element is referred to as “monitor process”.
  • a period including a period for actually measuring current or voltage and a preparation period for the measurement are referred to as “monitor processing period”.
  • the write control line GL and the monitor control line ML are driven using a shift register.
  • one shift register for driving both the write control line GL and the monitor control line ML is provided on one side of the display unit, or a shift register for driving the write control line GL (hereinafter referred to as “write”).
  • the shift register for control ”96) is provided on one side of the display unit 95, and a shift register (hereinafter referred to as“ monitor control shift register ”) 97 for driving the monitor control line ML is provided on the other side of the display unit 95.
  • a configuration provided on the side can be considered. If the configuration shown in FIG. 40 is adopted, the frame sizes on the left and right sides of the display unit 95 can be made uniform.
  • the length of a period during which one write control line GL is maintained in a selected state for a data voltage writing process and the length of a period during which one monitor control line ML is maintained in a selected state for a monitor process. Is different. Therefore, when the configuration shown in FIG. 40 is adopted, if the inside of the write control shift register 96 and the inside of the monitor control shift register 97 are exactly the same, the display quality may be deteriorated or abnormal operation may occur. . However, there are cases where the configuration shown in FIG.
  • the present invention includes two shift registers (a write control shift register and a monitor control shift register) that are independent of each other and can perform monitor processing without causing deterioration in display quality or occurrence of abnormal operation.
  • An object is to realize a display device having a configuration.
  • a first aspect of the present invention is a display device having a plurality of pixel circuits formed in a matrix, A plurality of write control lines provided to correspond to each row and for transmitting a write control signal for controlling whether or not to write a data voltage to the pixel circuit of the corresponding row; A plurality of monitor control lines provided to correspond to each row and for transmitting a monitor control signal for controlling whether or not to measure an electric quantity representing characteristics of circuit elements included in the pixel circuit of the corresponding row When, A plurality of data lines provided to correspond to each column and for supplying the data voltage to the pixel circuits in the corresponding column; An electric quantity measuring circuit for measuring an electric quantity supplied from the plurality of pixel circuits; Write control comprising a plurality of stages corresponding to the plurality of write control lines on a one-to-one basis, and sequentially outputting on-level write control signals to the plurality of write control lines based on a first clock signal group.
  • Shift register for On-level monitor control based on the second clock signal group is applied to the monitor control line of the monitor row, which is a row to be measured for electricity, consisting of a plurality of stages corresponding to the plurality of monitor control lines on a one-to-one basis.
  • a shift register for monitor control for outputting a signal A data line driving circuit for applying the data voltage to the plurality of data lines; A drive control circuit for controlling the operation of the electrical quantity measurement circuit, the write control shift register, the monitor control shift register, and the data line drive circuit;
  • the first unit circuit constituting each stage of the write control shift register is: A first internal node; A first transfer circuit for transferring an on-level signal output from a first unit circuit constituting a stage before the own stage to the first internal node; A first output circuit connected to a write control line corresponding to the first stage, and a first boost circuit for increasing the voltage level of the first internal node based on a clock signal included in the first clock signal group A first signal output circuit for outputting from the first output node a write control signal having a voltage level equal to the voltage level of the clock signal applied to the first boost circuit; A first internal node reset circuit for turning off the voltage level of the first internal node; A first output node reset circuit for turning off the voltage level of the first output node; The second
  • the plurality of data lines transmit the amount of electricity supplied from the pixel circuit in the corresponding column to the amount of electricity measurement circuit,
  • Each pixel circuit A write control transistor having a control terminal connected to a corresponding write control line and a first conduction terminal connected to a corresponding data line;
  • a monitor control transistor having a control terminal connected to the corresponding monitor control line and a first conduction terminal connected to the corresponding data line;
  • a control terminal is connected to the second conduction terminal of the write control transistor, an on-level power supply voltage is applied to the first conduction terminal, and a second conduction terminal is connected to the second conduction terminal of the monitor control transistor.
  • a driven transistor, And an organic EL element having an anode terminal connected to the second conduction terminal of the drive transistor and an off-level power supply voltage applied to the cathode terminal.
  • a plurality of monitor lines provided to correspond to each column, and for transmitting the amount of electricity supplied from the pixel circuit of the corresponding column to the electricity amount measuring circuit;
  • the write control line and the monitor control line are shared by a common control line that is one control line,
  • Each pixel circuit A write control transistor having a control terminal connected to a corresponding shared control line and a first conduction terminal connected to a corresponding data line;
  • a monitor control transistor having a control terminal connected to the corresponding shared control line and a first conduction terminal connected to the corresponding monitor line;
  • a control terminal is connected to the second conduction terminal of the write control transistor, an on-level power supply voltage is applied to the first conduction terminal, and a second conduction terminal is connected to the second conduction terminal of the monitor control transistor.
  • a driven transistor, And an organic EL element having an anode terminal connected to the second conduction terminal of the drive transistor and an off-level power supply voltage applied to the cathode terminal.
  • the second signal output circuit further includes a second output control circuit that controls the output of an on-level monitor control signal from the second output node based on a second enable signal.
  • the second output control circuit is provided in a region between the second transfer circuit and the second boost circuit so as to divide the second internal node into two regions.
  • a sixth aspect of the present invention is the fourth aspect of the present invention,
  • the second output control circuit is provided in a region between the second boost circuit and the second output node.
  • the first signal output circuit further includes a first output control circuit that controls output of an on-level write control signal from the first output node based on a first enable signal;
  • the current drive capability of the first output control circuit is greater than the current drive capability of the second output control circuit.
  • the second unit circuit further includes a second holding circuit for holding an on-level signal transferred from the second transfer circuit to the second internal node.
  • a ninth aspect of the present invention is the eighth aspect of the present invention,
  • the current drive capability of the second internal node reset circuit is greater than the current drive capability of the first internal node reset circuit.
  • a tenth aspect of the present invention is the eighth aspect of the present invention,
  • the first unit circuit further includes a first holding circuit for holding an on-level signal transferred from the first transfer circuit to the first internal node,
  • the signal holding capability of the second holding circuit is larger than the signal holding capability of the first holding circuit.
  • the drive control unit stops the clock operation of the first clock signal group during the electric quantity measurement period, thereby causing the write control shift register to output an on-level write control signal to the plurality of write control lines. The output is stopped.
  • a twelfth aspect of the present invention is the eleventh aspect of the present invention.
  • the drive control unit outputs an on-level write control signal to the write control line of the monitor row and outputs an initialization signal to the plurality of data lines at least immediately before the electrical quantity measurement period. As described above, the operation of the write control shift register and the operation of the data line driving circuit are controlled.
  • the drive control unit is configured to output an on-level monitor control signal to the monitor control line of the monitor row during a period in which the output of the on-level write control signal to the plurality of write control lines is stopped.
  • the operation of the shift register for write control and the operation of the shift register for monitor control are controlled.
  • the stop and restart of the output of the on-level monitor control signal by the monitor control shift register can be controlled from the outside.
  • the drive control unit shifts the write control so that a write control signal applied to the write control line of the monitor row and a monitor control signal applied to the monitor control line of the monitor row are turned on in synchronization with each other.
  • the operation of the register and the operation of the shift register for monitor control are controlled.
  • the write control for driving the write control line.
  • a monitor control shift register for driving the monitor control line.
  • the current drive capability of the first boost circuit (the boost circuit in the unit circuit constituting the write control shift register) is the same as that of the second boost circuit (the unit circuit constituting the monitor control shift register). Larger than the current drive capability of the boost circuit). For this reason, the rise time of the write control signal is shorter than the rise time of the monitor control signal, and the deterioration of display quality due to insufficient charging is suppressed.
  • the current output capability of the second output node reset circuit (the output node reset circuit in the unit circuit constituting the monitor control shift register) is the same as the first output node reset circuit (the unit constituting the write control shift register). It is larger than the current drive capability of the output node reset circuit in the circuit. For this reason, the fall time of the monitor control signal is shorter than the fall time of the write control signal, and the deterioration of display quality is suppressed.
  • the configuration includes two independent shift registers that can perform monitor processing (processing for measuring the amount of electricity supplied from the pixel circuit) without causing deterioration in display quality or occurrence of abnormal operation. A display device is realized.
  • the write control line and the monitor control line are shared, the number of wirings can be reduced and high definition can be realized.
  • the rise time of the write control signal is shorter than the rise time of the monitor control signal, and the deterioration of display quality due to insufficient charging is suppressed.
  • the eighth aspect of the present invention even when the period until the on-level signal transferred from the second transfer circuit to the second internal node is further transferred to the second boost circuit is long, A decrease in the voltage level of the signal is suppressed. As a result, the occurrence of malfunction of the second unit circuit is suppressed.
  • the voltage level of the second internal node is quickly turned off after the monitoring process is completed. As a result, the occurrence of malfunction of the second unit circuit is suppressed.
  • the voltage level of the second internal node can be maintained at a high level for a long period of time. As a result, the occurrence of malfunction due to a decrease in the voltage level of the second internal node is suppressed.
  • the eleventh aspect of the present invention it is possible to secure a sufficient period for measuring the amount of electricity by stopping the clock operation of the first clock signal group for a sufficient period.
  • the twelfth aspect of the present invention there is no variation in the charging rate between pixels, and the amount of electricity supplied from the pixel circuit is measured with high accuracy. Therefore, the deterioration of the circuit element is sufficiently compensated.
  • the monitoring process can be performed in a non-scanning period such as a vertical blanking period or a period immediately after power-on.
  • the fourteenth aspect of the present invention it is possible to stop the monitoring process for a long period of time when the characteristic change (time-dependent change) of the circuit element is small, or to perform the monitoring process only when necessary.
  • the fifteenth aspect of the present invention it is possible to prevent complication of operations of the write control shift register and the monitor control shift register.
  • FIG. 5 is a diagram for explaining current drive capability of components in a unit circuit (first unit circuit and second unit circuit) in the active matrix organic EL display device according to the first embodiment of the present invention. is there.
  • the said 1st Embodiment it is a block diagram which shows the whole structure of an organic electroluminescent display apparatus.
  • FIG. 3 is a diagram for describing an outline of a source driver in the first embodiment.
  • the said 1st Embodiment it is a figure for demonstrating the structure of a display part.
  • FIG. 3 is a circuit diagram showing a part of a pixel circuit and a source driver in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a write control shift register in the first embodiment.
  • FIG. 2 is a block diagram showing a schematic configuration of a first unit circuit (unit circuit in a write control shift register) in the first embodiment.
  • FIG. 3 is a circuit diagram showing a detailed configuration of a first unit circuit in the first embodiment. 6 is a timing chart for explaining a basic operation of the first unit circuit in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a monitor control shift register in the first embodiment.
  • FIG. 3 is a block diagram showing a schematic configuration of a second unit circuit (unit circuit in a monitor control shift register) in the first embodiment.
  • FIG. 3 is a circuit diagram showing a detailed configuration of a second unit circuit in the first embodiment.
  • FIG. 5 is a timing chart for explaining a basic operation of the second unit circuit 40 in a period other than the monitor processing period in the first embodiment.
  • 6 is a timing chart for explaining a write control line and a monitor control line driving method in the vicinity of the monitor processing period in the first embodiment.
  • FIG. 10 is a diagram for describing a first example related to selection of a monitor row in the first embodiment.
  • FIG. 10 is a diagram for describing a second example related to selection of a monitor row in the first embodiment.
  • FIG. 6 is a block diagram illustrating a schematic configuration of a second unit circuit in a first modification of the first embodiment.
  • FIG. 6 is a circuit diagram showing a detailed configuration of a second unit circuit in the first modification example of the first embodiment.
  • FIG. 7 is a block diagram showing a preferred schematic configuration for a second unit circuit in the first modification of the first embodiment.
  • FIG. 10 is a block diagram illustrating a schematic configuration of a second unit circuit in a second modification of the first embodiment.
  • FIG. 10 is a circuit diagram showing a detailed configuration of a second unit circuit in a second modification of the first embodiment.
  • FIG. 10 is a block diagram illustrating a schematic configuration of a second unit circuit in a third modification of the first embodiment.
  • 11 is a circuit diagram showing a detailed configuration of a second unit circuit in a third modification example of the first embodiment.
  • the 4th modification of the said 1st Embodiment it is a block diagram which shows schematic structure of a 2nd unit circuit.
  • the 4th modification of the said 1st Embodiment it is a circuit diagram which shows the detailed structure of a 2nd unit circuit.
  • 14 is a timing chart for explaining a method of driving a write control line and a monitor control line in the fifth modification of the first embodiment.
  • 24 is a timing chart for explaining a method for driving a write control line and a monitor control line in a sixth modification of the first embodiment.
  • FIG. 24 is a timing chart for explaining a method of driving a write control line and a monitor control line in the seventh modification example of the first embodiment.
  • the 8th modification of the said 1st Embodiment it is a figure for demonstrating the outline of a source driver. It is a figure for demonstrating a switching part in the 8th modification of the said 1st Embodiment.
  • the 8th modification of the said 1st Embodiment it is a figure which shows one structural example of a voltage measurement circuit. It is a figure for demonstrating the structure of the display part of the active matrix type organic electroluminescence display which concerns on the 2nd Embodiment of this invention.
  • FIG. 6 is a diagram illustrating a configuration of a pixel circuit and a schematic configuration of a source driver in the second embodiment.
  • 10 is a timing chart for explaining a driving method of a common control line in the second embodiment.
  • It is a circuit diagram which shows the structure of the conventional general pixel circuit.
  • FIG. 38 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 37.
  • FIG. FIG. 6 is a circuit diagram illustrating a configuration example of a pixel circuit for enabling measurement of a drive current in order to perform compensation according to characteristics of a drive transistor. It is a block diagram for demonstrating the structure for driving a write control line and a monitor control line.
  • the gate terminal corresponds to the control terminal
  • the drain terminal corresponds to the first conduction terminal
  • the source terminal corresponds to the second conduction terminal.
  • TFT characteristics the characteristics of the drive transistor provided in the pixel circuit
  • OLED characteristics the characteristics of the organic EL element provided in the pixel circuit
  • the line that is the target of the monitoring process is called “monitor line”.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix organic EL display device 1 according to the first embodiment of the present invention.
  • the organic EL display device 1 includes a display control circuit 100, a source driver 200, a write control shift register 300, a monitor control shift register 400, and a display unit 500.
  • the source driver 200 includes a portion that functions as the data line driving circuit 210 and a portion that functions as the current measurement circuit 220.
  • a write control shift register 300 and a monitor control shift register 400 are formed in the organic EL panel 6 including the display unit 500. That is, the write control shift register 300 and the monitor control shift register 400 are monolithic.
  • the organic EL display device 1 includes, as components for supplying various power supply voltages to the organic EL panel 6, a logic power supply 610, a logic power supply 620, an organic EL high level power supply 630, and an organic EL low level.
  • a power source 640 is provided.
  • a drive control circuit is realized by the display control circuit 100, and an electric quantity measurement circuit is realized by the current measurement circuit 220.
  • the logic power supply 610 is supplied with the shift register high level power supply voltage VDD and the shift register low level power supply voltage VSS required for the operation of the write control shift register 300 from the logic power supply 610.
  • the logic power supply 620 is supplied with the shift register high level power supply voltage VDD and the shift register low level power supply voltage VSS required for the operation of the monitor control shift register 400.
  • the organic EL high level power supply voltage ELVDD which is a constant voltage, is supplied from the organic EL high level power supply 630 to the organic EL panel 6.
  • the organic EL low level power supply EL640 is supplied with a constant voltage from the organic EL low level power supply 640 to the organic EL panel 6.
  • FIG. 4 is a diagram for explaining the configuration of the display unit 500 in the present embodiment.
  • n write control lines GL (1) to GL (n) and m data lines DL (1) to DL (m) cross each other. It is arranged.
  • the data lines DL (1) to DL (m) a data line for red pixels, a data line for green pixels, and a data line for blue pixels are sequentially arranged.
  • a pixel circuit 50 is provided corresponding to each intersection of the write control lines GL (1) to GL (n) and the data lines DL (1) to DL (m).
  • the pixel circuits 50 are formed in a matrix so as to configure a plurality of rows (n rows) and a plurality of columns (m columns).
  • the display unit 500 also includes n monitor control lines ML (1) to ML (n) so as to correspond to the n write control lines GL (1) to GL (n) on a one-to-one basis. It is arranged. Further, the organic EL high level power line ELVDD and the organic EL low level power line ELVSS are arranged in the display unit 500. A detailed configuration of the pixel circuit 50 will be described later.
  • the write control lines are simply represented by the reference sign GL.
  • the monitor control line and the data line are simply represented by the symbols ML and DL, respectively.
  • a signal applied to the write control line GL is referred to as a “write control signal”
  • a signal applied to the monitor control line ML is referred to as a “monitor control signal”.
  • the same control code GL as that of the write control line is attached to the write control signal.
  • the same reference symbol ML as the monitor control line is attached to the monitor control signal.
  • the display control circuit 100 controls the operation of the source driver 200 by supplying the digital video signal DV and the source control signal SCTL to the source driver 200, and shifts the write control by supplying the control signal WCTL to the write control shift register 300.
  • the operation of the register 300 is controlled, and the control signal MCTL and the monitor enable signal ENA are supplied to the monitor control shift register 400 to control the operation of the monitor control shift register 400.
  • the source control signal SCTL includes a source start pulse signal, a source clock signal, a latch strobe signal, and an input / output control signal DWT.
  • the control signal WCTL includes a write start pulse signal and a two-phase clock signal (clock signal GCK1 and clock signal GCK2).
  • the control signal MCTL includes a monitor start pulse signal and a two-phase clock signal (clock signal MCK1 and clock signal MCK2).
  • the monitor enable signal ENA is a signal for controlling whether or not the drive current can be measured.
  • the display control circuit 100 also receives the monitor data MO given from the source driver 200, and displays the correction data used for correcting the video signal (data that is the source of the digital video signal DV) sent from the outside as the monitor data. Update using MO. Note that the monitor data MO is data measured for obtaining TFT characteristics and OLED characteristics.
  • the source driver 200 operates to drive the data lines DL (1) to DL (m) (operation as the data line driving circuit 210) and is output from the pixel circuit 50 to the data lines DL (1) to DL (m).
  • the operation of measuring the drive current is selectively performed.
  • the source driver 200 performs the following operation when functioning as the data line driving circuit 210.
  • the source driver 200 receives the source control signal SCTL and the digital video signal DV sent from the display control circuit 100, and applies the driving video signal to the data lines DL (1) to DL (m).
  • the source driver 200 sequentially holds the digital video signal DV indicating the voltage to be applied to each data line DL at the timing when the pulse of the source clock signal is generated using the pulse of the source start pulse signal as a trigger. .
  • the held digital video signal DV is converted into an analog voltage at the timing when the pulse of the latch strobe signal is generated.
  • the converted analog voltage is applied simultaneously to all the data lines DL (1) to DL (m) as a drive video signal.
  • the source driver 200 functions as the current measuring circuit 220, the source driver 200 outputs a voltage corresponding to the drive current output from the pixel circuit 50 to the data lines DL (1) to DL (m) as the monitor data MO.
  • the write control shift register 300 drives n write control lines GL (1) to GL (n) based on the control signal WCTL sent from the display control circuit 100.
  • the monitor control shift register 400 drives n monitor control lines ML (1) to ML (n) based on the control signal MCTL and the monitor enable signal ENA sent from the display control circuit 100. A detailed driving method of the write control line GL and the monitor control line ML will be described later.
  • each component operates, and the data lines DL (1) to DL (m), the write control lines GL (1) to GL (n), and the monitor control lines ML (1) to ML (n) By being driven, an image is displayed on the display unit 500. At that time, the video signal is corrected based on the measurement result of the drive current. As a result, the deterioration of the driving transistor is compensated.
  • the configuration for compensating for the deterioration of the drive transistor will be described as an example. However, the configuration for compensating for the degradation of a circuit element (for example, an organic EL element) other than the drive transistor is employed. You can also
  • FIG. 5 is a circuit diagram showing a part of the pixel circuit 50 and the source driver 200.
  • FIG. 5 shows a pixel circuit 50 in the i-th row and j-th column and a portion corresponding to the j-th column data line DL (j) in the source driver 200.
  • the pixel circuit 50 includes one organic EL element (electro-optical element) OLED, three transistors T1 to T3, and one capacitor Cst.
  • the transistor T1 functions as an input transistor (write control transistor) that selects a pixel
  • the transistor T2 functions as a drive transistor that controls supply of current to the organic EL element OLED
  • the transistor T3 is a transistor T2 (drive transistor). It functions as a monitor control transistor that controls whether or not to perform current measurement for detecting characteristics.
  • the transistor T1 is provided between the data line DL (j) and the gate terminal of the transistor T2.
  • a gate terminal is connected to the write control line GL (i), and a source terminal is connected to the data line DL (j).
  • the transistor T2 is provided in series with the organic EL element OLED.
  • the gate terminal is connected to the drain terminal of the transistor T1
  • the drain terminal is connected to the organic EL high-level power line ELVDD
  • the source terminal is connected to the anode terminal of the organic EL element OLED.
  • the gate terminal is connected to the monitor control line ML (i)
  • the drain terminal is connected to the anode terminal of the organic EL element OLED
  • the source terminal is connected to the data line DL (j).
  • the capacitor Cst one end is connected to the gate terminal of the transistor T2, and the other end is connected to the drain terminal of the transistor T2.
  • the cathode terminal of the organic EL element OLED is connected to the organic EL low-level power line ELVSS.
  • the transistors T1 to T3 in the pixel circuit 50 are all n-channel type.
  • oxide TFTs thin film transistors using an oxide semiconductor as a channel layer
  • the transistors in the write control shift register 300 and the transistors in the monitor control shift register 400 are employed.
  • the oxide semiconductor layer is, for example, an In—Ga—Zn—O-based semiconductor layer.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor.
  • An In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (mobility more than 20 times that of an amorphous silicon TFT) and low leakage current (leakage less than 1/100 that of an amorphous silicon TFT). Therefore, it is suitably used as a driving TFT (the transistor T2) and a switching TFT (the transistor T1) in the pixel circuit.
  • a driving TFT the transistor T2
  • a switching TFT the transistor T1 in the pixel circuit.
  • the In—Ga—Zn—O-based semiconductor may be amorphous, may include a crystalline portion, and may have crystallinity.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed, for example, in Japanese Unexamined Patent Publication No. 2012-134475.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • the source driver 200 includes a DA converter 21, an operational amplifier 22, a capacitor 23, a switch 24, and an AD converter 25.
  • a digital video signal DV is given to an input terminal of the DA converter 21.
  • the DA converter 21 converts the digital video signal DV into an analog data voltage.
  • the output terminal of the DA converter 21 is connected to the non-inverting input terminal of the operational amplifier 22. Therefore, a data voltage is applied to the non-inverting input terminal of the operational amplifier 22.
  • the inverting input terminal of the operational amplifier 22 is connected to the data line DL (j).
  • the switch 24 is provided between the inverting input terminal and the output terminal of the operational amplifier 22.
  • the capacitor 23 is provided between the inverting input terminal and the output terminal of the operational amplifier 22 in parallel with the switch 24.
  • An input / output control signal DWT included in the source control signal SCTL is given to the control terminal of the switch 24.
  • the output terminal of the operational amplifier 22 is connected to the input terminal of the AD converter 25.
  • the switch 24 when the input / output control signal DWT is at a high level, the switch 24 is turned on, and the inverting input terminal and the output terminal of the operational amplifier 22 are short-circuited. At this time, the operational amplifier 22 functions as a buffer amplifier. As a result, the data voltage applied to the non-inverting input terminal of the operational amplifier 22 is applied to the data line DL (j). When the input / output control signal DWT is at a low level, the switch 24 is turned off, and the inverting input terminal and the output terminal of the operational amplifier 22 are connected via the capacitor 23. At this time, the operational amplifier 22 and the capacitor 23 function as an integrating circuit.
  • the output voltage (monitor voltage Vmo) of the operational amplifier 22 becomes a voltage having a magnitude corresponding to the drive current output from the pixel circuit 50 to the data line DL (j).
  • the AD converter 25 converts the output voltage (monitor voltage Vmo) of the operational amplifier 22 into monitor data MO that is digital data.
  • the input / output control signal DWT is at a low level during a measurement period described later, and the input / output control signal DWT is at a high level during a period other than the measurement period.
  • FIG. 6 is a block diagram showing a configuration of the write control shift register 300 in the present embodiment.
  • the write control shift register 300 includes n stages (n unit circuits). That is, the write control shift register 300 includes n unit circuits so as to correspond one-to-one with the n write control lines GL (1) to GL (n) in the display unit 500. Yes.
  • the unit circuit in the write control shift register 300 is hereinafter referred to as a “first unit circuit”.
  • FIG. 6 shows only the first unit circuits 30 (i ⁇ 1) to 30 (i + 1) constituting the (i ⁇ 1) -th stage to the (i + 1) -th stage. For convenience of explanation, it is assumed that i is an even number.
  • the first unit circuit 30 includes an input terminal for receiving the clock signal GCLK, an input terminal for receiving the set signal S (G), an input terminal for receiving the reset signal R (G), and an output signal. And an output terminal for outputting Q (G).
  • signals given to the input terminals of the respective stages (each first unit circuit 30) in the write control shift register 300 are as follows.
  • the clock signal GCK2 is given as the clock signal GCLK
  • the clock signal GCK1 is given as the clock signal GCLK.
  • the output signal Q (G) output from the previous stage is given as the set signal S (G)
  • the output signal Q (G) outputted from the next stage is given as the reset signal R (G). It is done.
  • the write start pulse signal is given as the set signal S (G).
  • the shift register low-level power supply voltage VSS (not shown in FIG. 6) is commonly applied to all stages.
  • the output signal Q (G) is output from each stage (each first unit circuit 30) in the write control shift register 300.
  • the output signal Q (G) output from each stage is given to the corresponding write control line GL as the write control signal GL, is given to the previous stage as the reset signal R (G), and is set as the set signal S (G). Given to the stage.
  • FIG. 7 is a block diagram showing a schematic configuration of the first unit circuit 30 (unit circuit in the write control shift register 300) in the present embodiment.
  • the components in the first unit circuit 30 are given the word “first” in order to distinguish them from components in the second unit circuit 40 described later.
  • the first unit circuit 30 includes a first transfer circuit 310, a first boost circuit 320, a first output node reset circuit 330, and a first internal node reset circuit 340. It is. Note that a node between the first transfer circuit 310, the first boost circuit 320, and the first internal node reset circuit 340 is referred to as a “first internal node”.
  • the first internal node is denoted by the symbol N (G).
  • the first transfer circuit 310 transfers the set signal S (G) to the first internal node N (G), thereby transferring the first internal node N (
  • the voltage level of G) is set to a high level.
  • the first boost circuit 320 makes the voltage level of the output signal Q (G) equal to the voltage level of the clock signal GCLK by boosting the first internal node N (G) based on the clock signal GCLK.
  • the first output node reset circuit 330 sets the output signal Q (G) to the reset state (low level state) based on the reset signal R (G).
  • the first internal node reset circuit 340 sets the first internal node N (G) to the reset state (low level state) based on the reset signal R (G).
  • the reset signal R (G) is given to the first output node reset circuit 330 and the first internal node reset circuit 340.
  • the first output node reset circuit 330 and the first output node reset circuit 330 A configuration in which a clock signal is supplied to both or one of internal node reset circuits 340 can also be employed.
  • FIG. 8 is a circuit diagram showing a detailed configuration of the first unit circuit 30 in the present embodiment.
  • the first unit circuit 30 includes four transistors T31 to T34.
  • the first unit circuit 30 has three input terminals 31 to 33 and one output terminal 38 in addition to the input terminal for the shift register low-level power supply voltage VSS.
  • the input terminal that receives the set signal S (G) is denoted by reference numeral 31
  • the input terminal that receives the reset signal R (G) is denoted by reference numeral 32
  • the input terminal that receives the clock signal GCLK is denoted by reference numeral 33. Is attached.
  • the output terminal for outputting the output signal Q (G) is denoted by reference numeral 38.
  • This output terminal 38 corresponds to a first output node.
  • a parasitic capacitance Cgd is formed between the gate terminal and the drain terminal of the transistor T32, and a parasitic capacitance Cgs is formed between the gate terminal and the source terminal of the transistor T32.
  • the source terminal of the transistor T31, the gate terminal of the transistor T32, and the drain terminal of the transistor T34 are connected to each other via the first internal node N (G).
  • a first signal output circuit is realized by the transistor T32 (first boost circuit 320) and the output terminal 38.
  • the gate terminal and the drain terminal are connected to the input terminal 31 (that is, diode connection), and the source terminal is connected to the first internal node N (G).
  • the gate terminal is connected to the first internal node N (G)
  • the drain terminal is connected to the input terminal 33
  • the source terminal is connected to the output terminal 38.
  • the gate terminal is connected to the input terminal 32
  • the drain terminal is connected to the output terminal 38
  • the source terminal is connected to the input terminal for the shift register low-level power supply voltage VSS.
  • the transistor T34 the gate terminal is connected to the input terminal 32, the drain terminal is connected to the first internal node N (G), and the source terminal is connected to the input terminal for the shift register low-level power supply voltage VSS. Yes.
  • the transistor T31 changes the voltage level of the first internal node N (G) toward high level.
  • the transistor T32 provides the voltage level of the clock signal GCLK to the output terminal 38 when the first internal node N (G) is in a boosted state (described in detail later).
  • the transistor T33 changes the voltage level of the output terminal 38 toward the voltage level of the shift register low-level power supply voltage VSS when the reset signal R (G) becomes high level.
  • the transistor T34 changes the voltage level of the first internal node N (G) toward the voltage level of the shift register low-level power supply voltage VSS.
  • the first transfer circuit 310 is realized by the transistor T31
  • the first boost circuit 320 is realized by the transistor T32
  • the first output node reset circuit 330 is realized by the transistor T33
  • the first output node reset circuit 330 is realized by the transistor T34.
  • 1 internal node reset circuit 340 is realized.
  • the basic operation of the first unit circuit 30 will be described with reference to FIG.
  • the voltage level of the first internal node N (G) and the voltage level of the output signal Q (G) (voltage level of the output terminal 38) are low level.
  • the input terminal 33 is supplied with a clock signal GCLK that becomes high level at predetermined intervals. Note that, with respect to FIG. 9, some delay occurs in the actual waveform, but an ideal waveform is shown here.
  • a pulse of the set signal S (G) is given to the input terminal 31. Since the transistor T31 is diode-connected as shown in FIG. 8, the transistor T31 is turned on by the pulse of the set signal S (G). As a result, the voltage level of the first internal node N (G) increases.
  • the clock signal GCLK changes from low level to high level.
  • the transistor T34 is in an off state.
  • the set signal S (G) changes from the high level to the low level, the transistor T31 is also in the off state. Accordingly, the first internal node N (G) is in a floating state.
  • the parasitic capacitance Cgd is formed between the gate terminal and the drain terminal of the transistor T32, and the parasitic capacitance Cgs is formed between the gate terminal and the source terminal of the transistor T32.
  • the voltage level of the first internal node N (G) greatly increases due to the bootstrap effect resulting from the change of the clock signal GCLK from the low level to the high level (the first internal node N (G)). Will be boosted.) As a result, a large voltage is applied to the transistor T32. As a result, the voltage level of the output signal Q (G) (the voltage level of the output terminal 38) rises to the high voltage level of the clock signal GCLK. Note that during the period from the time point t1 to the time point t2, the reset signal R (G) is at a low level, so that the transistor T33 and the transistor T34 are maintained in an off state. Therefore, the voltage level of the output signal Q (G) and the voltage level of the first internal node N (G) do not decrease during this period.
  • the clock signal GCLK changes from high level to low level.
  • the voltage level of the output signal Q (G) decreases as the voltage level of the input terminal 33 decreases, and the voltage level of the first internal node N (G) also decreases via the parasitic capacitances Cgd and Cgs.
  • a pulse of the reset signal R (G) is given to the input terminal 32.
  • the transistor T33 and the transistor T34 are turned on.
  • the transistor T33 is turned on, the voltage level of the output signal Q (G) is lowered to a low level, and when the transistor T34 is turned on, the voltage level of the first internal node N (G) is lowered. Drop to.
  • the configuration of the first unit circuit 30 is not limited to the configuration shown in FIG. 8 (a configuration including four transistors T31 to T34). Generally, in order to improve driving performance and reliability, the first unit circuit 30 includes more than four transistors. Even in such a case, the present invention can be applied.
  • FIG. 10 is a block diagram showing the configuration of the monitor control shift register 400 in this embodiment.
  • the monitor control shift register 400 includes n stages (n unit circuits). That is, the monitor control shift register 400 includes n unit circuits so as to correspond to the n monitor control lines ML (1) to ML (n) in the display unit 500 on a one-to-one basis. Yes.
  • the unit circuit in the monitor control shift register 400 is hereinafter referred to as a “second unit circuit”.
  • FIG. 10 shows only the second unit circuits 40 (i ⁇ 1) to 40 (i + 1) constituting the (i ⁇ 1) -th stage to the (i + 1) -th stage. For convenience of explanation, it is assumed that i is an even number.
  • the second unit circuit 40 includes an input terminal for receiving the clock signal MCLK, an input terminal for receiving the set signal S (M), an input terminal for receiving the reset signal R (M), and an output signal.
  • An output terminal for outputting Q (M), an output terminal for outputting the output signal Q2 (M), and an input terminal for receiving the monitor enable signal ENA are provided.
  • signals given to the input terminals of the respective stages (second unit circuit 40) in the monitor control shift register 400 are as follows.
  • the clock signal MCK2 is provided as the clock signal MCLK
  • the clock signal MCK1 is provided as the clock signal MCLK.
  • the output signal Q (M) output from the previous stage is given as the set signal S (M)
  • the output signal Q (M) outputted from the next stage is given as the reset signal R (M). It is done.
  • the monitor start pulse signal is given as the set signal S (M).
  • the monitor enable signal ENA and the shift register low-level power supply voltage VSS are commonly applied to all stages.
  • the output signal Q (M) and the output signal Q2 (M) are output from each stage (each second unit circuit 40) in the monitor control shift register 400.
  • the output signal Q (M) output from each stage is given to the previous stage as a reset signal R (M) and given to the next stage as a set signal S (M).
  • the output signal Q2 (M) output from each stage is given as a monitor control signal ML to the corresponding monitor control line ML.
  • FIG. 11 is a block diagram showing a schematic configuration of the second unit circuit 40 (unit circuit in the monitor control shift register 400) in the present embodiment.
  • the components in the second unit circuit 40 are given the word “second” in order to distinguish them from the components in the first unit circuit 30.
  • the second unit circuit 40 includes a second transfer circuit 410, a second boost circuit 420, a second output node reset circuit 430, a second internal node reset circuit 440, and a second unit circuit 40.
  • Two output control circuits 450 are included.
  • a node between the second transfer circuit 410, the second boost circuit 420, and the second internal node reset circuit 440 is referred to as a “second internal node”.
  • the second internal node is denoted by the code N (M).
  • the second transfer circuit 410 transfers the set signal S (M) to the second internal node N (M) to transfer the second internal node N ( The voltage level of M) is set to the high level.
  • the second boost circuit 420 boosts the second internal node N (M) based on the clock signal MCLK, thereby making the voltage level of the output signal Q (M) equal to the voltage level of the clock signal MCLK.
  • the second output node reset circuit 430 sets the output signal Q (M) to the reset state based on the reset signal R (M).
  • the second internal node reset circuit 440 sets the second internal node N (M) to the reset state based on the reset signal R (M). If the monitor enable signal ENA is at a high level, the second output control circuit 450 makes the voltage level of the output signal Q2 (M) equal to the voltage level of the output signal Q (M). In the present embodiment, the reset signal R (M) is supplied to the second output node reset circuit 430 and the second internal node reset circuit 440. However, the second output node reset circuit 430 and the second output node reset circuit 430 A configuration in which a clock signal is supplied to both or one of internal node reset circuits 440 can also be employed.
  • FIG. 12 is a circuit diagram showing a detailed configuration of the second unit circuit 40 in the present embodiment.
  • the second unit circuit 40 includes five transistors T41 to T44, T49.
  • the second unit circuit 40 has four input terminals 41 to 44 and two output terminals 48 and 49 in addition to the input terminal for the shift register low-level power supply voltage VSS.
  • Transistors T41 to T44, input terminals 41 to 43, and output terminal 48 in FIG. 12 correspond to transistors T31 to T34, input terminals 31 to 33, and output terminal 38 in FIG. 8, respectively. That is, the second unit circuit 40 has the same configuration as the first unit circuit 30 except for the following points.
  • the second unit circuit 40 is provided with an output terminal 49 different from the output terminal 48. This output terminal 49 corresponds to a second output node.
  • the output signal Q (M) described above is output from the output terminal 48, and the output signal Q2 (M) described above is output from the output terminal 49.
  • the second unit circuit 40 includes a transistor T49 configured such that the drain terminal is connected to the output terminal 48, the source terminal is connected to the output terminal 49, and the monitor enable signal ENA is supplied to the gate terminal. It has been.
  • the transistor T41 implements the second transfer circuit 410
  • the transistor T42 implements the second boost circuit 420
  • the transistor T43 implements the second output node reset circuit 430
  • the transistor T44 implements the second internal circuit.
  • a node reset circuit 440 is realized
  • a second output control circuit 450 is realized by the transistor T49.
  • the transistor T42 (second boost circuit 420), the transistor T49 (second output control circuit 450), and the output terminal 49 realize a second signal output circuit.
  • the basic operation of the second unit circuit 40 in a period other than the monitor processing period will be described.
  • the voltage level of the second internal node N (M) the voltage level of the output signal Q (M) (the voltage level of the output terminal 48), and the output signal Q2
  • the voltage level of (M) (the voltage level of the output terminal 49) is low.
  • the input terminal 43 is supplied with a clock signal MCLK that becomes high level at predetermined intervals. Note that with respect to FIG. 13, some delay occurs in the actual waveform, but an ideal waveform is shown here.
  • a pulse of the set signal S (M) is given to the input terminal 41. Since the transistor T41 is diode-connected as shown in FIG. 12, the transistor T41 is turned on by the pulse of the set signal S (M). As a result, the voltage level of the second internal node N (M) increases.
  • the clock signal MCLK changes from the low level to the high level.
  • the transistor T44 since the reset signal R (M) is at a low level, the transistor T44 is in an off state. Further, since the set signal S (M) changes from the high level to the low level, the transistor T41 is also in the off state. Accordingly, the second internal node N (M) is in a floating state.
  • a parasitic capacitance Cgd is formed between the gate terminal and the drain terminal of the transistor T42, and a parasitic capacitance Cgs is formed between the gate terminal and the source terminal of the transistor T42.
  • the voltage level of the second internal node N (M) greatly increases due to the bootstrap effect caused by the clock signal MCLK changing from the low level to the high level. As a result, a large voltage is applied to the transistor T42. As a result, the voltage level of the output signal Q (M) (the voltage level of the output terminal 48) rises to the high voltage level of the clock signal MCLK.
  • the monitor enable signal ENA is at the low level. For this reason, the transistor T49 is maintained in the off state. Therefore, the voltage level of the output signal Q2 (M) (the voltage level of the output terminal 49) is maintained at a low level.
  • the reset signal R (M) is at a low level, so that the transistor T43 and the transistor T44 are maintained in an off state. Therefore, the voltage level of the output signal Q (M) and the voltage level of the second internal node N (M) do not decrease during this period.
  • the clock signal MCLK changes from high level to low level.
  • the voltage level of the output signal Q (M) decreases as the voltage level of the input terminal 43 decreases, and the voltage level of the second internal node N (M) also decreases via the parasitic capacitances Cgd and Cgs.
  • a pulse of the reset signal R (M) is given to the input terminal 42. Accordingly, the transistor T43 and the transistor T44 are turned on. When the transistor T43 is turned on, the voltage level of the output signal Q (M) is lowered to a low level, and when the transistor T44 is turned on, the voltage level of the second internal node N (M) is low level. Drop to.
  • ⁇ 1.5 Driving method> a method of driving the write control line GL and the monitor control line ML in the vicinity of the monitor processing period will be described.
  • the i-th row is a monitor row.
  • a period before time t21 and a period after time t23 are normal operation periods, and a period from time t21 to time t23 is a monitor processing period.
  • the measurement period from time t22 to time t23 corresponds to an electric quantity measurement period.
  • the normal operation period in the present embodiment is a period during which normal image display is performed on the display unit 500.
  • the write control signal GL (i-1) (not shown) in the (i-1) th row becomes high level at time t20
  • the write control signal GL (i-1) is sent to the first unit circuit 30 (i). Is provided as the set signal S (G), the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) changes from the low level to the high level.
  • the clock signal GCK1 changes from the low level to the high level. Since the clock signal GCK1 is supplied to the first unit circuit 30 (i) as the clock signal GCLK, the first internal node N (G) (i) in the first unit circuit 30 (i) is boosted. Thus, the write control signal GL (i) in the i-th row changes from the low level to the high level. Further, when the write control signal GL (i) changes from the low level to the high level, the voltage level of the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) becomes the low level. Changes from high to low.
  • the output signal Q (M) (i-1) output from the second unit circuit 40 (i-1) changes from the low level to the high level.
  • the output signal Q (M) (i ⁇ 1) is given to the second unit circuit 40 (i) as the set signal S (G)
  • the second internal node in the second unit circuit 40 (i) The voltage level of N (M) (i) changes from the low level to the high level.
  • the monitor enable signal ENA is maintained at the low level at time t21
  • the monitor control signal ML (i ⁇ 1) (not shown) in the (i ⁇ 1) th row is maintained at the low level.
  • the write control line GL (i) in the i-th row is selected.
  • the transistor T1 is turned on.
  • a measurement voltage (here, the measurement voltage is a voltage for turning on the transistor T2) is supplied from the data line driving circuit 210 to the data line DL. Accordingly, current is supplied from the data line DL into the pixel circuit 50 as indicated by an arrow indicated by reference numeral 75 in FIG. As a result, the capacitor Cst is charged based on the measurement voltage, and the transistor T2 is turned on.
  • the monitor control line ML (i) in the i-th row is in a non-selected state, so that the transistor T3 is maintained in the off state in the pixel circuit 50 in the i-th row.
  • the drive current is supplied to the organic EL element OLED through the transistor T2, as indicated by an arrow 76 in FIG.
  • the organic EL element OLED emits light with a luminance corresponding to the drive current.
  • the clock signal GCK1 changes from the high level to the low level.
  • the write control signal GL (i) changes from the high level to the low level, and the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) decreases.
  • the clock signal GCK2 is maintained at a low level. For this reason, unlike the normal operation period, the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) is not boosted.
  • the clock signal MCK1 changes from the low level to the high level. Since the clock signal MCK1 is supplied to the second unit circuit 40 (i) as the clock signal MCLK, the second internal node N (M) (i) in the second unit circuit 40 (i) is boosted. Thus, the output signal Q (M) (i) output from the second unit circuit 40 (i) changes from the low level to the high level.
  • the monitor enable signal ENA changes from the low level to the high level. Therefore, at time t22, as the output signal Q (M) (i) changes from the low level to the high level, the monitor control signal ML (i) in the i-th row also changes from the low level to the high level.
  • the write control line GL (i) is in a non-selected state.
  • the transistor T1 is turned off.
  • the monitor enable signal ENA becomes high level, so that the monitor control line ML (i) is selected based on the output signal Q (M) (i).
  • the transistor T3 is turned on.
  • a drive current is output to the data line DL through the transistor T3 as indicated by an arrow denoted by reference numeral 77 in FIG.
  • the current measurement circuit 220 measures the drive current.
  • the length of the measurement period is preferably set to such a length that the drive current can be measured with high accuracy. Therefore, in the present embodiment, as shown in FIG. 14, the display control circuit 100 maintains the monitor enable signal ENA at a high level for several horizontal scanning periods (a period longer than one horizontal scanning period), and the clock signal GCK1. , GCK2, MCK1, and MCK2 are stopped. Thus, a sufficiently long measurement period (period from time t22 to time 23) is ensured.
  • the clock signal GCK2 changes from the low level to the high level. Since the clock signal GCK2 is supplied to the first unit circuit 30 (i + 1) as the clock signal GCLK, the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) is boosted. Thus, the write control signal GL (i + 1) in the (i + 1) th row changes from the low level to the high level. At this time, a data voltage is supplied from the data line driving circuit 210 to the data line DL. Thus, in the period from time t23 to time t24, writing based on the data voltage is performed in the pixel circuit 50 in the (i + 1) th row. Further, when the write control signal GL (i + 1) changes from the low level to the high level, the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) becomes the low level. become.
  • the monitor enable signal ENA changes from high level to low level
  • the clock signal MCK2 changes from low level to high level. Since the clock signal MCK2 is supplied to the second unit circuit 40 (i + 1) as the clock signal MCLK, the second signal in the second unit circuit 40 (i + 1) is changed by changing the clock signal MCK2 from the low level to the high level.
  • the internal node N (M) (i + 1) is boosted, and the output signal Q (M) (i + 1) output from the second unit circuit 40 (i + 1) changes from the low level to the high level.
  • the voltage level of the second internal node N (M) (i) in the second unit circuit 40 (i), the output signal Q (M) (i), and the monitor control signal ML (i) are low.
  • the monitor enable signal ENA changes from the high level to the low level at time t23, the monitor control signal ML (i + 1) in the (i + 1) th row is maintained at the low level.
  • the normal operation is performed in the period after the time point t23.
  • the data obtained by the monitoring process is supplied from the source driver 200 to the display control circuit 100 as monitor data MO.
  • the video signal is corrected based on the monitor data MO. This compensates for deterioration of circuit elements such as drive transistors and organic EL elements.
  • monitor enable signal ENA it is preferable to change the monitor enable signal ENA to the low level at a timing slightly later than the time point t23 so that the monitor control signal ML (i) is surely at the low level after the end of the monitor processing period.
  • FIG. 17 is a diagram for explaining a first example relating to selection of a monitor row
  • FIG. 18 is a diagram for explaining a second example relating to selection of a monitor row.
  • the selection state of the write control line GL is schematically represented by a thick dotted line
  • the selection state of the monitor control line ML is schematically represented by a black circle.
  • one row is set as a monitor row for each frame. That is, one monitor control line ML is selected in each frame.
  • the monitor control line ML (k) in the k-th row is selected in a certain frame
  • the monitor control line ML (k) in the (k + 1) -th row in the next frame. Is selected.
  • the write control line GL of the monitor row and the monitor control line ML of the monitor row are selected in synchronization with each other. According to such a first example, it is possible to perform monitoring processing for all rows in an n frame period.
  • one row is set as a monitor row every two frames. That is, one monitor control line ML is selected every two frames.
  • the monitor control line ML (k) in the k-th row is selected in a certain frame
  • the monitor control line ML ((k + 1) -th row in the next frame) k) is selected.
  • the write control line GL of the monitor row and the monitor control line ML of the monitor row are selected in synchronization with each other. According to such a second example, it is possible to perform monitoring processing for all rows in about 2n frame periods.
  • the characteristic change of the circuit element is relatively small, the power consumption can be reduced by adopting the second example.
  • the present invention is not limited to the first example and the second example, and one row may be set as a monitor row every three frames or more, or two or more rows may be monitored in one frame. You may make it be a line.
  • the display control circuit 100 is turned on in synchronization with the write control signal GL applied to the write control line GL in the monitor row and the monitor control signal ML applied to the monitor control line ML in the monitor row.
  • the operation of the write control shift register 300 and the operation of the monitor control shift register 400 are controlled so as to reach the level.
  • the current drive capability of the components in the unit circuit (the first unit circuit 30 and the second unit circuit 40) will be described.
  • the first unit circuit 30 and the second unit circuit 40 are the same except that the second unit circuit 40 is provided with a transistor T49 and an output terminal 49. It has become a structure.
  • the first unit circuit 30 and the second unit circuit 40 have a difference in current drive capability.
  • the monitor control line ML is selected to turn on the transistor T3 in the pixel circuit 50 (see FIG. 5) so that the drive current can be measured.
  • the write control line GL is selected to turn on the transistor T1 in the pixel circuit 50 so that the capacitor Cst in the pixel circuit 50 is charged according to the target luminance.
  • the reason why the write control line GL is selected is to charge the capacitor Cst.
  • the period during which the monitor control line ML is maintained in the selected state is a period longer than one horizontal scanning period, as shown in FIG. In contrast, the period during which the write control line GL is maintained in the selected state is one horizontal scanning period.
  • the length of the period maintained in the selected state is shorter for the write control line GL than for the monitor control line ML. For this reason, if the rise of the write control signal GL is gentle, there is a possibility that the capacitor Cst is not sufficiently charged.
  • the current drive capability of the first boost circuit 320 is larger than the current drive capability of the second boost circuit 420”.
  • the current drive capability of the first boost circuit 320 is set to the second The current drive capability of the boost circuit 420 can be made larger.
  • the current drive capability of the first boost circuit 320 can be increased by making the channel length of the transistor T32 in the first unit circuit 30 shorter than the channel length of the transistor T42 in the second unit circuit 40.
  • the current driving capability of the second boost circuit 420 can be made larger.
  • the rise time of the write control signal GL is shorter than the rise time of the monitor control signal ML, and the deterioration of display quality due to insufficient charging of the capacitor Cst is suppressed.
  • the monitor control line ML is brought into a non-selected state after the end of the measurement period set to a length longer than one horizontal scanning period. At this time, if a low-level signal output voltage is generated in the monitor control line ML, a leak current may be generated in the transistor T3 in the pixel circuit 50. When a leak current occurs in the transistor T3, writing of the data voltage to the pixel circuit 50 (charging of the capacitor Cst based on the data voltage) is not normally performed, and the display quality is deteriorated.
  • the current drive capability of the second output node reset circuit 430 is greater than the current drive capability of the first output node reset circuit 330.
  • the current drive capability of the second output node reset circuit 430 is increased.
  • the current driving capability of one output node reset circuit 330 can be made larger. As a result, the fall time of the monitor control signal ML becomes shorter than the fall time of the write control signal GL, and the deterioration of display quality is suppressed.
  • the monitor control signal ML can be affected by the voltage level of the second internal node N (M)
  • “the current drive capability of the second internal node reset circuit 440 is further related to the first internal node reset circuit 340. It is preferable to adopt a configuration that is larger than the current driving capability. Thereby, the fall time of the monitor control signal ML can be shortened more reliably, and the deterioration of display quality is effectively suppressed.
  • the present invention is not limited to this.
  • the current driving capability can be increased by shortening the channel length of the transistor or increasing the gate capacitance of the transistor.
  • an effective current driving capability per unit size can be increased.
  • the current driving capability can be improved by adjusting the composition of the transistor as appropriate and adjusting the parameters of the driving voltage condition.
  • the organic EL display device 1 is configured to be able to measure the current flowing through the drive transistor T2 in the pixel circuit 50. Then, the video signal is corrected based on the measured current. For this reason, the deterioration of the driving transistor T2 is compensated.
  • the write control shift register 300 for driving the write control line GL is provided on one side of the display unit 500
  • the monitor control shift register 400 for driving the monitor control line ML is provided on the display unit 500.
  • the structure of providing in the other side of this is employ
  • the current drive capability of the first boost circuit (boost circuit in the unit circuit constituting the write control shift register 300) 320 is the second boost circuit (monitor control shift register 400).
  • the current drive capability of the second output node reset circuit (output node reset circuit in the unit circuit constituting the monitor control shift register 400) 430 is the same as that of the first output node reset circuit (write control shift register 300). This is larger than the current drive capability of the output node reset circuit 330 in the unit circuit to be configured.
  • the fall time of the monitor control signal ML becomes shorter than the fall time of the write control signal GL, and the deterioration of display quality is suppressed.
  • the two independent shift registers (the write control shift register 300 and the monitor control shift) that can perform the monitoring process without causing deterioration in display quality or occurrence of abnormal operation.
  • An organic EL display device having a configuration including the register 400) is realized.
  • the second output control circuit 450 is provided so as to control the output from the second boost circuit 420. (See FIG. 11).
  • the present invention is not limited to this.
  • a configuration in which the second output control circuit 450 is provided so as to control the output to the second boost circuit 420 (the configuration of this modification) can also be employed.
  • FIG. 19 is a block diagram showing a schematic configuration of the second unit circuit 40 in the present modification.
  • FIG. 20 is a circuit diagram showing a detailed configuration of the second unit circuit 40 in the present modification.
  • the second output control circuit 450 is provided between the second transfer circuit 410 and the second boost circuit 420. Since the second output control circuit 450 is configured in this way, the second internal node in the first embodiment has a region on the input side of the second output control circuit 450 and the second output control. The area is divided into areas on the output side of the circuit 450.
  • the region on the input side with respect to the second output control circuit 450 and the region on the output side with respect to the second output control circuit 450 are also referred to as a “second internal node”.
  • the area N on the input side of the second output control circuit 450 is denoted by the symbol N (M) a
  • the area on the output side of the second output control circuit 450 is denoted by the code N (M) b. is doing.
  • a second signal output circuit is realized by the transistor T42 (second boost circuit 420), the transistor T49 (second output control circuit 450), and the output terminal 48.
  • the monitor enable signal ENA is given to the gate terminal, the drain terminal is connected to the source terminal of the transistor T41 and the drain terminal of the transistor T44, and the source terminal is the transistor T42. Is connected to the gate terminal.
  • the output signal Q (M) output from each second unit circuit 40 is given as a reset signal R (M) to the second unit circuit 40 in the previous stage, and the second stage circuit 40 in the next stage. 2 is supplied as a set signal S (M) to the unit circuit 40, and is supplied as a monitor control signal ML to the corresponding monitor control line ML.
  • the set signal S (M) is at the high level.
  • the voltage level of second internal node N (M) a changes from the low level to the high level.
  • the voltage level of the second internal node N (M) a is high level when the voltage level of the second internal node N (M) a is high level, the voltage level of the second internal node N (M) b is also low level. Changes from high to low. As a result, according to the change of the clock signal MCLK from low level to high level, the output signal Q (M) becomes high level, and the monitor control line ML corresponding to the second unit circuit 40 is selected.
  • the monitor enable signal ENA is maintained at a low level when the voltage level of the second internal node N (M) a is high, the second internal node N (M) b The voltage level is maintained at a low level. Therefore, the output signal Q (M) is maintained at a low level regardless of the clock operation of the clock signal MCLK. That is, the monitor control line ML is maintained in a non-selected state. Normally, a circuit for reliably changing the potential of the second internal node N (M) b from the high level to the low level is provided in the second unit circuit 40.
  • the output of the monitor control signal ML from the second unit circuit 40 can be controlled based on the monitor enable signal ENA also by the configuration according to the present modification.
  • the second unit circuit 40 may employ a configuration in which the second output control circuit 450 is provided between the second transfer circuit 410 and the second boost circuit 420.
  • the second transfer circuit 410 causes the high level signal to be transmitted to the second internal node N.
  • the signal is transferred to a (hereinafter, this transferred signal is referred to as “transfer signal”).
  • the monitor enable signal ENA is maintained at the low level throughout the period in which the output signal Q (M) is to be maintained at the low level.
  • the transfer signal which is a high level signal, is further transferred to the second output node N (M) b.
  • a holding circuit for maintaining the voltage level of the transfer signal at a high level between the second transfer circuit 410 and the second output control circuit 450. It is preferable to provide. By providing such a second holding circuit 460, it is possible to suppress the occurrence of malfunction of the second unit circuit 40.
  • the second output that operates based on the monitor enable signal ENA.
  • the control circuit 450 is provided in the second unit circuit 40.
  • the present invention is not limited to this.
  • a configuration in which the second output control circuit 450 is not provided in the second unit circuit 40 that is, a configuration in which the monitor enable signal ENA is not used may be employed.
  • FIG. 22 is a block diagram showing a schematic configuration of the second unit circuit 40 in the present modification.
  • FIG. 23 is a circuit diagram showing a detailed configuration of the second unit circuit 40 in the present modification.
  • the second unit circuit 40 is not provided with the second output control circuit 450.
  • the second unit circuit 40 is supplied with three clock signals MCLK1, MCLK2, and MCLK3.
  • the clock signal MCLK1 is supplied to the gate terminal of the transistor T44 that forms the second internal node reset circuit 440
  • the clock signal MCLK2 is supplied to the gate terminal of the transistor T43 that forms the second output node reset circuit 430.
  • the clock signal MCLK3 is supplied to the drain terminal of the transistor T42 constituting the second boost circuit 420.
  • a second signal output circuit is realized by the transistor T42 (second boost circuit 420) and the output terminal 48.
  • the monitoring process can be performed at a desired timing also in this modification.
  • the length of the measurement period is set to be longer than one horizontal scanning period so that the monitoring process is performed with high accuracy (see FIG. 14). For this reason, the voltage level of the second internal node N (M) needs to be maintained at a high level for a relatively long period. Therefore, it is preferable to adopt a configuration (configuration of this modification) in which a holding circuit for maintaining the voltage level of the second internal node N (M) at a high level is provided in the second unit circuit 40.
  • FIG. 24 is a block diagram showing a schematic configuration of the second unit circuit 40 in the present modification.
  • FIG. 25 is a circuit diagram showing a detailed configuration of the second unit circuit 40 in the present modification.
  • the second unit circuit 40 has a high level set signal S () transferred from the second transfer circuit 410 to the second internal node N (M).
  • a second holding circuit 460 for holding the voltage level of M) is provided in the second unit circuit 40.
  • the second holding circuit 460 includes a capacitor Ca. One end of the capacitor Ca is connected to the second internal node N (M), and the other end of the capacitor Ca is connected to the input terminal for the shift register low-level power supply voltage VSS.
  • a holding circuit (second holding circuit 460) is provided between the second transfer circuit 410 and the second boost circuit 420.
  • the second holding circuit 460 is provided in the second unit circuit 40.
  • the time required for changing the second internal node N (M) from the boosted state to the reset state (low level state) is longer in the present modification than in the first embodiment. .
  • the second internal node N (M) is not promptly reset after the monitor processing period ends, a malfunction may occur. Therefore, it is preferable to employ a configuration in which “the current driving capability of second internal node reset circuit 440 is larger than the current driving capability of first internal node reset circuit 340”. This is realized, for example, by making the channel width of the transistor T34 in the first unit circuit 30 larger than the channel width of the transistor T44 in the second unit circuit 40 (the first modified example). reference). As a result, the occurrence of malfunction due to the second internal node N (M) not quickly being reset is suppressed.
  • a holding circuit (first holding circuit) similar to the second holding circuit 460 may be provided in the first unit circuit 30.
  • the signal holding capability of the second holding circuit 460 is larger than the signal holding capability of the first holding circuit”. This is because the voltage level of the second internal node N (M) needs to be maintained at a higher level for a longer period of time than the first internal node N (G).
  • the output control circuit is provided only in the second unit circuit 40 of the first unit circuit 30 and the second unit circuit 40, but the present invention is not limited to this. As in this modification, a configuration in which the output control circuit is also provided in the first unit circuit 30 may be employed.
  • FIG. 26 is a block diagram showing a schematic configuration of the second unit circuit 40 in the present modification.
  • FIG. 27 is a circuit diagram showing a detailed configuration of the second unit circuit 40 in the present modification.
  • the configuration of the first unit circuit 30 in this modification is the same as the configuration of the second unit circuit 40 in the first embodiment (see FIG. 11).
  • the enable signal for controlling the operation of the output control circuit (first output control circuit 350) in the first unit circuit 30 is referred to as a “write enable signal”.
  • a code ENAg is attached to the write enable signal.
  • a first signal output circuit is realized by the transistor T32 (first boost circuit 320), the transistor T39 (first output control circuit 350), the output terminal 38, and the output terminal 39.
  • the length of the period maintained in the selected state is shorter in the write control line GL than in the monitor control line ML. Therefore, if the rise of the write control signal GL is slow, the capacitor in the pixel circuit 50 There is a risk that Cst may not be charged sufficiently. Therefore, it is preferable to adopt a configuration in which “the current drive capability of the first output control circuit 350 is larger than the current drive capability of the second output control circuit 450”. As a result, the rise time of the write control signal GL is shorter than the rise time of the monitor control signal ML, and the deterioration of display quality due to insufficient charging of the capacitor Cst is suppressed.
  • monitor processing is performed during a period in which normal image display is performed.
  • the present invention is not limited to this. Accordingly, various modified examples of the monitor processing period will be described below.
  • FIG. 28 is a timing chart for explaining a method of driving the write control line GL and the monitor control line ML in the present modification.
  • a period before time t31 and a period after time t33 are normal operation periods
  • a period from time t31 to time t33 is a monitor processing period.
  • the measurement period from the time point t32 to the time point t33 corresponds to an electric quantity measurement period.
  • the normal operation period in this modification is a period during which the “solid screen” is displayed on the display unit 500.
  • the data voltage for initialization (initialization signal) is supplied from the data line driving circuit 210 to the data line DL in the period before time t32.
  • the initialization data voltage is a constant voltage for displaying a solid screen.
  • the clock signal GCK1 changes from the high level to the low level.
  • the write control signal GL (i) changes from the high level to the low level, and the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) decreases.
  • the clock signal GCK2 is maintained at a low level. For this reason, unlike the normal operation period, the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) is not boosted.
  • the clock signal MCK1 changes from the low level to the high level.
  • the second internal node N (M) (i) in the second unit circuit 40 (i) is boosted, and the output signal Q (( M) (i) changes from low level to high level.
  • the monitor enable signal ENA changes from the low level to the high level.
  • the monitor control signal ML (i) in the i-th row changes from the low level to the high level.
  • the voltage level of the second internal node N (M) (i + 1) in the second unit circuit 40 (i + 1) is changed. It changes from low level to high level.
  • the write control line GL (i) is in a non-selected state
  • the monitor control line ML (i) is in a selected state.
  • the transistor T1 is turned off and the transistor T3 is turned on.
  • the drive current is output to the data line DL via the transistor T3, and the current measurement circuit 220 measures the drive current.
  • the clock signal GCK1 changes from the low level to the high level.
  • the first internal node N (G) (i) in the first unit circuit 30 (i) is boosted, and the write control signal GL (i) in the i-th row changes from the low level to the high level.
  • an initialization data voltage is supplied from the data line driving circuit 210 to the data line DL.
  • writing based on the initialization data voltage is performed in the pixel circuit 50 in the i-th row.
  • the monitor enable signal ENA changes from high level to low level
  • the clock signal MCK2 changes from low level to high level
  • the second internal node N (M) (i + 1) in the second unit circuit 40 (i + 1) is boosted, and the second unit circuit
  • the output signal Q (M) (i + 1) output from 40 (i + 1) changes from the low level to the high level.
  • the voltage level of the second internal node N (M) (i) in the second unit circuit 40 (i), the output signal Q (M) (i), and the monitor control signal ML (i) are low.
  • the monitor enable signal ENA changes from the high level to the low level at time t33
  • the monitor control signal ML (i + 1) in the (i + 1) th row is maintained at the low level.
  • the clock signal GCK2 changes from the low level to the high level.
  • the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) is boosted, and the write control signal GL (i + 1) in the (i + 1) th row is changed from the low level. Change to high level.
  • the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) becomes a low level.
  • the normal operation is performed in the period after the time point t33.
  • the data obtained by the monitoring process is supplied from the source driver 200 to the display control circuit 100 as monitor data MO.
  • the display control circuit 100 corrects the video signal based on the monitor data MO. This compensates for deterioration of circuit elements such as drive transistors and organic EL elements.
  • the measurement voltage is set. Based on this, when the capacitor Cst is charged, the charging rate may vary among pixels. Such a variation in the charging rate causes an error in the measurement result of the drive current. If there is an error in the measurement result, the deterioration of the circuit element is not sufficiently compensated.
  • a voltage having a constant magnitude is supplied to the data line DL except for the measurement period, so that when the capacitor Cst is charged based on the measurement voltage, the voltage between the pixels is increased. The charging rate will not vary. Therefore, the measurement of the drive current is performed with high accuracy, and the deterioration of the circuit element is sufficiently compensated.
  • FIG. 29 is a timing chart for explaining a method of driving the write control line GL and the monitor control line ML in the present modification.
  • a period from time t41 to time t43 is a monitor processing period.
  • the measurement period from the time point t42 to the time point t43 corresponds to an electric quantity measurement period.
  • none of the write control lines GL is in a selected state regardless of the clock operation of the clock signals GCK1 and GCK2 throughout the non-scanning period.
  • the monitor control shift register 400 operates in the same manner as in the fifth modification. Thus, the monitoring process is performed during the period from time t41 to time t43.
  • the organic EL display device is configured to be able to externally control stop and restart of the output of the active monitor control signal ML from each second unit circuit 40 in the monitor control shift register 400. ing.
  • FIG. 30 is a timing chart for explaining a method of driving the write control line GL and the monitor control line ML in the present modification.
  • an instruction is given to stop execution of the monitor process for a while during the normal operation period in which the image display and the monitor process are performed.
  • a period before time t50 is a normal operation period
  • a period after time t50 is a monitoring process stop period. That is, it is assumed that an instruction to stop the execution of the monitoring process for a while is given at time t50.
  • the clock operation is continued for the clock signals GCK1 and GCK2 given to the write control shift register 300 and also for the clock signals MCK1 and MCK2 given to the monitor control shift register 400. Accordingly, the write control lines GL (1) to GL (n) provided in the display unit 500 are sequentially selected.
  • the waveforms of the clock signals GCK1, GCK2, the clock signals MCK1, MCK2, and the monitor enable signal ENA are controlled, for example, during the period from the time point t21 to the time point t23 in the first embodiment.
  • image display or monitor processing is performed during the normal operation period.
  • the display control circuit 100 stops the clock operation of the clock signals MCK1 and MCK2.
  • the operation of the monitor control shift register 400 is stopped during the monitoring process stop period. Therefore, during the monitoring process stop period, the monitoring process, that is, the process for measuring the drive current is not performed. In this way, it is possible to stop the monitoring process for a long period of time when, for example, the characteristic change (change over time) of the circuit element is small.
  • the organic EL display device 1 is provided with the source driver 200 having a function of measuring the current output from the pixel circuit 50 to the data line DL. That is, the current is measured in order to obtain the characteristics of the circuit elements (the drive transistor T2 and the organic EL element OLED) in the pixel circuit 50.
  • the present invention is not limited to this, and voltage measurement may be performed in order to obtain characteristics of circuit elements in the pixel circuit 50.
  • FIG. 31 is a diagram for explaining the outline of the source driver 200 in the present modification.
  • the source driver 200 includes a portion that functions as the data line driving circuit 210 and a portion that functions as the voltage measurement circuit 230.
  • an electric quantity measurement circuit is realized by the voltage measurement circuit 230.
  • the data line DL is connected to the data line driving circuit 210 and the data line DL is connected to the voltage measurement circuit 230.
  • a switching unit 240 is provided for switching.
  • the data line DL is connected to either the data line driving circuit 210 or the voltage measurement circuit 230 based on a switching control signal SW given from the display control circuit 100 to the switching unit 240.
  • FIG. 33 is a diagram illustrating a configuration example of the voltage measurement circuit 230.
  • the voltage measurement circuit 230 includes an amplifier 231 and a constant current source 232.
  • the voltage between the electrode having the organic EL low-level power supply voltage ELVSS and the node 233 is amplified by the amplifier 231 in a state where a constant current is supplied to the data line DL by the constant current source 232.
  • the amplified voltage is supplied to the AD converter 25 (see FIG. 5).
  • TFT characteristics and OLED characteristics can be obtained even when the voltage measurement is used instead of the current measurement, and the video signal is corrected based on the acquired information. It becomes possible.
  • FIG. 34 is a diagram for explaining the configuration of the display unit 500 in the present embodiment.
  • the write control line and the monitor control line are shared by a common control line CL which is one control line.
  • n write control lines GL (1) to GL (n) and n monitor control lines ML (1) to ML (n) in the first embodiment are replaced with n.
  • the common control lines CL (1) to CL (n) are arranged in the display unit 500.
  • a pixel circuit 50 is provided corresponding to each intersection of the common control lines CL (1) to CL (n) and the data lines DL (1) to DL (m).
  • the display unit 500 is provided with an organic EL high-level power supply line ELVDD and an organic EL low-level power supply line ELVSS.
  • m monitor lines RL (1) to RL (m) are arranged in the display unit 500 so as to correspond to the m data lines DL (1) to DL (m) on a one-to-one basis. ing.
  • a signal given to the shared control line CL is referred to as a “shared control signal”.
  • the common control signal is denoted by the same symbol CL as the common control line.
  • FIG. 35 is a circuit diagram showing a configuration of the pixel circuit 50 in the present embodiment.
  • the pixel circuit 50 includes one organic EL element (electro-optical element) OLED and three transistors T1 to T3.
  • the transistor T1 functions as an input transistor for selecting a pixel
  • the transistor T2 functions as a drive transistor that controls the supply of current to the organic EL element OLED
  • the transistor T3 detects the characteristics of the drive transistor or the characteristics of the organic EL element OLED. It functions as a monitor control transistor that controls whether or not to perform current measurement.
  • the transistor T1 is provided between the data line DL (j) and the gate terminal of the transistor T2.
  • a gate terminal is connected to the common control line CL (i), and a source terminal is connected to the data line DL (j).
  • the transistor T2 is provided in series with the organic EL element OLED.
  • the gate terminal is connected to the drain terminal of the transistor T1
  • the drain terminal is connected to the organic EL high-level power line ELVDD
  • the source terminal is connected to the anode terminal of the organic EL element OLED.
  • the gate terminal is connected to the common control line CL (i)
  • the drain terminal is connected to the anode terminal of the organic EL element OLED
  • the source terminal is connected to the monitor line RL (j).
  • the cathode terminal of the organic EL element OLED is connected to the organic EL low-level power line ELVSS.
  • the data line DL is connected to the data line driving circuit 210
  • the monitor line RL is connected to the current measurement circuit 220.
  • the configuration of the write control shift register 300 in this embodiment is the same as that of the first embodiment (see FIGS. 6 to 8). However, in the present embodiment, the output terminal 38 is connected to the shared control line CL.
  • the configuration of the monitor control shift register 400 in the present embodiment is the same as that in the first embodiment (see FIGS. 10 to 12). However, in the present embodiment, the output terminal 49 is connected to the common control line CL.
  • FIG. 36 is a timing chart for explaining a driving method of the shared control line CL in the vicinity of the monitor processing period.
  • the i-th row is a monitor row. Further, it is assumed that the monitor process is performed during a period in which normal image display is performed.
  • a period before time t61 and a period after time t63 are normal operation periods (a period during which normal image display is performed on the display unit 500), and a period from time t61 to time t63 is a monitor processing period.
  • the shared control signal CL (i-1) (not shown) in the (i-1) th row becomes high level at time t60, the shared control signal CL (i-1) is sent to the first unit circuit 30 (i). Is provided as the set signal S (G), the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) changes from the low level to the high level.
  • the clock signal GCK1 changes from the low level to the high level. Since the clock signal GCK1 is supplied to the first unit circuit 30 (i) as the clock signal GCLK, the first internal node N (G) (i) in the first unit circuit 30 (i) is boosted. It becomes. As a result, the i-th common control signal CL (i) changes from the low level to the high level. Further, when the common control signal CL (i) changes from the low level to the high level, the voltage level of the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) becomes the low level. Changes from high to low.
  • the output signal Q (M) (i-1) output from the second unit circuit 40 (i-1) changes from the low level to the high level.
  • the output signal Q (M) (i ⁇ 1) is given to the second unit circuit 40 (i) as the set signal S (G)
  • the second internal node in the second unit circuit 40 (i) The voltage level of N (M) (i) changes from the low level to the high level.
  • the i-th shared control line CL (i) is selected.
  • the transistor T1 and the transistor T3 are turned on.
  • the data voltage supplied to the data line DL is supplied to the gate terminal of the transistor T2
  • the monitor voltage supplied to the monitor line RL is supplied to the source terminal of the transistor T2.
  • the transistor T2 is turned on based on the voltage difference between the data voltage and the monitor voltage, and a current flows from the organic EL high-level power line ELVDD to the monitor line RL via the transistors T2 and T3. It is assumed that the data voltage value and the monitor voltage value are set so that the voltage difference between the data voltage and the monitor voltage is larger than the threshold voltage of the transistor T2.
  • the voltage level of the node indicated by the symbol NA in FIG. 35 is substantially equal to the voltage level of the monitor voltage.
  • the organic EL high-level power supply line In addition to the current flowing from the organic EL high-level power supply line ELVDD to the monitor line RL, the organic EL high-level power supply line
  • a current flowing from ELVDD to the organic EL low-level power supply line ELVSS current flowing through the organic EL element OLED may be generated.
  • VNA VNA ⁇ VL ⁇ Vth (O) (2)
  • VG represents the value of the gate voltage of the transistor T2
  • VNA represents the value of the voltage at the node NA
  • VL represents the value of the low-level power supply voltage ELVSS for organic EL
  • Vth (T) is the threshold value of the transistor T2.
  • a voltage value is represented
  • Vth (O) represents a threshold voltage value of the organic EL element OLED.
  • the value of the data voltage and the value of the monitor voltage may be set so that VG-VNA ⁇ Vth (T) (3) VNA-VL> Vth (O) (4)
  • the clock signal GCK1 changes from the high level to the low level.
  • the voltage level of the first internal node N (G) (i) in the first unit circuit 30 (i) decreases.
  • the clock signal GCK2 is maintained at a low level. For this reason, unlike the normal operation period, the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) is not boosted.
  • the clock signal MCK1 changes from the low level to the high level. Since the clock signal MCK1 is supplied to the second unit circuit 40 (i) as the clock signal MCLK, the second internal node N (M) (i) in the second unit circuit 40 (i) is boosted. Thus, the output signal Q (M) (i) output from the second unit circuit 40 (i) changes from the low level to the high level.
  • the monitor enable signal ENA changes from the low level to the high level. Therefore, at time t62, the i-th shared control signal CL (i) is maintained at the high level. Further, when the output signal Q (M) (i) changes from the low level to the high level, the voltage level of the second internal node N (M) (i + 1) in the second unit circuit 40 (i + 1) is changed. It changes from low level to high level.
  • the shared control line CL (i) is maintained in the selected state at time t62. Further, throughout the period from time t62 to time t63, the display control circuit 100 maintains the monitor enable signal ENA at a high level and stops the clock operations of the clock signals GCK1, GCK2, MCK1, and MCK2. Then, during the period from time t62 to time t63, the current measurement circuit 220 measures the drive current flowing through the monitor line RL.
  • the monitor enable shift register 400 changes the monitor enable signal ENA from high level to low level.
  • the output terminal 48 and the output terminal 49 are electrically disconnected (see FIG. 12).
  • the clock signal GCK2 changes from the low level to the high level. Since the clock signal GCK2 is supplied to the first unit circuit 30 (i + 1) as the clock signal GCLK, the first internal node N (G) (i + 1) in the first unit circuit 30 (i + 1) is boosted. Thus, the shared control signal CL (i + 1) in the (i + 1) th row changes from the low level to the high level.
  • a data voltage is supplied from the data line driving circuit 210 to the data line DL.
  • writing based on the data voltage is performed in the pixel circuit 50 in the (i + 1) th row.
  • the shared control signal CL (i + 1) is given to the first unit circuit 30 as the reset signal R (G)
  • the first control circuit CL (i + 1) changes from the low level to the high level, so that the first unit circuit 30
  • the voltage levels of the first internal node N (G) (i) and the output terminal 38 in the unit circuit 30 (i) become low level.
  • the voltage level of the second internal node N (M) (i) in the second unit circuit 40 (i) and the output signal Q (M) (i) are maintained at the high level. Even so, the common control signal CL (i) is at a low level.
  • the clock signal MCK2 changes from the low level to the high level. Since the clock signal MCK2 is supplied to the second unit circuit 40 (i + 1) as the clock signal MCLK, the second signal in the second unit circuit 40 (i + 1) is changed by changing the clock signal MCK2 from the low level to the high level.
  • the internal node N (M) (i + 1) is boosted, and the output signal Q (M) (i + 1) output from the second unit circuit 40 (i + 1) changes from the low level to the high level.
  • the voltage level of the second internal node N (M) (i) in the second unit circuit 40 (i) and the output signal Q (M) (i) become low level.
  • the normal operation is performed in the period after the time point t63. Then, the video signal is corrected based on the data obtained by the monitoring process, so that the deterioration of the circuit element is compensated.
  • the present embodiment also employs a configuration in which “the current drive capability of the first boost circuit 320 is greater than the current drive capability of the second boost circuit 420”.
  • the rise time of the common control signal CL during the normal data voltage writing process is shorter than the rise time of the common control signal CL during the monitor process.
  • display quality deterioration due to insufficient charging of the capacitor Cst is suppressed.
  • the configuration is “the current drive capability of the second output node reset circuit 430 is greater than the current drive capability of the first output node reset circuit 330”. Is adopted. As a result, the common control signal CL can be quickly lowered even at the end of the monitor processing period, and a reduction in display quality is suppressed.
  • the present embodiment since the number of wirings can be reduced as compared with the first embodiment, high definition can be achieved. Further, for example, a mode in which only the writing operation for image display is performed by stopping the operation of the monitor control shift register 400 and a mode in which both the writing operation and the monitoring operation are performed are prepared. A configuration that enables selection of a mode in accordance with a change (change with time) can also be adopted.
  • the present invention is not limited to the above-described embodiments (including modifications), and various modifications can be made without departing from the spirit of the present invention.
  • the organic EL display device has been described as an example.
  • any display device other than the organic EL display device may be used as long as the display device includes a self-luminous display element that is driven by current.
  • the present invention can be applied.
  • Electrode for example, in each of the embodiments described above, an example in which the low-level power supply voltage ELVSS for organic EL is supplied by a power supply line has been described.
  • Electrode ”
  • the potential of the solid electrode may be set to a potential equal to the organic EL low-level power supply voltage ELVSS.
  • the solid electrode includes a transparent solid electrode that transmits light and a reflective solid electrode that reflects light.
  • the configuration using such a solid electrode for example, the following first to third configurations can be adopted according to the structure relating to the light extraction method.
  • the potential corresponding to the organic EL high-level power supply voltage ELVDD is expressed as ELVDD1
  • the potential corresponding to the organic EL low-level power supply voltage ELVSS is expressed as ELVSS1.
  • a wiring for ELVDD1 is provided by a thin line for each column, and a transparent solid electrode for ELVSS1 is provided.
  • This first configuration is typically employed in an organic EL display device having a top emission structure.
  • a wiring for ELVDD1 is provided by a thin line for each column, and a reflective solid electrode for ELVSS1 is provided.
  • This second configuration is typically employed in an organic EL display device having a bottom emission structure.
  • a transparent solid electrode for ELVDD1 is provided and a transparent solid electrode for ELVSS1 is provided.
  • This third configuration is typically employed in an organic EL display device having a top emission structure and a multilayer wiring structure having a power supply layer as an independent layer.

Abstract

　表示品位の低下や異常動作の発生を引き起こすことなくモニタ処理を行うことができる、互いに独立した２つのシフトレジスタを備えた構成の表示装置を実現する。　第１のブースト回路（３２０），第１の出力ノードリセット回路（３３０）を含む複数の第１の単位回路（３０）によって構成された書き込み制御用シフトレジスタと、第２のブースト回路（４２０），第２の出力ノードリセット回路（４３０）を含む複数の第２の単位回路（４０）によって構成されたモニタ制御用シフトレジスタとを備えた構成の表示装置において、第１のブースト回路（３２０）の電流駆動能力を第２のブースト回路（４２０）の電流駆動能力よりも大きくし、第２の出力ノードリセット回路（４３０）の電流駆動能力を第１の出力ノードリセット回路（３３０）の電流駆動能力よりも大きくする。

Description

表示装置
　本発明は、表示装置に関し、より詳しくは、有機ＥＬ表示装置などの電流で駆動される自発光型表示素子を備えた表示装置およびその駆動方法に関する。
　従来より、表示装置が備える表示素子としては、印加される電圧によって輝度が制御される電気光学素子と流れる電流によって輝度が制御される電気光学素子とがある。印加される電圧によって輝度が制御される電気光学素子の代表例としては液晶表示素子が挙げられる。一方、流れる電流によって輝度が制御される電気光学素子の代表例としては有機ＥＬ（Electro Luminescence）素子が挙げられる。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれている。自発光型の電気光学素子である有機ＥＬ素子を使用した有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。
　有機ＥＬ表示装置の駆動方式として、パッシブマトリクス方式（単純マトリクス方式とも呼ばれる。）とアクティブマトリクス方式とが知られている。パッシブマトリクス方式を採用した有機ＥＬ表示装置は、構造は単純であるものの、大型化および高精細化が困難である。これに対して、アクティブマトリクス方式を採用した有機ＥＬ表示装置（以下「アクティブマトリクス型の有機ＥＬ表示装置」という。）は、パッシブマトリクス方式を採用した有機ＥＬ表示装置に比べて大型化および高精細化を容易に実現できる。
　アクティブマトリクス型の有機ＥＬ表示装置には、複数の画素回路がマトリクス状に形成されている。アクティブマトリクス型の有機ＥＬ表示装置の画素回路は、典型的には、画素を選択する入力トランジスタと、有機ＥＬ素子への電流の供給を制御する駆動トランジスタとを含んでいる。なお、以下においては、駆動トランジスタから有機ＥＬ素子に流れる電流のことを「駆動電流」という場合がある。
　図３７は、従来の一般的な画素回路８１の構成を示す回路図である。この画素回路８１は、表示部に配設されている複数のデータ線ＤＬと複数の走査線ＳＬとの各交差点に対応して設けられている。図３７に示すように、この画素回路８１は、２個のトランジスタＴ１，Ｔ２と、１個のコンデンサＣｓｔと、１個の有機ＥＬ素子ＯＬＥＤとを備えている。トランジスタＴ１は入力トランジスタであり、トランジスタＴ２は駆動トランジスタである。
　トランジスタＴ１は、データ線ＤＬとトランジスタＴ２のゲート端子との間に設けられている。そのトランジスタＴ１に関し、走査線ＳＬにゲート端子が接続され、データ線ＤＬにソース端子が接続されている。トランジスタＴ２は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。そのトランジスタＴ２に関し、有機ＥＬ用ハイレベル電源電圧ＥＬＶＤＤを供給する電源線にドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にソース端子が接続されている。なお、有機ＥＬ用ハイレベル電源電圧ＥＬＶＤＤを供給する電源線のことを以下「有機ＥＬ用ハイレベル電源線」という。有機ＥＬ用ハイレベル電源線には有機ＥＬ用ハイレベル電源電圧と同じ符合ＥＬＶＤＤを付す。コンデンサＣｓｔについては、トランジスタＴ２のゲート端子に一端が接続され、トランジスタＴ２のソース端子に他端が接続されている。なお、トランジスタＴ２のドレイン端子にコンデンサＣｓｔの他端が接続されている場合もある。有機ＥＬ素子ＯＬＥＤのカソード端子は、有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳを供給する電源線に接続されている。なお、有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳを供給する電源線のことを以下「有機ＥＬ用ローレベル電源線」という。有機ＥＬ用ローレベル電源線には有機ＥＬ用ローレベル電源電圧と同じ符合ＥＬＶＳＳを付す。また、ここでは、トランジスタＴ２のゲート端子と、コンデンサＣｓｔの一端と、トランジスタＴ１のドレイン端子との接続点のことを便宜上「ゲートノード」という。ゲートノードには符号ＶＧを付す。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
　図３８は、図３７に示す画素回路８１の動作を説明するためのタイミングチャートである。時点ｔ９１以前には、走査線ＳＬは非選択状態となっている。従って、時点ｔ９１以前には、トランジスタＴ１がオフ状態になっており、ゲートノードＶＧの電位は初期レベル（例えば、１つ前のフレームでの書き込みに応じたレベル）を維持している。時点ｔ９１になると、走査線ＳＬが選択状態となり、トランジスタＴ１がオン状態となる。これにより、データ線ＤＬおよびトランジスタＴ１を介して、この画素回路８１が形成する画素（サブ画素）の輝度に対応するデータ電圧ＶｄａｔａがゲートノードＶＧに供給される。その後、時点ｔ９２までの期間に、ゲートノードＶＧの電位がデータ電圧Ｖｄａｔａに応じて変化する。このとき、コンデンサＣｓｔは、ゲートノードＶＧの電位とトランジスタＴ２のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。時点ｔ９２になると、走査線ＳＬが非選択状態となる。これにより、トランジスタＴ１がオフ状態となり、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。トランジスタＴ２は、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓに応じて有機ＥＬ素子ＯＬＥＤに駆動電流を供給する。その結果、駆動電流に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。
　ところで、有機ＥＬ表示装置においては、駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、特性（閾値電圧および移動度）にばらつきが生じやすい。表示部内に設けられている駆動トランジスタの特性にばらつきが生じると、駆動電流の大きさにばらつきが発生する。その結果、表示画面に輝度むらが発生し、表示品位が低下する。また、有機ＥＬ素子に関しては、時間の経過とともに電流効率（発光効率）が低下する。従って、たとえ一定電流が有機ＥＬ素子に供給されたとしても、時間の経過とともに輝度が徐々に低下する。その結果、焼き付きが生じる。
　そこで、従来より、有機ＥＬ表示装置に関し、駆動トランジスタや有機ＥＬ素子などの回路素子の劣化を補償する技術が提案されている。例えば、国際公開第２０１４／０２１２０１号パンフレットには、駆動トランジスタの閾値電圧補償およびゲイン補償の双方を画素回路毎に行う構成が開示されている。
国際公開第２０１４／０２１２０１号パンフレット
　ところで、例えば駆動トランジスタの特性のばらつきを補償するために駆動電流の測定を行う場合、図３９に示すような構成の画素回路９１を採用することが考えられる。図３９に示す画素回路９１には、従来から設けられている構成要素に加えて、駆動電流の測定を行うか否かを制御するためのトランジスタＴ３が設けられている。このトランジスタＴ３がオン状態になっているときに、データ線ＤＬを介して駆動電流が読み出される。また、表示部には、このトランジスタＴ３のオン／オフを制御するための信号線が走査線と平行に設けられている。以下、説明の便宜上、従来から設けられている走査線に対応する信号線のことを「書き込み制御線」といい、トランジスタＴ３のオン／オフを制御するための信号線のことを「モニタ制御線」という。書き込み制御線には符号ＧＬを付し、モニタ制御線には符号ＭＬを付す。なお、回路素子の劣化を補償する際の測定対象は電流には限定されず、電圧の測定が行われることもある。以下、回路素子の劣化を補償するために電流あるいは電圧を測定する処理のことを「モニタ処理」という。また、実際に電流あるいは電圧の測定を行う期間および測定のための準備期間を含めた期間のことを「モニタ処理期間」という。
　書き込み制御線ＧＬおよびモニタ制御線ＭＬは、シフトレジスタを用いて駆動される。そのための構成としては、書き込み制御線ＧＬおよびモニタ制御線ＭＬの双方を駆動する１つのシフトレジスタを表示部の一方の側に設ける構成や、書き込み制御線ＧＬを駆動するシフトレジスタ（以下、「書き込み制御用シフトレジスタ」という。）９６を表示部９５の一方の側に設けるとともにモニタ制御線ＭＬを駆動するシフトレジスタ（以下、「モニタ制御用シフトレジスタ」という。）９７を表示部９５の他方の側に設ける構成（図４０に示す構成）が考えられる。図４０に示す構成を採用すれば、表示部９５の左右両側の額縁サイズを揃えることができる。
　一般に、データ電圧の書き込み処理のために１本の書き込み制御線ＧＬが選択状態で維持される期間の長さとモニタ処理のために１本のモニタ制御線ＭＬが選択状態で維持される期間の長さとは異なっている。このため、図４０に示す構成を採用する場合に仮に書き込み制御用シフトレジスタ９６の内部とモニタ制御用シフトレジスタ９７の内部を全く同じ構成にすると、表示品位の低下や異常動作が生じることがある。しかしながら、レイアウト等の制約により図４０に示す構成を採用せざるを得ない場合がある。
　そこで、本発明は、表示品位の低下や異常動作の発生を引き起こすことなくモニタ処理を行うことができる、互いに独立した２つのシフトレジスタ（書き込み制御用シフトレジスタおよびモニタ制御用シフトレジスタ）を備えた構成の表示装置を実現することを目的とする。
　本発明の第１の局面は、マトリクス状に形成された複数の画素回路を有する表示装置であって、
　各行に対応するように設けられ、対応する行の画素回路にデータ電圧を書き込むか否かを制御する書き込み制御信号を伝達するための複数の書き込み制御線と、
　各行に対応するように設けられ、対応する行の画素回路に含まれている回路素子の特性を表す電気量を測定するか否かを制御するモニタ制御信号を伝達するための複数のモニタ制御線と、
　各列に対応するように設けられ、対応する列の画素回路に前記データ電圧を供給するための複数のデータ線と、
　前記複数の画素回路から供給される電気量を測定する電気量測定回路と、
　前記複数の書き込み制御線と１対１で対応する複数の段からなり、第１のクロック信号群に基づいて前記複数の書き込み制御線に順次にオンレベルの書き込み制御信号を出力するための書き込み制御用シフトレジスタと、
　前記複数のモニタ制御線と１対１で対応する複数の段からなり、電気量を測定する対象の行であるモニタ行のモニタ制御線に第２のクロック信号群に基づいてオンレベルのモニタ制御信号を出力するためのモニタ制御用シフトレジスタと、
　前記複数のデータ線に前記データ電圧を印加するデータ線駆動回路と、
　前記電気量測定回路，前記書き込み制御用シフトレジスタ，前記モニタ制御用シフトレジスタ，および前記データ線駆動回路の動作を制御する駆動制御回路と
を備え、
　前記書き込み制御用シフトレジスタの各段を構成する第１の単位回路は、
　　第１の内部ノードと、
　　自段よりも前の段を構成する第１の単位回路から出力されるオンレベルの信号を前記第１の内部ノードに転送する第１の転送回路と、
　　自段に対応する書き込み制御線に接続された第１の出力ノードと、前記第１のクロック信号群に含まれるクロック信号に基づいて前記第１の内部ノードの電圧レベルを高める第１のブースト回路とを含み、前記第１のブースト回路に与えられたクロック信号の電圧レベルに等しい電圧レベルの書き込み制御信号を前記第１の出力ノードから出力するための第１の信号出力回路と、
　前記第１の内部ノードの電圧レベルをオフレベルにするための第１の内部ノードリセット回路と、
　前記第１の出力ノードの電圧レベルをオフレベルにするための第１の出力ノードリセット回路と
を含み、
　前記モニタ制御用シフトレジスタの各段を構成する第２の単位回路は、
　　第２の内部ノードと、
　　自段よりも前の段を構成する第２の単位回路から出力されるオンレベルの信号を前記第２の内部ノードに転送する第２の転送回路と、
　　自段に対応するモニタ制御線に接続された第２の出力ノードと、前記第２のクロック信号群に含まれるクロック信号に基づいて前記第２の内部ノードの電圧レベルを高める第２のブースト回路とを含み、前記第２のブースト回路に与えられたクロック信号の電圧レベルに等しい電圧レベルのモニタ制御信号を前記第２の出力ノードから出力するための第２の信号出力回路と、
　前記第２の内部ノードの電圧レベルをオフレベルにするための第２の内部ノードリセット回路と、
　前記第２の出力ノードの電圧レベルをオフレベルにするための第２の出力ノードリセット回路と
を含み、
　前記第１のブースト回路の電流駆動能力は、前記第２のブースト回路の電流駆動能力よりも大きく、
　前記第２の出力ノードリセット回路の電流駆動能力は、前記第１の出力ノードリセット回路の電流駆動能力よりも大きく、
　前記駆動制御部は、
　　前記電気量測定回路による電気量の測定が行われるべき期間である電気量測定期間に前記複数の書き込み制御線へのオンレベルの書き込み制御信号の出力が停止するよう前記書き込み制御用シフトレジスタの動作を制御し、
　　前記電気量測定期間に前記モニタ行のモニタ制御線にオンレベルのモニタ制御信号が出力されるよう前記モニタ制御用シフトレジスタの動作を制御することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記複数のデータ線は、対応する列の画素回路から供給される電気量を前記電気量測定回路に伝達し、
　各画素回路は、
　　対応する書き込み制御線に制御端子が接続され、対応するデータ線に第１の導通端子が接続された書き込み制御トランジスタと、
　　対応するモニタ制御線に制御端子が接続され、対応するデータ線に第１の導通端子が接続されたモニタ制御トランジスタと、
　　前記書き込み制御トランジスタの第２の導通端子に制御端子が接続され、オンレベルの電源電圧が第１の導通端子に与えられ、前記モニタ制御トランジスタの第２の導通端子に第２の導通端子が接続された駆動トランジスタと、
　　前記駆動トランジスタの第２の導通端子にアノード端子が接続され、オフレベルの電源電圧がカソード端子に与えられる有機ＥＬ素子と
を含むことを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　各列に対応するように設けられ、対応する列の画素回路から供給される電気量を前記電気量測定回路に伝達するための複数のモニタ線を更に備え、
　書き込み制御線とモニタ制御線とが１本の制御線である共用制御線で共用され、
　各画素回路は、
　　対応する共用制御線に制御端子が接続され、対応するデータ線に第１の導通端子が接続された書き込み制御トランジスタと、
　　対応する共用制御線に制御端子が接続され、対応するモニタ線に第１の導通端子が接続されたモニタ制御トランジスタと、
　　前記書き込み制御トランジスタの第２の導通端子に制御端子が接続され、オンレベルの電源電圧が第１の導通端子に与えられ、前記モニタ制御トランジスタの第２の導通端子に第２の導通端子が接続された駆動トランジスタと、
　　前記駆動トランジスタの第２の導通端子にアノード端子が接続され、オフレベルの電源電圧がカソード端子に与えられる有機ＥＬ素子と
を含むことを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記第２の信号出力回路は、前記第２の出力ノードからのオンレベルのモニタ制御信号の出力を第２のイネーブル信号に基づいて制御する第２の出力制御回路を更に含むことを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記第２の出力制御回路は、前記第２の内部ノードを２つの領域に分割するように、前記第２の転送回路と前記第２のブースト回路との間の領域に設けられていることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記第２の出力制御回路は、前記第２のブースト回路と前記第２の出力ノードとの間の領域に設けられていることを特徴とする。
　本発明の第７の局面は、本発明の第４の局面において、
　前記第１の信号出力回路は、前記第１の出力ノードからのオンレベルの書き込み制御信号の出力を第１のイネーブル信号に基づいて制御する第１の出力制御回路を更に含み、
　前記第１の出力制御回路の電流駆動能力は、前記第２の出力制御回路の電流駆動能力よりも大きいことを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記第２の単位回路は、前記第２の転送回路から前記第２の内部ノードに転送されるオンレベルの信号を保持するための第２の保持回路を更に含むことを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記第２の内部ノードリセット回路の電流駆動能力は、前記第１の内部ノードリセット回路の電流駆動能力よりも大きいことを特徴とする。
　本発明の第１０の局面は、本発明の第８の局面において、
　前記第１の単位回路は、前記第１の転送回路から前記第１の内部ノードに転送されるオンレベルの信号を保持するための第１の保持回路を更に含み、
　前記第２の保持回路の信号保持能力は、前記第１の保持回路の信号保持能力よりも大きいことを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　前記駆動制御部は、前記電気量測定期間に前記第１のクロック信号群のクロック動作を停止させることにより、前記書き込み制御用シフトレジスタによる前記複数の書き込み制御線へのオンレベルの書き込み制御信号の出力を停止させることを特徴とする。
　本発明の第１２の局面は、本発明の第１１の局面において、
　前記駆動制御部は、少なくとも前記電気量測定期間の直前の期間に、前記モニタ行の書き込み制御線にオンレベルの書き込み制御信号が出力され、かつ、前記複数のデータ線に初期化信号が印加されるよう、前記書き込み制御用シフトレジスタの動作および前記データ線駆動回路の動作を制御することを特徴とする。
　本発明の第１３の局面は、本発明の第１の局面において、
　前記駆動制御部は、前記複数の書き込み制御線へのオンレベルの書き込み制御信号の出力が停止されている期間中に前記モニタ行のモニタ制御線にオンレベルのモニタ制御信号が出力されるよう、前記書き込み制御用シフトレジスタの動作および前記モニタ制御用シフトレジスタの動作を制御することを特徴とする。
　本発明の第１４の局面は、本発明の第１の局面において、
　前記モニタ制御用シフトレジスタによるオンレベルのモニタ制御信号の出力の停止および再開を外部から制御できることを特徴とする。
　本発明の第１５の局面は、本発明の第１の局面において、
　前記駆動制御部は、前記モニタ行の書き込み制御線に与えられる書き込み制御信号と前記モニタ行のモニタ制御線に与えられるモニタ制御信号とが互いに同期してオンレベルとなるよう、前記書き込み制御用シフトレジスタの動作および前記モニタ制御用シフトレジスタの動作を制御することを特徴とする。
　本発明の第１の局面によれば、画素回路から供給される電気量を測定して測定結果に基づいて回路素子の劣化を補償することのできる表示装置において、書き込み制御線を駆動する書き込み制御用シフトレジスタと、モニタ制御線を駆動するモニタ制御用シフトレジスタとが設けられている。このような構成において、第１のブースト回路（書き込み制御用シフトレジスタを構成する単位回路内のブースト回路）の電流駆動能力は、第２のブースト回路（モニタ制御用シフトレジスタを構成する単位回路内のブースト回路）の電流駆動能力よりも大きい。このため、書き込み制御信号の立ち上がり時間がモニタ制御信号の立ち上がり時間よりも短くなり、充電不足に起因する表示品位の低下が抑制される。また、第２の出力ノードリセット回路（モニタ制御用シフトレジスタを構成する単位回路内の出力ノードリセット回路）の電流駆動能力は、第１の出力ノードリセット回路（書き込み制御用シフトレジスタを構成する単位回路内の出力ノードリセット回路）の電流駆動能力よりも大きい。このため、モニタ制御信号の立ち下がり時間が書き込み制御信号の立ち下がり時間よりも短くなり、表示品位の低下が抑制される。以上より、表示品位の低下や異常動作の発生を引き起こすことなくモニタ処理（画素回路から供給される電気量を測定する処理）を行うことができる、互いに独立した２つのシフトレジスタを備えた構成の表示装置が実現される。
　本発明の第２の局面によれば、本発明の第１の局面と同様の効果が得られる。
　本発明の第３の局面によれば、書き込み制御線とモニタ制御線とが共用されているので、配線数を少なくすることができ、高精細化が実現される。
　本発明の第４の局面によれば、比較的簡易な構成で、モニタ処理を行うときにだけオンレベルのモニタ制御信号の出力が行われるようにすることが可能となる。
　本発明の第５の局面によれば、本発明の第４の局面と同様の効果が得られる。
　本発明の第６の局面によれば、本発明の第４の局面と同様の効果が得られる。
　本発明の第７の局面によれば、書き込み制御信号の立ち上がり時間がモニタ制御信号の立ち上がり時間よりも短くなり、充電不足に起因する表示品位の低下が抑制される。
　本発明の第８の局面によれば、第２の転送回路から第２の内部ノードに転送されたオンレベルの信号が更に第２のブースト回路に転送されるまでの期間が長い場合でも、当該信号の電圧レベルの低下が抑制される。これにより、第２の単位回路の動作不良の発生が抑制される。
　本発明の第９の局面によれば、モニタ処理終了後に第２の内部ノードの電圧レベルが速やかにオフレベルとなる。これにより、第２の単位回路の動作不良の発生が抑制される。
　本発明の第１０の局面によれば、長期間、第２の内部ノードの電圧レベルを高いレベルで維持することが可能となる。これにより、第２の内部ノードの電圧レベルの低下に起因する動作不良の発生が抑制される。
　本発明の第１１の局面によれば、第１のクロック信号群のクロック動作を充分な期間停止させることにより、電気量を測定するための期間を充分に確保することが可能となる。
　本発明の第１２の局面によれば、画素間で充電率にばらつきが生じることがなくなり、画素回路から供給される電気量の測定が精度良く行われる。従って、回路素子の劣化が充分に補償される。
　本発明の第１３の局面によれば、垂直帰線期間や電源オン直後の期間などの非走査期間にモニタ処理を行うことが可能となる。
　本発明の第１４の局面によれば、回路素子の特性変化（経時変化）が小さいときにモニタ処理を長期間停止させることや必要な時にのみモニタ処理を行うことが可能となる。
　本発明の第１５の局面によれば、書き込み制御用シフトレジスタおよびモニタ制御用シフトレジスタの動作の複雑化を防止することができる。
本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置に関し、単位回路（第１の単位回路および第２の単位回路）内の構成要素の電流駆動能力について説明するための図である。 上記第１の実施形態において、有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ソースドライバの概略について説明するための図である。 上記第１の実施形態において、表示部の構成について説明するための図である。 上記第１の実施形態において、画素回路とソースドライバの一部を示す回路図である。 上記第１の実施形態において、書き込み制御用シフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、第１の単位回路（書き込み制御用シフトレジスタ内の単位回路）の概略構成を示すブロック図である。 上記第１の実施形態において、第１の単位回路の詳細な構成を示す回路図である。 上記第１の実施形態において、第１の単位回路の基本的な動作について説明するためのタイミングチャートである。 上記第１の実施形態において、モニタ制御用シフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、第２の単位回路（モニタ制御用シフトレジスタ内の単位回路）の概略構成を示すブロック図である。 上記第１の実施形態において、第２の単位回路の詳細な構成を示す回路図である。 上記第１の実施形態において、モニタ処理期間以外の期間における第２の単位回路４０の基本的な動作について説明するためのタイミングチャートである。 上記第１の実施形態において、モニタ処理期間近傍における書き込み制御線およびモニタ制御線の駆動方法について説明するためのタイミングチャートである。 上記第１の実施形態において、電流の流れについて説明するための図である。 上記第１の実施形態において、電流の流れについて説明するための図である。 上記第１の実施形態において、モニタ行の選択に関する第１の例について説明するための図である。 上記第１の実施形態において、モニタ行の選択に関する第２の例について説明するための図である。 上記第１の実施形態の第１の変形例において、第２の単位回路の概略構成を示すブロック図である。 上記第１の実施形態の第１の変形例において、第２の単位回路の詳細な構成を示す回路図である。 上記第１の実施形態の第１の変形例において、第２の単位回路についての好ましい概略構成を示すブロック図である。 上記第１の実施形態の第２の変形例において、第２の単位回路の概略構成を示すブロック図である。 上記第１の実施形態の第２の変形例において、第２の単位回路の詳細な構成を示す回路図である。 上記第１の実施形態の第３の変形例において、第２の単位回路の概略構成を示すブロック図である。 上記第１の実施形態の第３の変形例において、第２の単位回路の詳細な構成を示す回路図である。 上記第１の実施形態の第４の変形例において、第２の単位回路の概略構成を示すブロック図である。 上記第１の実施形態の第４の変形例において、第２の単位回路の詳細な構成を示す回路図である。 上記第１の実施形態の第５の変形例において、書き込み制御線およびモニタ制御線の駆動方法について説明するためのタイミングチャートである。 上記第１の実施形態の第６の変形例において、書き込み制御線およびモニタ制御線の駆動方法について説明するためのタイミングチャートである。 上記第１の実施形態の第７の変形例において、書き込み制御線およびモニタ制御線の駆動方法について説明するためのタイミングチャートである。 上記第１の実施形態の第８の変形例において、ソースドライバの概略について説明するための図である。 上記第１の実施形態の第８の変形例において、切り替え部について説明するための図である。 上記第１の実施形態の第８の変形例において、電圧測定回路の一構成例を示す図である。 本発明の第２の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置の表示部の構成について説明するための図である。 上記第２の実施形態において、画素回路の構成およびソースドライバの概略構成を示す図である。 上記第２の実施形態において、共通制御線の駆動方法について説明するためのタイミングチャートである。 従来の一般的な画素回路の構成を示す回路図である。 図３７に示す画素回路の動作を説明するためのタイミングチャートである。 駆動トランジスタの特性に応じた補償を行うために駆動電流の測定を可能にするための画素回路の構成例を示す回路図である。 書き込み制御線およびモニタ制御線を駆動するための構成について説明するためのブロック図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、各トランジスタに関し、ゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。また、以下においては、画素回路内に設けられている駆動トランジスタの特性のことを「ＴＦＴ特性」といい、画素回路内に設けられている有機ＥＬ素子の特性のことを「ＯＬＥＤ特性」といい、モニタ処理の対象となっている行のことを「モニタ行」という。
＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置１の全体構成を示すブロック図である。この有機ＥＬ表示装置１は、表示制御回路１００，ソースドライバ２００，書き込み制御用シフトレジスタ３００，モニタ制御用シフトレジスタ４００，および表示部５００を備えている。ソースドライバ２００には、図３に示すように、データ線駆動回路２１０として機能する部分と電流測定回路２２０として機能する部分とが含まれている。本実施形態においては、表示部５００を含む有機ＥＬパネル６内に書き込み制御用シフトレジスタ３００およびモニタ制御用シフトレジスタ４００が形成されている。すなわち、書き込み制御用シフトレジスタ３００およびモニタ制御用シフトレジスタ４００はモノリシック化されている。また、この有機ＥＬ表示装置１には、有機ＥＬパネル６に各種電源電圧を供給するための構成要素として、ロジック電源６１０，ロジック電源６２０，有機ＥＬ用ハイレベル電源６３０，および有機ＥＬ用ローレベル電源６４０が設けられている。なお、本実施形態においては、表示制御回路１００によって駆動制御回路が実現され、電流測定回路２２０によって電気量測定回路が実現されている。
　ロジック電源６１０から有機ＥＬパネル６には、書き込み制御用シフトレジスタ３００の動作に必要とされるシフトレジスタ用ハイレベル電源電圧ＶＤＤおよびシフトレジスタ用ローレベル電源電圧ＶＳＳが供給される。ロジック電源６２０から有機ＥＬパネル６には、モニタ制御用シフトレジスタ４００の動作に必要とされるシフトレジスタ用ハイレベル電源電圧ＶＤＤおよびシフトレジスタ用ローレベル電源電圧ＶＳＳが供給される。有機ＥＬ用ハイレベル電源６３０から有機ＥＬパネル６には、定電圧である有機ＥＬ用ハイレベル電源電圧ＥＬＶＤＤが供給される。有機ＥＬ用ローレベル電源６４０から有機ＥＬパネル６には、定電圧である有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳが供給される。
　図４は、本実施形態における表示部５００の構成について説明するための図である。図４に示すように、表示部５００には、ｎ本の書き込み制御線ＧＬ（１）～ＧＬ（ｎ）とｍ本のデータ線ＤＬ（１）～ＤＬ（ｍ）とが互いに交差するように配設されている。データ線ＤＬ（１）～ＤＬ（ｍ）に関しては、赤色の画素用のデータ線，緑色の画素用のデータ線，および青色の画素用のデータ線が順次に配設されている。書き込み制御線ＧＬ（１）～ＧＬ（ｎ）とデータ線ＤＬ（１）～ＤＬ（ｍ）との各交差点に対応して画素回路５０が設けられている。すなわち、表示部５００には、複数の行（ｎ行）および複数の列（ｍ列）を構成するように画素回路５０がマトリクス状に形成されている。表示部５００には、また、上記ｎ本の書き込み制御線ＧＬ（１）～ＧＬ（ｎ）と１対１で対応するように、ｎ本のモニタ制御線ＭＬ（１）～ＭＬ（ｎ）が配設されている。さらに、表示部５００には、有機ＥＬ用ハイレベル電源線ＥＬＶＤＤおよび有機ＥＬ用ローレベル電源線ＥＬＶＳＳが配設されている。画素回路５０の詳しい構成については後述する。
　なお、以下においては、ｎ本の書き込み制御線ＧＬ（１）～ＧＬ（ｎ）を互いに区別する必要がない場合には書き込み制御線を単に符号ＧＬで表す。同様に、モニタ制御線およびデータ線をそれぞれ単に符号ＭＬおよび符号ＤＬで表す。また、書き込み制御線ＧＬに与えられる信号のことを「書き込み制御信号」といい、モニタ制御線ＭＬに与えられる信号のことを「モニタ制御信号」という。書き込み制御信号には書き込み制御線と同じ符号ＧＬを付す。モニタ制御信号にはモニタ制御線と同じ符号ＭＬを付す。
　表示制御回路１００は、ソースドライバ２００にデジタル映像信号ＤＶおよびソース制御信号ＳＣＴＬを与えることによりソースドライバ２００の動作を制御し、書き込み制御用シフトレジスタ３００に制御信号ＷＣＴＬを与えることにより書き込み制御用シフトレジスタ３００の動作を制御し、モニタ制御用シフトレジスタ４００に制御信号ＭＣＴＬおよびモニタイネーブル信号ＥＮＡを与えることによりモニタ制御用シフトレジスタ４００の動作を制御する。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号，および入出力制御信号ＤＷＴが含まれている。制御信号ＷＣＴＬには、書き込みスタートパルス信号および２相のクロック信号（クロック信号ＧＣＫ１およびクロック信号ＧＣＫ２）が含まれている。制御信号ＭＣＴＬには、モニタスタートパルス信号および２相のクロック信号（クロック信号ＭＣＫ１およびクロック信号ＭＣＫ２）が含まれている。なお、モニタイネーブル信号ＥＮＡは、駆動電流の測定を可能にするか否かを制御するための信号である。表示制御回路１００は、また、ソースドライバ２００から与えられるモニタデータＭＯを受け取り、外部から送られる映像信号（上記デジタル映像信号ＤＶの元となるデータ）の補正に使用される補正データを当該モニタデータＭＯを用いて更新する。なお、モニタデータＭＯとは、ＴＦＴ特性やＯＬＥＤ特性を求めるために測定されたデータである。
　ソースドライバ２００は、データ線ＤＬ（１）～ＤＬ（ｍ）を駆動する動作（データ線駆動回路２１０としての動作）と、画素回路５０からデータ線ＤＬ（１）～ＤＬ（ｍ）に出力された駆動電流を測定する動作（電流測定回路２２０としての動作）とを選択的に行う。ソースドライバ２００は、データ線駆動回路２１０として機能するときには次のような動作を行う。ソースドライバ２００は、表示制御回路１００から送られるソース制御信号ＳＣＴＬとデジタル映像信号ＤＶとを受け取り、データ線ＤＬ（１）～ＤＬ（ｍ）に駆動用映像信号を印加する。このとき、ソースドライバ２００では、ソーススタートパルス信号のパルスをトリガーとして、ソースクロック信号のパルスが発生するタイミングで、各データ線ＤＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのデータ線ＤＬ（１）～ＤＬ（ｍ）に一斉に印加される。ソースドライバ２００は、電流測定回路２２０として機能するときには、画素回路５０からデータ線ＤＬ（１）～ＤＬ（ｍ）に出力された駆動電流に応じた電圧をモニタデータＭＯとして出力する。
　書き込み制御用シフトレジスタ３００は、表示制御回路１００から送られる制御信号ＷＣＴＬに基づいて、ｎ本の書き込み制御線ＧＬ（１）～ＧＬ（ｎ）を駆動する。モニタ制御用シフトレジスタ４００は、表示制御回路１００から送られる制御信号ＭＣＴＬとモニタイネーブル信号ＥＮＡとに基づいて、ｎ本のモニタ制御線ＭＬ（１）～ＭＬ（ｎ）を駆動する。なお、書き込み制御線ＧＬおよびモニタ制御線ＭＬの詳しい駆動方法については後述する。
　以上のように各構成要素が動作してデータ線ＤＬ（１）～ＤＬ（ｍ），書き込み制御線ＧＬ（１）～ＧＬ（ｎ），およびモニタ制御線ＭＬ（１）～ＭＬ（ｎ）が駆動されることにより、表示部５００に画像が表示される。その際、駆動電流の測定結果に基づいて映像信号に補正が施される。その結果、駆動トランジスタの劣化が補償される。なお、このように本実施形態においては駆動トランジスタの劣化の補償を行う構成を例を挙げて説明するが、駆動トランジスタ以外の回路素子（例えば、有機ＥＬ素子）の劣化の補償を行う構成を採用することもできる。
＜１．２　画素回路およびソースドライバ＞
　図５は、画素回路５０とソースドライバ２００の一部を示す回路図である。図５には、ｉ行ｊ列目の画素回路５０と、ソースドライバ２００のうちのｊ列目のデータ線ＤＬ（ｊ）に対応する部分とが示されている。この画素回路５０は、１個の有機ＥＬ素子（電気光学素子）ＯＬＥＤ，３個のトランジスタＴ１～Ｔ３，および１個のコンデンサＣｓｔを備えている。トランジスタＴ１は画素を選択する入力トランジスタ（書き込み制御用トランジスタ）として機能し、トランジスタＴ２は有機ＥＬ素子ＯＬＥＤへの電流の供給を制御する駆動トランジスタとして機能し、トランジスタＴ３はトランジスタＴ２（駆動トランジスタ）の特性を検出するための電流測定を行うか否かを制御するモニタ制御トランジスタとして機能する。
　トランジスタＴ１は、データ線ＤＬ（ｊ）とトランジスタＴ２のゲート端子との間に設けられている。そのトランジスタＴ１に関し、書き込み制御線ＧＬ（ｉ）にゲート端子が接続され、データ線ＤＬ（ｊ）にソース端子が接続されている。トランジスタＴ２は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。そのトランジスタＴ２に関し、トランジスタＴ１のドレイン端子にゲート端子が接続され、有機ＥＬ用ハイレベル電源線ＥＬＶＤＤにドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にソース端子が接続されている。トランジスタＴ３については、モニタ制御線ＭＬ（ｉ）にゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にドレイン端子が接続され、データ線ＤＬ（ｊ）にソース端子が接続されている。コンデンサＣｓｔについては、トランジスタＴ２のゲート端子に一端が接続され、トランジスタＴ２のドレイン端子に他端が接続されている。有機ＥＬ素子ＯＬＥＤのカソード端子は、有機ＥＬ用ローレベル電源線ＥＬＶＳＳに接続されている。
　本実施形態においては、画素回路５０内のトランジスタＴ１～Ｔ３はすべてｎチャネル型である。また、本実施形態においては、トランジスタＴ１～Ｔ３には、酸化物ＴＦＴ（酸化物半導体をチャネル層に用いた薄膜トランジスタ）が採用されている。これについては、書き込み制御用シフトレジスタ３００内のトランジスタおよびモニタ制御用シフトレジスタ４００内のトランジスタについても同様である。
　以下、酸化物ＴＦＴに含まれる酸化物半導体層について説明する。酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は、特に限定されない。例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコンＴＦＴに比べて２０倍を超える移動度）と低いリーク電流（アモルファスシリコンＴＦＴに比べて１００分の１未満のリーク電流）を有するので、画素回路内の駆動ＴＦＴ（上記トランジスタＴ２）およびスイッチングＴＦＴ（上記トランジスタＴ１）として好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することができる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよく、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば日本の特開２０１２－１３４４７５号公報に開示されている。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に代えて、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　図５に示すように、ソースドライバ２００は、ＤＡ変換器２１，オペアンプ２２，コンデンサ２３，スイッチ２４，およびＡＤ変換器２５を含んでいる。ＤＡ変換器２１の入力端子には、デジタル映像信号ＤＶが与えられている。ＤＡ変換器２１は、デジタル映像信号ＤＶをアナログのデータ電圧に変換する。ＤＡ変換器２１の出力端子は、オペアンプ２２の非反転入力端子に接続されている。従って、オペアンプ２２の非反転入力端子には、データ電圧が与えられる。オペアンプ２２の反転入力端子は、データ線ＤＬ（ｊ）に接続されている。スイッチ２４は、オペアンプ２２の反転入力端子と出力端子との間に設けられている。コンデンサ２３は、スイッチ２４と並列に、オペアンプ２２の反転入力端子と出力端子との間に設けられている。スイッチ２４の制御端子には、ソース制御信号ＳＣＴＬに含まれる入出力制御信号ＤＷＴが与えられている。オペアンプ２２の出力端子は、ＡＤ変換器２５の入力端子に接続されている。
　以上のような構成において、入出力制御信号ＤＷＴがハイレベルのときには、スイッチ２４はオン状態となり、オペアンプ２２の反転入力端子－出力端子間は短絡状態となる。このとき、オペアンプ２２はバッファアンプとして機能する。これにより、データ線ＤＬ（ｊ）には、オペアンプ２２の非反転入力端子に与えられているデータ電圧が印加される。入出力制御信号ＤＷＴがローレベルのときには、スイッチ２４はオフ状態になり、オペアンプ２２の反転入力端子と出力端子とはコンデンサ２３を介して接続される。このとき、オペアンプ２２とコンデンサ２３とは積分回路として機能する。これにより、オペアンプ２２の出力電圧（モニタ電圧Ｖｍｏ）は、画素回路５０からデータ線ＤＬ（ｊ）に出力された駆動電流に応じた大きさの電圧となる。ＡＤ変換器２５は、オペアンプ２２の出力電圧（モニタ電圧Ｖｍｏ）をデジタルデータであるモニタデータＭＯに変換する。本実施形態においては、後述する測定期間には入出力制御信号ＤＷＴはローレベルとなり、測定期間以外の期間には入出力制御信号ＤＷＴはハイレベルとなる。
＜１．３　書き込み制御用シフトレジスタの構成＞
　図６は、本実施形態における書き込み制御用シフトレジスタ３００の構成を示すブロック図である。書き込み制御用シフトレジスタ３００は、ｎ個の段（ｎ個の単位回路）によって構成されている。すなわち、書き込み制御用シフトレジスタ３００には、表示部５００内のｎ本の書き込み制御線ＧＬ（１）～ＧＬ（ｎ）と１対１で対応するように、ｎ個の単位回路が含まれている。なお、書き込み制御用シフトレジスタ３００内の単位回路のことを以下「第１の単位回路」という。図６には、（ｉ－１）段目から（ｉ＋１）段目までを構成する第１の単位回路３０（ｉ－１）～３０（ｉ＋１）のみを示している。説明の便宜上、ｉは偶数であると仮定する。第１の単位回路３０には、クロック信号ＧＣＬＫを受け取るための入力端子と、セット信号Ｓ（Ｇ）を受け取るための入力端子と、リセット信号Ｒ（Ｇ）を受け取るための入力端子と、出力信号Ｑ（Ｇ）を出力するための出力端子とが設けられている。
　図６に関し、書き込み制御用シフトレジスタ３００内の各段（各第１の単位回路３０）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＧＣＫ２がクロック信号ＧＣＬＫとして与えられ、偶数段目については、クロック信号ＧＣＫ１がクロック信号ＧＣＬＫとして与えられる。また、任意の段について、前段から出力される出力信号Ｑ（Ｇ）がセット信号Ｓ（Ｇ）として与えられ、次段から出力される出力信号Ｑ（Ｇ）がリセット信号Ｒ（Ｇ）として与えられる。但し、１段目（図６では不図示）については、書き込みスタートパルス信号がセット信号Ｓ（Ｇ）として与えられる。なお、シフトレジスタ用ローレベル電源電圧ＶＳＳ（図６では不図示）については、全ての段に共通的に与えられる。
　また、書き込み制御用シフトレジスタ３００内の各段（各第１の単位回路３０）からは出力信号Ｑ（Ｇ）が出力される。各段から出力される出力信号Ｑ（Ｇ）は、対応する書き込み制御線ＧＬに書き込み制御信号ＧＬとして与えられるとともに、リセット信号Ｒ（Ｇ）として前段に与えられ、セット信号Ｓ（Ｇ）として次段に与えられる。
　図７は、本実施形態における第１の単位回路３０（書き込み制御用シフトレジスタ３００内の単位回路）の概略構成を示すブロック図である。なお、第１の単位回路３０内の構成要素には、後述する第２の単位回路４０内の構成要素と区別するために、「第１の」という語を付している。図７に示すように、第１の単位回路３０には、第１の転送回路３１０，第１のブースト回路３２０，第１の出力ノードリセット回路３３０，および第１の内部ノードリセット回路３４０が含まれている。なお、第１の転送回路３１０と第１のブースト回路３２０と第１の内部ノードリセット回路３４０との間のノードのことを「第１の内部ノード」という。第１の内部ノードには符号Ｎ（Ｇ）を付す。
　第１の単位回路３０内の各構成要素の機能について説明する。第１の転送回路３１０は、セット信号Ｓ（Ｇ）がハイレベルであれば、当該セット信号Ｓ（Ｇ）を第１の内部ノードＮ（Ｇ）に転送することによって第１の内部ノードＮ（Ｇ）の電圧レベルをハイレベルにする。第１のブースト回路３２０は、クロック信号ＧＣＬＫに基づいて第１の内部ノードＮ（Ｇ）をブーストさせることによって、出力信号Ｑ（Ｇ）の電圧レベルをクロック信号ＧＣＬＫの電圧レベルに等しくする。第１の出力ノードリセット回路３３０は、リセット信号Ｒ（Ｇ）に基づいて、出力信号Ｑ（Ｇ）をリセット状態（ローレベルの状態）にする。第１の内部ノードリセット回路３４０は、リセット信号Ｒ（Ｇ）に基づいて、第１の内部ノードＮ（Ｇ）をリセット状態（ローレベルの状態）にする。なお、本実施形態においては第１の出力ノードリセット回路３３０および第１の内部ノードリセット回路３４０にリセット信号Ｒ（Ｇ）が与えられているが、第１の出力ノードリセット回路３３０および第１の内部ノードリセット回路３４０の双方または一方にクロック信号を与える構成を採用することもできる。
　図８は、本実施形態における第１の単位回路３０の詳細な構成を示す回路図である。図８に示すように、第１の単位回路３０は、４個のトランジスタＴ３１～Ｔ３４を備えている。また、第１の単位回路３０は、シフトレジスタ用ローレベル電源電圧ＶＳＳ用の入力端子のほか、３個の入力端子３１～３３および１個の出力端子３８を有している。ここで、セット信号Ｓ（Ｇ）を受け取る入力端子には符号３１を付し、リセット信号Ｒ（Ｇ）を受け取る入力端子には符号３２を付し、クロック信号ＧＣＬＫを受け取る入力端子には符号３３を付している。また、出力信号Ｑ（Ｇ）を出力する出力端子には符号３８を付している。この出力端子３８が第１の出力ノードに相当する。トランジスタＴ３２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ３２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。トランジスタＴ３１のソース端子，トランジスタＴ３２のゲート端子，およびトランジスタＴ３４のドレイン端子は、第１の内部ノードＮ（Ｇ）を介して互いに接続されている。なお、本実施形態においては、トランジスタＴ３２（第１のブースト回路３２０）と出力端子３８とによって第１の信号出力回路が実現されている。
　トランジスタＴ３１については、ゲート端子およびドレイン端子は入力端子３１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１の内部ノードＮ（Ｇ）に接続されている。トランジスタＴ３２については、ゲート端子は第１の内部ノードＮ（Ｇ）に接続され、ドレイン端子は入力端子３３に接続され、ソース端子は出力端子３８に接続されている。トランジスタＴ３３については、ゲート端子は入力端子３２に接続され、ドレイン端子は出力端子３８に接続され、ソース端子はシフトレジスタ用ローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＴ３４については、ゲート端子は入力端子３２に接続され、ドレイン端子は第１の内部ノードＮ（Ｇ）に接続され、ソース端子はシフトレジスタ用ローレベル電源電圧ＶＳＳ用の入力端子に接続されている。
　次に、各構成要素のこの第１の単位回路３０における機能について説明する。トランジスタＴ３１は、セット信号Ｓ（Ｇ）がハイレベルになると、第１の内部ノードＮ（Ｇ）の電圧レベルをハイレベルに向けて変化させる。トランジスタＴ３２は、第１の内部ノードＮ（Ｇ）がブーストされた状態（後で詳細に説明する）になると、クロック信号ＧＣＬＫの電圧レベルを出力端子３８に与える。トランジスタＴ３３は、リセット信号Ｒ（Ｇ）がハイレベルになると、出力端子３８の電圧レベルをシフトレジスタ用ローレベル電源電圧ＶＳＳの電圧レベルに向けて変化させる。トランジスタＴ３４は、リセット信号Ｒ（Ｇ）がハイレベルになると、第１の内部ノードＮ（Ｇ）の電圧レベルをシフトレジスタ用ローレベル電源電圧ＶＳＳの電圧レベルに向けて変化させる。以上のように、トランジスタＴ３１によって第１の転送回路３１０が実現され、トランジスタＴ３２によって第１のブースト回路３２０が実現され、トランジスタＴ３３によって第１の出力ノードリセット回路３３０が実現され、トランジスタＴ３４によって第１の内部ノードリセット回路３４０が実現されている。
　図９を参照しつつ、第１の単位回路３０の基本的な動作について説明する。図９に示すように、時点ｔ０以前の期間には、第１の内部ノードＮ（Ｇ）の電圧レベルおよび出力信号Ｑ（Ｇ）の電圧レベル（出力端子３８の電圧レベル）はローレベルとなっている。また、入力端子３３には、所定期間おきにハイレベルとなるクロック信号ＧＣＬＫが与えられている。なお、図９に関し、実際の波形にはいくらかの遅延が生じるが、ここでは理想的な波形を示している。
　時点ｔ０になると、入力端子３１にセット信号Ｓ（Ｇ）のパルスが与えられる。トランジスタＴ３１は図８に示すようにダイオード接続となっているので、このセット信号Ｓ（Ｇ）のパルスによってトランジスタＴ３１はオン状態となる。これにより、第１の内部ノードＮ（Ｇ）の電圧レベルが上昇する。
　時点ｔ１になると、クロック信号ＧＣＬＫがローレベルからハイレベルに変化する。このとき、リセット信号Ｒ（Ｇ）はローレベルとなっているので、トランジスタＴ３４はオフ状態となっている。また、セット信号Ｓ（Ｇ）がハイレベルからローレベルに変化しているので、トランジスタＴ３１もオフ状態となっている。従って、第１の内部ノードＮ（Ｇ）はフローティング状態となっている。上述したように、トランジスタＴ３２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ３２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。以上より、クロック信号ＧＣＬＫがローレベルからハイレベルに変化することに起因するブートストラップ効果によって、第１の内部ノードＮ（Ｇ）の電圧レベルは大きく上昇する（第１の内部ノードＮ（Ｇ）がブーストされた状態となる。）。その結果、トランジスタＴ３２には大きな電圧が印加される。これにより、出力信号Ｑ（Ｇ）の電圧レベル（出力端子３８の電圧レベル）は、クロック信号ＧＣＬＫのハイレベルの電圧レベルにまで上昇する。なお、時点ｔ１～時点ｔ２の期間中、リセット信号Ｒ（Ｇ）はローレベルとなっているので、トランジスタＴ３３およびトランジスタＴ３４はオフ状態で維持される。従って、この期間中に出力信号Ｑ（Ｇ）の電圧レベルおよび第１の内部ノードＮ（Ｇ）の電圧レベルが低下することはない。
　時点ｔ２になると、クロック信号ＧＣＬＫがハイレベルからローレベルに変化する。これにより、入力端子３３の電圧レベルの低下とともに出力信号Ｑ（Ｇ）の電圧レベルは低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第１の内部ノードＮ（Ｇ）の電圧レベルも低下する。また、時点ｔ２には、入力端子３２にリセット信号Ｒ（Ｇ）のパルスが与えられる。これにより、トランジスタＴ３３およびトランジスタＴ３４はオン状態となる。トランジスタＴ３３がオン状態になることによって出力信号Ｑ（Ｇ）の電圧レベルがローレベルにまで低下し、トランジスタＴ３４がオン状態になることによって第１の内部ノードＮ（Ｇ）の電圧レベルがローレベルにまで低下する。
　なお、第１の単位回路３０の構成は、図８に示した構成（４個のトランジスタＴ３１～Ｔ３４を含む構成）には限定されない。一般的には、駆動性能の向上や信頼性の向上を図るため、第１の単位回路３０には４個よりも多い数のトランジスタが含まれている。そのような場合にも、本発明を適用することができる。
＜１．４　モニタ制御用シフトレジスタの構成＞
　図１０は、本実施形態におけるモニタ制御用シフトレジスタ４００の構成を示すブロック図である。モニタ制御用シフトレジスタ４００は、ｎ個の段（ｎ個の単位回路）によって構成されている。すなわち、モニタ制御用シフトレジスタ４００には、表示部５００内のｎ本のモニタ制御線ＭＬ（１）～ＭＬ（ｎ）と１対１で対応するように、ｎ個の単位回路が含まれている。なお、モニタ制御用シフトレジスタ４００内の単位回路のことを以下「第２の単位回路」という。図１０には、（ｉ－１）段目から（ｉ＋１）段目までを構成する第２の単位回路４０（ｉ－１）～４０（ｉ＋１）のみを示している。説明の便宜上、ｉは偶数であると仮定する。第２の単位回路４０には、クロック信号ＭＣＬＫを受け取るための入力端子と、セット信号Ｓ（Ｍ）を受け取るための入力端子と、リセット信号Ｒ（Ｍ）を受け取るための入力端子と、出力信号Ｑ（Ｍ）を出力するための出力端子と、出力信号Ｑ２（Ｍ）を出力するための出力端子と、モニタイネーブル信号ＥＮＡを受け取るための入力端子とが設けられている。
　図１０に関し、モニタ制御用シフトレジスタ４００内の各段（第２の単位回路４０）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＭＣＫ２がクロック信号ＭＣＬＫとして与えられ、偶数段目については、クロック信号ＭＣＫ１がクロック信号ＭＣＬＫとして与えられる。また、任意の段について、前段から出力される出力信号Ｑ（Ｍ）がセット信号Ｓ（Ｍ）として与えられ、次段から出力される出力信号Ｑ（Ｍ）がリセット信号Ｒ（Ｍ）として与えられる。但し、１段目（図１０では不図示）については、モニタスタートパルス信号がセット信号Ｓ（Ｍ）として与えられる。なお、モニタイネーブル信号ＥＮＡおよびシフトレジスタ用ローレベル電源電圧ＶＳＳ（図１０では不図示）については、全ての段に共通的に与えられる。
　また、モニタ制御用シフトレジスタ４００内の各段（各第２の単位回路４０）からは出力信号Ｑ（Ｍ）および出力信号Ｑ２（Ｍ）が出力される。各段から出力される出力信号Ｑ（Ｍ）は、リセット信号Ｒ（Ｍ）として前段に与えられるとともに、セット信号Ｓ（Ｍ）として次段に与えられる。各段から出力される出力信号Ｑ２（Ｍ）は、対応するモニタ制御線ＭＬにモニタ制御信号ＭＬとして与えられる。
　図１１は、本実施形態における第２の単位回路４０（モニタ制御用シフトレジスタ４００内の単位回路）の概略構成を示すブロック図である。なお、第２の単位回路４０内の構成要素には、第１の単位回路３０内の構成要素と区別するために、「第２の」という語を付している。図１１に示すように、第２の単位回路４０には、第２の転送回路４１０，第２のブースト回路４２０，第２の出力ノードリセット回路４３０，第２の内部ノードリセット回路４４０，および第２の出力制御回路４５０が含まれている。なお、第２の転送回路４１０と第２のブースト回路４２０と第２の内部ノードリセット回路４４０との間のノードのことを「第２の内部ノード」という。第２の内部ノードには符号Ｎ（Ｍ）を付す。
　第２の単位回路４０内の各構成要素の機能について説明する。第２の転送回路４１０は、セット信号Ｓ（Ｍ）がハイレベルであれば、当該セット信号Ｓ（Ｍ）を第２の内部ノードＮ（Ｍ）に転送することによって第２の内部ノードＮ（Ｍ）の電圧レベルをハイレベルにする。第２のブースト回路４２０は、クロック信号ＭＣＬＫに基づいて第２の内部ノードＮ（Ｍ）をブーストさせることによって、出力信号Ｑ（Ｍ）の電圧レベルをクロック信号ＭＣＬＫの電圧レベルに等しくする。第２の出力ノードリセット回路４３０は、リセット信号Ｒ（Ｍ）に基づいて、出力信号Ｑ（Ｍ）をリセット状態にする。第２の内部ノードリセット回路４４０は、リセット信号Ｒ（Ｍ）に基づいて、第２の内部ノードＮ（Ｍ）をリセット状態にする。第２の出力制御回路４５０は、モニタイネーブル信号ＥＮＡがハイレベルになっていれば、出力信号Ｑ２（Ｍ）の電圧レベルを出力信号Ｑ（Ｍ）の電圧レベルに等しくする。なお、本実施形態においては第２の出力ノードリセット回路４３０および第２の内部ノードリセット回路４４０にリセット信号Ｒ（Ｍ）が与えられているが、第２の出力ノードリセット回路４３０および第２の内部ノードリセット回路４４０の双方または一方にクロック信号を与える構成を採用することもできる。
　図１２は、本実施形態における第２の単位回路４０の詳細な構成を示す回路図である。図１２に示すように、第２の単位回路４０は、５個のトランジスタＴ４１～Ｔ４４，Ｔ４９を備えている。また、第２の単位回路４０は、シフトレジスタ用ローレベル電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４および２個の出力端子４８，４９を有している。図１２におけるトランジスタＴ４１～Ｔ４４，入力端子４１～４３，および出力端子４８は、それぞれ、図８におけるトランジスタＴ３１～Ｔ３４，入力端子３１～３３，および出力端子３８に相当する。すなわち、第２の単位回路４０は、次の点を除いて第１の単位回路３０と同様の構成となっている。
　第２の単位回路４０には、出力端子４８とは別の出力端子４９が設けられている。この出力端子４９が第２の出力ノードに相当する。出力端子４８からは上述した出力信号Ｑ（Ｍ）が出力され、出力端子４９からは上述した出力信号Ｑ２（Ｍ）が出力される。また、第２の単位回路４０には、ドレイン端子が出力端子４８に接続され、ソース端子が出力端子４９に接続され、ゲート端子にモニタイネーブル信号ＥＮＡが与えられるように構成されたトランジスタＴ４９が設けられている。
　なお、トランジスタＴ４１によって第２の転送回路４１０が実現され、トランジスタＴ４２によって第２のブースト回路４２０が実現され、トランジスタＴ４３によって第２の出力ノードリセット回路４３０が実現され、トランジスタＴ４４によって第２の内部ノードリセット回路４４０が実現され、トランジスタＴ４９によって第２の出力制御回路４５０が実現されている。また、トランジスタＴ４２（第２のブースト回路４２０），トランジスタＴ４９（第２の出力制御回路４５０）および出力端子４９によって第２の信号出力回路が実現されている。
　図１３を参照しつつ、モニタ処理期間以外の期間における第２の単位回路４０の基本的な動作について説明する。図１３に示すように、時点ｔ１０以前の期間には、第２の内部ノードＮ（Ｍ）の電圧レベル，出力信号Ｑ（Ｍ）の電圧レベル（出力端子４８の電圧レベル），および出力信号Ｑ２（Ｍ）の電圧レベル（出力端子４９の電圧レベル）はローレベルとなっている。また、入力端子４３には、所定期間おきにハイレベルとなるクロック信号ＭＣＬＫが与えられている。なお、図１３に関し、実際の波形にはいくらかの遅延が生じるが、ここでは理想的な波形を示している。
　時点ｔ１０になると、入力端子４１にセット信号Ｓ（Ｍ）のパルスが与えられる。トランジスタＴ４１は図１２に示すようにダイオード接続となっているので、このセット信号Ｓ（Ｍ）のパルスによってトランジスタＴ４１はオン状態となる。これにより、第２の内部ノードＮ（Ｍ）の電圧レベルが上昇する。
　時点ｔ１１になると、クロック信号ＭＣＬＫがローレベルからハイレベルに変化する。このとき、リセット信号Ｒ（Ｍ）はローレベルとなっているので、トランジスタＴ４４はオフ状態となっている。また、セット信号Ｓ（Ｍ）がハイレベルからローレベルに変化しているので、トランジスタＴ４１もオフ状態となっている。従って、第２の内部ノードＮ（Ｍ）はフローティング状態となる。トランジスタＴ４２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ４２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。以上より、クロック信号ＭＣＬＫがローレベルからハイレベルに変化することに起因するブートストラップ効果によって、第２の内部ノードＮ（Ｍ）の電圧レベルは大きく上昇する。その結果、トランジスタＴ４２には大きな電圧が印加される。これにより、出力信号Ｑ（Ｍ）の電圧レベル（出力端子４８の電圧レベル）はクロック信号ＭＣＬＫのハイレベルの電圧レベルにまで上昇する。ここで、時点ｔ１１～時点ｔ１２の期間中、モニタイネーブル信号ＥＮＡはローレベルとなっている。このため、トランジスタＴ４９はオフ状態で維持される。従って、出力信号Ｑ２（Ｍ）の電圧レベル（出力端子４９の電圧レベル）はローレベルで維持される。なお、時点ｔ１１～時点ｔ１２の期間中、リセット信号Ｒ（Ｍ）はローレベルとなっているので、トランジスタＴ４３およびトランジスタＴ４４はオフ状態で維持される。従って、この期間中に出力信号Ｑ（Ｍ）の電圧レベルおよび第２の内部ノードＮ（Ｍ）の電圧レベルが低下することはない。
　時点ｔ１２になると、クロック信号ＭＣＬＫがハイレベルからローレベルに変化する。これにより、入力端子４３の電圧レベルの低下とともに出力信号Ｑ（Ｍ）の電圧レベルは低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第２の内部ノードＮ（Ｍ）の電圧レベルも低下する。また、時点ｔ１２には、入力端子４２にリセット信号Ｒ（Ｍ）のパルスが与えられる。これにより、トランジスタＴ４３およびトランジスタＴ４４はオン状態となる。トランジスタＴ４３がオン状態になることによって出力信号Ｑ（Ｍ）の電圧レベルがローレベルにまで低下し、トランジスタＴ４４がオン状態になることによって第２の内部ノードＮ（Ｍ）の電圧レベルがローレベルにまで低下する。
＜１．５　駆動方法＞
　図１４を参照しつつ、モニタ処理期間近傍における書き込み制御線ＧＬおよびモニタ制御線ＭＬの駆動方法について説明する。ここでは、ｉ行目がモニタ行であると仮定する。図１４において、時点ｔ２１以前の期間および時点ｔ２３以降の期間が通常動作期間であり、時点ｔ２１～時点ｔ２３の期間がモニタ処理期間である。時点ｔ２２～時点ｔ２３の測定期間は電気量測定期間に相当する。なお、本実施形態における通常動作期間は、表示部５００に通常の画像表示が行われる期間である。
　図１４から把握されるように、通常動作期間には、１水平走査期間毎に交互にハイレベルとなる２相のクロック信号（クロック信号ＧＣＫ１およびクロック信号ＧＣＫ２）が表示制御回路１００から書き込み制御用シフトレジスタ３００に与えられ、１水平走査期間毎に交互にハイレベルとなる２相のクロック信号（クロック信号ＭＣＫ１およびクロック信号ＭＣＫ２）が表示制御回路１００からモニタ制御用シフトレジスタ４００に与えられる。
　時点ｔ２０に（ｉ－１）行目の書き込み制御信号ＧＬ（ｉ－１）（不図示）がハイレベルになると、当該書き込み制御信号ＧＬ（ｉ－１）は第１の単位回路３０（ｉ）にセット信号Ｓ（Ｇ）として与えられるので、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルがローレベルからハイレベルに変化する。
　時点ｔ２１になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ１がローレベルからハイレベルに変化する。クロック信号ＧＣＫ１は第１の単位回路３０（ｉ）にクロック信号ＧＣＬＫとして与えられるので、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）がブーストされた状態となり、ｉ行目の書き込み制御信号ＧＬ（ｉ）がローレベルからハイレベルに変化する。また、書き込み制御信号ＧＬ（ｉ）がローレベルからハイレベルに変化することによって、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）の電圧レベルがローレベルからハイレベルに変化する。
　また、時点ｔ２１になると、モニタ制御用シフトレジスタ４００では、第２の単位回路４０（ｉ－１）から出力される出力信号Ｑ（Ｍ）（ｉ－１）がローレベルからハイレベルに変化する。当該出力信号Ｑ（Ｍ）（ｉ－１）は第２の単位回路４０（ｉ）にセット信号Ｓ（Ｇ）として与えられるので、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）の電圧レベルがローレベルからハイレベルに変化する。なお、時点ｔ２１にはモニタイネーブル信号ＥＮＡはローレベルで維持されているので、（ｉ－１）行目のモニタ制御信号ＭＬ（ｉ－１）（不図示）はローレベルで維持される。
　以上のように、時点ｔ２１になると、ｉ行目の書き込み制御線ＧＬ（ｉ）が選択状態となる。これにより、ｉ行目の画素回路５０において、トランジスタＴ１がオン状態となる。このとき、データ線駆動回路２１０からデータ線ＤＬには、測定用電圧（ここでは、測定用電圧はトランジスタＴ２をオン状態にする電圧とする。）が供給されている。従って、図１５で符号７５で示す矢印のように、データ線ＤＬから画素回路５０内に電流が供給される。これにより、測定用電圧に基づいてコンデンサＣｓｔが充電され、トランジスタＴ２がオン状態となる。また、時点ｔ２１には、ｉ行目のモニタ制御線ＭＬ（ｉ）は非選択状態となっているので、ｉ行目の画素回路５０において、トランジスタＴ３はオフ状態で維持されている。以上より、時点ｔ２１～時点ｔ２２の期間には、図１５で符号７６で示す矢印のように、トランジスタＴ２を介して有機ＥＬ素子ＯＬＥＤに駆動電流が供給される。これにより、駆動電流に応じた輝度で、有機ＥＬ素子ＯＬＥＤが発光する。
　時点ｔ２２になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、書き込み制御信号ＧＬ（ｉ）がハイレベルからローレベルに変化し、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルが低下する。ところで、時点ｔ２２には、クロック信号ＧＣＫ２はローレベルで維持される。このため、通常動作期間とは異なり、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）はブーストされない。
　また、時点ｔ２２になると、モニタ制御用シフトレジスタ４００では、クロック信号ＭＣＫ１がローレベルからハイレベルに変化する。クロック信号ＭＣＫ１は第２の単位回路４０（ｉ）にクロック信号ＭＣＬＫとして与えられるので、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）がブーストされた状態となり、第２の単位回路４０（ｉ）から出力される出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化する。また、時点ｔ２２にはモニタイネーブル信号ＥＮＡがローレベルからハイレベルに変化する。このため、時点ｔ２２には、出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化することに伴い、ｉ行目のモニタ制御信号ＭＬ（ｉ）もローレベルからハイレベルに変化する。また、出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化することによって、第２の単位回路４０（ｉ＋１）内の第２の内部ノードＮ（Ｍ）（ｉ＋１）の電圧レベルがローレベルからハイレベルに変化する。
　以上のように、時点ｔ２２になると、書き込み制御線ＧＬ（ｉ）が非選択状態となる。これにより、ｉ行目の画素回路５０において、トランジスタＴ１がオフ状態となる。また、時点ｔ２２には、モニタイネーブル信号ＥＮＡがハイレベルとなることによって、出力信号Ｑ（Ｍ）（ｉ）に基づきモニタ制御線ＭＬ（ｉ）が選択状態となる。これにより、ｉ行目の画素回路５０において、トランジスタＴ３がオン状態となる。その結果、図１６で符号７７で示す矢印のように、トランジスタＴ３を介して駆動電流がデータ線ＤＬに出力される。そして、電流測定回路２２０で、その駆動電流の測定が行われる。なお、測定期間の長さは精度良く駆動電流の測定が行われるような長さに設定されることが好ましい。そこで、本実施形態においては、図１４に示すように、数水平走査期間（１水平走査期間よりも長い期間）、表示制御回路１００は、モニタイネーブル信号ＥＮＡをハイレベルで維持し、クロック信号ＧＣＫ１，ＧＣＫ２，ＭＣＫ１，およびＭＣＫ２のクロック動作を停止させる。これにより、充分な長さの測定期間（時点ｔ２２～時点２３の期間）が確保されている。
　時点ｔ２３になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ２がローレベルからハイレベルに変化する。クロック信号ＧＣＫ２は第１の単位回路３０（ｉ＋１）にクロック信号ＧＣＬＫとして与えられるので、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）がブーストされた状態となり、（ｉ＋１）行目の書き込み制御信号ＧＬ（ｉ＋１）がローレベルからハイレベルに変化する。このとき、データ線駆動回路２１０からデータ線ＤＬにはデータ電圧が供給されている。これにより、時点ｔ２３～時点ｔ２４の期間には、（ｉ＋１）行目の画素回路５０においてデータ電圧に基づく書き込みが行われる。また、書き込み制御信号ＧＬ（ｉ＋１）がローレベルからハイレベルに変化することによって、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルがローレベルになる。
　また、時点ｔ２３になると、モニタ制御用シフトレジスタ４００では、モニタイネーブル信号ＥＮＡがハイレベルからローレベルに変化し、クロック信号ＭＣＫ２がローレベルからハイレベルに変化する。クロック信号ＭＣＫ２は第２の単位回路４０（ｉ＋１）にクロック信号ＭＣＬＫとして与えられるので、クロック信号ＭＣＫ２がローレベルからハイレベルに変化することによって、第２の単位回路４０（ｉ＋１）内の第２の内部ノードＮ（Ｍ）（ｉ＋１）がブーストされた状態となり、第２の単位回路４０（ｉ＋１）から出力される出力信号Ｑ（Ｍ）（ｉ＋１）がローレベルからハイレベルに変化する。これにより、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）の電圧レベル，出力信号Ｑ（Ｍ）（ｉ），およびモニタ制御信号ＭＬ（ｉ）がローレベルとなる。なお、時点ｔ２３にモニタイネーブル信号ＥＮＡがハイレベルからローレベルに変化するので、（ｉ＋１）行目のモニタ制御信号ＭＬ（ｉ＋１）はローレベルで維持される。
　以上のようにして、時点ｔ２１～時点ｔ２３の期間にモニタ処理が行われた後、時点ｔ２３以降の期間には通常動作が行われる。なお、モニタ処理で得られたデータはモニタデータＭＯとしてソースドライバ２００から表示制御回路１００に与えられる。そして、表示制御回路１００において、モニタデータＭＯに基づき映像信号に補正が施される。これにより、駆動トランジスタや有機ＥＬ素子などの回路素子の劣化が補償される。
　なお、モニタ処理期間終了後にモニタ制御信号ＭＬ（ｉ）が確実にローレベルとなるよう、時点ｔ２３よりも少し遅れたタイミングでモニタイネーブル信号ＥＮＡをローレベルに変化させるのが好ましい。
＜１．６　モニタ行の選択＞
　ここで、モニタ行の選択がどのように行われるのかについて説明する。図１７は、モニタ行の選択に関する第１の例について説明するための図であり、図１８は、モニタ行の選択に関する第２の例について説明するための図である。図１７および図１８では、書き込み制御線ＧＬの選択状態を太点線で模式的に表しており、モニタ制御線ＭＬの選択状態を黒色の丸点で模式的に表している。
＜１．６．１　第１の例＞
　第１の例では、各フレームに１つの行がモニタ行とされる。すなわち、各フレームに１本のモニタ制御線ＭＬが選択状態とされる。図１７から把握されるように、或るフレームにｋ行目のモニタ制御線ＭＬ（ｋ）が選択状態とされると、その次のフレームに（ｋ＋１）行目のモニタ制御線ＭＬ（ｋ）が選択状態とされる。また、モニタ処理が行われるフレームでは、モニタ行の書き込み制御線ＧＬとモニタ行のモニタ制御線ＭＬとは互いに同期して選択状態となっている。このような第１の例によれば、ｎフレーム期間で全ての行のモニタ処理を行うことができる。
＜１．６．２　第２の例＞
　第２の例では、２フレーム毎に１つの行がモニタ行とされる。すなわち、２フレーム毎に１本のモニタ制御線ＭＬが選択状態とされる。図１８から把握されるように、或るフレームにｋ行目のモニタ制御線ＭＬ（ｋ）が選択状態とされると、その２つ後のフレームに（ｋ＋１）行目のモニタ制御線ＭＬ（ｋ）が選択状態とされる。また、第１の例と同様、モニタ処理が行われるフレームでは、モニタ行の書き込み制御線ＧＬとモニタ行のモニタ制御線ＭＬとは互いに同期して選択状態となっている。このような第２の例によれば、約２ｎフレーム期間で全ての行のモニタ処理を行うことができる。回路素子の特性変化が比較的小さい場合には、第２の例を採用することで消費電力の低減が可能となる。
＜１．６．３　その他＞
　なお、第１の例や第２の例には限定されず、３フレーム以上の期間毎に１つの行がモニタ行とされるようにしても良いし、１フレームに２つ以上の行がモニタ行とされるようにしても良い。
　また、本実施形態においては、表示制御回路１００は、モニタ行の書き込み制御線ＧＬに与えられる書き込み制御信号ＧＬとモニタ行のモニタ制御線ＭＬに与えられるモニタ制御信号ＭＬとが互いに同期してオンレベルとなるよう、書き込み制御用シフトレジスタ３００の動作およびモニタ制御用シフトレジスタ４００の動作を制御している。このようにモニタ行の書き込み制御線ＧＬとモニタ行のモニタ制御線ＭＬとが互いに同期して選択状態となる構成を採用することにより、書き込み制御用シフトレジスタ３００およびモニタ制御用シフトレジスタ４００の動作が複雑化することが防止される。
＜１．７　単位回路内の構成要素の電流駆動能力について＞
　図１を参照しつつ、単位回路（第１の単位回路３０および第２の単位回路４０）内の構成要素の電流駆動能力について説明する。図１から把握されるように、第２の単位回路４０にトランジスタＴ４９および出力端子４９が設けられているという点を除いて、第１の単位回路３０と第２の単位回路４０とは同じような構成となっている。しかしながら、本実施形態においては、以下に説明するように、単位回路内の構成要素に関して、第１の単位回路３０と第２の単位回路４０とで電流駆動能力に差が設けられている。
＜１．７．１　ブースト回路＞
　モニタ制御線ＭＬは、駆動電流の測定が可能となるよう、画素回路５０（図５参照）内のトランジスタＴ３をオン状態にするために選択状態にされる。これに対して、書き込み制御線ＧＬは、目標輝度に応じて画素回路５０内のコンデンサＣｓｔが充電されるよう、画素回路５０内のトランジスタＴ１をオン状態にするために選択状態にされる。このように、書き込み制御線ＧＬを選択状態にするのは、コンデンサＣｓｔを充電するためである。また、モニタ制御線ＭＬが選択状態で維持される期間は、図１４に示すように、１水平走査期間よりも長い長さの期間である。これに対して、書き込み制御線ＧＬが選択状態で維持される期間は、１水平走査期間である。このように、選択状態で維持される期間の長さは、モニタ制御線ＭＬよりも書き込み制御線ＧＬの方が短い。このため、書き込み制御信号ＧＬの立ち上がりが緩やかであれば、コンデンサＣｓｔへの充電が充分に行われないおそれがある。
　そこで、本実施形態においては、「第１のブースト回路３２０の電流駆動能力は、第２のブースト回路４２０の電流駆動能力よりも大きい」という構成が採用されている。例えば、第１の単位回路３０内のトランジスタＴ３２のチャネル幅を第２の単位回路４０内のトランジスタＴ４２のチャネル幅よりも大きくすることによって、第１のブースト回路３２０の電流駆動能力を第２のブースト回路４２０の電流駆動能力よりも大きくすることができる。また、例えば、第１の単位回路３０内のトランジスタＴ３２のチャネル長を第２の単位回路４０内のトランジスタＴ４２のチャネル長よりも短くすることによっても、第１のブースト回路３２０の電流駆動能力を第２のブースト回路４２０の電流駆動能力よりも大きくすることができる。これにより、書き込み制御信号ＧＬの立ち上がり時間がモニタ制御信号ＭＬの立ち上がり時間よりも短くなり、コンデンサＣｓｔへの充電不足に起因する表示品位の低下が抑制される。
＜１．７．２　出力ノードリセット回路＞
　図１４に示すように、モニタ制御線ＭＬは、１水平走査期間よりも長い長さに設定されている測定期間の終了後に非選択状態とされる。このとき、仮にモニタ制御線ＭＬに低レベルの信号出力電圧が生じていると、画素回路５０においてトランジスタＴ３にリーク電流が生じるおそれがある。トランジスタＴ３にリーク電流が生じると、画素回路５０へのデータ電圧の書き込み（データ電圧に基づくコンデンサＣｓｔへの充電）が正常に行われず、表示品位が低下する。
　そこで、本実施形態においては、「第２の出力ノードリセット回路４３０の電流駆動能力は、第１の出力ノードリセット回路３３０の電流駆動能力よりも大きい」という構成が採用されている。例えば、第２の単位回路４０内のトランジスタＴ４３のチャネル幅を第１の単位回路３０内のトランジスタＴ３３のチャネル幅よりも大きくすることによって、第２の出力ノードリセット回路４３０の電流駆動能力を第１の出力ノードリセット回路３３０の電流駆動能力よりも大きくすることができる。これにより、モニタ制御信号ＭＬの立ち下がり時間が書き込み制御信号ＧＬの立ち下がり時間よりも短くなり、表示品位の低下が抑制される。
　なお、モニタ制御信号ＭＬは第２の内部ノードＮ（Ｍ）の電圧レベルの影響を受けうるので、さらに「第２の内部ノードリセット回路４４０の電流駆動能力は、第１の内部ノードリセット回路３４０の電流駆動能力よりも大きい」という構成を採用することが好ましい。これにより、モニタ制御信号ＭＬの立ち下がり時間をより確実に短くすることができ、表示品位の低下が効果的に抑制される。
＜１．７．３　回路の電流駆動能力を高める手法＞
　回路の電流駆動能力を高める手法として、当該回路内のトランジスタのチャネル幅を大きくすることを例示したが、本発明はこれに限定されない。例えば、トランジスタのチャネル長を短くすることやトランジスタのゲート容量を大きくすることによっても電流駆動能力を高めることができる。また、バックチャネル構造を有するトランジスタを採用することによって、単位サイズ当たりの実効的な電流駆動能力の増大を図ることもできる。さらに、トランジスタの組成を適宜調整することや駆動電圧条件のパラメータ調整を行うことによっても電流駆動能力の向上を図ることができる。
＜１．８　効果＞
　本実施形態によれば、有機ＥＬ表示装置１は、画素回路５０内の駆動トランジスタＴ２を流れる電流を測定することができるように構成されている。そして、測定された電流に基づき、映像信号に補正が施される。このため、駆動トランジスタＴ２の劣化が補償される。ここで、本実施形態においては、書き込み制御線ＧＬを駆動する書き込み制御用シフトレジスタ３００を表示部５００の一方の側に設けるとともにモニタ制御線ＭＬを駆動するモニタ制御用シフトレジスタ４００を表示部５００の他方の側に設けるという構成が採用されている。このような構成において、第１のブースト回路（書き込み制御用シフトレジスタ３００を構成する単位回路内のブースト回路）３２０の電流駆動能力は、第２のブースト回路（モニタ制御用シフトレジスタ４００を構成する単位回路内のブースト回路）４２０の電流駆動能力よりも大きい。このため、書き込み制御信号ＧＬの立ち上がり時間がモニタ制御信号ＭＬの立ち上がり時間よりも短くなり、コンデンサＣｓｔへの充電不足に起因する表示品位の低下が抑制される。また、第２の出力ノードリセット回路（モニタ制御用シフトレジスタ４００を構成する単位回路内の出力ノードリセット回路）４３０の電流駆動能力は、第１の出力ノードリセット回路（書き込み制御用シフトレジスタ３００を構成する単位回路内の出力ノードリセット回路）３３０の電流駆動能力よりも大きい。このため、モニタ制御信号ＭＬの立ち下がり時間が書き込み制御信号ＧＬの立ち下がり時間よりも短くなり、表示品位の低下が抑制される。以上より、本実施形態によれば、表示品位の低下や異常動作の発生を引き起こすことなくモニタ処理を行うことができる、互いに独立した２つのシフトレジスタ（書き込み制御用シフトレジスタ３００およびモニタ制御用シフトレジスタ４００）を備えた構成の有機ＥＬ表示装置が実現される。
＜１．９　変形例＞
＜１．９．１　単位回路の構成についての変形例＞
＜１．９．１．１　第１の変形例＞
　上記第１の実施形態においては、モニタ制御用シフトレジスタ４００内の第２の単位回路４０において、第２の出力制御回路４５０は第２のブースト回路４２０からの出力を制御するように設けられていた（図１１参照）。しかしながら、本発明はこれに限定されない。第２の出力制御回路４５０が第２のブースト回路４２０への出力を制御するように設けられる構成（本変形例の構成）を採用することもできる。
　図１９は、本変形例における第２の単位回路４０の概略構成を示すブロック図である。図２０は、本変形例における第２の単位回路４０の詳細な構成を示す回路図である。本変形例においては、上記第１の実施形態とは異なり、第２の出力制御回路４５０は、第２の転送回路４１０と第２のブースト回路４２０との間に設けられている。第２の出力制御回路４５０がこのように構成されているため、上記第１の実施形態における第２の内部ノードは、第２の出力制御回路４５０よりも入力側の領域と第２の出力制御回路４５０よりも出力側の領域とに分割されている。なお、ここでは、説明の便宜上、第２の出力制御回路４５０よりも入力側の領域のことも第２の出力制御回路４５０よりも出力側の領域のことも「第２の内部ノード」という。但し、第２の出力制御回路４５０よりも入力側の領域には符号Ｎ（Ｍ）ａを付し、第２の出力制御回路４５０よりも出力側の領域には符号Ｎ（Ｍ）ｂを付している。本変形例においては、トランジスタＴ４２（第２のブースト回路４２０），トランジスタＴ４９（第２の出力制御回路４５０），および出力端子４８によって第２の信号出力回路が実現される。
　第２の出力制御回路４５０を構成するトランジスタＴ４９については、ゲート端子にはモニタイネーブル信号ＥＮＡが与えられ、ドレイン端子はトランジスタＴ４１のソース端子およびトランジスタＴ４４のドレイン端子に接続され、ソース端子はトランジスタＴ４２のゲート端子に接続されている。また、本変形例においては、各第２の単位回路４０から出力される出力信号Ｑ（Ｍ）は、前段の第２の単位回路４０にリセット信号Ｒ（Ｍ）として与えられ、次段の第２の単位回路４０にセット信号Ｓ（Ｍ）として与えられ、対応するモニタ制御線ＭＬにモニタ制御信号ＭＬとして与えられる。
　以上のような構成において、第２の内部ノードＮ（Ｍ）ａおよび第２の内部ノードＮ（Ｍ）ｂの双方がローレベルとなっている時にセット信号Ｓ（Ｍ）がハイレベルになると、第２の内部ノードＮ（Ｍ）ａの電圧レベルがローレベルからハイレベルに変化する。そして、第２の内部ノードＮ（Ｍ）ａの電圧レベルがハイレベルになっているときにモニタイネーブル信号ＥＮＡがハイレベルになると、第２の内部ノードＮ（Ｍ）ｂの電圧レベルもローレベルからハイレベルに変化する。その結果、クロック信号ＭＣＬＫのローレベルからハイレベルへの変化に応じて、出力信号Ｑ（Ｍ）がハイレベルとなり、この第２の単位回路４０に対応するモニタ制御線ＭＬが選択状態となる。これに対して、第２の内部ノードＮ（Ｍ）ａの電圧レベルがハイレベルになっているときにモニタイネーブル信号ＥＮＡがローレベルで維持されると、第２の内部ノードＮ（Ｍ）ｂの電圧レベルはローレベルで維持される。このため、クロック信号ＭＣＬＫのクロック動作にかかわらず、出力信号Ｑ（Ｍ）はローレベルで維持される。すなわち、モニタ制御線ＭＬは非選択状態で維持される。なお、通常、第２の内部ノードＮ（Ｍ）ｂの電位をハイレベルからローレベルに確実に変化させるための回路が第２の単位回路４０内に設けられる。
　以上のように、本変形例に係る構成によっても、第２の単位回路４０からのモニタ制御信号ＭＬの出力をモニタイネーブル信号ＥＮＡに基づいて制御することができる。このように、第２の単位回路４０に関し、第２の転送回路４１０と第２のブースト回路４２０との間に第２の出力制御回路４５０を設けた構成を採用することもできる。
　ところで、本変形例に係る構成において、第２の単位回路４０にハイレベルのセット信号Ｓ（Ｍ）が入力されると、第２の転送回路４１０によってハイレベルの信号が第２の内部ノードＮ（Ｍ）ａへと転送される（以下、この転送される信号のことを「転送信号」という。）。このような状態において、出力信号Ｑ（Ｍ）がローレベルで維持されるべき期間を通じて、モニタイネーブル信号ＥＮＡはローレベルで維持される。そして、モニタイネーブル信号ＥＮＡがローレベルからハイレベルに変化すると、ハイレベルの信号である上記転送信号が第２の出力ノードＮ（Ｍ）ｂへと更に転送される。ここで、転送信号が第２の内部ノードＮ（Ｍ）ａに転送されてから更に第２の内部ノードＮ（Ｍ）ｂに転送されるまでの期間が長ければ、モニタイネーブル信号ＥＮＡがハイレベルに変化するまでに転送信号の電圧レベル（第２の内部ノードＮ（Ｍ）ａの電圧レベル）が低下することが懸念される。そこで、図２１に示すように、第２の転送回路４１０と第２の出力制御回路４５０との間に転送信号の電圧レベルをハイレベルで維持するための保持回路（第２の保持回路４６０）を備えることが好ましい。このような第２の保持回路４６０を備えることによって、第２の単位回路４０の動作不良の発生を抑制することができる。
＜１．９．１．２　第２の変形例＞
　上記第１の実施形態においては、第２の単位回路４０からのモニタ制御信号ＭＬ（出力信号Ｑ２（Ｍ））の出力を制御するために、モニタイネーブル信号ＥＮＡに基づいて動作する第２の出力制御回路４５０が第２の単位回路４０内に設けられていた。しかしながら、本発明はこれに限定されない。本変形例のように、第２の単位回路４０内に第２の出力制御回路４５０が設けられていない構成（すなわち、モニタイネーブル信号ＥＮＡを用いない構成）を採用することもできる。
　図２２は、本変形例における第２の単位回路４０の概略構成を示すブロック図である。図２３は、本変形例における第２の単位回路４０の詳細な構成を示す回路図である。本変形例においては、第２の単位回路４０には第２の出力制御回路４５０が設けられていない。また、本変形例においては、第２の単位回路４０には３つのクロック信号ＭＣＬＫ１，ＭＣＬＫ２，およびＭＣＬＫ３が与えられる。詳しくは、クロック信号ＭＣＬＫ１は第２の内部ノードリセット回路４４０を構成するトランジスタＴ４４のゲート端子に与えられ、クロック信号ＭＣＬＫ２は第２の出力ノードリセット回路４３０を構成するトランジスタＴ４３のゲート端子に与えられ、クロック信号ＭＣＬＫ３は第２のブースト回路４２０を構成するトランジスタＴ４２のドレイン端子に与えられる。なお、本変形例においては、トランジスタＴ４２（第２のブースト回路４２０）および出力端子４８によって第２の信号出力回路が実現される。
　以上のような構成において、クロック信号ＭＣＬＫ１，ＭＣＬＫ２，およびＭＣＬＫ３のクロック動作の停止・再開を適宜に制御することにより、本変形例においても所望のタイミングでモニタ処理を行うことが可能となる。
＜１．９．１．３　第３の変形例＞
　上記第１の実施形態においては、モニタ処理が精度良く行われるよう、測定期間の長さは１水平走査期間よりも長い長さに設定されている（図１４参照）。このため、第２の内部ノードＮ（Ｍ）の電圧レベルは、比較的長い期間、高いレベルで維持される必要がある。そこで、第２の内部ノードＮ（Ｍ）の電圧レベルを高いレベルで維持するための保持回路を第２の単位回路４０内に備える構成（本変形例の構成）を採用することが好ましい。
　図２４は、本変形例における第２の単位回路４０の概略構成を示すブロック図である。図２５は、本変形例における第２の単位回路４０の詳細な構成を示す回路図である。図２４に示すように、本変形例においては、第２の単位回路４０には、第２の転送回路４１０から第２の内部ノードＮ（Ｍ）へと転送されるハイレベルのセット信号Ｓ（Ｍ）の電圧レベルを保持するための第２の保持回路４６０が第２の単位回路４０に設けられている。この第２の保持回路４６０は、図２５に示すように、コンデンサＣａによって構成されている。コンデンサＣａの一端は第２の内部ノードＮ（Ｍ）に接続され、コンデンサＣａの他端はシフトレジスタ用ローレベル電源電圧ＶＳＳ用の入力端子に接続されている。
　本変形例によれば、第２の転送回路４１０と第２のブースト回路４２０との間には保持回路（第２の保持回路４６０）が設けられている。このため、或る第２の単位回路４０において第２の内部ノードＮ（Ｍ）の電圧レベルがローレベルからハイレベルに変化した時点からアクティブなモニタ制御信号ＭＬが出力の開始されるべき時点までの期間が比較的長い場合であっても、第２の内部ノードＮ（Ｍ）の電圧レベルを高いレベルで維持することが可能となる。これにより、第２の単位回路４０の動作不良の発生を抑制することができる。
　ところで、上述したように、本変形例においては第２の単位回路４０内に第２の保持回路４６０が設けられている。このため、第２の内部ノードＮ（Ｍ）をブーストされた状態からリセット状態（ローレベルの状態）にするのに要する時間は、上記第１の実施形態よりも本変形例の方が長くなる。仮にモニタ処理期間終了後に第２の内部ノードＮ（Ｍ）が速やかにリセット状態にならなければ、動作不良が生じ得る。そこで、「第２の内部ノードリセット回路４４０の電流駆動能力は、第１の内部ノードリセット回路３４０の電流駆動能力よりも大きい」という構成を採用することが好ましい。これについては、例えば、第１の単位回路３０内のトランジスタＴ３４のチャネル幅を第２の単位回路４０内のトランジスタＴ４４のチャネル幅よりも大きくすることによって実現される（上記第１の変形例を参照）。これにより、第２の内部ノードＮ（Ｍ）が速やかにリセット状態にならないことに起因する動作不良の発生が抑制される。
　また、第１の単位回路３０内にも上記第２の保持回路４６０と同様の保持回路（第１の保持回路）を設けるようにしても良い。この場合、「第２の保持回路４６０の信号保持能力は、第１の保持回路の信号保持能力よりも大きい」という構成を採用することが好ましい。何故ならば、第１の内部ノードＮ（Ｇ）よりも第２の内部ノードＮ（Ｍ）の方が、より長い期間、電圧レベルを高いレベルで維持する必要があるからである。
＜１．９．１．４　第４の変形例＞
　上記第１の実施形態においては、出力制御回路は第１の単位回路３０および第２の単位回路４０のうち第２の単位回路４０のみに設けられていたが、本発明はこれに限定されない。本変形例のように、出力制御回路が第１の単位回路３０にも設けられた構成を採用することもできる。
　図２６は、本変形例における第２の単位回路４０の概略構成を示すブロック図である。図２７は、本変形例における第２の単位回路４０の詳細な構成を示す回路図である。本変形例における第１の単位回路３０の構成は、上記第１の実施形態における第２の単位回路４０の構成（図１１参照）と同様である。なお、ここでは、第１の単位回路３０内の出力制御回路（第１の出力制御回路３５０）の動作を制御するイネーブル信号のことを「書き込みイネーブル信号」という。書き込みイネーブル信号には符号ＥＮＡｇを付す。本変形例においては、トランジスタＴ３２（第１のブースト回路３２０），トランジスタＴ３９（第１の出力制御回路３５０），出力端子３８，および出力端子３９によって第１の信号出力回路が実現される。
　上述したように、選択状態で維持される期間の長さはモニタ制御線ＭＬよりも書き込み制御線ＧＬの方が短いため、書き込み制御信号ＧＬの立ち上がりが緩やかであれば、画素回路５０内のコンデンサＣｓｔへの充電が充分に行われないおそれがある。そこで、「第１の出力制御回路３５０の電流駆動能力は、第２の出力制御回路４５０の電流駆動能力よりも大きい」という構成を採用することが好ましい。これにより、書き込み制御信号ＧＬの立ち上がり時間がモニタ制御信号ＭＬの立ち上がり時間よりも短くなり、コンデンサＣｓｔへの充電不足に起因する表示品位の低下が抑制される。
＜１．９．２　モニタ処理期間についての変形例＞
　上記第１の実施形態においては、通常の画像表示が行われている期間中にモニタ処理が行われていたが、本発明はこれに限定されない。そこで、以下、モニタ処理期間についての様々な変形例を説明する。
＜１．９．２．１　第５の変形例＞
　表示装置に関しては、例えば待機中の期間など、特に有意な画像の表示が行われていない期間がある。このような期間にもモニタ処理を行うことができる。そこで、いわゆる「べた画面」の表示が行われている期間中にモニタ処理が行われる例を上記第１の実施形態の第５の変形例として説明する。
　本変形例における書き込み制御用シフトレジスタ３００（第１の単位回路３０を含む）およびモニタ制御用シフトレジスタ４００（第２の単位回路４０を含む）の構成については、上記第１の実施形態と同様である。図２８は、本変形例における書き込み制御線ＧＬおよびモニタ制御線ＭＬの駆動方法について説明するためのタイミングチャートである。図２８において、時点ｔ３１以前の期間および時点ｔ３３以降の期間が通常動作期間であり、時点ｔ３１～時点ｔ３３の期間がモニタ処理期間である。時点ｔ３２～時点ｔ３３の測定期間は電気量測定期間に相当する。なお、本変形例における通常動作期間は、表示部５００に「べた画面」の表示が行われる期間である。
　時点ｔ３２までの期間には、上記第１の実施形態における時点ｔ２２までの期間と同様の動作が行われる。但し、本変形例においては、時点ｔ３２以前の期間には、データ線駆動回路２１０からデータ線ＤＬに初期化用データ電圧（初期化信号）が供給されている。なお、初期化用データ電圧は、べた画面を表示するための一定の大きさの電圧である。
　時点ｔ３２になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、書き込み制御信号ＧＬ（ｉ）がハイレベルからローレベルに変化し、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルが低下する。ところで、時点ｔ３２には、クロック信号ＧＣＫ２はローレベルで維持される。このため、通常動作期間とは異なり、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）はブーストされない。
　また、時点ｔ３２になると、モニタ制御用シフトレジスタ４００では、クロック信号ＭＣＫ１がローレベルからハイレベルに変化する。これにより、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）がブーストされた状態となり、第２の単位回路４０（ｉ）から出力される出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化する。また、時点ｔ３２には、モニタイネーブル信号ＥＮＡがローレベルからハイレベルに変化する。従って、ｉ行目のモニタ制御信号ＭＬ（ｉ）がローレベルからハイレベルに変化する。また、出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化することによって、第２の単位回路４０（ｉ＋１）内の第２の内部ノードＮ（Ｍ）（ｉ＋１）の電圧レベルがローレベルからハイレベルに変化する。
　以上のように、時点ｔ３２になると、書き込み制御線ＧＬ（ｉ）が非選択状態となり、モニタ制御線ＭＬ（ｉ）が選択状態となる。これにより、ｉ行目の画素回路５０において、トランジスタＴ１がオフ状態となり、トランジスタＴ３がオン状態となる。その結果、トランジスタＴ３を介して駆動電流がデータ線ＤＬに出力され、電流測定回路２２０でその駆動電流の測定が行われる。
　時点ｔ３３になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ１がローレベルからハイレベルに変化する。これにより、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）がブーストされた状態となり、ｉ行目の書き込み制御信号ＧＬ（ｉ）がローレベルからハイレベルに変化する。このとき、データ線駆動回路２１０からデータ線ＤＬには初期化用データ電圧が供給されている。これにより、時点ｔ３３～時点ｔ３４の期間には、ｉ行目の画素回路５０において初期化用データ電圧に基づく書き込みが行われる。
　また、時点ｔ３３になると、モニタ制御用シフトレジスタ４００では、モニタイネーブル信号ＥＮＡがハイレベルからローレベルに変化し、クロック信号ＭＣＫ２がローレベルからハイレベルに変化する。クロック信号ＭＣＫ２がローレベルからハイレベルに変化することによって、第２の単位回路４０（ｉ＋１）内の第２の内部ノードＮ（Ｍ）（ｉ＋１）がブーストされた状態となり、第２の単位回路４０（ｉ＋１）から出力される出力信号Ｑ（Ｍ）（ｉ＋１）がローレベルからハイレベルに変化する。これにより、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）の電圧レベル，出力信号Ｑ（Ｍ）（ｉ），およびモニタ制御信号ＭＬ（ｉ）がローレベルとなる。なお、時点ｔ３３にモニタイネーブル信号ＥＮＡがハイレベルからローレベルに変化するので、（ｉ＋１）行目のモニタ制御信号ＭＬ（ｉ＋１）はローレベルで維持される。
　時点ｔ３４になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ２がローレベルからハイレベルに変化する。これにより、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）がブーストされた状態となり、（ｉ＋１）行目の書き込み制御信号ＧＬ（ｉ＋１）がローレベルからハイレベルに変化する。これにより、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルがローレベルとなる。
　以上のようにして、時点ｔ３１～時点ｔ３３の期間にモニタ処理が行われた後、時点ｔ３３以降の期間には通常動作が行われる。なお、モニタ処理で得られたデータはモニタデータＭＯとしてソースドライバ２００から表示制御回路１００に与えられる。そして、通常の画像表示が行われる際に、表示制御回路１００において、モニタデータＭＯに基づき映像信号に補正が施される。これにより、駆動トランジスタや有機ＥＬ素子などの回路素子の劣化が補償される。
　ところで、上記第１の実施形態のように通常の画像表示が行われている期間（すなわち、任意のデータ電圧に基づく書き込みが行われている期間）中にモニタ処理を行う場合、測定用電圧に基づいてコンデンサＣｓｔへの充電が行われたときに画素間で充電率にばらつきが生じることがある。このような充電率のばらつきは、駆動電流の測定結果についての誤差の原因となる。測定結果に誤差があると、回路素子の劣化が充分に補償されない。この点、本変形例においては、測定期間を除いて一定の大きさの電圧がデータ線ＤＬに供給されているので、測定用電圧に基づいてコンデンサＣｓｔへの充電が行われたときに画素間で充電率にばらつきが生じることはない。従って、駆動電流の測定が精度良く行われ、回路素子の劣化が充分に補償される。
　また、特定のパターンの画像が表示される場合、点灯箇所に対応する画素近傍の温度と消灯箇所に対応する画素近傍の温度との間に差異が生じる。このような温度の差異も、駆動電流の測定結果についての誤差の原因となる。この点、本変形例においては、通常動作期間に表示部５００全体において同じ大きさの電圧に基づく書き込みが行われているので、画素間で温度の差異はほとんど生じない。従って、駆動電流の測定が精度良く行われ、回路素子の劣化が充分に補償される。
＜１．９．２．２　第６の変形例＞
　表示装置に関しては、例えば垂直帰線期間や電源オン直後の期間など、書き込み制御線ＧＬの走査が行われていない期間がある。そこで、垂直帰線期間中にモニタ処理が行われる例を上記第１の実施形態の第６の変形例として説明する。なお、以下においては、書き込み制御線ＧＬの走査が行われていない期間のことを「非走査期間」という。
　本変形例における書き込み制御用シフトレジスタ３００（第１の単位回路３０を含む）およびモニタ制御用シフトレジスタ４００（第２の単位回路４０を含む）の構成については、上記第１の実施形態と同様である。図２９は、本変形例における書き込み制御線ＧＬおよびモニタ制御線ＭＬの駆動方法について説明するためのタイミングチャートである。図２９において、時点ｔ４１～時点ｔ４３の期間がモニタ処理期間である。時点ｔ４２～時点ｔ４３の測定期間は電気量測定期間に相当する。
　図２９から把握されるように、非走査期間を通じて、クロック信号ＧＣＫ１，ＧＣＫ２のクロック動作に関わらず、いずれの書き込み制御線ＧＬも選択状態とはならない。モニタ制御用シフトレジスタ４００については、上記第５の変形例と同様に動作する。これにより、時点ｔ４１～時点ｔ４３の期間にモニタ処理が行われる。
＜１．９．２．２　第７の変形例＞
　上記第１の実施形態および上記第１～第６の変形例においてはモニタ処理が定期的に行われることを前提としていたが、モニタ処理が不定期に行われる場合にも本発明を適用することができる。そこで、モニタ処理の実行の可否を外部から制御できるように構成されている例を上記第１の実施形態の第７の変形例として説明する。
　本変形例においては、有機ＥＬ表示装置は、モニタ制御用シフトレジスタ４００内の各第２の単位回路４０からのアクティブなモニタ制御信号ＭＬの出力の停止および再開を外部から制御できるように構成されている。
　図３０は、本変形例における書き込み制御線ＧＬおよびモニタ制御線ＭＬの駆動方法について説明するためのタイミングチャートである。ここでは、画像表示とモニタ処理とが行われる通常動作期間中にモニタ処理の実行をしばらく停止する旨の指示が与えられる例について説明する。図３０において、時点ｔ５０以前の期間は通常動作期間であり、時点ｔ５０以降の期間はモニタ処理停止期間である。すなわち、モニタ処理の実行をしばらく停止する旨の指示が時点ｔ５０に与えられるものと仮定する。
　通常動作期間には、書き込み制御用シフトレジスタ３００に与えられるクロック信号ＧＣＫ１，ＧＣＫ２についてもモニタ制御用シフトレジスタ４００に与えられるクロック信号ＭＣＫ１，ＭＣＫ２についてもクロック動作が継続される。これにより、表示部５００に設けられている書き込み制御線ＧＬ（１）～ＧＬ（ｎ）が順次に選択状態となる。なお、モニタ処理を行う際には、例えば上記第１の実施形態における時点ｔ２１～時点ｔ２３の期間のようにクロック信号ＧＣＫ１，ＧＣＫ２，クロック信号ＭＣＫ１，ＭＣＫ２，およびモニタイネーブル信号ＥＮＡの波形が制御される。以上のようにして、通常動作期間には画像表示もしくはモニタ処理が行われる。
　時点ｔ５０になってモニタ処理の実行をしばらく停止する旨の指示が与えられると、表示制御回路１００は、クロック信号ＭＣＫ１，ＭＣＫ２のクロック動作を停止させる。これにより、モニタ処理停止期間中、モニタ制御用シフトレジスタ４００の動作は停止する。従って、モニタ処理停止期間中、モニタ処理すなわち駆動電流を測定する処理は行われない。このようにして、例えば回路素子の特性変化（経時変化）が小さいときにモニタ処理を長期間停止させることが可能となる。
＜１．９．３　モニタ対象についての変形例＞
＜１．９．３．１　第８の変形例＞
　上記第１の実施形態においては、有機ＥＬ表示装置１には、画素回路５０からデータ線ＤＬに出力された電流を測定する機能を有するソースドライバ２００が設けられていた。すなわち、画素回路５０内の回路素子（駆動トランジスタＴ２や有機ＥＬ素子ＯＬＥＤ）の特性を得るために電流の測定が行われていた。しかしながら、本発明はこれに限定されず、画素回路５０内の回路素子の特性を得るために電圧の測定が行われるようにしても良い。
　図３１は、本変形例におけるソースドライバ２００の概略について説明するための図である。図３１に示すように、ソースドライバ２００には、データ線駆動回路２１０として機能する部分と電圧測定回路２３０として機能する部分とが含まれている。なお、本変形例においては、電圧測定回路２３０によって電気量測定回路が実現されている。また、本変形例に係る有機ＥＬ表示装置には、図３２に示すように、データ線ＤＬがデータ線駆動回路２１０に接続された状態とデータ線ＤＬが電圧測定回路２３０に接続された状態とを切り替えるための切り替え部２４０が設けられている。そして、表示制御回路１００から切り替え部２４０に与えられる切替制御信号ＳＷに基づいてデータ線駆動回路２１０または電圧測定回路２３０のいずれかにデータ線ＤＬが接続されるように構成されている。
　図３３は、電圧測定回路２３０の一構成例を示す図である。図３３に示すように、この電圧測定回路２３０には、増幅器２３１と定電流源２３２とが含まれている。このような構成において、定電流源２３２によって一定電流がデータ線ＤＬに供給されている状態で、有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳを有する電極と節点２３３との間の電圧が増幅器２３１によって増幅される。そして、増幅後の電圧がＡＤ変換器２５（図５参照）に与えられる。
　以上のようにして、電流の測定に代えて電圧の測定を行う構成を採用した場合にも、ＴＦＴ特性やＯＬＥＤ特性を取得することができ、その取得した情報に基づき映像信号の補正等を行うことが可能となる。
＜２．第２の実施形態＞
＜２．１　表示部の構成＞
　本発明の第２の実施形態について説明する。全体構成については、上記第１の実施形態と同様であるので、説明を省略する（図２参照）。以下、上記第１の実施形態と異なる点についてのみ説明する。図３４は、本実施形態における表示部５００の構成について説明するための図である。本実施形態においては、上記第１の実施形態とは異なり、書き込み制御線とモニタ制御線とが１本の制御線である共用制御線ＣＬによって共用されている。すなわち、本実施形態においては、上記第１の実施形態におけるｎ本の書き込み制御線ＧＬ（１）～ＧＬ（ｎ）およびｎ本のモニタ制御線ＭＬ（１）～ＭＬ（ｎ）に代えてｎ本の共用制御線ＣＬ（１）～ＣＬ（ｎ）が表示部５００に配設されている。共用制御線ＣＬ（１）～ＣＬ（ｎ）とデータ線ＤＬ（１）～ＤＬ（ｍ）との各交差点に対応して画素回路５０が設けられている。また、上記第１の実施形態と同様、表示部５００には、有機ＥＬ用ハイレベル電源線ＥＬＶＤＤおよび有機ＥＬ用ローレベル電源線ＥＬＶＳＳが配設されている。さらに、表示部５００には、ｍ本のデータ線ＤＬ（１）～ＤＬ（ｍ）と１対１で対応するように、ｍ本のモニタ線ＲＬ（１）～ＲＬ（ｍ）が配設されている。なお、共用制御線ＣＬに与えられる信号のことを「共用制御信号」という。共用制御信号には共用制御線と同じ符号ＣＬを付す。
＜２．２　画素回路の構成＞
　図３５は、本実施形態における画素回路５０の構成を示す回路図である。この画素回路５０は、１個の有機ＥＬ素子（電気光学素子）ＯＬＥＤおよび３個のトランジスタＴ１～Ｔ３を備えている。トランジスタＴ１は画素を選択する入力トランジスタとして機能し、トランジスタＴ２は有機ＥＬ素子ＯＬＥＤへの電流の供給を制御する駆動トランジスタとして機能し、トランジスタＴ３は駆動トランジスタの特性あるいは有機ＥＬ素子ＯＬＥＤの特性を検出するための電流測定を行うか否かを制御するモニタ制御トランジスタとして機能する。
　トランジスタＴ１は、データ線ＤＬ（ｊ）とトランジスタＴ２のゲート端子との間に設けられている。そのトランジスタＴ１に関し、共通制御線ＣＬ（ｉ）にゲート端子が接続され、データ線ＤＬ（ｊ）にソース端子が接続されている。トランジスタＴ２は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。そのトランジスタＴ２に関し、トランジスタＴ１のドレイン端子にゲート端子が接続され、有機ＥＬ用ハイレベル電源線ＥＬＶＤＤにドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にソース端子が接続されている。トランジスタＴ３については、共通制御線ＣＬ（ｉ）にゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にドレイン端子が接続され、モニタ線ＲＬ（ｊ）にソース端子が接続されている。有機ＥＬ素子ＯＬＥＤのカソード端子は、有機ＥＬ用ローレベル電源線ＥＬＶＳＳに接続されている。なお、データ線ＤＬはデータ線駆動回路２１０に接続され、モニタ線ＲＬは電流測定回路２２０に接続されている。
＜２．３　書き込み制御用シフトレジスタおよびモニタ制御用シフトレジスタの構成＞
　本実施形態における書き込み制御用シフトレジスタ３００の構成は上記第１の実施形態と同様である（図６～図８を参照）。但し、本実施形態においては、出力端子３８は共用制御線ＣＬに接続されている。本実施形態におけるモニタ制御用シフトレジスタ４００の構成は上記第１の実施形態と同様である（図１０～図１２を参照）。但し、本実施形態においては、出力端子４９は共用制御線ＣＬに接続されている。
＜２．４　駆動方法＞
　図３６は、モニタ処理期間近傍における共用制御線ＣＬの駆動方法について説明するためのタイミングチャートである。ここでも、ｉ行目がモニタ行であると仮定する。また、通常の画像表示が行われている期間中にモニタ処理が行われるものと仮定する。図３６において、時点ｔ６１以前の期間および時点ｔ６３以降の期間が通常動作期間（表示部５００に通常の画像表示が行われる期間）であり、時点ｔ６１～時点ｔ６３の期間がモニタ処理期間である。
　時点ｔ６０に（ｉ－１）行目の共用制御信号ＣＬ（ｉ－１）（不図示）がハイレベルになると、当該共用制御信号ＣＬ（ｉ－１）は第１の単位回路３０（ｉ）にセット信号Ｓ（Ｇ）として与えられるので、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルがローレベルからハイレベルに変化する。
　時点ｔ６１になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ１がローレベルからハイレベルに変化する。クロック信号ＧＣＫ１は第１の単位回路３０（ｉ）にクロック信号ＧＣＬＫとして与えられるので、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）がブーストされた状態となる。これにより、ｉ行目の共用制御信号ＣＬ（ｉ）がローレベルからハイレベルに変化する。また、共用制御信号ＣＬ（ｉ）がローレベルからハイレベルに変化することによって、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）の電圧レベルがローレベルからハイレベルに変化する。
　また、時点ｔ６１になると、モニタ制御用シフトレジスタ４００では、第２の単位回路４０（ｉ－１）から出力される出力信号Ｑ（Ｍ）（ｉ－１）がローレベルからハイレベルに変化する。当該出力信号Ｑ（Ｍ）（ｉ－１）は第２の単位回路４０（ｉ）にセット信号Ｓ（Ｇ）として与えられるので、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）の電圧レベルがローレベルからハイレベルに変化する。
　以上のように、時点ｔ６１になると、ｉ行目の共用制御線ＣＬ（ｉ）が選択状態となる。これにより、ｉ行目の画素回路５０において、トランジスタＴ１およびトランジスタＴ３がオン状態となる。これにより、データ線ＤＬに供給されているデータ電圧がトランジスタＴ２のゲート端子に与えられるとともに、モニタ線ＲＬに供給されているモニタ電圧がトランジスタＴ２のソース端子に与えられる。その結果、データ電圧とモニタ電圧との電圧差に基づいてトランジスタＴ２がオン状態となり、有機ＥＬ用ハイレベル電源線ＥＬＶＤＤからトランジスタＴ２，Ｔ３を介してモニタ線ＲＬへと流れる電流が生じる。なお、データ電圧とモニタ電圧との電圧差がトランジスタＴ２の閾値電圧よりも大きくなるように、データ電圧の値およびモニタ電圧の値が設定されているものとする。
　ところで、図３５で符号ＮＡで示すノードの電圧レベルは、モニタ電圧の電圧レベルにほぼ等しくなる。そのノードＮＡの電圧レベルと有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳの電圧レベルとの関係によっては、有機ＥＬ用ハイレベル電源線ＥＬＶＤＤからモニタ線ＲＬへと流れる電流に加えて有機ＥＬ用ハイレベル電源線ＥＬＶＤＤから有機ＥＬ用ローレベル電源線ＥＬＶＳＳへと流れる電流（有機ＥＬ素子ＯＬＥＤに流れる電流）も生じるおそれがある。このような場合、トランジスタＴ２と有機ＥＬ素子ＯＬＥＤとに電流が流れることになるので、モニタ線ＲＬに流れる電流を測定しても、トランジスタＴ２の特性を正しく検出することはできない。そこで、トランジスタＴ２の特性を検出する際には、トランジスタＴ２には電流が流れ、かつ、有機ＥＬ素子ＯＬＥＤには電流が流れないようにするため、次式（１）および次式（２）が成立するようにデータ電圧の値およびモニタ電圧の値を設定すれば良い。
　ＶＧ－ＶＮＡ＞Ｖｔｈ（Ｔ）　・・・（１）
　ＶＮＡ－ＶＬ＜Ｖｔｈ（Ｏ）　・・・（２）
ここで、ＶＧはトランジスタＴ２のゲート電圧の値を表し、ＶＮＡはノードＮＡの電圧の値を表し、ＶＬは有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳの値を表し、Ｖｔｈ（Ｔ）はトランジスタＴ２の閾値電圧の値を表し、Ｖｔｈ（Ｏ）は有機ＥＬ素子ＯＬＥＤの閾値電圧の値を表している。
　なお、有機ＥＬ素子ＯＬＥＤの特性を検出する際には、有機ＥＬ素子ＯＬＥＤには電流が流れ、かつ、トランジスタＴ２には電流が流れないようにするため、次式（３）および次式（４）が成立するようにデータ電圧の値およびモニタ電圧の値を設定すれば良い。
　ＶＧ－ＶＮＡ＜Ｖｔｈ（Ｔ）　・・・（３）
　ＶＮＡ－ＶＬ＞Ｖｔｈ（Ｏ）　・・・（４）
　時点ｔ６２になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）の電圧レベルが低下する。ところで、時点ｔ６２には、クロック信号ＧＣＫ２はローレベルで維持される。このため、通常動作期間とは異なり、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）はブーストされない。
　また、時点ｔ６２になると、モニタ制御用シフトレジスタ４００では、クロック信号ＭＣＫ１がローレベルからハイレベルに変化する。クロック信号ＭＣＫ１は第２の単位回路４０（ｉ）にクロック信号ＭＣＬＫとして与えられるので、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）がブーストされた状態となり、第２の単位回路４０（ｉ）から出力される出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化する。また、時点ｔ６２にはモニタイネーブル信号ＥＮＡがローレベルからハイレベルに変化する。このため、時点ｔ６２には、ｉ行目の共用制御信号ＣＬ（ｉ）はハイレベルで維持される。また、出力信号Ｑ（Ｍ）（ｉ）がローレベルからハイレベルに変化することによって、第２の単位回路４０（ｉ＋１）内の第２の内部ノードＮ（Ｍ）（ｉ＋１）の電圧レベルがローレベルからハイレベルに変化する。
　以上のように、時点ｔ６２には、共用制御線ＣＬ（ｉ）は選択状態で維持される。また、時点ｔ６２～時点ｔ６３の期間を通じて、表示制御回路１００は、モニタイネーブル信号ＥＮＡをハイレベルで維持し、クロック信号ＧＣＫ１，ＧＣＫ２，ＭＣＫ１，およびＭＣＫ２のクロック動作を停止させる。そして、時点ｔ６２～時点ｔ６３の期間中に、電流測定回路２２０によって、モニタ線ＲＬに流れる駆動電流の測定が行われる。
　時点ｔ６３になると、モニタ制御用シフトレジスタ４００では、モニタイネーブル信号ＥＮＡがハイレベルからローレベルに変化する。これにより、第２の単位回路４０では、出力端子４８と出力端子４９とが電気的に切り離された状態となる（図１２参照）。また、時点ｔ６３になると、書き込み制御用シフトレジスタ３００では、クロック信号ＧＣＫ２がローレベルからハイレベルに変化する。クロック信号ＧＣＫ２は第１の単位回路３０（ｉ＋１）にクロック信号ＧＣＬＫとして与えられるので、第１の単位回路３０（ｉ＋１）内の第１の内部ノードＮ（Ｇ）（ｉ＋１）がブーストされた状態となり、（ｉ＋１）行目の共用制御信号ＣＬ（ｉ＋１）がローレベルからハイレベルに変化する。このとき、データ線駆動回路２１０からデータ線ＤＬにはデータ電圧が供給されている。これにより、時点ｔ６３～時点ｔ６４の期間には、（ｉ＋１）行目の画素回路５０においてデータ電圧に基づく書き込みが行われる。また、共用制御信号ＣＬ（ｉ＋１）は第１の単位回路３０にリセット信号Ｒ（Ｇ）として与えられるので、共用制御信号ＣＬ（ｉ＋１）がローレベルからハイレベルに変化することによって、第１の単位回路３０（ｉ）内の第１の内部ノードＮ（Ｇ）（ｉ）および出力端子３８の電圧レベルがローレベルになる。以上より、時点ｔ６３には、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）の電圧レベルおよび出力信号Ｑ（Ｍ）（ｉ）がハイレベルで維持されていても共用制御信号ＣＬ（ｉ）はローレベルとなる。
　時点ｔ６４になると、クロック信号ＭＣＫ２がローレベルからハイレベルに変化する。クロック信号ＭＣＫ２は第２の単位回路４０（ｉ＋１）にクロック信号ＭＣＬＫとして与えられるので、クロック信号ＭＣＫ２がローレベルからハイレベルに変化することによって、第２の単位回路４０（ｉ＋１）内の第２の内部ノードＮ（Ｍ）（ｉ＋１）がブーストされた状態となり、第２の単位回路４０（ｉ＋１）から出力される出力信号Ｑ（Ｍ）（ｉ＋１）がローレベルからハイレベルに変化する。これにより、第２の単位回路４０（ｉ）内の第２の内部ノードＮ（Ｍ）（ｉ）の電圧レベルおよび出力信号Ｑ（Ｍ）（ｉ）がローレベルとなる。
　以上のようにして、時点ｔ６１～時点ｔ６３の期間にモニタ処理が行われた後、時点ｔ６３以降の期間には通常動作が行われる。そして、モニタ処理で得られたデータに基づいて映像信号に補正が施されることにより、回路素子の劣化が補償される。
＜２．５　単位回路内の構成要素の電流駆動能力について＞
　上記第１の実施形態と同様、本実施形態においても、「第１のブースト回路３２０の電流駆動能力は、第２のブースト回路４２０の電流駆動能力よりも大きい」という構成が採用されている。これにより、通常のデータ電圧の書き込み処理の際の共用制御信号ＣＬの立ち上がり時間がモニタ処理の際の共用制御信号ＣＬの立ち上がり時間よりも短くなる。その結果、コンデンサＣｓｔへの充電不足に起因する表示品位の低下が抑制される。
　また、上記第１の実施形態と同様、本実施形態においても、「第２の出力ノードリセット回路４３０の電流駆動能力は、第１の出力ノードリセット回路３３０の電流駆動能力よりも大きい」という構成が採用されている。これにより、モニタ処理期間終了の際にも共用制御信号ＣＬを速やかに立ち下げることが可能となり、表示品位の低下が抑制される。
＜２．６　効果＞
　本実施形態においても、上記第１の実施形態と同様、表示品位の低下や異常動作の発生を引き起こすことなくモニタ処理を行うことができる、互いに独立した２つのシフトレジスタ（書き込み制御用シフトレジスタ３００およびモニタ制御用シフトレジスタ４００）を備えた構成の有機ＥＬ表示装置が実現される。
　また、本実施形態によれば、上記第１の実施形態よりも配線数を少なくすることができるので、高精細化が可能となる。また、例えば、モニタ制御用シフトレジスタ４００の動作を停止させることにより画像表示のための書き込み動作のみを行うモードと、書き込み動作およびモニタ動作の双方を行うモードとを用意して、回路素子の特性変化（経時変化）に応じてモードの選択を可能とする構成を採用することもできる。
＜３．その他＞
　本発明は、上述の各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態においては有機ＥＬ表示装置を例に挙げて説明したが、電流で駆動される自発光型表示素子を備えた表示装置であれば、有機ＥＬ表示装置以外の表示装置にも本発明を適用することができる。
　また、例えば、上記各実施形態においては有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳが電源線によって供給される例を挙げて説明したが、表示部５００全面に一定の電位を与える電極（以下、便宜上「べた電極」という。）を設け、当該べた電極の電位を上記有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳと等しい電位に設定するようにしても良い。有機ＥＬ用ハイレベル電源電圧ＥＬＶＤＤについても同様である。べた電極としては、光を透過する透明べた電極と光を反射する反射べた電極とがある。このようなべた電極を用いる構成としては、光の取り出し方に関する構造などに応じて、例えば以下のような第１～第３の構成を採用することができる。なお、ここでは、上記有機ＥＬ用ハイレベル電源電圧ＥＬＶＤＤに相当する電位をＥＬＶＤＤ１と表し、上記有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳに相当する電位をＥＬＶＳＳ１と表す。
（第１の構成）
　ＥＬＶＤＤ１用の配線を列毎に細線で設けるとともに、ＥＬＶＳＳ１用の透明べた電極を設ける。この第１の構成は、典型的には、トップエミッション構造を有する有機ＥＬ表示装置で採用される。
（第２の構成）
　ＥＬＶＤＤ１用の配線を列毎に細線で設けるとともに、ＥＬＶＳＳ１用の反射べた電極を設ける。この第２の構成は、典型的には、ボトムエミッション構造を有する有機ＥＬ表示装置で採用される。
（第３の構成）
　ＥＬＶＤＤ１用の透明べた電極を設けるとともに、ＥＬＶＳＳ１用の透明べた電極を設ける。この第３の構成は、典型的には、トップエミッション構造を有し、電源層を独立層とする多層配線構造を有する有機ＥＬ表示装置で採用される。
　１…有機ＥＬ表示装置
　６…有機ＥＬパネル
　３０…第１の単位回路（書き込み制御用シフトレジスタ内の単位回路）
　４０…第２の単位回路（モニタ制御用シフトレジスタ内の単位回路）
　５０…画素回路
　１００…表示制御回路
　２００…ソースドライバ
　３００…書き込み制御用シフトレジスタ
　３２０…第１のブースト回路
　３３０…第１の出力ノードリセット回路
　３４０…第１の内部ノードリセット回路
　４００…モニタ制御用シフトレジスタ
　４２０…第２のブースト回路
　４３０…第２の出力ノードリセット回路
　４４０…第２の内部ノードリセット回路
　５００…表示部
　Ｔ１…入力トランジスタ
　Ｔ２…駆動トランジスタ
　Ｔ３…モニタ制御トランジスタ
　Ｃｓｔ…コンデンサ
　ＤＬ，ＤＬ（１）～ＤＬ（ｍ）…データ線
　ＧＬ，ＧＬ（１）～ＧＬ（ｎ）…書き込み制御線
　ＭＬ，ＭＬ（１）～ＭＬ（ｎ）…モニタ制御線
　ＥＮＡ…モニタイネーブル信号

Claims (15)

  1. 　マトリクス状に形成された複数の画素回路を有する表示装置であって、
    　各行に対応するように設けられ、対応する行の画素回路にデータ電圧を書き込むか否かを制御する書き込み制御信号を伝達するための複数の書き込み制御線と、
    　各行に対応するように設けられ、対応する行の画素回路に含まれている回路素子の特性を表す電気量を測定するか否かを制御するモニタ制御信号を伝達するための複数のモニタ制御線と、
    　各列に対応するように設けられ、対応する列の画素回路に前記データ電圧を供給するための複数のデータ線と、
    　前記複数の画素回路から供給される電気量を測定する電気量測定回路と、
    　前記複数の書き込み制御線と１対１で対応する複数の段からなり、第１のクロック信号群に基づいて前記複数の書き込み制御線に順次にオンレベルの書き込み制御信号を出力するための書き込み制御用シフトレジスタと、
    　前記複数のモニタ制御線と１対１で対応する複数の段からなり、電気量を測定する対象の行であるモニタ行のモニタ制御線に第２のクロック信号群に基づいてオンレベルのモニタ制御信号を出力するためのモニタ制御用シフトレジスタと、
    　前記複数のデータ線に前記データ電圧を印加するデータ線駆動回路と、
    　前記電気量測定回路，前記書き込み制御用シフトレジスタ，前記モニタ制御用シフトレジスタ，および前記データ線駆動回路の動作を制御する駆動制御回路と
    を備え、
    　前記書き込み制御用シフトレジスタの各段を構成する第１の単位回路は、
    　　第１の内部ノードと、
    　　自段よりも前の段を構成する第１の単位回路から出力されるオンレベルの信号を前記第１の内部ノードに転送する第１の転送回路と、
    　　自段に対応する書き込み制御線に接続された第１の出力ノードと、前記第１のクロック信号群に含まれるクロック信号に基づいて前記第１の内部ノードの電圧レベルを高める第１のブースト回路とを含み、前記第１のブースト回路に与えられたクロック信号の電圧レベルに等しい電圧レベルの書き込み制御信号を前記第１の出力ノードから出力するための第１の信号出力回路と、
    　前記第１の内部ノードの電圧レベルをオフレベルにするための第１の内部ノードリセット回路と、
    　前記第１の出力ノードの電圧レベルをオフレベルにするための第１の出力ノードリセット回路と
    を含み、
    　前記モニタ制御用シフトレジスタの各段を構成する第２の単位回路は、
    　　第２の内部ノードと、
    　　自段よりも前の段を構成する第２の単位回路から出力されるオンレベルの信号を前記第２の内部ノードに転送する第２の転送回路と、
    　　自段に対応するモニタ制御線に接続された第２の出力ノードと、前記第２のクロック信号群に含まれるクロック信号に基づいて前記第２の内部ノードの電圧レベルを高める第２のブースト回路とを含み、前記第２のブースト回路に与えられたクロック信号の電圧レベルに等しい電圧レベルのモニタ制御信号を前記第２の出力ノードから出力するための第２の信号出力回路と、
    　前記第２の内部ノードの電圧レベルをオフレベルにするための第２の内部ノードリセット回路と、
    　前記第２の出力ノードの電圧レベルをオフレベルにするための第２の出力ノードリセット回路と
    を含み、
    　前記第１のブースト回路の電流駆動能力は、前記第２のブースト回路の電流駆動能力よりも大きく、
    　前記第２の出力ノードリセット回路の電流駆動能力は、前記第１の出力ノードリセット回路の電流駆動能力よりも大きく、
    　前記駆動制御部は、
    　　前記電気量測定回路による電気量の測定が行われるべき期間である電気量測定期間に前記複数の書き込み制御線へのオンレベルの書き込み制御信号の出力が停止するよう前記書き込み制御用シフトレジスタの動作を制御し、
    　　前記電気量測定期間に前記モニタ行のモニタ制御線にオンレベルのモニタ制御信号が出力されるよう前記モニタ制御用シフトレジスタの動作を制御することを特徴とする、表示装置。
  2. 　前記複数のデータ線は、対応する列の画素回路から供給される電気量を前記電気量測定回路に伝達し、
    　各画素回路は、
    　　対応する書き込み制御線に制御端子が接続され、対応するデータ線に第１の導通端子が接続された書き込み制御トランジスタと、
    　　対応するモニタ制御線に制御端子が接続され、対応するデータ線に第１の導通端子が接続されたモニタ制御トランジスタと、
    　　前記書き込み制御トランジスタの第２の導通端子に制御端子が接続され、オンレベルの電源電圧が第１の導通端子に与えられ、前記モニタ制御トランジスタの第２の導通端子に第２の導通端子が接続された駆動トランジスタと、
    　　前記駆動トランジスタの第２の導通端子にアノード端子が接続され、オフレベルの電源電圧がカソード端子に与えられる有機ＥＬ素子と
    を含むことを特徴とする、請求項１に記載の表示装置。
  3. 　各列に対応するように設けられ、対応する列の画素回路から供給される電気量を前記電気量測定回路に伝達するための複数のモニタ線を更に備え、
    　書き込み制御線とモニタ制御線とが１本の制御線である共用制御線で共用され、
    　各画素回路は、
    　　対応する共用制御線に制御端子が接続され、対応するデータ線に第１の導通端子が接続された書き込み制御トランジスタと、
    　　対応する共用制御線に制御端子が接続され、対応するモニタ線に第１の導通端子が接続されたモニタ制御トランジスタと、
    　　前記書き込み制御トランジスタの第２の導通端子に制御端子が接続され、オンレベルの電源電圧が第１の導通端子に与えられ、前記モニタ制御トランジスタの第２の導通端子に第２の導通端子が接続された駆動トランジスタと、
    　　前記駆動トランジスタの第２の導通端子にアノード端子が接続され、オフレベルの電源電圧がカソード端子に与えられる有機ＥＬ素子と
    を含むことを特徴とする、請求項１に記載の表示装置。
  4. 　前記第２の信号出力回路は、前記第２の出力ノードからのオンレベルのモニタ制御信号の出力を第２のイネーブル信号に基づいて制御する第２の出力制御回路を更に含むことを特徴とする、請求項１に記載の表示装置。
  5. 　前記第２の出力制御回路は、前記第２の内部ノードを２つの領域に分割するように、前記第２の転送回路と前記第２のブースト回路との間の領域に設けられていることを特徴とする、請求項４に記載の表示装置。
  6. 　前記第２の出力制御回路は、前記第２のブースト回路と前記第２の出力ノードとの間の領域に設けられていることを特徴とする、請求項４に記載の表示装置。
  7. 　前記第１の信号出力回路は、前記第１の出力ノードからのオンレベルの書き込み制御信号の出力を第１のイネーブル信号に基づいて制御する第１の出力制御回路を更に含み、
    　前記第１の出力制御回路の電流駆動能力は、前記第２の出力制御回路の電流駆動能力よりも大きいことを特徴とする、請求項４に記載の表示装置。
  8. 　前記第２の単位回路は、前記第２の転送回路から前記第２の内部ノードに転送されるオンレベルの信号を保持するための第２の保持回路を更に含むことを特徴とする、請求項１に記載の表示装置。
  9. 　前記第２の内部ノードリセット回路の電流駆動能力は、前記第１の内部ノードリセット回路の電流駆動能力よりも大きいことを特徴とする、請求項８に記載の表示装置。
  10. 　前記第１の単位回路は、前記第１の転送回路から前記第１の内部ノードに転送されるオンレベルの信号を保持するための第１の保持回路を更に含み、
    　前記第２の保持回路の信号保持能力は、前記第１の保持回路の信号保持能力よりも大きいことを特徴とする、請求項８に記載の表示装置。
  11. 　前記駆動制御部は、前記電気量測定期間に前記第１のクロック信号群のクロック動作を停止させることにより、前記書き込み制御用シフトレジスタによる前記複数の書き込み制御線へのオンレベルの書き込み制御信号の出力を停止させることを特徴とする、請求項１に記載の表示装置。
  12. 　前記駆動制御部は、少なくとも前記電気量測定期間の直前の期間に、前記モニタ行の書き込み制御線にオンレベルの書き込み制御信号が出力され、かつ、前記複数のデータ線に初期化信号が印加されるよう、前記書き込み制御用シフトレジスタの動作および前記データ線駆動回路の動作を制御することを特徴とする、請求項１１に記載の表示装置。
  13. 　前記駆動制御部は、前記複数の書き込み制御線へのオンレベルの書き込み制御信号の出力が停止されている期間中に前記モニタ行のモニタ制御線にオンレベルのモニタ制御信号が出力されるよう、前記書き込み制御用シフトレジスタの動作および前記モニタ制御用シフトレジスタの動作を制御することを特徴とする、請求項１に記載の表示装置。
  14. 　前記モニタ制御用シフトレジスタによるオンレベルのモニタ制御信号の出力の停止および再開を外部から制御できることを特徴とする、請求項１に記載の表示装置。
  15. 　前記駆動制御部は、前記モニタ行の書き込み制御線に与えられる書き込み制御信号と前記モニタ行のモニタ制御線に与えられるモニタ制御信号とが互いに同期してオンレベルとなるよう、前記書き込み制御用シフトレジスタの動作および前記モニタ制御用シフトレジスタの動作を制御することを特徴とする、請求項１に記載の表示装置。
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