JP6587002B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

電気光学パネルの表示ドライバーは、駆動回路が有するアンプ回路を用いて電気光学パネルを駆動する。アンプ回路には基準電流源が設けられており、基準電流源に流れる基準電流に用いてアンプ回路は動作する。表示ドライバーには、この基準電流を生成するための基準電圧を生成する基準電圧生成回路が設けられる。表示ドライバーの従来技術としては特許文献１に開示される技術があり、基準電圧生成回路の従来技術としては特許文献２に開示される技術がある。

特開２０１６−８０８０７号公報 特開２００２−３２８７３２号公報

アンプ回路の省電力化を図るためには、基準電圧生成回路の基準電圧出力のオン、オフを制御できることが望ましい。基準電圧出力のオン、オフを制御することで、アンプ回路に流れる基準電流のオン、オフを制御できるようになり、省電力化を図れる。しかしながら、基準電圧生成回路による基準電圧出力のオン、オフに時間がかかってしまうと、表示ドライバーの駆動期間が短くなってしまい、表示ドライバーの高速駆動の実現が難しくなる。この点、特許文献２には、キャパシターを用いて基準電圧生成回路のスタートアップの高速化を図る技術が開示されている。しかしながら、特許文献２では、電源投入時の基準電圧生成回路のスタートアップの高速化を図るだけであり、基準電圧出力のオン、オフを制御する技術に関するものではない。

本発明の幾つかの態様によれば、基準電圧生成回路の基準電圧出力のオン、オフの高速化を図れる表示ドライバー、回路装置、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、アンプ回路を有し、表示データに対応するデータ電圧を前記アンプ回路により出力する駆動回路と、前記アンプ回路の基準電流源に供給される基準電圧を生成し、前記基準電圧を出力ノードに出力する基準電圧生成回路と、前記基準電圧生成回路の前記出力ノードの電圧を設定する設定回路と、を含み、前記設定回路は、一端が前記出力ノードに接続されるキャパシターと、前記基準電圧の出力のイネーブル信号に基づいて前記キャパシターの他端の電圧を制御することで、前記出力ノードの電圧を、前記基準電流源に流れる基準電流をオフにする第１の電圧から前記基準電圧側へと変化させる制御回路と、を有する表示ドライバーに関係する。

本発明の一態様によれば、基準電圧生成回路の出力ノードの電圧が第１の電圧に設定されることで、基準電圧生成回路の基準電圧出力がオフになり、アンプ回路の基準電流をオフにできる。そして基準電圧出力をオフからオンに切り替える際に、制御回路が、キャパシターを用いて出力ノードの電圧を第１の電圧から基準電圧側へと変化させる。これにより出力ノードの電圧が、目標電圧である基準電圧に近づくようになり、基準電圧出力をオフからオンに高速に切り替えることが可能になる。このように本発明の一態様によれば、キャパシターを用いて、基準電圧出力のオン、オフを切り替えているため、基準電圧生成回路の基準電圧出力のオン、オフの高速化を図れる表示ドライバーの実現が可能になる。

また本発明の一態様では、前記制御回路は、前記イネーブル信号が非アクティブであるとき、前記キャパシターの一端及び他端を前記第１の電圧に設定し、前記イネーブル信号がアクティブであるとき、前記キャパシターの他端を前記第１の電圧とは異なる第２の電圧に設定してもよい。

このようにすれば、イネーブル信号が非アクティブからアクティブになると、キャパシターの一端が接続される出力ノードの電圧が基準電圧側に変化して、基準電圧出力をオフからオンに切り替えることが可能になる。

また本発明の一態様では、前記第１の電圧は第１の電源の電源電圧であり、前記第２の電圧は第２の電源の電源電圧であり、前記制御回路は、一端が前記出力ノードに接続され、他端が前記第１の電源のノードに接続されるスイッチと、前記イネーブル信号の反転信号を前記キャパシターの他端に出力するインバーターと、を含み、前記イネーブル信号が非アクティブであるとき、前記スイッチがオンになり、前記インバーターが前記第１の電源の電圧レベルの信号を前記キャパシターの他端に出力し、前記イネーブル信号がアクティブであるとき、前記スイッチがオフになり、前記インバーターが前記第２の電源の電圧レベルの信号を前記キャパシターの他端に出力してもよい。

このようにすれば、イネーブル信号が非アクティブになると、スイッチがオンになることで、基準電圧生成回路の出力ノードが、第１の電源の電圧レベルに設定される。そして、イネーブル信号が非アクティブからアクティブになると、第２の電源の電圧レベルの信号がキャパシターの他端に出力されることで、出力ノードの電圧を第１の電源の電圧レベルから基準電圧側に変化させることが可能になる。

また本発明の一態様では、前記第１の電圧は第１の電源の電源電圧であり、前記第２の電圧は第２の電源の電源電圧であり、前記基準電圧生成回路は、一端が前記出力ノードに接続され、他端が前記第２の電源のノードに接続され、電流設定信号に基づき設定される電流を、前記出力ノードと前記第２の電源のノードとの間に流す電流源回路と、一端が前記出力ノードに接続され、他端が前記第１の電源のノードに接続され、前記電流源回路が流す前記電流を前記基準電圧に変換する電流電圧変換回路と、を含んでもよい。

このようにすれば、電流源回路が出力ノードと第２の電源のノードとの間に電流を流し、当該電流を電流電圧変換回路が電圧に変換することで、基準電圧を生成できるようになる。

また本発明の一態様は、アンプ回路を有し、表示データに対応するデータ電圧を前記アンプ回路により出力する駆動回路と、前記アンプ回路の基準電流源に供給される基準電圧を生成し、前記基準電圧を出力ノードに出力する基準電圧生成回路と、前記基準電圧生成回路の前記出力ノードの電圧を設定する設定回路と、を含み、前記設定回路は、一端が前記出力ノードに接続される第１〜第ｍのキャパシターと、前記基準電圧の出力のイネーブル信号に基づいて前記第１〜第ｍのキャパシターの他端の電圧を制御することで、前記出力ノードの電圧を、前記基準電流源に流れる基準電流をオフにする第１の電圧から前記基準電圧側へと変化させる制御回路と、を有し、前記基準電圧生成回路は、一端が前記出力ノードに接続され、他端が第２の電源のノードに接続され、電流設定信号に基づき設定される電流を、前記出力ノードと前記第２の電源のノードとの間に流す電流源回路と、一端が前記出力ノードに接続され、他端が第１の電源のノードに接続され、前記電流源回路が流す前記電流を前記基準電圧に変換する電流電圧変換回路と、を有し、前記制御回路は、前記第１〜第ｍのキャパシターのうち、前記電流設定信号に基づき選択された１又は複数のキャパシターの他端の電圧を制御する回路装置に関係する。

本発明の一態様によれば、基準電圧生成回路の電流源回路が、電流設定信号に応じた電流を出力ノードと第２の電源のノードとの間に流し、当該電流を電流電圧変換回路が電圧に変換することで、基準電圧が生成されるようになる。また制御回路が第１〜第ｍのキャパシターの他端の電圧を制御することで、出力ノードの電圧が、基準電流をオフにする第１の電圧から基準電圧側へと変化するようになり、基準電圧出力の高速なオン、オフが可能になる。また制御回路は、第１〜第ｍのキャパシターのうち、電流設定信号に基づき選択された１又は複数のキャパシターの他端の電圧を制御する。従って、基準電圧生成回路の基準電圧出力をオフからオンに切り替える際に、出力ノードの電圧を目標電圧である基準電圧に近づける最適な電圧制御を実現できるようになる。

また本発明の一態様では、前記駆動回路は、第１の駆動期間において、前記アンプ回路の駆動能力よりも高い駆動能力でデータ線を駆動し、前記第１の駆動期間の後の第２の駆動期間において、前記アンプ回路により前記データ電圧を前記データ線に出力し、前記設定回路は、前記第１の駆動期間において、前記出力ノードの電圧を前記第１の電圧に設定し、前記第２の駆動期間において、前記出力ノードの電圧を前記基準電圧に設定してもよい。

このようにすれば、第１の駆動期間において、アンプ回路の駆動能力よりも高い駆動能力でデータ線が駆動されることで、データ線の電圧を、目標電圧であるデータ電圧に近づけることが可能になる。そして第１の駆動期間において、基準電圧生成回路の出力ノードの電圧が第１の電圧になることで、アンプ回路の基準電流をオフにでき、省電力化を図れる。また第２の駆動期間において、基準電圧生成回路の出力ノードの電圧が基準電圧に設定されることで、アンプ回路に基準電流が流れ、アンプ回路を用いてデータ電圧を出力できるようになる。

また本発明の一態様では、前記アンプ回路は、前記基準電流源と、前記基準電流源に接続され、差動対トランジスターを有する差動対回路と、前記差動対回路に接続されるカレントミラー回路と、を有してもよい。

このようにすれば、基準電圧生成回路の出力ノードが第１の電圧に設定されると、アンプ回路の基準電流源に流れる電流がオフになり、アンプ回路の動作をオフにできるようになる。

また本発明の他の態様は、基準電圧を生成し、前記基準電圧を出力ノードに出力する基準電圧生成回路と、前記基準電圧生成回路の前記出力ノードの電圧を設定する設定回路と、を含み、前記設定回路は、一端が前記出力ノードに接続されるキャパシターと、前記基準電圧の出力のイネーブル信号に基づいて前記キャパシターの他端の電圧を制御することで、前記出力ノードの電圧を、第１の電圧から前記基準電圧側へと変化させる制御回路と、を有する回路装置に関係する。

本発明の他の態様によれば、基準電圧生成回路の出力ノードの電圧が第１の電圧に設定されることで、基準電圧生成回路の基準電圧出力がオフにできる。そして基準電圧出力をオフからオンに切り替える際に、制御回路が、キャパシターを用いて出力ノードの電圧を第１の電圧から基準電圧側へと変化させる。これにより出力ノードの電圧が、目標電圧である基準電圧に近づくようになり、基準電圧出力をオフからオンに高速に切り替えることが可能になる。このように本発明の一態様によれば、キャパシターを用いて、基準電圧出力のオン、オフを切り替えているため、基準電圧生成回路の基準電圧出力のオン、オフの高速化を図れる回路装置の実現が可能になる。

また本発明の他の態様は、上記の表示ドライバーと、前記表示ドライバーにより駆動される電気光学パネルと、を含む電気光学装置に関係する。

また本発明の他の態様は、上記のいずれかに記載の表示ドライバーを含む電子機器に関係する。

本実施形態の表示ドライバーの構成例。 本実施形態の表示ドライバー及び電気光学装置の詳細な構成例。 基準電圧生成回路、設定回路の構成例。 基準電圧生成回路、設定回路の構成例。 アンプ回路の構成例。 アンプ回路の構成例。 アンプ回路の構成例。 駆動回路の詳細な構成例。 駆動アシスト回路による高駆動を行う場合の信号波形例。 本実施形態の第２の構成例。 本実施形態の第２の構成例。 演算回路の説明図。 演算回路の構成例。 演算回路の説明図。 演算回路の構成例。 本実施形態の回路装置の構成例。 本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバー、電気光学装置
図１に本実施形態の表示ドライバー１０の構成例を示す。表示ドライバー１０は、駆動回路２０、基準電圧生成回路５０、設定回路６０を含む。

駆動回路２０は、アンプ回路２２を有し、表示データに対応するデータ電圧ＶＤをアンプ回路２２により出力する。例えば表示データをＤ／Ａ変換することで得られたデータ電圧ＶＤをアンプ回路２２によりデータ線ＤＬに出力する。そして駆動回路２０は図２の電気光学パネル２００を駆動する。アンプ回路２２は、ボルテージフォロワ接続の増幅回路であってもよいし、反転増幅回路であってもよい。

基準電圧生成回路５０は基準電圧ＶＲＥＦを生成する。具体的には基準電圧生成回路５０は、アンプ回路２２の基準電流源に供給される基準電圧ＶＲＥＦを生成し、生成した基準電圧ＶＲＥＦを出力ノードＮＱに出力する。アンプ回路２２の基準電流源については後述する。そして設定回路６０は、基準電圧生成回路５０の出力ノードの電圧を設定する。

具体的には設定回路６０は、キャパシターＣ１と制御回路６２を含む。キャパシターＣ１は一端が出力ノードＮＱに接続される。キャパシターＣ１の他端は制御回路６２に接続される。制御回路６２は、基準電圧ＶＲＥＦの出力のイネーブル信号ＲＥＮＢに基づいてキャパシターＣ１の他端の電圧を制御する。例えば制御回路６２はキャパシターＣ１の他端の電圧を第２の電圧から第１の電圧に変化させたり、第１の電圧から第２の電圧に変化させる。そして制御回路６２は、イネーブル信号ＲＥＮＢに基づいてキャパシターＣ１の他端の電圧を制御することで、基準電圧生成回路５０の出力ノードＮＱの電圧を、アンプ回路２２の基準電流源に流れる基準電流をオフにする第１の電圧から基準電圧ＶＲＥＦ側へと変化させる。或いは基準電圧ＶＲＥＦから第１の電圧側へと変化させる。ここで第１の電圧から基準電圧ＶＲＥＦ側へと変化させるとは、基準電圧ＶＲＥＦを目標電圧として出力ノードＮＱの電圧を変化させることである。例えば第１の電圧に比べて基準電圧ＶＲＥＦの方が電圧が低い場合には、制御回路６２は、キャパシターＣ１の他端の電圧を制御することで、出力ノードＮＱの電圧を、第１の電圧から第１の電圧よりも低い電圧に変化させる。一方、第１の電圧に比べて基準電圧ＶＲＥＦの方が電圧が高い場合には、制御回路６２は、キャパシターＣ１の他端の電圧を制御することで、出力ノードＮＱの電圧を、第１の電圧から第１の電圧よりも高い電圧に変化させる。

具体的には制御回路６２は、イネーブル信号ＲＥＮＢが非アクティブであるとき、キャパシターＣ１の一端及び他端を第１の電圧に設定する。例えばキャパシターＣ１の一端及び他端を同じ電圧に設定する。そして制御回路６２は、イネーブル信号ＲＥＮＢがアクティブであるとき、キャパシターＣ１の他端を第１の電圧とは異なる第２の電圧に設定する。イネーブル信号ＲＥＮＢの非アクティブのレベルは例えばＬレベルであり、アクティブのレベルは例えばＨレベルである。即ちイネーブル信号ＲＥＮＢが非アクティブからアクティブに変化すると、制御回路６２は、キャパシターＣ１の他端の電圧を第１の電圧から第２の電圧に切り替える。第１、第２の電圧が、各々、ＶＤＤ、ＶＳＳである場合には、制御回路６２は、キャパシターＣ１の他端の電圧をＶＤＤからＶＳＳに切り替える。第１、第２の電圧が、各々、ＶＳＳ、ＶＤＤである場合には、制御回路６２は、キャパシターＣ１の他端の電圧をＶＳＳからＶＤＤに切り替える。こうすることで、キャパシターＣ１と出力ノードＮＱの寄生容量との電荷再分配により、キャパシターＣ１の一端である出力ノードＮＱの電圧が高速に変化するようになり、出力ノードＮＱの電圧を、第１の電圧から基準電圧ＶＲＥＦ側へと高速に変化させることが可能になる。そして出力ノードＮＱの電圧がキャパシターＣ１による到達電圧に達した後、基準電圧生成回路５０により、出力ノードＮＱの電圧が到達電圧から基準電圧ＶＲＥＦに変化する。ここで出力ノードＮＱの寄生容量は、アンプ回路２２の基準電流源を構成するトランジスターのゲート容量や、信号線の配線容量などである。ＶＳＳは、例えば接地電位であるＧＮＤの電源である。

このように本実施形態では、キャパシターＣ１の他端の電圧を制御することにより、出力ノードＮＱの電圧を、基準電流源の基準電流をオフにする第１の電圧から基準電圧ＶＲＥＦ側へと変化させている。これにより、基準電圧生成回路５０の基準電圧出力をオフからオンに高速に切り替えることが可能になり、表示ドライバー１０の高速駆動の実現が可能になる。基準電圧出力がオフとは、出力ノードＮＱの電圧が、基準電流源の基準電流がオフになる第１の電圧に設定されることである。基準電圧出力がオンとは、出力ノードＮＱの電圧が基準電圧ＶＲＥＦに設定されることである。

設定回路６０が、出力ノードＮＱの電圧を、例えばＶＤＤ又はＶＳＳである第１の電圧に設定することで、アンプ回路２２の基準電流源に流れる基準電流をオフにできる。これにより駆動回路２０の省電力化を図れる。そして、その後に設定回路６０が、キャパシターＣ１を用いて、出力ノードＮＱの電圧を、基準電流のオフ電圧である第１の電圧から基準電圧ＶＲＥＦ側へと変化させることで、アンプ回路２２の基準電流源に基準電流が流れるようになる。これによりアンプ回路２２が動作して、データ線ＤＬを駆動できるようになる。

そして本実施形態では、キャパシターＣ１を用いた寄生容量との電荷再分配により、基準電圧生成回路５０の出力ノードＮＱの電圧を変化させている。従って、出力ノードＮＱの電圧を、第１の電圧から基準電圧ＶＲＥＦ側へと高速に変化させることが可能になり、アンプ回路２２の基準電流を、オフ状態からオン状態に変化させて、当該アンプ回路２２を用いてデータ線ＤＬを駆動できるようになる。即ち基準電圧生成回路５０は、出力ノードＮＱの電圧を、キャパシターＣ１による到達電圧から基準電圧ＶＲＥＦに変化させるだけで済む。従って、基準電圧生成回路５０だけを用いて、第１の電圧から基準電圧ＶＲＥＦへと変化させる場合に比べて、出力ノードＮＱの電圧を基準電圧ＶＲＥＦに速い速度で遷移させることができ、基準電流を高速にオフからオンに切り替えることができる。従って、基準電流がオフからオンになるまでの時間が長くなることで駆動回路２０の駆動期間が短くなってしまう事態を防止でき、結果的に駆動時間を長く確保できるようになり、表示ドライバー１０の高速駆動を実現できる。

図２に表示ドライバー１０及び電気光学装置２５０の詳細な構成例を示す。電気光学装置２５０は、表示ドライバー１０と、表示ドライバー１０により駆動される電気光学パネル２００を含む。表示ドライバー１０は例えばデータドライバーであり、電気光学パネル２００のデータ線を駆動する。表示ドライバー１０は走査線を駆動する走査ドライバーを含んでもよい。データ線、走査線は例えばソース線、ゲート線である。

電気光学パネル２００は、画像を表示するためのパネルであり、例えば液晶パネルや有機ＥＬパネルなどにより実現できる。液晶パネルとしては、薄膜トランジスター（ＴＦＴ）などのスイッチ素子を用いたアクティブマトリクス方式のパネルを採用できる。具体的には電気光学パネル２００である表示パネルは、複数の画素を有する。例えばマトリクス状に配置された複数の画素を有する。また電気光学パネル２００は、複数のデータ線と、複数のデータ線に交差する方向に配線される複数の走査線を有する。そして各データ線と各走査線が交差する領域に、複数の画素の各画素が設けられる。またアクティブマトリクス方式のパネルの場合には、各画素の領域に、薄膜トランジスターなどのスイッチ素子が設けられる。そして電気光学パネル２００は、各画素の領域における電気光学素子の光学特性を変化させることで表示動作を実現する。電気光学素子は液晶素子、ＥＬ素子等である。なお有機ＥＬパネルの場合には、各画素の領域にＥＬ素子を電流駆動するための画素回路が設けられる。

表示ドライバー１０は、駆動回路２０、Ｄ／Ａ変換回路３０、階調電圧生成回路３２、表示データレジスター３４、処理回路４０、基準電圧生成回路５０、設定回路６０を含む。なお表示ドライバー１０は図２の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

駆動回路２０は、表示データに対応するデータ電圧ＶＤ１〜ＶＤｎ（ｎは２以上の整数）をデータ線ＤＬ１〜ＤＬｎに出力することで、電気光学パネル２００を駆動する。駆動回路２０は、複数のアンプ回路ＡＭ１〜ＡＭｎを有する。これらのアンプ回路ＡＭ１〜ＡＭｎがデータ電圧ＶＤ１〜ＶＤｎをデータ線ＤＬ１〜ＤＬｎに出力する。なお電気光学パネル２００にデマルチプレクス用のスイッチ素子を設け、各アンプ回路ＡＭ１〜ＡＭｎが電気光学パネル２００の複数のソース線に対応するデータ電圧を時分割に出力してもよい。

処理回路４０は、電気光学パネル２００の表示制御や、表示ドライバー１０内の各回路の制御や、外部デバイスとのインターフェース処理などの各種の制御処理を行う。処理回路４０は、例えばゲートアレイなどの自動配置配線により実現できる。処理回路４０は、複数の制御信号を出力することでこれらの制御処理を実行する。例えば設定回路６０に入力されるイネーブル信号ＲＥＮＢは、処理回路４０から制御信号として出力される。

表示データレジスター３４は、処理回路４０からの表示データをラッチする。ガンマ電圧回路である階調電圧生成回路３２は、複数の階調電圧を生成してＤ／Ａ変換回路３０に供給する。Ｄ／Ａ変換回路３０は複数のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣｎを含む。そしてＤ／Ａ変換回路３０は、階調電圧生成回路３２からの複数の階調電圧の中から、表示データレジスター３４からの表示データに対応する階調電圧を選択して、駆動回路２０に出力する。駆動回路２０は、選択された階調電圧をデータ電圧として各データ線に出力する。

２．基準電圧生成回路、設定回路
図３に基準電圧生成回路５０、設定回路６０の構成例を示す。基準電圧生成回路５０は基準電流源に供給される基準電圧ＶＲＥＦＰを生成して出力ノードＮＱに出力する。設定回路６０は、一端が出力ノードＮＱに接続されるキャパシターＣ１と制御回路６２を有する。制御回路６２は、キャパシターＣ１の他端の電圧を制御することで、出力ノードＮＱの電圧を、基準電流をオフにする第１の電圧から基準電圧ＶＲＥＦＰ側へと変化させる。具体的には制御回路６２は、イネーブル信号ＲＥＮＢがＬレベルであるとき、キャパシターＣ１の一端及び他端を第１の電圧に設定し、イネーブル信号ＲＥＮＢがＨレベルであるとき、キャパシターＣ１の一端及び他端を第２の電圧に設定する。図３では第１の電圧は、ＶＤＤの電源電圧であり、Ｈレベル（ハイレベル）の電圧である。第２の電圧は、ＶＳＳの電源電圧であり、Ｌレベル（ローレベル）の電圧である。図３ではＶＤＤが第１の電源となりＶＳＳが第２の電源になる。

従って、イネーブル信号ＲＥＮＢが、非アクティブなレベルであるＬレベルのときは、キャパシターＣ１の一端及び他端が、第１の電圧であるＨレベルに設定される。これにより出力ノードＮＱにはＨレベルが設定され、アンプ回路２２の基準電流源に流れる基準電流がオフになる。例えば後述の図５、図７に示すようにアンプ回路２２の基準電流源２４−１、２８−１はＰ型のトランジスターＴＧ１、ＴＧ６により構成されており、このＰ型のトランジスターＴＧ１、ＴＧ６のゲートがＨレベルに設定されることで、基準電流源２４−１、２８−１に流れる基準電流がオフになる。そしてイネーブル信号ＲＥＮＢが、非アクティブなレベルであるＬレベルからアクティブなレベルであるＨレベルに変化すると、制御回路６２によりキャパシターＣ１の他端の電圧が、第１の電圧であるＨレベルから第２の電圧であるＬレベルに変化する。これにより、キャパシターＣ１の容量カップリングにより、出力ノードＮＱの電圧がＨレベルから基準電圧ＶＲＥＦＰ側へと変化する。即ちＨレベルからＨレベルよりも低い電圧に変化する。これにより、出力ノードＮＱの電圧が、Ｈレベルから基準電圧ＶＲＥＦＰ側へと高速に変化するようになり、基準電圧生成回路５０の基準電圧出力をオフからオンへと高速に切り替えることが可能になる。即ち基準電圧生成回路５０は、出力ノードＮＱの電圧を、キャパシターＣ１による到達電圧から、基準電圧ＶＲＥＦＰへと変化させるだけで済む。従って基準電圧生成回路５０の単体で電圧を変化させる場合に比べて、出力ノードＮＱの電圧を基準電圧ＶＲＥＦＰへと高速に変化させることができる。そして基準電圧ＶＲＥＦＰが、アンプ回路２２の基準電流源２４−１、２８−１を構成するＰ型のトランジスターＴＧ１、ＴＧ６に供給されることで、アンプ回路２２に基準電流が流れるようになる。

具体的には図３では制御回路６２は、一端が出力ノードＮＱに接続され、他端が第１の電源であるＶＤＤのノードＮＶＤに接続されるスイッチ６４と、イネーブル信号ＲＥＮＢの反転信号をキャパシターＣ１の他端に出力するインバーターＩＶＡを含む。図３ではスイッチ６４は、ソースがＶＤＤのノードＮＶＤに接続され、ドレインが出力ノードＮＱに接続されるＰ型のトランジスターＴＡ１により構成される。トランジスターＴＡ１のゲートにはイネーブル信号ＲＥＮＢが供給される。

そしてイネーブル信号ＲＥＮＢがＬレベルであるとき、スイッチ６４がオンになり、インバーターＩＶＡが、第１の電源であるＶＤＤの電圧レベルの信号をキャパシターＣ１の他端に出力する。即ちスイッチ６４を構成するＰ型のトランジスターＴＡ１のゲートにＬレベルのイネーブル信号ＲＥＮＢが入力されることで、トランジスターＴＡ１がオンになり、出力ノードＮＱが、ＶＤＤの電圧レベルであるＨレベルに設定される。またインバーターＩＶＡが、ＶＤＤの電圧レベルであるＨレベルの信号をキャパシターＣ１の他端に出力する。これによりキャパシターＣ１の一端及び他端は、第１の電圧であるＨレベルに設定される。

一方、イネーブル信号ＲＥＮＢがＨレベルであるとき、スイッチ６４がオフになり、インバーターＩＶＡが、第２の電源であるＶＳＳの電圧レベルの信号をキャパシターＣ１の他端に出力する。即ちスイッチ６４を構成するＰ型のトランジスターＴＡ１のゲートにＨレベルのイネーブル信号ＲＥＮＢが入力されることで、トランジスターＴＡ１がオフになる。例えばイネーブル信号ＲＥＮＢがＬレベルのときにはトランジスターＴＡ１により出力ノードＮＱがＨレベルに設定されていたのが、イネーブル信号ＲＥＮＢがＨレベルになると、トランジスターＴＡ１によるＨレベルの設定が非設定になる。またインバーターＩＶＡが、ＶＳＳの電圧レベルであるＬレベルの信号をキャパシターＣ１の他端に出力する。これにより、一端及び他端がＨレベルに設定されていたキャパシターＣ１の他端の電圧がＨレベルからＬレベルに変化するようになる。従って、キャパシターＣ１の容量と出力ノードＮＱの寄生容量との電荷再分配により、出力ノードＮＱの電圧が、Ｈレベルから基準電圧ＶＲＥＦＰ側に変化するようになる。これにより、基準電圧生成回路５０の基準電圧出力をオフからオンに高速に切り替えて、アンプ回路２２の基準電流源に流れる基準電流をオフからオンに高速に切り替えることが可能になる。

即ち、イネーブル信号ＲＥＮＢがＬレベルのときには、出力ノードＮＱの電圧がＨレベルになることで、アンプ回路２２の基準電流がオフになり、アンプ回路２２の省電力化を図れる。そしてイネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、一端及び他端がＨレベルに設定されていたキャパシターＣ１の他端がＨレベルからＬレベルに変化する。従って、キャパシターＣ１の容量カップリングにより、出力ノードＮＱの電圧をＨレベルから基準電圧ＶＲＥＦＰへと高速に変化させ、アンプ回路２２の基準電流をオンにして、アンプ回路２２の動作をオンにすることが可能になる。

一方、イネーブル信号ＲＥＮＢがＨレベルからＬレベルに変化すると、インバーターＩＶＡによりキャパシターＣ１の他端がＬレベルからＨレベルに変化する。従って、キャパシターＣ１の容量カップリングにより、出力ノードＮＱの電圧がＨレベル側に高速に変化して、基準電流を高速にオフにできる。これによりアンプ回路２２の動作を高速にオフにして、省電力化を図れるようになる。

このように図３の構成によれば、基準電圧生成回路５０の基準電圧出力のオン、オフを高速に切り替えることができ、アンプ回路２２の基準電流のオン、オフを高速に切り替えることが可能になる。従って、基準電流がオフからオンになるまでの時間が長くなることで駆動回路２０の駆動期間が短くなってしまうような事態を防止でき、駆動時間を長く確保できるようになり、表示ドライバー１０の高速駆動が可能になる。また基準電流を高速にオフにできることで、駆動回路２０の省電力化も図れ、高速駆動と省電力化を両立して実現できるようになる。

また基準電圧生成回路５０は、電流源回路５２と電流電圧変換回路５４を有する。電流源回路５２は、一端が出力ノードＮＱに接続され、他端が第２の電源であるＶＳＳのノードＮＶＳに接続される。そして電流源回路５２は、電流設定信号ＩＰ１〜ＩＰｋ（ｋは２以上の整数）に基づき設定される電流を、出力ノードＮＱとＶＳＳのノードＮＶＳとの間に流す。また電流電圧変換回路５４は、一端が出力ノードＮＱに接続され、他端が第１の電源であるＶＤＤのノードＮＶＤに接続され、電流源回路５２が流す電流を基準電圧ＶＲＥＦＰに変換する。

具体的には電流源回路５２は、複数のＮ型のトランジスターＴＢ１〜ＴＢｋと複数のＮ型のトランジスターＴＣ１〜ＴＣｋにより構成される。トランジスターＴＢ１〜ＴＢｋのゲートには電流設定信号ＩＰ１〜ＩＰｋが供給される。トランジスターＴＢ１〜ＴＢｋは電流をオン、オフするスイッチとして機能する。トランジスターＴＣ１〜ＴＣｋのゲートにはＮ型トランジスター用の基準電圧ＶＲＮが供給される。トランジスターＴＣ１〜ＴＣｋは電流源回路５２の電流源として機能する。これにより電流源回路５２では、電流設定信号ＩＰ１〜ＩＰｋに応じた電流が出力ノードＮＱとノードＮＶＳとの間に流れるようになる。

具体的には、トランジスターＴＣ２、ＴＣ３、ＴＣ４・・・ＴＣｋのサイズ（Ｗ／Ｌ）は、トランジスターＴＣ１のサイズの２倍、４倍、８倍・・・２^ｋ−１倍に設定されている。即ち、２のべき乗の比でトランジスターＴＣ１〜ＴＣｋのサイズが設定されている。従って、電流設定信号ＩＰ１が、アクティブなレベルであるＨレベルであり、他の電流設定信号ＩＰ２〜ＩＰｋが、非アクティブなレベルであるＬレベルである場合に、電流源回路５２に流れる電流が最小に設定される。一方、全ての電流設定信号ＩＰ１〜ＩＰｋがＨレベルである場合に、電流源回路５２に流れる電流が最大に設定される。そして電流源回路５２に流れる電流が大きくなるほど、基準電圧ＶＲＥＦＰが低くなり、電圧差ＶＤＤ−ＶＲＥＦＰが大きくなる。電圧差ＶＤＤ−ＶＲＥＦＰが大きくなると、アンプ回路２２に流れる基準電流が大きくなり、アンプ回路２２の駆動能力が高くなる。従って、表示ドライバー１０の製品の出荷時の検査工程及び調整工程において、アンプ回路２２が所望の駆動能力になるように、電流設定信号ＩＰ１〜ＩＰｋの設定値を決定し、決定された設定値を、表示ドライバー１０に設けられるヒューズ回路又は不揮発性メモリーなどの設定値記憶部に記憶しておく。

電流電圧変換回路５４は、ＶＤＤのノードＮＶＤと出力ノードＮＱとの間に設けられたＰ型のトランジスターＴＡ２により構成される。トランジスターＴＡ２は、そのソースがノードＮＶＤに接続され、そのゲート及びドレインが出力ノードＮＱに接続される。このようなダイオード接続のトランジスターＴＡ２を用いることで、電流源回路５２に流れる電流を電圧に変換して、基準電圧ＶＲＥＦＰを生成できるようになる。

例えば本実施形態の第１の比較例として、図３のキャパシターＣ１やインバーターＩＶＡを設けない構成の回路が考えられる。この第１の比較例では、イネーブル信号ＲＥＮＢがＬレベルのときには、トランジスターＴＡ１がオンになり、出力ノードＮＱがＨレベルになることで、アンプ回路２２の基準電流がオフになる。そしてイネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、トランジスターＴＡ１がオフになり、電流源回路５２に流れる電流により、出力ノードＮＱの電圧がＨレベルから基準電圧ＶＲＥＦＰへと徐々に変化するようになる。

しかしながら、この第１の比較例では、出力ノードＮＱの電圧がＨレベルから基準電圧ＶＲＥＦＰに変化するまでに長い時間がかかってしまう。例えば出力ノードＮＱの寄生容量と電流源回路５２でのトランジスターのオン抵抗とに応じたＣＲの時定数で、出力ノードＮＱの電圧がＨレベルから基準電圧ＶＲＥＦＰに徐々に変化するようになる。従って、アンプ回路２２の基準電流がオフからオンになるまでに長い時間がかかってしまい、これが原因となって駆動回路２０の駆動期間が短くなり、表示ドライバー１０の高速駆動の実現が難しくなる。

この点、本実施形態によれば、イネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、キャパシターＣ１の容量カップリングにより、出力ノードＮＱの電圧をＨレベルから基準電圧ＶＲＥＦＰ側へと変化させることができる。そして基準電圧生成回路５０は、キャパシターＣ１による到達電圧から基準電圧ＶＲＥＦＰへと、出力ノードＮＱの電圧を変化させれば済む。従って、上述のＣＲの時定数が大きい場合にも、アンプ回路２２の基準電流をオフからオンへと高速に切り替えることが可能になり、表示ドライバー１０の高速駆動を実現できるようになる。

また本実施形態の第２の比較例として、基準電圧生成回路５０の出力に、例えばボルテージフォロワ接続のアンプ回路を設ける構成が考えられる。このようなアンプ回路を設けられれば、基準電圧出力のオフからオンへの切り替えの高速化を図れ、基準電流をオフからオンへと高速に切り替えることが可能になる。

しかしながら、この第２の比較例では、ボルテージフォロワ接続のアンプ回路のオフセット電圧等が要因となって、基準電圧の電圧精度が低下してしまうという問題がある。またアンプ回路の動作電流が省電力化の妨げとなってしまうという問題もある。

この点、本実施形態によれば、キャパシターＣ１を用いて基準電圧出力のオン、オフの切り替えの高速化を図っているため、上記の第２の比較例のような問題が発生するのを防止できる。従って、表示ドライバー１０の省電力化と、基準電圧出力の高速なオン、オフの切り替えによる表示ドライバー１０の高速駆動とを両立して実現できるようになる。

図４に、基準電圧生成回路５０、設定回路６０の他の構成例を示す。図３は、図５、図７のＰ側の基準電流源２４−１、２８−１に供給される基準電圧ＶＲＥＦＰを生成する回路構成例であるのに対して、図４は、図６、図７のＮ側の基準電流源２４−２、２８−２に供給される基準電圧ＶＲＥＦＮを生成する回路構成例である。

図３では、第１の電源、第２の電源は、各々、ＶＤＤ、ＶＳＳであったが、図４では、第１の電源、第２の電源は、各々、ＶＳＳ、ＶＤＤになる。また図３では、第１の電圧、第２の電圧は、各々、Ｈレベル、Ｌレベルであったが、図４では、第１の電圧、第２の電圧は、各々、Ｌレベル、Ｈレベルになる。

具体的には図４の制御回路６２は、キャパシターＣ１の他端の電圧を制御することで、出力ノードＮＱの電圧を、図６、図７のＮ側の基準電流源２４−２、２８−２の基準電流をオフにするＬレベルから基準電圧ＶＲＥＦＮ側へと変化させる。例えば制御回路６２は、イネーブル信号ＲＥＮＢがＬレベルであるとき、キャパシターＣ１の一端及び他端を、第１の電圧であるＬレベルに設定する。そしてイネーブル信号ＲＥＮＢがＨレベルであるとき、キャパシターＣ１の他端を第２の電圧であるＨレベルに設定する。

また図４では、制御回路６２は、一端が出力ノードＮＱに接続され、他端が第１の電源であるＶＳＳのノードＮＶＳに接続されるスイッチ６４と、インバーターＩＶＡ、ＩＶＡ２を有する。そしてイネーブル信号ＲＥＮＢがＬレベルであるとき、インバーターＩＶＡ２がＨレベルの信号を出力することで、スイッチ６４がオンになる。スイッチ６４はＮ型のトランジスターＴＤ１により構成され、インバーターＩＶＡ２からのＨレベルの信号がトランジスターＴＤ１のゲートに入力されることで、トランジスターＴＤ１がオンになる。またインバーターＩＶＡ２からのＨレベルの信号を受けたインバーターＩＶＡが、ＶＳＳの電圧レベルであるＬレベルの信号を、キャパシターＣ１の他端に出力する。一方、イネーブル信号ＲＥＮＢがＨレベルであるとき、インバーターＩＶＡ２がＬレベルの信号を出力することで、Ｎ型のトランジスターＴＤ１により構成されるスイッチ６４がオフになる。またインバーターＩＶＡ２からのＬレベルの信号を受けたインバーターＩＶＡが、ＶＤＤの電圧レベルであるＨレベルの信号を、キャパシターＣ１の他端に出力する。

また図４では、電流源回路５２は、一端が出力ノードＮＱに接続され、他端が第２の電源であるＶＤＤのノードＮＶＤに接続され、電流設定信号ＩＮ１〜ＩＮＫに基づき設定される電流を、ノードＮＶＤと出力ノードＮＱとの間に流す。電流電圧変換回路５４は、一端が出力ノードＮＱに接続され、他端が第１の電源であるＶＳＳのノードＮＶＳに接続され、電流源回路５２が流す電流を基準電圧ＶＲＥＦＮに変換する。具体的には電流源回路５２は、複数のＰ型のトランジスターＴＥ１〜ＴＥｋと複数のＰ型のトランジスターＴＦ１〜ＴＦｋにより構成される。トランジスターＴＥ１〜ＴＥｋのゲートには電流設定信号ＩＮ１〜ＩＮｋが供給される。トランジスターＴＦ１〜ＴＦｋのゲートにはＰ型トランジスター用の基準電圧ＶＲＰが供給される。電流電圧変換回路５４は、ＶＳＳのノードＮＶＳと出力ノードＮＱの間に設けられたＮ型のトランジスターＴＤ２により構成される。トランジスターＴＤ２は、そのソースがノードＮＶＳに接続され、そのゲート及びドレインが出力ノードＮＱに接続される。この図４の回路により、図６、図７のＮ側の基準電流源２４−２、２８−２に供給される基準電圧ＶＲＥＦＮを生成できるようになる。

なお図４においても、図３と同様に、トランジスターＴＦ２、ＴＦ３、ＴＦ４・・・ＴＦｋのサイズは、トランジスターＴＦ１のサイズの２倍、４倍、８倍・・・２^ｋ−１倍に設定されている。そして電流源回路５２に流れる電流が大きくなるほど、基準電圧ＶＲＥＦＮが高くなり、電圧差ＶＲＥＦＮ−ＶＳＳが大きくなる。電圧差ＶＲＥＦＮ−ＶＳＳが大きくなると、アンプ回路２２の駆動能力が高くなる。従って、表示ドライバー１０の製品の出荷時の検査工程及び調整工程において、アンプ回路２２が所望の駆動能力になるように、電流設定信号ＩＮ１〜ＩＮｋの設定値を決定して、ヒューズ回路又は不揮発性メモリーなどの設定値記憶部に記憶しておく。

図５、図６、図７にアンプ回路２２の種々の構成例を示す。アンプ回路２２は、基準電流源２４（２４−１、２４−２）と、基準電流源２４に接続され、差動対トランジスターを有する差動対回路２５（２５−１、２５−２）と、差動対回路２５に接続されるカレントミラー回路２６（２６−１、２６−２）を有する。

図５のアンプ回路２２は、差動部２３−１と出力部２７−１を有する。差動部２３−１は、Ｐ型のトランジスターＴＧ１により構成される基準電流源２４−１と、Ｐ型の差動対のトランジスターＴＧ２、ＴＧ３により構成される差動対回路２５−１と、Ｎ型のトランジスターＴＧ４、ＴＧ５により構成されるカレントミラー回路２６−１を有する。出力部２７−１は、Ｐ型のトランジスターＴＧ６により構成される基準電流源２８−１と、Ｎ型のトランジスターＴＧ７により構成される駆動部２９−１を有する。差動対を構成するトランジスターＴＧ２のゲートには、入力信号ＶＩＮが入力され、差動対を構成するトランジスターＴＧ３のゲートには、出力部２７−１の出力信号ＶＱが入力される。このように図５のアンプ回路２２はボルテージフォロワ接続の回路になっている。なお出力信号ＶＱは図１のデータ電圧ＶＤの信号である。

図６のアンプ回路２２は、差動部２３−２と出力部２７−２を有する。差動部２３−２は、Ｎ型のトランジスターＴＨ１により構成される基準電流源２４−２と、Ｎ型の差動対のトランジスターＴＨ２、ＴＨ３により構成される差動対回路２５−２と、Ｐ型のトランジスターＴＨ４、ＴＨ５により構成されるカレントミラー回路２６−２を有する。出力部２７−２は、Ｎ型のトランジスターＴＨ６により構成される基準電流源２８−２と、Ｐ型のトランジスターＴＨ７により構成される駆動部２９−２を有する。トランジスターＴＨ２のゲートには、入力信号ＶＩＮが入力され、トランジスターＴＨ３のゲートには、出力部２７−２の出力信号ＶＱが入力される。このように図６のアンプ回路２２はボルテージフォロワ接続の回路になっている。

図７のアンプ回路２２は、図５と同様の構成の差動部２３−１と、図６と同様の構成の差動部２３−２と、出力部２７を有する。出力部２７は、駆動部２９−１、２９−２となるトランジスターＴＧ７、ＴＨ７により構成される。そして差動部２３−１のトランジスターＴＧ２と、差動部２３−２のトランジスターＴＨ２のゲートには、入力信号ＶＩＮが入力される。差動部２３−１のトランジスターＴＧ３と、差動部２３−２のトランジスターＴＨ３のゲートには、出力部２７の出力信号ＶＱが入力される。そして差動部２３−１の出力信号ＤＦＱ１が、出力部２７のトランジスターＴＧ７のゲートに入力され、差動部２３−２の出力信号ＤＦＱ２が、出力部２７のトランジスターＴＨ７のゲートに入力される。図７の構成のアンプ回路２２によれば、図５、図６に比べて出力信号ＶＱの振幅範囲を十分に確保することが可能になる。

図８に駆動回路２０の詳細な構成例を示す。駆動回路２０は、アンプ回路２２と駆動アシスト回路３６を有する。アンプ回路２２は、図２のＤ／Ａ変換回路３０（ＤＡＣ１〜ＤＡＣｎ）の出力電圧の信号増幅を行う。駆動アシスト回路３６は、アンプ回路２２の出力ノードＮＡＱに設けられ、アンプ回路２２の駆動をアシストする回路である。駆動アシスト回路３６は、例えば不図示の演算回路により設定された駆動アシスト能力で、アンプ回路２２による駆動前の予備駆動を行う。この駆動アシスト回路３６により、アンプ回路２２の駆動よりも高い駆動能力での高駆動が可能になる。即ち、駆動アシスト回路３６による駆動アシストにより、アンプ回路２２による駆動の前に、データ電圧ＶＤを目標電圧に近い電圧まで予備駆動することが可能になり、目標電圧へのセトリング時間を短縮できるようになる。なお図２ではＡＭ１〜ＡＭｎの各アンプ回路の出力ノードに図８の駆動アシスト回路３６が設けられることになる。

駆動アシスト回路３６は、複数のＰ型のトランジスターＴＰ１〜ＴＰ９と複数のＮ型のトランジスターＴＮ１〜ＴＮ９を有する。トランジスターＴＰ１〜ＴＰ９は、ＶＤＤのノードＮＶＤとアンプ回路２２の出力ノードＮＡＱとの間に並列に設けられる。トランジスターＴＮ１〜ＴＮ９は、出力ノードＮＡＱとＶＳＳのノードＮＶＳとの間に並列に設けられる。トランジスターＴＰ２、ＴＰ３・・・ＴＰ９のサイズ（Ｗ／Ｌ）は、トランジスターＴＰ１のサイズの２倍、４倍・・・２５６倍になっている。トランジスターＴＮ２、ＴＮ３・・・ＴＮ９のサイズは、トランジスターＴＮ１のサイズの２倍、４倍・・・２５６倍になっている。

図９に駆動アシスト回路３６による高駆動を行う場合の信号波形例を示す。ＤＡＴは表示データであり、ＴＲＳＥＬは駆動アシスト能力設定用のデータである。図８のトランジスターＴＰ１〜ＴＰ９、ＴＮ１〜ＴＮ９は、データＴＲＳＥＬに基づく駆動アシスト能力の設定信号がそのゲートに入力されて、オン又はオフに設定される。駆動アシスト回路３６による予備駆動では、トランジスターＴＰ１〜ＴＰ９、ＴＮ１〜ＴＮ９が流す電流でデータ線の寄生容量や画素容量を充電している。具体的には、前回の表示データの階調に対する今回の表示データの階調の変化量に対応する階調変化情報に基づいて、駆動アシスト回路３６の予備駆動により流す電流を設定する。即ち、階調変化情報に基づいて、駆動アシスト能力設定用のデータＴＲＳＥＬを設定する。具体的には階調変化量が大きいほど、駆動アシスト回路３６の予備駆動により流す電流が大きくなるように、駆動アシスト能力設定用のデータＴＲＳＥＬを設定する。

ＬＡＴはデータのラッチクロックである。図９のＡ１のタイミングで、データＤＡＴ、ＴＲＳＥＬがラッチされる。ＴＲＣＬＫは駆動アシスト回路３６による高駆動の期間を設定するクロックである。Ａ２に示すようにＴＲＣＬＫがＨレベルの期間において駆動アシスト回路３６による高駆動が行われる。これにより第１の駆動期間Ｔ１においてＡ３に示すような高駆動が行われる。この高駆動の第１の駆動期間Ｔ１においては、Ａ４に示すように、アンプ回路２２の動作のイネーブル信号ＡＭＥＮＢや、基準電圧生成回路５０の基準電圧出力のイネーブル信号ＲＥＮＢがＬレベルとなり、非アクティブになる。そして第１の駆動期間Ｔ１の後の第２の駆動期間Ｔ２において、Ａ５に示すようにアンプ回路２２による通常の駆動が行われる。

このように本実施形態では、駆動回路２０は、第１の駆動期間Ｔ１において、アンプ回路２２の駆動能力よりも高い駆動能力でデータ線ＤＬを駆動する。例えば駆動アシスト回路３６によりデータ線ＤＬの高駆動を行う。そして第１の駆動期間Ｔ１の後の第２の駆動期間Ｔ２において、アンプ回路２２によりデータ電圧ＶＤをデータ線ＤＬに出力する。即ちアンプ回路２２による通常駆動を行う。そして設定回路６０は、第１の駆動期間Ｔ１において、基準電圧生成回路５０の出力ノードＮＱの電圧を、例えばＨレベル又はＬレベルである第１の電圧に設定する。これによりアンプ回路２２の基準電流がオフになり、省電力化が実現される。そして設定回路６０は、第２の駆動期間Ｔ２において、出力ノードＮＱの電圧を基準電圧ＶＲＥＦに設定する。基準電圧ＶＲＥＦは基準電圧ＶＲＥＦＰ又はＶＲＥＦＮである。例えば制御回路６２が、キャパシターＣ１の他端の電圧を制御することで、出力ノードＮＱの電圧を、第１の電圧から基準電圧ＶＲＥＦ側へと変化させ、その後、基準電圧生成回路５０により出力ノードＮＱの電圧が基準電圧ＶＲＥＦに遷移する。

このように第１の駆動期間Ｔ１において駆動アシスト回路３６等による高駆動を行うことで、図９のＡ３に示すようにデータ電圧ＶＤを目標電圧に近づけることが可能になる。これにより、目標電圧へのセトリング時間を短縮でき、表示ドライバー１０の高速駆動が可能になり、４Ｋ解像度等の高精細な電気光学パネル２００の駆動も可能になる。そしてこの第１の駆動期間Ｔ１において、Ａ４に示すようにイネーブル信号ＲＥＮＢがＬレベルになることで、省電力化を図れる。即ちイネーブル信号ＲＥＮＢがＬレベルになることで、基準電圧生成回路５０の基準電圧出力がオフになり、アンプ回路２２の基準電流がオフになるため、省電力化を図れる。そして第１の駆動期間Ｔ１の後の第２の駆動期間Ｔ２において、イネーブル信号ＲＥＮＢがＨレベルになることで、Ａ５に示すようにアンプ回路２２による通常の駆動が可能になる。そして本実施形態によれば、イネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化したときに、基準電圧生成回路５０の基準電圧出力も高速にオフからオンに切り替わる。即ち、基準電流をオフにする第１の電圧から基準電圧ＶＲＥＦへと高速に変化するようになる。従って、アンプ回路２２の基準電流をオフからオンに高速に切り替えることになり、第２の駆動期間Ｔ２が短くなってしまう事態を効果的に防止できる。これにより、表示ドライバー１０の高速駆動が可能になり、４Ｋ解像度等の高精細な電気光学パネル２００の駆動が可能になる。

３．第２の構成例
図１０に本実施形態の第２の構成例を示す。図１０では設定回路６０の構成が図３と異なっている。具体的には図１０では、設定回路６０が、一端が出力ノードＮＱに接続されるキャパシターＣ１〜Ｃｍ（第１〜第ｍのキャパシター）と、制御回路６２を有する。制御回路６２は、基準電圧ＶＲＥＦＰの出力のイネーブル信号ＲＥＮＢに基づいてキャパシターＣ１〜Ｃｍの他端の電圧を制御することで、出力ノードＮＱの電圧を、基準電流をオフにする第１の電圧（ＶＤＤ）から基準電圧ＶＲＥＦＰ側へと変化させる。基準電圧生成回路５０は、図３と同様の構成の電流源回路５２と電流電圧変換回路５４を有する。電流源回路５２は、電流設定信号ＩＰ１〜ＩＰｋに基づき設定される電流を、出力ノードＮＱとＶＳＳのノードＮＶＳとの間に流す。電流電圧変換回路５４は、電流源回路５２が流す電流を基準電圧ＶＲＥＦＰに変換する。

そして制御回路６２は、キャパシターＣ１〜Ｃｍのうち、電流設定信号ＩＰ１〜ＩＰｋに基づき選択された１又は複数のキャパシターの他端の電圧を制御する。例えば制御回路６２は、イネーブル信号ＲＥＮＢがそのゲートに入力されるＰ型のトランジスターＴＡ１と、演算回路６６を有する。演算回路６６には、電流設定信号ＩＰ１〜ＩＰｋとイネーブル信号ＲＥＮＢが入力される。演算回路６６は、後述の図１２〜図１５で説明する演算処理を行う。そして演算回路６６は、制御信号ＣＱ１〜ＣＱｍを出力して、キャパシターＣ１〜Ｃｍのうち、電流設定信号ＩＰ１〜ＩＰｋに基づき選択された１又は複数のキャパシターの他端の電圧を変化させる制御を行う。

図１１は、図４の構成に対応する本実施形態の第２の構成例を示す図である。図１１でも設定回路６０の構成が図４と異なっている。図１１では、設定回路６０はキャパシターＣ１〜Ｃｍと制御回路６２を有する。また基準電圧生成回路５０は、図４と同様の構成の電流源回路５２と電流電圧変換回路５４を有する。そして制御回路６２は、キャパシターＣ１〜Ｃｍのうち、電流設定信号ＩＮ１〜ＩＮｋに基づき選択された１又は複数のキャパシターの他端の電圧を制御する。例えば制御回路６２は、Ｎ型のトランジスターＴＤ１と、演算回路６６と、イネーブル信号ＲＥＮＢの反転信号をトランジスターＴＤ１のゲートに出力するインバーターＩＶＡ２を有する。演算回路６６には、電流設定信号ＩＮ１〜ＩＮｋとイネーブル信号ＲＥＮＢが入力される。そして演算回路６６は、制御信号ＣＱ１〜ＣＱｍを出力して、キャパシターＣ１〜Ｃｍのうち、電流設定信号ＩＮ１〜ＩＮｋに基づき選択された１又は複数のキャパシターの他端の電圧を制御する。

このように図１０、図１１では、電流設定信号ＩＰ１〜ＩＰｋ又はＩＮ１〜ＩＮｋに基づき選択された１又は複数のキャパシターの他端の電圧が制御される。ここで電流設定信号ＩＰ１〜ＩＰｋ又はＩＮ１〜ＩＮｋに基づき選択された１又は複数のキャパシターを、説明の便宜のために、キャパシターＣＳＬと表記する。このキャパシターＣＳＬは、キャパシターＣ１〜Ｃｍの実質的なキャパシターになる。そしてキャパシターＣＳＬの容量をＣＶと表記し、出力ノードＮＱでの寄生容量をＣＰと表記する。

キャパシターＣ１〜Ｃｍ（ＣＳＬ）を用いて出力ノードＮＱの電圧を変化させる場合に、その電圧変化の大きさは、寄生容量ＣＰに対する容量ＣＶの容量比ＣＲＴ＝ＣＶ／ＣＰにより決定される。容量比ＣＲＴが大きいほど、出力ノードＮＱの電圧変化は大きくなる。従って、出力ノードＮＱの電圧を、目標電圧である基準電圧ＶＲＥＦＰ又はＶＲＥＦＮに近づけるためには、容量ＣＶを適切に設定する必要がある。例えば図１０では電圧差ＶＤＤ−ＶＲＥＦＰが大きいほど、容量ＣＶが大きくなるように設定する。図１１では電圧差ＶＲＥＦＮ−ＶＳＳが大きいほど、容量ＣＶが大きくなるように設定する。演算回路６６は、このような容量ＣＶの設定のための演算処理を行う。

次に図１２、図１３を用いて、図１０で用いられる演算回路６６について説明する。ここでは図１０においてｋ＝３、ｍ＝３である場合を例にとり説明する。図１２において、横軸は電流設定信号ＩＰ１、ＩＰ２、ＩＰ３による設定値であり、縦軸は基準電圧ＶＲＥＦＰである。また図１３は図１０の演算回路６６の構成例である。この演算回路６６はＮＡＮＤ回路ＮＡ１、ＮＡ２、ＮＡ３により構成される。演算回路６６から出力される制御信号ＣＱ１、ＣＱ２、ＣＱ３はキャパシターＣ１、Ｃ２、Ｃ３の他端に供給される。キャパシターＣ１の容量をＣとした場合に、キャパシターＣ２、Ｃ３の容量は２Ｃ、４Ｃになっている。

電流設定信号ＩＰ１、ＩＰ２、ＩＰ３の電圧レベルが、各々、Ｈレベル、Ｌレベル、Ｌレベルである場合には、図１２の設定値は１になる。この場合には図１０のトランジスターＴＢ１がオンになり、他のトランジスターＴＢ２、ＴＢ３はオフになる。これによりトランジスターＴＣ１に流れる電流だけが、電流電圧変換回路５４であるトランジスターＴＡ２に流れるようになる。従って、基準電圧ＶＲＥＦＰはＶＤＤに近い電圧になり、電圧差ＶＤＤ−ＶＲＥＦＰは小さくなる。

一方、図１３においてイネーブル信号ＲＥＮＢがＬレベルである場合には、制御信号ＣＱ１、ＣＱ２、ＣＱ３は全てＨレベルになり、Ｈレベルの制御信号ＣＱ１、ＣＱ２、ＣＱ３がキャパシターＣ１、Ｃ２、Ｃ３の他端に出力される。

次にイネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、電流設定信号ＩＰ１、ＩＰ２、ＩＰ３がＨレベル、Ｌレベル、Ｌレベルになっているため、制御信号ＣＱ１、ＣＱ２、ＣＱ３はＬレベル、Ｈレベル、Ｈレベルになる。即ち制御信号ＣＱ１だけがＨレベルからＬレベルに変化し、制御信号ＣＱ２、ＣＱ３はＨレベルのままになる。つまりキャパシターＣ１、Ｃ２、Ｃ３（第１〜第ｍのキャパシター）のうち、電流設定信号ＩＰ１、ＩＰ２、ＩＰ３に基づき選択されたキャパシターＣ１の他端の電圧が制御されて、ＨレベルからＬレベルに変化する。この場合にはキャパシターＣ１、Ｃ２、Ｃ３の実質的なキャパシターＣＳＬはキャパシターＣ１になり、その容量はＣＶ＝Ｃになる。従って、上述した容量比はＣＲＴ＝ＣＶ／ＣＰ＝Ｃ／ＣＰになり、小さな値になる。即ち、小さな電圧差ＶＤＤ−ＶＲＥＦＰに対応した小さな容量ＣＶ＝Ｃに設定される。

電流設定信号ＩＰ１、ＩＰ２、ＩＰ３の全ての電圧レベルがＨレベルである場合には、図１２の設定値は７になる。この場合には図１０のトランジスターＴＢ１〜ＴＢ３の全てがオンになり、全てのトランジスターＴＣ１〜ＴＣ３の電流がトランジスターＴＡ２に流れるようになるため、電圧差ＶＤＤ−ＶＲＥＦＰは大きくなる。

そしてイネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、電流設定信号ＩＰ１、ＩＰ２、ＩＰ３の全てがＨレベルになっているため、全ての制御信号ＣＱ１、ＣＱ２、ＣＱ３がＨレベルからＬレベルに変化する。従って、全てのキャパシターＣ１、Ｃ２、Ｃ３が電流設定信号ＩＰ１、ＩＰ２、ＩＰ３に基づき選択された状態になっており、その他端の電圧が制御されて、ＨレベルからＬレベルに変化する。この場合には実質的なキャパシターＣＳＬの容量はＣＶ＝Ｃ＋２Ｃ＋４Ｃ＝７Ｃになり、大きい電圧差ＶＤＤ−ＶＲＥＦＰに対応した大きな容量ＣＶ＝７Ｃに設定される。

このように図１３の演算回路６６によれば、キャパシターＣ１〜Ｃ３の中から、電圧差ＶＤＤ−ＶＲＥＦＰに応じたキャパシターが選択されて、その他端の電圧が制御されるようになる。従って、電圧差ＶＤＤ−ＶＲＥＦＰが小さい場合には、出力ノードＮＱの電圧変化を小さくし、電圧差ＶＤＤ−ＶＲＥＦＰが大きい場合には、出力ノードＮＱの電圧変化を大きくすることが可能になる。この結果、基準電圧生成回路５０の基準電圧出力をオフからオンに切り替える際に、出力ノードＮＱの電圧を目標電圧である基準電圧ＶＲＥＦＰに近づける最適な電圧制御を実現できるようになる。

次に図１４、図１５を用いて、図１１で用いられる演算回路６６について説明する。図１４において、横軸は電流設定信号ＩＮ１、ＩＮ２、ＩＮ３による設定値であり、縦軸は基準電圧ＶＲＥＦＮである。また図１５は図１１の演算回路６６の構成例であり、この演算回路６６はＡＮＤ回路ＡＮ１、ＡＮ２、ＡＮ３とインバーターＩＶ１、ＩＶ２、ＩＶ３により構成される。

電流設定信号ＩＮ１、ＩＮ２、ＩＮ３の電圧レベルが、各々、Ｌレベル、Ｈレベル、Ｈレベルである場合には、図１４の設定値は１になる。この場合には図１１のトランジスターＴＥ１がオンになり、トランジスターＴＥ１に流れる電流だけがトランジスターＴＤ２に流れるようになる。従って、基準電圧ＶＲＥＦＮはＶＳＳに近い電圧になり、電圧差ＶＲＥＦＮ−ＶＳＳは小さくなる。

一方、図１４においてイネーブル信号ＲＥＮＢがＬレベルである場合には、Ｌレベルの制御信号ＣＱ１、ＣＱ２、ＣＱ３がキャパシターＣ１、Ｃ２、Ｃ３の他端に出力される。そしてイネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、電流設定信号ＩＮ１、ＩＮ２、ＩＮ３がＬレベル、Ｈレベル、Ｈレベルになっているため、制御信号ＣＱ１だけがＬレベルからＨレベルに変化し、制御信号ＣＱ２、ＣＱ３はＬレベルのままになる。つまりキャパシターＣ１、Ｃ２、Ｃ３のうち、電流設定信号ＩＮ１、ＩＮ２、ＩＮ３に基づき選択されたキャパシターＣ１の他端の電圧が制御されて、ＬレベルからＨレベルに変化する。この場合には実質的なキャパシターＣＳＬはキャパシターＣ１になり、その容量はＣＶ＝Ｃになり、小さな値になる。即ち、小さな電圧差ＶＲＥＦＮ−ＶＳＳに対応した小さな容量ＣＶ＝Ｃに設定される。

電流設定信号ＩＮ１、ＩＮ２、ＩＮ３の全ての電圧レベルがＬレベルである場合には、図１４の設定値は７になる。この場合にはトランジスターＴＥ１〜ＴＥ３の全てがオンになり、全てのトランジスターＴＦ１〜ＴＦ３の電流がトランジスターＴＤ２に流れるようになるため、電圧差ＶＲＥＦＮ−ＶＳＳは大きくなる。

そしてイネーブル信号ＲＥＮＢがＬレベルからＨレベルに変化すると、電流設定信号ＩＮ１、ＩＮ２、ＩＮ３の全てがＬレベルになっているため、全ての制御信号ＣＱ１、ＣＱ２、ＣＱ３がＬレベルからＨレベルに変化する。従って、全てのキャパシターＣ１、Ｃ２、Ｃ３が電流設定信号ＩＮ１、ＩＮ２、ＩＮ３に基づき選択された状態になっており、その他端の電圧が制御されて、ＬレベルからＨレベルに変化する。この場合には実質的なキャパシターＣＳＬの容量はＣＶ＝Ｃ＋２Ｃ＋４Ｃ＝７Ｃになり、大きい電圧差ＶＲＥＦＮ−ＶＳＳに対応した大きな容量ＣＶ＝７Ｃに設定される。

このように図１５の演算回路６６によれば、キャパシターＣ１〜Ｃ３の中から、電圧差ＶＲＥＦＮ−ＶＳＳに応じたキャパシターが選択されて、その他端の電圧が制御されるようになる。従って、電圧差ＶＲＥＦＮ−ＶＳＳが小さい場合には、出力ノードＮＱの電圧変化を小さくし、電圧差ＶＲＥＦＮ−ＶＳＳが大きい場合には、出力ノードＮＱの電圧変化を大きくすることが可能になる。この結果、基準電圧生成回路５０の基準電圧出力をオフからオンに切り替える際に、出力ノードＮＱの電圧を目標電圧である基準電圧ＶＲＥＦＮに近づける最適な電圧制御を実現できるようになる。

なお演算回路６６の構成は図１２〜図１５で説明した構成に限定されず種々の変形実施が可能である。例えばＭＯＳトランジスターに流れる電流ＩＤＳは電圧Ｖｇｓ−Ｖｔｈの二乗に対応した電流値になるが、電源電圧に近い領域では電流ＩＤＳと電圧Ｖｇｓ−Ｖｔｈは線形の関係にあると近似できる。このため図１２では電流設定信号ＩＰ１〜ＩＰ３の設定値と基準電圧ＶＲＥＦＰを線形の関係としており、図１４では電流設定信号ＩＮ１〜ＩＮ３の設定値と基準電圧ＶＲＥＦＮを線形の関係にしている。しなしながら、ＭＯＳトランジスターの電流電圧特性に対応したより正確な設定値と基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの関係になるように、演算回路６６を構成する変形実施も可能である。

４．回路装置
以上では本実施形態の回路装置１５０が表示ドライバー１０である場合を例にとり説明したが、本実施形態の回路装置１５０は表示ドライバー１０以外の回路装置であってもよい。図１６に本実施形態の回路装置１５０（ＩＣ）の構成例を示す。

図１６の回路装置１５０は、アナログ回路ブロック１５２とデジタル回路ブロック１５４を含む。デジタル回路ブロック１５４は例えばゲートアレイ等の自動配置配線の回路により実現される。そしてアナログ回路ブロック１５２に、本実施形態のアンプ回路２２、基準電圧生成回路５０、設定回路６０が設けられる。基準電圧生成回路５０は、基準電圧ＶＲＥＦを生成して出力ノードＮＱに出力する。そして設定回路６０は、一端が出力ノードＮＱに接続されるキャパシターＣ１と、イネーブル信号ＲＥＮＢに基づいてキャパシターＣ１の他端の電圧を制御することで、出力ノードＮＱの電圧を基準電圧ＶＲＥＦ側へと変化させる制御回路６２を含む。

回路装置１５０としては、表示ドライバー１０以外にも、ジャイロセンサーや加速度センサーなどのセンサーデバイス、発振器、ＵＳＢなどの通信インターフェース、或いはロボットやプリンター用のモータードライバーなどの種々の回路装置がある。

５．電子機器、プロジェクター
図１７に本実施形態の表示ドライバー１０を含む電子機器３００の構成例を示す。電子機器３００は、表示ドライバー１０、電気光学パネル２００、処理装置３１０、記憶部３２０、操作インターフェース３３０、通信インターフェース３４０を含む。表示ドライバー１０と電気光学パネル２００により電気光学装置２５０が構成される。電子機器３００の具体例としては、例えばプロジェクター、ヘッドマウントディスプレイ、携帯情報端末、車載装置（例えばメーターパネル、カーナビゲーションシステム等）、携帯型ゲーム端末、ロボット、或いは情報処理装置などの種々の電子機器がある。

処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等により実現できる。記憶部３２０は、例えば操作インターフェース３３０や通信インターフェース３４０からのデータを記憶したり、或いは、処理装置３１０のワークメモリーとして機能する。記憶部３２０は、例えばＲＡＭやＲＯＭ等の半導体メモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等により実現できる。操作インターフェース３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば操作インターフェース３３０は、ボタンやマウスやキーボード、或いは電気光学パネル２００に装着されたタッチパネル等により実現できる。通信インターフェース３４０は、画像データや制御データの通信を行うインターフェースである。通信インターフェース３４０の通信処理は、有線の通信処理であってもよいし、無線の通信処理であってもよい。

なお電子機器３００がプロジェクターである場合には、光源と光学系を有する投影部が更に設けられる。光源は、例えばハロゲンランプ等の白色光源からなるランプユニットなどにより実現される。光学系は、例えばレンズ、プリズム又はミラー等により実現される。電気光学パネル２００が透過型である場合、光源からの光を光学系を介して電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光源からの光を光学系を介して電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学装置、電気光学パネル、回路装置、電子機器等の構成・動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

Ｃ１〜Ｃｍ…キャパシター、ＤＬ…データ線、ＶＤ、ＶＤ１〜ＶＤｎ…データ電圧、
ＲＥＮＢ、ＡＭＥＮＢ…イネーブル信号、
ＶＲＥＦ、ＶＲＥＦＰ、ＶＲＥＦＮ、ＶＲＰ、ＶＲＮ…基準電圧、
ＩＮ１〜ＩＮｋ…電流設定信号、ＩＰ１〜ＩＰｋ…電流設定信号、
ＡＭ１〜ＡＭｎ…アンプ回路、ＤＡＣ１〜ＤＡＣｎ…Ｄ／Ａ変換器、
ＩＶＡ、ＩＶＡ２、ＩＶ１〜ＩＶ３…インバーター、
ＮＱ、ＮＡＱ…出力ノード、ＮＶＤ、ＮＶＳ…ノード、
Ｔ１、Ｔ２…第１、第２の駆動期間、
ＮＡ１〜ＮＡ３…ＮＡＮＤ回路、ＡＮ１〜ＡＮ３…ＡＮＤ回路、
ＣＱ１〜ＣＱｍ…制御信号、ＤＦＱ１、ＤＦＱ２…出力信号、
ＴＡ１、ＴＡ２、ＴＢ１〜ＴＢ３、ＴＣ１〜ＴＣ４、ＴＤ１、ＴＤ２…トランジスター、
ＴＥ１〜ＴＥ３、ＴＦ１〜ＴＦ４、ＴＧ１〜ＴＧ７、ＴＨ１〜ＴＨ７…トランジスター、
ＴＮ１〜ＴＮ９、ＴＰ１〜ＴＰ９…トランジスター、
ＶＩＮ…入力信号、ＶＱ…出力信号、
１０…表示ドライバー、２０…駆動回路、２２…アンプ回路、
２３−１、２３−２…差動部、２４、２４−１、２４−２…基準電流源、
２５、２５−１、２５−２…差動対回路、
２６、２６−１、２６−２…カレントミラー回路、２７、２７−１、２７−２…出力部、
２８−１、２８−２…基準電流源、２９−１…駆動部、２９−２…駆動部、
３０…Ｄ／Ａ変換回路、３２…階調電圧生成回路、３４…表示データレジスター、
３６…駆動アシスト回路、４０…処理回路、５０…基準電圧生成回路、
５２…電流源回路、５４…電流電圧変換回路、６０…設定回路、
６２…制御回路、６４…スイッチ、６６…演算回路、
１５０…回路装置、１５２…アナログ回路ブロック、１５４…デジタル回路ブロック、
２００…電気光学パネル、２５０…電気光学装置、
３００…電子機器、３１０…処理装置、３２０…記憶部、
３３０…操作インターフェース、３４０…通信インターフェース

Claims (8)

1. アンプ回路を有し、表示データに対応するデータ電圧を前記アンプ回路により出力する駆動回路と、
   前記アンプ回路の基準電流源に供給される基準電圧を生成する基準電圧生成回路と、
   前記基準電圧生成回路の出力ノードに接続され、前記出力ノードの電圧を設定する設定回路と、
   を含み、
   前記設定回路は、
   一端が前記出力ノードに接続されるキャパシターと、
   前記基準電圧の出力のイネーブル信号に基づいて前記キャパシターの他端の電圧を制御することで、前記出力ノードの電圧を、前記基準電流源に流れる基準電流をオフにする第１の電圧から前記基準電圧側へと変化させる制御回路と、
   を有し、
   前記制御回路は、
   前記イネーブル信号が非アクティブであるとき、前記出力ノードの電圧を前記第１の電圧に設定すると共に、前記キャパシターの他端の電圧を前記第１の電圧に設定し、前記イネーブル信号がアクティブであるとき、前記キャパシターの他端の電圧を前記第１の電圧とは異なる第２の電圧に設定することで、前記出力ノードの電圧を、前記第１の電圧から前記基準電圧側へと変化させ、
   前記出力ノードの電圧が前記キャパシターによる到達電圧に達した後に、前記基準電圧生成回路により、前記出力ノードの電圧が前記到達電圧から前記基準電圧に変化することを特徴とする表示ドライバー。
2. 請求項１において、
   前記第１の電圧は第１の電源の電源電圧であり、前記第２の電圧は第２の電源の電源電圧であり、
   前記制御回路は、
   一端が前記出力ノードに接続され、他端が前記第１の電源のノードに接続されるスイッチと、
   前記イネーブル信号の反転信号を前記キャパシターの他端に出力するインバーターと、
   を含み、
   前記イネーブル信号が非アクティブであるとき、前記スイッチがオンになり、前記インバーターが前記第１の電源の電圧レベルの信号を前記キャパシターの他端に出力し、
   前記イネーブル信号がアクティブであるとき、前記スイッチがオフになり、前記インバーターが前記第２の電源の電圧レベルの信号を前記キャパシターの他端に出力することを特徴とする表示ドライバー。
3. 請求項１又は２において、
   前記第１の電圧は第１の電源の電源電圧であり、前記第２の電圧は第２の電源の電源電圧であり、
   前記基準電圧生成回路は、
   一端が前記出力ノードに接続され、他端が前記第２の電源のノードに接続され、電流設定信号に基づき設定される電流を、前記出力ノードと前記第２の電源のノードとの間に流す電流源回路と、
   一端が前記出力ノードに接続され、他端が前記第１の電源のノードに接続され、前記電流源回路が流す前記電流を前記基準電圧に変換する電流電圧変換回路と、
   を含むことを特徴とする表示ドライバー。
4. アンプ回路を有し、表示データに対応するデータ電圧を前記アンプ回路により出力する駆動回路と、
   前記アンプ回路の基準電流源に供給される基準電圧を生成する基準電圧生成回路と、
   前記基準電圧生成回路の出力ノードに接続され、前記出力ノードの電圧を設定する設定回路と、
   を含み、
   前記設定回路は、
   一端が前記出力ノードに接続される第１〜第ｍのキャパシターと、
   前記基準電圧の出力のイネーブル信号に基づいて前記第１〜第ｍのキャパシターの他端の電圧を制御することで、前記出力ノードの電圧を、前記基準電流源に流れる基準電流をオフにする第１の電圧から前記基準電圧側へと変化させる制御回路と、
   を有し、
   前記基準電圧生成回路は、
   一端が前記出力ノードに接続され、他端が第２の電源のノードに接続され、電流設定信号に基づき設定される電流を、前記出力ノードと前記第２の電源のノードとの間に流す電流源回路と、
   一端が前記出力ノードに接続され、他端が第１の電源のノードに接続され、前記電流源回路が流す前記電流を前記基準電圧に変換する電流電圧変換回路と、
   を有し、
   前記制御回路は、
   前記イネーブル信号が非アクティブであるとき、前記出力ノードの電圧を前記第１の電圧に設定すると共に、前記第１〜第ｍのキャパシターの他端の電圧を前記第１の電圧に設定し、前記イネーブル信号がアクティブであるとき、前記第１〜第ｍのキャパシターのうち、前記電流設定信号に基づき選択された１又は複数のキャパシターの他端の電圧を、前記第１の電圧とは異なる第２の電圧に設定することで、前記出力ノードの電圧を、前記第１の電圧から前記基準電圧側へと変化させ、
   前記出力ノードの電圧が前記キャパシターによる到達電圧に達した後に、前記基準電圧生成回路により、前記出力ノードの電圧が前記到達電圧から前記基準電圧に変化することを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれかにおいて、
   前記駆動回路は、
   第１の駆動期間において、前記アンプ回路の駆動能力よりも高い駆動能力でデータ線を駆動し、前記第１の駆動期間の後の第２の駆動期間において、前記アンプ回路により前記データ電圧を前記データ線に出力し、
   前記設定回路は、
   前記第１の駆動期間において、前記出力ノードの電圧を前記第１の電圧に設定し、前記第２の駆動期間において、前記出力ノードの電圧を前記基準電圧に設定することを特徴とする表示ドライバー。
6. 請求項１乃至５のいずれかにおいて、
   前記アンプ回路は、
   前記基準電流源と、
   前記基準電流源に接続され、差動対トランジスターを有する差動対回路と、
   前記差動対回路に接続されるカレントミラー回路と、
   を有することを特徴とする表示ドライバー。
7. 請求項１乃至６のいずれかに記載の表示ドライバーと、
   前記表示ドライバーにより駆動される電気光学パネルと、
   を含むことを特徴とする電気光学装置。
8. 請求項１乃至６のいずれかに記載の表示ドライバーを含むことを特徴とする電子機器。

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