CN116704940A - 驱动电路 - Google Patents

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Abstract

本发明公开了一种驱动电路。驱动电路包含驱动晶体管、储存电容、第一晶体管、第二晶体管、第三晶体管以及第四晶体管。驱动晶体管的第一端电性耦接系统高电压端。驱动晶体管用以控制提供予发光元件的驱动电流。储存电容的第一端电性耦接驱动晶体管的栅极端。第一晶体管的第一端电性耦接储存电容的第二端，第一晶体管的第二端用以接收数据信号。当第一晶体管依据第一控制信号开启时，储存电容根据数据信号的电压变化，通过电容耦合效应重置驱动晶体管的栅极端的电压。

Description

驱动电路
技术领域
本案是关于一种驱动电路，特别是关于一种关于适用重置操作的驱动电路。
背景技术
现今，显示器被广泛的使用。在目前一些像素驱动电路的架构中，像素驱动电路的重置操作会使系统高电压端至参考电压端之间的漏电路径导通。在这样的情形中，即使显示器的显示画面处在最低亮度，仍会造成较大功耗。此外，若像素驱动电路的重置不完全，则会影响显示器的显示画面的品质。因此，如何提供一种驱动电路以解决上述问题为本领域重要的议题。
发明内容
本揭示文件提供一种驱动电路，驱动电路包含驱动晶体管、储存电容、第一晶体管、第二晶体管、第三晶体管以及第四晶体管。驱动晶体管的第一端电性耦接系统高电压端。驱动晶体管用以控制提供予发光元件的驱动电流。储存电容的第一端电性耦接驱动晶体管的栅极端。第一晶体管的第一端电性耦接储存电容的第二端，第一晶体管的第二端用以接收数据信号。第二晶体管电性耦接在该驱动晶体管的第二端与栅极端之间。第三晶体管的第一端用以接收参考电压，第三晶体管的第二端电性耦接储存电容的第二端。第四晶体管电性耦接在驱动晶体管的第二端与系统低电压端之间。当第一晶体管依据第一控制信号开启时，储存电容根据数据信号的电压变化，通过电容耦合效应重置驱动晶体管的栅极端的电压。
本揭示文件提供另一种驱动电路，驱动电路包含驱动晶体管、储存电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管。驱动晶体管的第一端电性耦接系统高电压端。驱动晶体管用以控制提供予发光元件的驱动电流。储存电容的第一端电性耦接驱动晶体管的栅极端。第一晶体管的第一端电性耦接储存电容的第二端，第一晶体管的第二端用以接收数据信号。第二晶体管电性耦接在驱动晶体管的第二端与栅极端之间。第三晶体管的第一端用以接收第一参考电压，并且第三晶体管的第二端电性耦接储存电容的第二端。第四晶体管电性耦接在驱动晶体管的第二端与系统低电压端之间。第五晶体管的第一端电性耦接储存电容的第二端，并且第五晶体管的第二端用以接收第二参考电压。
本揭示文件提供再一种驱动电路，驱动电路包含驱动晶体管、储存电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及重置电容。驱动晶体管的第一端电性耦接系统高电压端。驱动晶体管用以控制提供予发光元件的驱动电流。储存电容的第一端电性耦接驱动晶体管的栅极端。第一晶体管的第一端电性耦接储存电容的第二端，并且第一晶体管的第二端用以接收数据信号。第二晶体管电性耦接在驱动晶体管的第二端与栅极端之间。第三晶体管的第一端用以接收第一参考电压，并且第三晶体管的第二端电性耦接储存电容的第二端。第四晶体管电性耦接在驱动晶体管的第二端与系统低电压端之间。第五晶体管的第一端用以接收第二参考电压。重置电容的第一端电性耦接该第五晶体管的第二端，并且重置电容的第二端电性耦接驱动晶体管的栅极端。
综上所述，本揭示文件的驱动电路提供重置操作，并且系统高电压端至参考电压端的路径在重置期间电性隔绝，从而避免在驱动晶体管的重置操作中产生漏电流，进而降低功耗。
附图说明
为使本揭露的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式、符号的说明如下：
图1为依据本揭露一些实施例之驱动电路的示意图。
图2A为依据本揭露一些实施例之驱动电路的示意图。
图2B为依据本揭露一些实施例之信号的波形及节点的电压的时序图。
图3A为依据本揭露一些实施例之驱动电路的示意图。
图3B为依据本揭露一些实施例之信号的波形的时序图。
图4A为依据本揭露一些实施例之驱动电路的示意图。
图4B为依据本揭露一些实施例之驱动电路的示意图。
其中，附图标记：
100[n],200[n],300[n],400[n]:驱动电路
110,210,310:重置及数据设定电路
410:数据设定电路
420:重置电路
Td:驱动晶体管
T1:第一晶体管
T2:第二晶体管
T3:第三晶体管
T4:第四晶体管
T53,T54:第五晶体管
L1:发光元件
Cst:储存电容
DATA:数据信号
S[n],S[n-1]:控制信号EM[n]:发光控制信号
OVDD:系统高电压端
OVSS:系统低电压端Vp,Vn:参考电压
PRD:重置及数据设定期间
PPRE:预充电期间
PR,PRES:重置期间
PD:数据设定期间
PCOM:补偿期间
PC:临界电压补偿期间
PEM:发光期间
Vprc:预充电电压
Vres:重置电压
Vdata[n]～Vdata[n+3]:数据电压
具体实施方式
下列系举实施例配合所附图示做详细说明，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构运作的描述非用以限制其执行顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。另外，图示仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。
在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明除外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
请参阅图1，图1为依据本揭露一些实施例的驱动电路100[n]的示意图。如图1所示，驱动电路100[n]包含驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst、重置及数据设定电路110以及发光元件L1。在一些实施例中，驱动电路100[n]可以是显示器的像素阵列中的一个像素的子像素驱动电路，并且其中「n」代表像素阵列中的第n列的像素，驱动电路100[n]指称的是第n列的像素中的子像素电路。在一些实施例中，发光元件L1可以由微型发光二极管实施。在另一些实施例中，发光元件L1可以由其他尺寸的发光二极管，例如，次毫米发光二极管。因此，本案不以此为限。
在一些实施例中，重置及数据设定电路110传送的电压变化会通过储存电容Cst的电容耦合效应将驱动晶体管Td的栅极端的电位改变至致能电平，以进行重置操作。
在一些实施例中，控制信号S[n]经施加于第二晶体管T2以补偿驱动晶体管Td的临界电压。
在一些实施例中，发光控制信号EM[n]经施加于第四晶体管T4以开启驱动晶体管Td的漏极端至系统低电压端OVSS之间的电流路径。驱动晶体管Td设置于驱动电流自系统高电压端OVDD流至系统低电压端OVSS的电流路径上，以使驱动晶体管Td根据其栅极端的电位控制所述驱动电流的幅值。发光元件L1设置在所述驱动电流的电流路径上。前述的驱动电流用于提供予发光元件L1发光。
上述的该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为漏极端时(源极端)，该晶体管的第二端则为源极端(漏极端)。此外，上述的电容亦分别具有第一端以及第二端。
在架构上，驱动晶体管Td、第四晶体管T4以及发光元件L1电性串联在系统高电压端OVDD与系统低电压端OVSS之间。在一些实施例中，驱动晶体管Td电性耦接在系统高电压端OVDD与系统低电压端OVSS之间。在一些实施例中，驱动晶体管Td的第一端性耦接系统高电压端OVDD。
在一些实施例中，第四晶体管T4电性耦接在驱动晶体管Td与发光元件L1之间。在一些实施例中，第四晶体管T4的第一端电性耦接驱动晶体管Td的第二端，并且第四晶体管T4的第二端电性耦接发光元件L1的第一端。在一些实施例中，第四晶体管T4的栅极端用以接收发光控制信号EM[n]。
在一些实施例中，发光元件L1电性耦接在第四晶体管T4与系统低电压端OVSS之间。在一些实施例中，发光元件L1的第一端电性耦接第四晶体管T4的第二端，并且发光元件L1的第二端电性耦接系统低电压端OVSS。
在一些实施例中，第二晶体管T2电性耦接在驱动晶体管Td的栅极端以及驱动晶体管Td的第二端之间。在一些实施例中，第二晶体管T2的第一端电性耦接驱动晶体管Td的栅极端，第二晶体管T2的第二端电性耦接驱动晶体管Td的第二端。在一些实施例中，第二晶体管T2的栅极端用以接收控制信号S[n]。
在一些实施例中，第三晶体管T3的第一端用以接收参考电压Vp，并且第三晶体管T3的第二端电性耦接储存电容Cst的第二端。在一些实施例中，第三晶体管T3的栅极端用以接收发光控制信号EM[n]。在一些实施例中，发光控制信号EM[n]是逐行扫描信号。在另一些实施例中，发光控制信号EM[n]是全域扫描信号，本案不以此为限。
请参阅图2A。图2A为依据本揭露一些实施例之驱动电路200[n]的示意图。在一些实施例中，驱动电路200[n]对应于图1中的驱动电路100[n]。如图2A所示，驱动电路200[n]包含驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst、重置及数据设定电路110以及发光元件L1。
在一些实施例中，重置及数据设定电路110包含第一晶体管T1。具体而言，第一晶体管T1的第一端电性耦接储存电容Cst的第二端，并且第一晶体管T1的第二端用以接收数据信号DATA。在一些实施例中，第一晶体管T1的栅极端用以接收控制信号S[n]。在一些实施例中，节点N1表示第一晶体管T1的第一端、储存电容Cst的第二端以及第三晶体管T3的第二端的连接处。
请参阅图2A以及图2B。图2B为依据本揭露一些实施例之信号的波形及节点的电压的时序图。如图2B所示，在驱动电路200[n]的控制时序中的一个显示周期可分为两个期间，其分别为重置及数据设定期间PRD以及发光期间PEM。需特别说明的是，图2B中的该些期间的时间长度仅用以示例，并非用以限制本揭示。
详细而言，控制信号S[n]在重置及数据设定期间PRD具有第一逻辑电平(例如，致能电平/低逻辑电平)；控制信号S[n]在发光期间PEM具有第二逻辑电平(例如，禁能电平/高逻辑电平)。发光控制信号EM[n]在重置及数据设定期间PRD具有第二逻辑电平(例如，禁能电平/高逻辑电平)；发光控制信号EM[n]在发光期间PEM具有第一逻辑电平(例如，致能电平/低逻辑电平)。
在一些实施例中，重置及数据设定期间PRD包含预充电期间PPRE、重置期间PR以及数据设定期间PD。
在一些实施例中，数据信号DATA由驱动器(未绘示)提供，并且所述驱动器包含源极驱动器以及多路复用电路。在一些实施例中，所述驱动器在预充电期间PPRE提供预充电电压Vprc作为数据信号DATA。在一些实施例中，在预充电期间PPRE结束且进入重置期间PR时，所述驱动器将预充电电压Vprc下拉至重置电压Vres，并且在重置期间PR时提供重置电压Vres作为数据信号DATA。在一些实施例中，重置期间PR的时间长度设定在1微秒，即可完整补偿驱动晶体管Td的临界电压，并且补偿电流可达到微安培的等级。在一些实施例中，重置期间PR的时间长度可设定为大于或等于1微秒，本案不以此为限。在一些实施例中，重置电压Vres可设定在2伏特。在一些实施例中，所述驱动器在数据设定期间PD提供数据电压Vdata[n]。在一些实施例中，预充电电压Vprc以及重置电压Vres的幅值在源极驱动器的电压输出的值域内，且可由源极驱动器输出预充电电压Vprc以及重置电压Vres。在一些实施例中，源极驱动器在预充电期间PPRE将预充电电压Vprc作为数据信号DATA输出。在一些实施例中，源极驱动器可将预充电电压Vprc下拉至重置电压Vres并且在重置期间PR内将重置电压Vres做为数据信号DATA输出。在一些实施例中，预充电电压Vprc可设定在源极驱动器的电压输出的下限，并且重置电压Vres可设定在源极驱动器的电压输出的上限。在另一些实施例中，预充电电压Vprc以及重置电压Vres可设定在其他数值，本案不以此为限。在一些实施例中，数据信号DATA的数据电压Vdata[n]～Vdata[n+3]的每一者之前具配置预充电电压Vprc以及重置电压Vres以对相应像素的驱动电路提供重置操作。在一些实施例中，预充电电压Vprc、重置电压Vres以及数据电压Vdata[n]～Vdata[n+3]是由源极驱动器提供，并且源极驱动器与数据线之间有连接多路复用电路，以通过多路复用电路在一或多个相应的时间间隔内将预充电电压Vprc、重置电压Vres以及数据电压Vdata[n]传送至驱动电路200[n]。
于重置及数据设定期间PRD中的预充电期间PPRE、重置期间PR以及数据设定期间PD，第一晶体管T1以及第二晶体管T2依据控制信号S[n]开启，并且第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]关断。在一些实施例中，第一晶体管T1依据控制信号S[n]开启以将数据信号DATA传送至储存电容Cst的第二端。在一些实施例中，第二晶体管T2依据控制信号S[n]开启以将驱动晶体管Td的栅极端电性连接至驱动晶体管Td的第二端。
于预充电期间PPRE，数据信号DATA的预充电电压Vprc经由第一晶体管T1传送至储存电容Cst的第二端(/节点N1)。
于预充电期间PPRE结束且进入重置期间PR时，数据信号DATA的预充电电压Vprc经下拉至重置电压Vres。此时，通过储存电容Cst的电容耦合作用会将数据信号DATA的电压变化ΔV传送至驱动晶体管Td的栅极端，所述电压变化ΔV指称的是预充电电压Vprc与重置电压Vres之间的差值。如此，于重置期间PR，在第一晶体管T1依据控制信号S[n]开启时，储存电容Cst根据数据信号DATA的电压变化ΔV，通过电容耦合效应改变驱动晶体管Td的栅极端的电位，进而重置驱动晶体管Td的栅极端的电压。
于重置期间PR，当驱动晶体管Td的栅极端的电位基于电压变化ΔV下降至低逻辑电平，驱动晶体管Td开启且将系统高电压端OVDD经由驱动晶体管Td、第二晶体管T2至驱动晶体管Td的栅极端的电流路径导通，直到驱动晶体管Td截止，从而补偿驱动晶体管Td的临界电压。在一些实施例中，驱动晶体管Td进行临界电压的补偿操作的时间可以由重置期间PR表示。在一些实施例中，临界电压补偿期间Pc与重置期间PR重叠，并且临界电压补偿期间Pc延伸至数据设定期间PD，且与部分数据设定期间PD重叠。
于数据设定期间PD，数据信号DATA的数据电压Vdata[n]传送至储存电容Cst的第二端(/节点N1)。在一些实施例中，当数据信号DATA的电压自重置电压Vres改变至数据电压Vdata[n]时，由于驱动晶体管Td仍开启且进行临界电压的补偿操作，因此数据电压Vdata[n]不影响驱动晶体管Td的栅极端的电位。
于驱动晶体管Td的临界电压补偿期间Pc结束时，驱动晶体管Td的栅极端的电位实质上等于(OVDD-Vth)，其中Vth表示驱动晶体管Td的临界电压，且以OVDD表示系统高电压端OVDD的电位。此时，储存电容Cst的第二端的电位实质上与数据电压Vdata[n]相等。
于发光期间PEM，第一晶体管T1以及第二晶体管T2依据控制信号S[n]关断，并且第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]开启。在一些实施例中，第三晶体管T3依据发光控制信号EM[n]开启，以将参考电压Vp传送至储存电容Cst的第二端(/节点N1)。亦即，当第三晶体管T3开启时，储存电容Cst的第二端(/节点N1)的电位自数据电压Vdata[n]变化至参考电压Vp，这个变化会通过储存电容Cst传送至驱动晶体管Td的栅极端，使驱动晶体管Td的栅极端的电位携带数据电压Vdata[n]的讯息。此时，驱动晶体管Td的栅极端的电位实质上等于[(OVDD-Vth)+(Vp-Vdata[n])]。如此，在发光期间PEM，第三晶体管T3依据发光控制信号EM开启，以经由储存电容Cst通过电容耦合效应将参考电压Vp与该数据电压Vdata[n]之间的差值耦合至驱动晶体管Td的栅极端。
并且，于发光期间PEM，第四晶体管T4依据发光控制信号EM[n]开启驱动电流自系统高电压端OVDD、经由驱动晶体管Td、第四晶体管T4、发光元件L1至系统低电压端OVSS的电流路径。如此，于发光期间PEM，由驱动晶体管Td基于其栅极端的电位控制的驱动电流的可以被提供予发光元件L1发光，并且提供予发光元件L1发光的驱动电流的幅值与驱动晶体管Td的栅极端的电位[(OVDD-Vth)+(Vp-Vdata[n])]相关。
请参阅图3A。图3A为依据本揭露一些实施例之驱动电路300[n]的示意图。在一些实施例中，驱动电路300[n]对应于图1中的驱动电路100[n]。如图3A所示，驱动电路300[n]包含驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst、重置及数据设定电路310以及发光元件L1。驱动电路300[n]的驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst以及发光元件L1之间的电路架构类似于图1中的驱动电路100[n]的驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst以及发光元件L1之间的电路架构，在此不再赘述。
重置及数据设定电路310包含第一晶体管T1以及第五晶体管T53。具体而言，第一晶体管T1的第一端电性耦接储存电容Cst的第二端，并且第一晶体管T1的第二端用以接收数据信号DATA。第五晶体管T53的第一端电性耦接储存电容Cst的第二端，并且第五晶体管T53的第二端用以接收参考电压Vn。在一些实施例中，参考电压Vn是负电压。
在一些实施例中，第一晶体管T1的栅极端用以接收控制信号S[n]，并且第五晶体管T53的栅极端用以接收控制信号S[n-1]。在一些实施例中，控制信号S[n]是提供予当级驱动电路300[n]的控制信号，并且控制信号S[n-1]是提供予前一级驱动电路或于前一列像素中的驱动电路的控制信号。在另一些实施例中，控制信号S[n]以及S[n-1]与前后级序不相关，本揭示不以此为限。
请参阅图3A以及图3B。图3B为依据本揭露一些实施例之信号的波形的时序图。如图3B所示，在驱动电路300[n]的控制时序中的一个显示周期可分为三个期间，其分别为重置期间PRES、补偿期间PCOM以及发光期间PEM。需特别说明的是，图3B中的该些期间的时间长度仅用以示例，并非用以限制本揭示。
详细而言，控制信号S[n-1]在重置期间PRES具有第一逻辑电平(例如，致能电平/低逻辑电平)；控制信号S[n-1]在补偿期间PCOM以及发光期间PEM具有第二逻辑电平(例如，禁能电平/高逻辑电平)。控制信号S[n]在补偿期间PCOM具有第一逻辑电平(例如，致能电平/低逻辑电平)；控制信号S[n]在重置期间PRES以及发光期间PEM具有第二逻辑电平(例如，禁能电平/高逻辑电平)。发光控制信号EM[n]在发光期间PEM具有第一逻辑电平(例如，致能电平/低逻辑电平)；发光控制信号EM[n]在重置期间PRES以及补偿期间PCOM具有第二逻辑电平(例如，禁能电平/高逻辑电平)。
于重置期间PRES，第五晶体管T53依据控制信号S[n-1]开启，第一晶体管T1以及第二晶体管T2依据控制信号S[n]关断，并且第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]关断。在一些实施例中，第五晶体管T53依据控制信号S[n-1]开启以将参考电压Vn传送至储存电容Cst的第二端。在一些实施例中，参考电压Vp的电位高于参考电压Vn。在前一显示周期的发光操作结束后，储存电容Cst的第二端的电位实质上与参考电压Vp相等。在一些实施例中，在当前显示周期中，当第五晶体管T53开启时，储存电容Cst的第二端的电位自参考电压Vp变化至参考电压Vn，这个变化通过储存电容Cst传送至驱动晶体管Td的栅极端以进行重置操作。此时，驱动晶体管Td的栅极端在致能电平，而使驱动晶体管Td开启。
如此，于重置期间PRES，第五晶体管T53依据第一控制信号S[n-1]开启，以经由储存电容Cst通过电容耦合效应将参考电压Vn与参考电压Vp之间的差值耦合至驱动晶体管Td的栅极端。
于补偿期间PCOM，第一晶体管T1以及第二晶体管T2依据控制信号S[n]开启，第五晶体管T53依据控制信号S[n-1]关断，并且第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]关断。在一些实施例中，第一晶体管T1依据控制信号S[n]开启以将数据信号DATA的数据电压传送至储存电容Cst的第二端。在一些实施例中，第二晶体管T2依据控制信号S[n]开启，而使系统高电压端OVDD的电位经由驱动晶体管Td、第二晶体管T2传送至驱动晶体管Td的栅极端，直到驱动晶体管Td截止，从而进行补偿操作。此时，驱动晶体管Td的栅极端的电位实质上等于(OVDD-Vth)。
于补偿期间PCOM，第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]开启，第一晶体管T1以及第二晶体管T2依据控制信号S[n]关断，并且第五晶体管T53依据控制信号S[n-1]关断。在一些实施例中，第三晶体管T3依据发光控制信号EM[n]开启，以将储存电容Cst的第二端的电位自数据电压改变至参考电压Vp，这个变化通过储存电容Cst传送至驱动晶体管Td的栅极端，使驱动晶体管Td的栅极端的电位实质上等于[(OVDD-Vth)+(Vp-Vdata)]，其中以Vdata表示数据电压。如此，在发光期间PEM，第三晶体管T3依据发光控制信号EM[n]开启，以经由储存电容Cst通过电容耦合效应将参考电压Vp与该数据电压之间的差值耦合至驱动晶体管Td的栅极端。
并且，于发光期间PEM，第四晶体管T4依据发光控制信号EM[n]开启驱动电流自系统高电压端OVDD、经由驱动晶体管Td、第四晶体管T4、发光元件L1至系统低电压端OVSS的电流路径。如此，于发光期间PEM，由驱动晶体管Td基于其栅极端的电位控制的驱动电流的可以被提供予发光元件L1发光，并且提供予发光元件L1发光的驱动电流的幅值与驱动晶体管Td的栅极端的电位[(OVDD-Vth)+(Vp-Vdata[n])]相关。
请参阅图4A。图4A为依据本揭露一些实施例之驱动电路400[n]的示意图。如图4A所示，驱动电路400[n]包含驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst、数据设定电路410、重置电路420以及发光元件L1。驱动电路400[n]中驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst以及发光元件L1的电路架构类似于图3A的驱动电路300[n]中驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、储存电容Cst以及发光元件L1的电路架构，在此不再赘述。
在一些实施例中，数据设定电路410包含第一晶体管T1。第一晶体管T1的第一端电性耦接储存电容Cst的第二端，并且第一晶体管T1的第二端用以接收数据信号DATA。在一些实施例中，第一晶体管T1的栅极端用以接收控置信号S[n]。
请参阅图4A以及图4B。图4B为依据本揭露一些实施例之驱动电路400[n]的示意图。如图4B所示，重置电路420包含第五晶体管T54以及重置电容Cr。第五晶体管T54的第一端用以接收参考电压Vn。在一些实施例中，重置电容Cr的第一端电性耦接该第五晶体管T54的第二端，并且重置电容Cr的第二端电性耦接驱动晶体管Td的栅极端。
图4B中的驱动电路400[n]适用于图3B中的控制信号的操作时序。请参阅图3B、图4A以及图4B。在驱动电路400[n]的控制时序中的一个显示周期可分为三个期间，其分别为重置期间PRES、补偿期间PCOM以及发光期间PEM。
于重置期间PRES，第五晶体管T54依据控制信号S[n-1]开启，第一晶体管T1以及第二晶体管T2依据控制信号S[n]关断，并且第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]关断。在一些实施例中，第五晶体管T54依据控制信号S[n-1]开启以将参考电压Vn传送至储存电容Cst的第二端。在一些实施例中，参考电压Vn是负电压。在前一显示周期的发光操作结束后，驱动晶体管Td的栅极端的电位实质上等于[(VDD-Vth)+(Vp-Data)]，该值是正值，大于参考电压Vn。因此，当第五晶体管T54开启时，参考电压Vn能够通过重置电容Cr将驱动晶体管Td的栅极端的电位向下耦合，以达到重置操作。
如此，在重置期间PRES，第五晶体管T54依据第一控制信号S[n-1]开启，使储存电容Cst根据其第一端的电压变化，通过电容耦合效应重置驱动晶体管Td的栅极端的电压。
于补偿期间PCOM，第一晶体管T1以及第二晶体管T2依据控制信号S[n]开启，第五晶体管T54依据控制信号S[n-1]关断，并且第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]关断。在一些实施例中，第一晶体管T1依据控制信号S[n]开启以将数据信号DATA的数据电压传送至储存电容Cst的第二端。在一些实施例中，第二晶体管T2依据控制信号S[n]开启，而使系统高电压端OVDD的电位经由驱动晶体管Td、第二晶体管T2传送至驱动晶体管Td的栅极端，直到驱动晶体管Td截止，从而进行补偿操作。此时，驱动晶体管Td的栅极端的电位实质上等于(OVDD-Vth)。
于发光期间PEM，第三晶体管T3以及第四晶体管T4依据发光控制信号EM[n]开启，第一晶体管T1以及第二晶体管T2依据控制信号S[n]关断，并且第五晶体管T54依据控制信号S[n-1]关断。在一些实施例中，第三晶体管T3依据发光控制信号EM[n]开启，以将储存电容Cst的第二端的电位自数据电压改变至参考电压Vp，这个变化通过储存电容Cst传送至驱动晶体管Td的栅极端，使驱动晶体管Td的栅极端的电位实质上等于[(OVDD-Vth)+(Vp-Vdata)]，其中以Vdata表示数据电压。如此，在发光期间PEM，第三晶体管T3依据发光控制信号EM开启，以经由储存电容Cst通过电容耦合效应将参考电压Vp与该数据电压之间的差值耦合至驱动晶体管Td的栅极端。
并且，于发光期间PEM，第四晶体管T4依据发光控制信号EM[n]开启驱动电流自系统高电压端OVDD、经由驱动晶体管Td、第四晶体管T4、发光元件L1至系统低电压端OVSS的电流路径。如此，于发光期间PEM，由驱动晶体管Td基于其栅极端的电位控制的驱动电流的可以被提供予发光元件L1发光，并且提供予发光元件L1发光的驱动电流的幅值与驱动晶体管Td的栅极端的电位[(OVDD-Vth)+(Vp-Vdata[n])]相关。
综上所述，本揭示文件的驱动电路100[n]、200[n]以及300[n]提供重置操作。驱动电路100[n]省略系统高电压端OVDD至参考电压Vn的路径，驱动电路200[n]以及300[n]的系统高电压端OVDD至参考电压Vn的路径在重置期间PRES电性隔绝。如此，驱动电路100[n]、200[n]以及300[n]能够避免在重置操作中产生漏电流，进而降低功耗。
虽然本揭露已以实施方式揭露如上，然其并非用以限定本揭露，任何本领域通具通常知识者，在不脱离本揭露的精神和范围内，当可作各种的更动与润饰，因此本揭露的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种驱动电路，其特征在于，包含：
一驱动晶体管，其第一端电性耦接一系统高电压端，其中该驱动晶体管用以控制提供予一发光元件的一驱动电流；
一储存电容，其第一端电性耦接该驱动晶体管的栅极端；
一第一晶体管，其第一端电性耦接该储存电容的第二端，其第二端用以接收一数据信号；
一第二晶体管，电性耦接在该驱动晶体管的第二端与栅极端之间；
一第三晶体管，其第一端用以接收一参考电压，其第二端电性耦接该储存电容的第二端；以及
一第四晶体管，电性耦接在该驱动晶体管的第二端与一系统低电压端之间，
其中，当该第一晶体管依据一第一控制信号开启时，该储存电容根据该数据信号的一电压变化，通过电容耦合效应重置该驱动晶体管的栅极端的电压。
2.如权利要求1所述的驱动电路，其特征在于，该数据信号的该电压变化是一预充电电压与一重置电压之间的变化。
3.如权利要求1所述的驱动电路，其特征在于，在一补偿期间，该第二晶体管依据该第一控制信号开启以将该驱动晶体管的第二端电性连接至该驱动晶体管的栅极端，使该系统高电压端的电压经由该驱动晶体管、该第二晶体管传送至该驱动晶体管的栅极端，直到该驱动晶体管截止。
4.如权利要求1所述的驱动电路，其特征在于，在一数据设定期间，该第一晶体管依据一第一控制信号开启，且将该数据信号的一数据电压传送至该储存电容的第二端。
5.如权利要求4所述的驱动电路，其特征在于，在一发光期间，该第三晶体管依据一发光控制信号开启，以经由该储存电容通过电容耦合效应将该参考电压与该数据电压之间的差值耦合至该驱动晶体管的栅极端。
6.如权利要求1所述的驱动电路，其特征在于，在一发光期间，该第四晶体管依据一发光控制信号开启，以及该驱动晶体管的第二端电性连接至该系统低电压端，使该驱动电流自该系统高电压端经由该驱动晶体管、该第四晶体管流至该系统低电压端。
7.一种驱动电路，其特征在于，包含：
一驱动晶体管，其第一端电性耦接一系统高电压端，其中该驱动晶体管用以控制提供予一发光元件的一驱动电流；
一储存电容，其第一端电性耦接该驱动晶体管的栅极端；
一第一晶体管，其第一端电性耦接该储存电容的第二端，其第二端用以接收一数据信号；
一第二晶体管，电性耦接在该驱动晶体管的第二端与栅极端之间；
一第三晶体管，其第一端用以接收一第一参考电压，其第二端电性耦接该储存电容的第二端；
一第四晶体管，电性耦接在该驱动晶体管的第二端与一系统低电压端之间；以及
一第五晶体管，其第一端电性耦接该储存电容的第二端，其第二端用以接收一第二参考电压。
8.如权利要求7所述的驱动电路，其特征在于，在一重置期间，该第五晶体管依据一第一控制信号开启，以经由该储存电容通过电容耦合效应将该第二参考电压与该第一参考电压之间的差值耦合至该驱动晶体管的栅极端。
9.一种驱动电路，其特征在于，包含：
一驱动晶体管，其第一端电性耦接一系统高电压端，其中该驱动晶体管用以控制提供予一发光元件的一驱动电流；
一储存电容，其第一端电性耦接该驱动晶体管的栅极端；
一第一晶体管，其第一端电性耦接该储存电容的第二端，其第二端用以接收一数据信号；
一第二晶体管，电性耦接在该驱动晶体管的第二端与栅极端之间；
一第三晶体管，其第一端用以接收一第一参考电压，其第二端电性耦接该储存电容的第二端；
一第四晶体管，电性耦接在该驱动晶体管的第二端与一系统低电压端之间；
一第五晶体管，其第一端用以接收一第二参考电压；以及
一重置电容，其第一端电性耦接该第五晶体管的第二端，其第二端电性耦接该驱动晶体管的栅极端。
10.如权利要求9所述的驱动电路，其特征在于，在一重置期间，该第五晶体管依据一第一控制信号开启，使该储存电容根据其第一端的一电压变化，通过电容耦合效应重置该驱动晶体管的栅极端的电压。
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