KR20150018969A - 스테이지 회로 및 이를 이용한 주사 구동부 - Google Patents

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Abstract

본 발명은 구동의 신뢰성을 향상시킬 수 있도록 한 스테이지 회로에 관한 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1전원, 제 3전원, 제 1입력단자로 공급되는 이전단 스테이지의 케리신호 또는 시작신호, 제 2입력단자로 공급되는 클럭신호에 대응하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 1전원, 상기 제 3전원, 상기 제 1입력단자, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 제 2구동부와; 상기 제 1전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 제 1출력단자로 케리신호를 출력하기 위한 제 1출력부와; 제 2전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 제 2출력단자로 주사신호를 출력하기 위한 제 2출력부와; 상기 제 1출력단자 및 제 2구동부와 전기적으로 접속되는 제어부를 구비한다.

Description

스테이지 회로 및 이를 이용한 주사 구동부{STAGE CIRCUIT AND SCAN DRIVER USING THE SAME}
본 발명의 실시예는 스테이지 회로 및 이를 이용한 주사 구동부에 관한 것으로, 특히 구동의 신뢰성을 향상시킬 수 있도록 한 스테이지 회로 및 이를 이용한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD), 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등과 같은 평판 표시장치(Flat Panel Display : FPD)의 사용이 증가하고 있다.
평판 표시장치 중 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 이는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
이와 같은 종래의 유기전계발광 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부 및 주사선들 및 데이터선들에 접속되는 복수의 화소를 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 소정 휘도의 빛을 생성하면서 영상을 표시한다.
한편, 주사 구동부는 각각의 주사선들과 접속되는 스테이지 회로를 구비한다. 스테이지들 각각은 주사선들로 주사신호를 공급하기 위한 복수의 트랜지스터들을 구비한다. 스테이지를 구성하는 P형(예를 들면, PMOS) 또는 N형(예를 들면, NMOS)의 트랜지스터는 화소들과 동시에 패널에 형성될 수 있고, 이 경우 제조비용 등이 절감되는 장점이 있다.
하지만, 스테이지가 N형 트랜지스터로 구현되는 경우 트랜지스터의 Vth 쉬프트로 인하여 트랜지스터의 완전히 턴-오프되지 않고, 이에 따라 오동작이 발생할 염려가 있다. 실제로, N형 트랜지스터의 경우 Vth가 네가티비 쉬프트(negative shift)되고, 이에 따라 게이트와 소오스 사이의 전압(Vgs)이 0V(즉, Vgs=0V) 상태에서도 트랜지스터가 턴-오프되지 않는 경우가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 구동의 신뢰성을 향상시킬 수 있도록 한 스테이지 회로 및 이를 이용한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1전원, 제 3전원, 제 1입력단자로 공급되는 이전단 스테이지의 케리신호 또는 시작신호, 제 2입력단자로 공급되는 클럭신호에 대응하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 1전원, 상기 제 3전원, 상기 제 1입력단자, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 제 2구동부와; 상기 제 1전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 제 1출력단자로 케리신호를 출력하기 위한 제 1출력부와; 제 2전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 제 2출력단자로 주사신호를 출력하기 위한 제 2출력부와; 상기 제 1출력단자 및 제 2구동부와 전기적으로 접속되는 제어부를 구비한다.
실시 예에 의한, 상기 제 1구동부, 제 2구동부, 제 1출력부, 제 2출력부 및 제어부는 N형 트랜지스터들로 구성된다.
실시 예에 의한, 상기 제 1전원 및 제 2전원은 게이트 오프 전압으로 설정되고, 상기 제 3전원은 게이트 온 전압으로 설정된다.
실시 예에 의한, 상기 제 2전원은 상기 제 1전원보다 높은 전압으로 설정된다.
실시 예에 의한, 제 2출력부는 상기 제 2입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 1트랜지스터와; 상기 제 2출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 2트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1출력부는 상기 제 2입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 3트랜지스터와; 상기 제 1출력단자와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 4트랜지스터와; 상기 제 1출력단자와 상기 제 3노드 사이에 접속되는 커패시터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 3전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 5트랜지스터와; 상기 제 1노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 6트랜지스터와; 상기 제 3전원과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와; 상기 제 2노드와 제 9트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 8트랜지스터와; 상기 제 8트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 상기 제 9트랜지스터를 구비한다.
실시 예에 의한, 상기 제 5트랜지스터는 상기 제 6트랜지스터보다 긴 채널길이를 갖도록 형성된다.
실시 예에 의한, 상기 제 8트랜지스터는 복수의 트랜지스터가 직렬로 접속되어 형성된다.
실시 예에 의한, 상기 제 2구동부는 상기 제 3전원과 제 11트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와; 상기 제 10트랜지스터와 상기 제 3노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 상기 제 11트랜지스터와; 상기 제 3노드와 제 13트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 12트랜지스터와; 상기 제 12트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 상기 제 13트랜지스터와; 상기 제 3노드와 제 15트랜지스터 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 14트랜지스터와; 상기 제 14트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 상기 제 15트랜지스터와; 상기 제 3전원과 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 16트랜지스터와; 상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 17트랜지스터와; 상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 18트랜지스터를 구비한다.
실시 예에 의한, 상기 제 16트랜지스터는 상기 제 17트랜지스터 및 제 18트랜지스터보다 긴 채널길이를 갖도록 형성된다.
실시 예에 의한, 상기 제어부는 상기 제 12트랜지스터 및 제 13트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 19트랜지스터와; 상기 제 14트랜지스터 및 제 15트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 20트랜지스터를 구비한다.
실시 예에 의한, 상기 제어부는 상기 케리신호가 공급되는 기간 동안 상기 제 2구동부에 포함된 적어도 하나의 트랜지스터를 완전히 턴-오프 시킨다.
본 발명의 실시예에 의한 주사 구동부는 주사선들로 주사신호를 공급하기 위하여 주사선들과 각각 접속되며, 하나의 클럭신호에 의하여 구동되는 스테이지 회로들을 구비하며; 상기 스테이지 회로들 각각은 시작신호 또는 이전단 스테이지의 케리신호를 공급받는 제 1입력단자, 상기 클럭신호를 공급받는 제 2입력단자, 케리신호를 출력하기 위한 제 1출력단자, 주사신호를 출력하기 위한 제 2출력단자를 구비한다.
실시 예에 의한, 상기 클럭신호는 하이레벨 및 로우레벨을 반복하며, 상기 하이레벨의 공급기간이 상기 로우레벨의 공급기간보다 길게 설정된다.
실시 예에 의한, 첫 번째 스테이지의 제 1입력단자로는 상기 시작신호가 입력되고, 그 외의 스테이지들의 제 1입력단자로는 이전단 스테이지의 케리신호가 입력된다.
실시 예에 의한, 상기 시작신호는 상기 클럭신호의 하이레벨과 중첩되도록 공급된다.
실시 예에 의한, 상기 스테이지 회로들은 N형 트랜지스터들로 구성된다.
실시 예에 의한, 상기 스테이지 회로들 각각은 제 1전원, 제 3전원, 상기 제 1입력단자 및 제 2입력단자에 접속되어 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 1전원, 상기 제 3전원, 상기 제 1입력단자, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 제 2구동부와; 상기 제 1전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 상기 제 1출력단자로 상기 케리신호를 출력하기 위한 제 1출력부와; 제 2전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 상기 제 2출력단자로 주사신호를 출력하기 위한 제 2출력부와; 상기 제 1출력단자 및 제 2구동부와 전기적으로 접속되는 제어부를 구비한다.
실시 예에 의한, 상기 제 1전원 및 제 2전원은 게이트 오프 전압으로 설정되고, 상기 제 3전원은 게이트 온 전압으로 설정된다.
실시 예에 의한, 상기 제 2전원은 상기 제 1전원보다 높은 전압으로 설정된다.
실시 예에 의한, 제 2출력부는 상기 제 2입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 1트랜지스터와; 상기 제 2출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 2트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1출력부는 상기 제 2입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 3트랜지스터와; 상기 제 1출력단자와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 4트랜지스터와; 상기 제 1출력단자와 상기 제 3노드 사이에 접속되는 커패시터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 3전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 5트랜지스터와; 상기 제 1노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 6트랜지스터와; 상기 제 3전원과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와; 상기 제 2노드와 제 9트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 8트랜지스터와; 상기 제 8트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 상기 제 9트랜지스터를 구비한다.
실시 예에 의한, 상기 제 5트랜지스터는 상기 제 6트랜지스터보다 긴 채널길이를 갖도록 형성된다.
실시 예에 의한, 상기 제 2구동부는 상기 제 3전원과 제 11트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와; 상기 제 10트랜지스터와 상기 제 3노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 상기 제 11트랜지스터와; 상기 제 3노드와 제 13트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 12트랜지스터와; 상기 제 12트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 상기 제 13트랜지스터와; 상기 제 3노드와 제 15트랜지스터 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 14트랜지스터와; 상기 제 14트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 상기 제 15트랜지스터와; 상기 제 3전원과 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 16트랜지스터와; 상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 17트랜지스터와; 상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 18트랜지스터를 구비한다.
실시 예에 의한, 상기 제 16트랜지스터는 상기 제 17트랜지스터 및 제 18트랜지스터보다 긴 채널길이를 갖도록 형성된다.
실시 예에 의한, 상기 제어부는 상기 제 12트랜지스터 및 제 13트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 19트랜지스터와; 상기 제 14트랜지스터 및 제 15트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 20트랜지스터를 구비한다.
본 발명의 실시예에 의한 스테이지 회로 및 이를 이용한 주사 구동부에 의하면 제 1전원 및 제 1전원보다 높은 제 2전원을 사용하여 출력부에서의 누설전류를 최소화할 수 있다. 또한, 본원 발명에서는 케리신호가 공급되는 기간 동안 제어부를 이용하여 일부 트랜지스터들을 완전히 턴-오프시키고, 이에 따라 구동의 신뢰성을 확보할 수 있다. 추가적으로, 본원 발명의 스테이지 회로는 하나의 클럭신호를 이용하여 구동되고, 이에 따라 신호선수의 최소화, 소비전력 저감, 실장면적 감소될 수 있다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 도면이다.
도 2는 도 1에 도시된 주사 구동부의 실시예를 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지 회로의 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지의 구동방법 실시예를 나타내는 파형도이다.
도 5a 내지 도 5d는 도 4의 구동파형에 대응한 스테이지 회로의 동작과정을 나타내는 도면이다.
도 6은 구동 주파수에 대응한 스테이지의 시뮬레이션 결과를 나타내는 도면이다.
도 7은 본원 발명의 스테이지 회로의 시뮬레이션 결과를 나타내는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 1 내지 도 7을 참조하여 자세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기전계발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)의 교차부에 위치되는 화소들(30)을 포함하는 화소부(40)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(10), 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(20)와, 주사 구동부(10) 및 데이터 구동부(20)를 제어하기 위한 타이밍 제어부(50)를 구비한다.
주사 구동부(10)는 주사선들(S1 내지 Sn)로 주사신호를 공급한다. 일례로, 주사 구동부(10)는 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 공급할 수 있다. 이를 위하여, 주사 구동부(10)는 주사선들(S1 내지 Sn) 각각과 접속되는 스테이지 회로(미도시)를 구비한다. 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급되면 화소들(30)이 수평라인 단위로 선택된다.
데이터 구동부(20)는 주사신호에 동기되도록 데이터선들(D1 내지 Dm)로 데이터신호를 공급한다. 여기서, 데이터신호는 주사신호에 동기되도록 공급된다.
타이밍 제어부(50)는 주사 구동부(10) 및 데이터 구동부(20)를 제어한다. 또한, 타이밍 제어부(50)는 외부로부터의 데이터(미도시)를 데이터 구동부(20)로 공급한다.
화소들(30)은 주사신호가 공급될 때 데이터신호에 대응하는 전압을 저장한다. 그리고, 화소들(30)은 데이터신호에 대응하여 유기 발광 다이오드(미도시)로 공급되는 전류량을 제어하면서 소정 휘도의 빛을 생성한다.
도 2는 도 1에 도시된 주사 구동부의 실시예를 나타내는 도면이다. 도 2에서는 설명의 편의성을 위하여 4개의 스테이지를 도시하기로 한다.
도 2를 참조하면, 본 발명의 주사 구동부(10)는 주사선들(S1 내지 S4)과 각각 접속되는 스테이지 회로(ST1 내지 ST4)를 구비한다. 스테이지 회로(ST1 내지 ST4) 각각은 동일한 회로로 구성된다. 이와 같은 스테이지 회로(ST1 내지 ST4)는 주사선들(S1 내지 S4)로 주사신호를 순차적으로 공급한다.
스테이지 회로(ST1 내지 ST4) 각각은 하나의 클럭신호(CLK)에 의하여 구동된다. 이를 위하여, 스테이지 회로(ST1 내지 ST4) 각각은 제 1입력단자(101), 제 2입력단자(102), 제 1출력단자(103) 및 제 2출력단자(104)를 구비한다.
스테이지 회로(ST1 내지 ST4) 각각에 포함된 제 1입력단자(101)는 이전단 스테이지의 케리신호(carry) 또는 시작신호(FLM)를 공급받는다. 일례로, 첫 번째 스테이지 회로(ST1)의 제 1입력단자(101)로는 시작신호(FLM)가 공급되고, 그 외의 스테이지 회로(ST2 내지 ST4)의 제 1입력단자(101)로는 이전단 스테이지의 케리신호(carry)가 공급된다.
스테이지 회로(ST1 내지 ST4) 각각에 포함된 제 2입력단자(102)로는 클럭신호(CLK)가 공급된다. 클럭신호(CLK)는 도 4에 도시된 바와 같이 하이레벨 및 로우레벨을 반복하며, 하이레벨 공급기간이 로우레벨 공급기간보다 길게 설정된다. 이후, 설명의 편의성을 위하여 클럭신호(CLK)가 공급된다는 것은 스테이지들(ST1 내지 ST4)에 포함되는 트랜지스터가 턴-온되는 전압레벨, 즉 하이레벨이 공급되는 것을 의미하기로 한다.
스테이지 회로(ST1 내지 ST4) 각각에 포함된 제 1출력단자(103)로는 다음단 스테이지로 공급될 케리신호(carry)가 출력되고, 제 2출력단자(104)로는 주사선(S)으로 공급될 주사신호가 출력된다. 여기서, 동일 스테이지에서 출력되는 케리신호 및 주사신호는 동일한 파형으로 설정된다.
도 3은 도 2에 도시된 스테이지 회로의 실시예를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 1스테이지(ST1)를 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 스테이지(ST1)는 제 1구동부(110), 제 2구동부(120), 제 1출력부(130), 제 2출력부(140) 및 제어부(150)를 구비한다. 제 1구동부(110), 제 2구동부(120), 제 1출력부(130), 제 2출력부(140) 및 제어부(150) 각각은 N형 트랜지스터(예를 들면, NMOS)를 구비한다.
스테이지(ST1)로 공급되는 제 1전원(VSS1) 및 제 2전원(VSS2)은 게이트 오프 전압으로 설정되고, 제 3전원(VDD)은 게이트 온 전압으로 설정된다. 이 경우, 제 3전원(VDD)은 제 1전원(VSS1) 및 제 2전원(VSS2)보다 높은 전압으로 설정된다. 또한, 본원 발명에서 제 2전원(VSS2)은 제 1전원(VSS1)보다 높은 전압으로 설정된다.
제 2출력부(140)는 제 3노드(N3) 및 제 4노드(N4)의 전압에 대응하여 제 2출력단자(104)로 주사신호를 출력한다. 이를 위하여, 제 2출력부(140)는 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)를 구비한다.
제 1트랜지스터(M1)는 제 2입력단자(102)와 제 2출력단자(104) 사이에 접속되며, 게이트전극이 제 3노드(N3)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 3노드(N3)에 인가된 전압에 대응하여 제 2입력단자(102)와 제 2출력단자(104)의 접속을 제어한다.
제 2트랜지스터(M2)는 제 2출력단자(104)와 제 2전원(VSS2) 사이에 접속되며, 게이트전극이 제 4노드(N4)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 4노드(N4)의 전압에 대응하여 제 2출력단자(104)와 제 2전원(VSS2)의 접속을 제어한다. 여기서, 제 2전원(VSS2)은 제 1전원(VSS1)보다 높은 전압으로 설정되기 때문에 제 4노드(N4)로 제 1전원(VSS1)이 입력되더라도 제 2트랜지스터(M2)는 안정적으로 턴-오프 상태로 설정될 수 있다.
제 1출력부(130)는 제 3노드(N3) 및 제 4노드(N4)의 전압에 대응하여 제 1출력단자(103)로 케리신호(carry)를 출력한다. 이를 위하여, 제 1출력부(130)는 제 3트랜지스터(M3), 제 4트랜지스터(M4) 및 커패시터(C1)를 구비한다.
제 3트랜지스터(M3)는 제 2입력단자(102)와 제 1출력단자(103) 사이에 접속되며, 게이트전극이 제 3노드(N3)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 3노드(N3)에 인가된 전압에 대응하여 제 2입력단자(102)와 제 1출력단자(103)의 접속을 제어한다.
제 4트랜지스터(M4)는 제 1출력단자(103)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 4노드(N4)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 4노드(N4)의 전압에 대응하여 제 1출력단자(103)와 제 1전원(VSS1)의 접속을 제어한다.
커패시터(C1)는 제 3노드(N3)와 제 1출력단자(103) 사이에 접속된다. 이와 같은 커패시터(C1)는 제 1출력단자(103)의 전압에 대응하여 제 3노드(N3)의 전압을 제어한다.
제 1구동부(110)는 제 1노드(N1) 및 제 2노드(N2)의 전압을 제어한다. 이를 위하여, 제 1구동부(110)는 제 5트랜지스터(M5), 제 6트랜지스터(M6), 제 7트랜지스터(M7), 제 8트랜지스터(M8) 및 제 9트랜지스터(M9)를 구비한다.
제 5트랜지스터(M5)는 제 3전원(VDD)과 제 1노드(N1) 사이에 접속되며, 게이트전극이 제 3전원(VDD)에 접속된다. 즉, 제 5트랜지스터(M5)는 다이오드 형태로 접속되어 제 3전원(VDD)의 전압을 제 1노드(N1)로 공급한다. 이와 같은 제 5트랜지스터(M5)는 항상 턴-온 상태로 설정된다.
제 6트랜지스터(M6)는 제 1노드(N1)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 1입력단자(101)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 1입력단자(101)로 시작신호(FLM)가 공급될 때 턴-온되어 제 1노드(N1)와 제 1전원(VSS1)을 전기적으로 접속시킨다.
한편, 제 6트랜지스터(M6)가 턴-온되는 기간 동안 제 1노드(N1)는 제 1전원(VSS1) 및 제 3전원(VDD)과 전기적으로 접속되고, 이에 따라 전압이 불안정해질 염려가 있다. 따라서, 본원 발명에서 제 5트랜지스터(M5)는 제 6트랜지스터(M6)보다 긴 채널길이(channel length)를 갖도록 형성된다. 일례로, 제 5트랜지스터(M5)는 제 6트랜지스터(M6)보다 5배 이상의 채널길이를 갖도록 형성될 수 있다. 그러면, 제 6트랜지스터(M6)가 턴-온되는 기간 동안 제 1노드(N1)의 전압은 제 1전원(VSS1)의 전압으로 하강된다.
제 7트랜지스터(M7)는 제 3전원(VDD)과 제 2노드(N2) 사이에 접속되며, 게이트전극이 제 1입력단자(101)에 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 1입력단자(101)로 시작신호(FLM)가 공급될 때 턴-온되어 제 3전원(VDD)과 제 2노드(N2)를 전기적으로 접속시킨다.
제 8트랜지스터(M8)는 제 2노드(N2)와 제 9트랜지스터(M9) 사이에 접속되며, 게이트전극이 제 1노드(N1)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 1노드(N1)의 전압에 대응하여 제 2노드(N9)와 제 9트랜지스터(M9)의 접속을 제어한다. 한편, 제 8트랜지스터(M8)는 누설전류가 최소화되도록 복수의 트랜지스터(M8-1, M8-2)가 직렬로 접속되어 구성된다.
제 9트랜지스터(M9)는 제 8트랜지스터(M8)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 2입력단자(102)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 2입력단자(102)로 클럭신호(CLK)가 공급될 때 턴-온되어 제 8트랜지스터(M8)와 제 1전원(VSS1)의 접속을 제어한다.
제 2구동부(120)는 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 제 3노드(N3) 및 제 4노드(N4)의 전압을 제어한다. 이를 위하여, 제 2구동부(120)는 제 10트랜지스터(M10), 제 11트랜지스터(M11), 제 12트랜지스터(M12), 제 13트랜지스터(M13), 제 14트랜지스터(M14), 제 15트랜지스터(M15), 제 16트랜지스터(M16), 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)를 구비한다.
제 10트랜지스터(M10)는 제 11트랜지스터(M11)와 제 3전원(VDD) 사이에 접속되며, 게이트전극이 제 2노드(N2)에 접속된다. 이와 같은 제 10트랜지스터(M10)는 제 2노드(N2)의 전압에 대응하여 제 3전원(VDD)과 제 11트랜지스터(M11)의 접속을 제어한다.
제 11트랜지스터(M11)는 제 10트랜지스터(M10)와 제 3노드(N3) 사이에 접속되며, 게이트전극이 제 1노드(N1)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 1노드(N1)의 전압에 대응하여 제 10트랜지스터(M10)와 제 3노드(N3)의 접속을 제어한다.
제 12트랜지스터(M12)는 제 3노드(N3)와 제 13트랜지스터(M13) 사이에 접속되며, 게이트전극이 제 1입력단자(101)에 접속된다. 이와 같은 제 12트랜지스터(M12)는 제 1입력단자(101)로 시작신호(FLM)가 공급될 때 턴-온되어 제 3노드(N3)와 제 13트랜지스터(M13)를 전기적으로 접속시킨다.
제 13트랜지스터(M13)는 제 12트랜지스터(M12)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 1입력단자(101)에 접속된다. 이와 같은 제 13트랜지스터(M13)는 제 1입력단자(101)로 시작신호(FLM)가 공급될 때 턴-온되어 제 12트랜지스터(M12)와 제 1전원(VSS1)을 전기적으로 접속시킨다.
제 14트랜지스터(M14)는 제 3노드(N3)와 제 15트랜지스터(M15) 사이에 접속되며, 게이트전극이 제 4노드(N4)에 접속된다. 이와 같은 제 14트랜지스터(M14)는 제 4노드(N4)의 전압에 대응하여 제 3노드(N3)와 제 15트랜지스터(M15)의 접속을 제어한다.
제 15트랜지스터(M15)는 제 14트랜지스터(M14)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 4노드(N4)에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 4노드(N4)의 전압에 대응하여 제 14트랜지스터(M14)와 제 1전원(VSS1)의 접속을 제어한다.
제 16트랜지스터(M16)는 제 3전원(VDD)과 제 4노드(N4) 사이에 접속되며, 게이트전극이 제 3전원(VDD)에 접속된다. 즉, 제 16트랜지스터(M16)는 다이오드 형태로 접속되어 제 3전원(VDD)의 전압을 제 4노드(N4)로 공급한다. 이와 같은 제 16트랜지스터(M16)는 항상 턴-온 상태로 설정된다.
제 17트랜지스터(M17)는 제 4노드(N4)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 2노드(N2)에 접속된다. 이와 같은 제 17트랜지스터(M17)는 제 2노드(N2)의 전압에 대응하여 제 4노드(N4)와 제 1전원(VSS1)의 접속을 제어한다.
제 18트랜지스터(M18)는 제 4노드(N4)와 제 1전원(VSS1) 사이에 접속되며, 게이트전극이 제 1출력단자(103)에 접속된다. 이와 같은 제 18트랜지스터(M18)는 제 1출력단자(103)로 케리신호(carry)가 공급될 때 턴-온되어 제 4노드(N4)와 제 1전원(VSS1)을 전기적으로 접속시킨다.
한편, 제 17트랜지스터(M17) 및/또는 제 18트랜지스터(M18)가 턴-온되는 기간 동안 제 4노드(N4)는 제 1전원(VSS1) 및 제 3전원(VDD)과 전기적으로 접속되고, 이에 따라 전압이 불안정해질 염려가 있다. 따라서, 본원 발명에서 제 16트랜지스터(M16)는 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)보다 긴 채널길이를 갖도록 형성된다. 일례로, 제 16트랜지스터(M16)는 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)보다 5배 이상의 채널길이를 갖도록 형성될 수 있다. 그러면, 제 17트랜지스터(M17) 및/또는 제 18트랜지스터(M18)가 턴-온되는 기간 동안 제 4노드(N4)의 전압은 제 1전원(VSS1)의 전압으로 하강된다.
제어부(150)는 케리신호가 출력되는 기간 동안 제 3노드(N3)의 누설전류를 최소화하여 구동의 신뢰성을 확보한다. 이를 위하여, 제어부(150)는 제 19트랜지스터(M19) 및 제 20트랜지스터(M20)를 구비한다.
제 19트랜지스터(M19)는 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)의 공통노드와 제 1출력단자(103) 사이에 접속되며, 게이트전극이 제 1출력단자(103)에 접속된다. 즉, 제 19트랜지스터(M19)는 다이오드 형태로 접속되고, 케리신호(carry)가 출력되는 기간 동안 턴-온된다. 제 19트랜지스터(M19)가 턴-온되면 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)의 공통노드가 케리신호(carry)의 전압으로 설정되고, 이에 따라 제 12트랜지스터(M12)가 완전한 턴-오프 상태로 설정된다.
제 20트랜지스터(M20)는 제 14트랜지스터(M14) 및 제 15트랜지스터(M15)의 공통노드와 제 1출력단자(103) 사이에 접속되며, 게이트전극이 제 1출력단자(103)에 접속된다. 즉, 제 20트랜지스터(M20)는 다이오드 형태로 접속되고, 케리신호(carry)가 출력되는 기간 동안 턴-온된다. 제 20트랜지스터(M20)가 턴-온되면 제 14트랜지스터(M14) 및 제 15트랜지스터(M15)의 공통노드가 케리신호(carry)의 전압으로 설정되고, 이에 따라 제 14트랜지스터(M14)가 완전한 턴-오프 상태로 설정된다.
도 4는 도 3에 도시된 스테이지의 구동방법 실시예를 나타내는 파형도이다.
도 4를 참조하면, 클럭신호(CLK)는 하이레벨 및 로우레벨을 반복하며, 하이레벨의 공급기간이 로우레벨의 공급기간보다 길게 설정된다. 그리고, 제 1스테이지(ST1)로 공급되는 시작신호(FLM)는 클럭신호(CLK)와 동기되도록 공급된다.(즉, 클럭신호의 하이레벨과 중첩)
동작과정을 상세히 설명하면, 먼저 제 1기간(T1) 동안 클럭신호(CLK) 및 시작신호(FLM)가 공급된다.
시작신호(FLM)가 공급되면 도 5a에 도시된 바와 같이 제 6트랜지스터(M6), 제 7트랜지스터(M7), 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)가 턴-온된다. 클럭신호(CLK)가 공급되면 제 9트랜지스터(M9)가 턴-온된다.
제 6트랜지스터(M6)가 턴-온되면 제 1노드(N1)로 제 1전원(VSS1)의 전압이 공급된다. 이때, 제 1노드(N1)는 제 5트랜지스터(M5)와 턴-온과 무관하게 제 1전원(VSS1)의 전압으로 하강된다. 제 1노드(NM1)로 제 1전원(VSS1)의 전압이 공급되면 제 8트랜지스터(M8-1, M8-2), 제 11트랜지스터(M11)가 턴-오프 상태로 설정된다.
제 7트랜지스터(M7)가 턴-온되면 제 2노드(N2)로 제 3전원(VDD)이 공급된다. 제 2노드(N3)로 제 3전원(VDD)이 공급되면 제 10트랜지스터(M10) 및 제 17트랜지스터(M17)가 턴-온된다. 제 10트랜지스터(M10)가 턴-온되면 제 3전원(VDD)이 제 11트랜지스터(M11)로 공급된다. 이때, 제 11트랜지스터(M11)가 턴-오프 상태로 설정되기 때문에 제 3전원(VDD)은 제 3노드(N3)로 공급되지 못한다.
제 17트랜지스터(M17)가 턴-온되면 제 4노드(N4)로 제 1전원(VSS1)의 전압이 공급된다. 이때, 제 4노드(N4)는 제 16트랜지스터(M16)의 턴-온과 무관하게 제 1전원(VSS1)의 전압으로 하강된다. 제 4노드(N4)가 제 1전원(VSS1)의 전압으로 하강되면 제 14트랜지스터(M14), 제 15트랜지스터(M15), 제 4트랜지스터(M4) 및 제 2트랜지스터(M2)가 턴-오프 상태로 설정된다.
제 9트랜지스터(M9)가 턴-온되면 제 8트랜지스터(M8-2)로 제 1전원(VSS1)이 공급된다. 이때, 제 8트랜지스터(M8-2)가 턴-오프 상태로 설정되기 때문에 제 1전원(VSS1)은 제 2노드(N2)로 공급되지 못한다.
제 12트랜지스터(M12) 및 제 13트랜지스터(M13)가 턴-온되면 제 3노드(N3)로 제 1전원(VSS1)의 전압이 공급된다. 제 3노드(N3)로 제 1전원(VSS1)이 공급되면 제 3트랜지스터(M3) 및 제 1트랜지스터(M1)가 턴-오프 상태로 설정된다.
이와 같은 제 1기간(T1) 동안 제 3노드(N3) 및 제 4노드(N4)는 로우전압으로 설정되고, 이에 따라 제 1트랜지스터(M1) 내지 제 4트랜지스터(M4)는 턴-오프 상태로 설정된다. 따라서, 제 1출력단자(103) 및 제 2출력단자(104)는 이전 기간과 동일하게 로우전압을 유지한다.
제 2기간(T2)에는 클럭신호(CLK) 및 시작신호(FLM)의 공급이 중단된다. 시작신호(FLM)의 공급이 중단되면 도 5b에 도시된 바와 같이 제 6트랜지스터(M6), 제 7트랜지스터(M7), 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)가 턴-오프된다. 클럭신호(CLK)의 공급이 중단되면 제 9트랜지스터(M9)가 턴-오프된다.
제 6트랜지스터(M6)가 턴-오프되면 제 5트랜지스터(M5)에 의하여 제 1노드(N1)의 전압은 제 3전원(VDD)으로 상승한다. 제 1노드(N1)가 제 3전원(VDD)의 전압으로 상승하면 제 8트랜지스터(M8-1, M8-2), 제 11트랜지스터(M11)가 턴-온된다. 이때, 제 9트랜지스터(M9)가 턴-오프 상태로 설정되기 때문에 제 8트랜지스터(M8-1, M8-2)의 턴-온과 무관하게 제 2노드(N2)는 이전 기간의 하이전압을 유지한다. 즉, 제 2기간(T2) 동안 플로팅 상태로 설정된 제 2노드(N2)는 도시되지 않은 기생 커패시터 등에 의하여 이전 기간의 전압을 유지한다.
제 11트랜지스터(M11)가 턴-온되면 제 10트랜지스터(M10)와 제 3노드(N3)가 전기적으로 접속된다. 이때, 제 10트랜지스터(M10)가 턴-온 상태로 설정되기 때문에 제 3노드(N3)로는 제 3전원(VDD)의 전압이 공급된다.
제 3노드(N3)로 제 3전원(VDD)의 전압이 공급되면 제 3트랜지스터(M3) 및 제 1트랜지스터(M1)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(103)와 제 2입력단자(102)가 전기적으로 접속된다. 이때, 제 2입력단자(102)로는 클럭신호(CLK)가 공급되지 않고(즉, 로우레벨), 이에 따라 제 1출력단자(103)는 로우전압을 유지한다.
제 1트랜지스터(M1)가 턴-온되면 제 2출력단자(104)와 제 2입력단자(102)가 전기적으로 접속된다. 이때, 제 2입력단자(102)로는 클럭신호(CLK)가 공급되지 않고(즉, 로우레벨), 이에 따라 제 2출력단자(104)는 로우전압을 유지한다.
한편, 제 2기간(T2) 동안 제 17트랜지스터(M17)가 턴-온 상태로 설정되기 때문에 제 4노드(N4)는 제 1전원(VSS1)의 전압을 유지한다. 따라서, 제 2기간(T2) 동안 제 14트랜지스터(M14), 제 15트랜지스터(M15), 제 4트랜지스터(M4) 및 제 2트랜지스터(M2)는 턴-오프 상태를 유지한다.
제 3기간(T3)에는 클럭신호(CLK)가 공급된다. 제 2입력단자(102)로 클럭신호(CLK)가 공급되면 도 5c에 도시된 바와 같이 제 9트랜지스터(M9)가 턴-온된다. 이때, 제 1노드(N1)의 전압에 대응하여 제 8트랜지스터(M8)가 턴-온 상태로 설정되기 때문에 제 9트랜지스터(M9)의 턴-온되면 제 2노드(N2)로 제 1전원(VSS1)의 전압이 공급된다.
제 2노드(N2)로 제 1전원(VSS1)이 공급되면 제 10트랜지스터(M10) 및 제 17트랜지스터(M17)가 턴-오프된다. 제 10트랜지스터(M10)가 턴-오프되면 제 11트랜지스터(M11)와 제 1전원(VDD)이 전기적으로 접속되지 않는다. 따라서, 제 11트랜지스터(M11)가 턴-온 상태로 설정되더라도 제 3노드(N3)로 제 1전원(VDD)의 전압이 공급되지 않는다. 즉, 제 3기간(T3) 동안 제 3노드(N3)는 플로팅 상태로 설정된다.
한편, 제 3노드(N3)는 하이전압으로 설정되기 때문에 제 3기간(T3) 동안 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)는 턴-온 상태를 유지한다. 제 3트랜지스터(M3)가 턴-온되면 제 2입력단자(102)로 공급된 클럭신호(CLK)가 제 1출력단자(103)로 공급된다. 이때, 커패시터(C1)의 커플링에 의하여 제 3노드(N3)의 전압이 상승되고, 이에 따라 제 3트랜지스터(M3)는 안정적으로 턴-온 상태를 유지한다. 제 1출력단자(103)로 공급된 클럭신호(CLK)는 케리신호(carry)로써 다음단 스테이지로 출력된다.
한편, 제 1출력단자(103)로 케리신호가 출력되면 제 19트랜지스터(M19) 및 제 20트랜지스터가 턴-온된다. 제 19트랜지스터(M19)가 턴-온되면 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)의 공통노드로 하이전압(즉, 케리신호)이 공급된다. 이때, 제 12트랜지스터(M12)의 게이트전극으로는 제 1입력단자(101)로부터 로우전압이 공급되고, 이에 따라 제 12트랜지스터(M12)가 완전한 턴-오프 상태로 설정된다. 제 12트랜지스터(M12)가 완전한 턴-오프 상태로 설정되면 제 3노드(N3)로부터의 누설전류가 최소화되고, 이에 따라 제 3노드(N3)는 안정적으로 하이전압을 유지할 수 있다.
마찬가지로, 제 20트랜지스터(M20)가 턴-온되면 제 14트랜지스터(M14) 및 제 15트랜지스터(M15)의 공통노드로 하이전압이 공급된다. 그러면, 게이트전극으로 로우전압을 공급받는 제 14트랜지스터(M14)가 완전한 턴-오프 상태로 설정되고, 이에 따라 제 3노드(N3)로부터의 누설전류가 최소화될 수 있다.
제 1트랜지스터(M1)가 턴-온되면 제 2출력단자(104)로 클럭신호(CLK)가 공급된다. 제 2출력단자(104)로 공급된 클럭신호(CLK)는 주사신호로서 주사선(S1)으로 공급된다.
제 4기간(T4)에는 클럭신호(CLK)의 공급이 중단된다. 클럭신호(CLK)의 공급이 중단되면 도 5d와 같이 제 9트랜지스터(M9)가 턴-오프된다. 제 9트랜지스터(M9)가 턴-오프되면 제 8트랜지스터(M8)와 제 1전원(VSS1)의 전기적 접속이 차단된다. 이 경우, 제 1노드(N1)는 하이전압, 제 2노드(N2)는 이전기간(T3)의 로우전압을 유지한다.
한편, 클럭신호(CLK)의 공급이 중단되면 제 1출력단자(103)로 로우전압이 공급되고, 커패시터(C1)의 커플링에 의하여 플로팅 상태로 설정된 제 3노드(N3)의 전압이 대략 제 3전원(VDD)의 전압으로 하강된다. 그리고, 제 1출력단자(103)로 로우전압이 공급되면 제 18트랜지스터(M18), 제 19트랜지스터(M19) 및 제 20트랜지스터(M20)가 턴-오프된다.
제 18트랜지스터(M18)가 턴-오프 상태로 설정되며, 제 4노드(N4)의 전압은 제 16트랜지스터(M16)에 의하여 제 3전원(VDD)의 전압으로 상승된다. 제 4노드(N4)가 제 3전원(VDD)의 전압으로 설정되면 제 14트랜지스터(M14), 제 15트랜지스터(M15), 제 4트랜지스터(M4) 및 제 2트랜지스터(M2)가 턴-온된다.
제 14트랜지스터(M14) 및 제 15트랜지스터(M15)가 턴-온되면 제 3노드(N3)로 제 1전원(VSS1)이 공급되고, 이에 따라 제 3트랜지스터(M3) 및 제 1트랜지스터(M1)가 턴-오프된다. 제 4트랜지스터(M4)가 턴-온되면 제 1출력단자(103)로 제 1전원(VSS1)의 전압이 출력된다.(즉, 케리신호(carry)의 공급이 중단된다.) 제 2트랜지스터(M2)가 턴-온되면 제 2출력단자(104)로 제 2전원(VSS2)의 전압이 출력된다.(즉, 주사신호의 공급이 중단된다.)
본원 발명의 스테이지들은 상술한 과정을 반복하면서 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 출력한다. 이와 같은 본원 발명은 하나의 클럭신호(CLK)만을 이용하여 구동되기 때문에 신호선의 수를 최소화할 수 있고, 이에 따라 신호선들에서 소비되는 소비전력 및 실장면적을 최소화할 수 있다.
또한, 본원 발명에서는 제어부(150)를 이용하여 누설전류를 최소화할 수 있고, 이에 따라 구동의 신뢰성을 확보할 수 있다. 추가적으로, 본원 발명에서는 제 1전원(VSS1)보다 높은 제 2전원(VSS2)을 이용하여 제 2출력부(140)에서의 누설전류를 최소호할 수 있다. 더불어, 본원 발명에서는 제 1출력부(130)에서 케리신호를 출력하고, 제 2출력부(140)에서 주사신호를 출력한다. 이 경우, 제 1출력부(130) 및 제 2출력부(140)의 부하(로드)가 분산되고, 이에 따라 구동의 신뢰성을 확보할 수 있다.
도 6은 구동 주파수에 대응한 스테이지의 시뮬레이션 결과를 나타내는 도면이다.
도 6을 참조하면, 본원 발명의 스테이지 회로는 122.88kHz의 높은 구동주파수에서 안정적으로 주사신호를 출력한다. 따라서, 본원 발명의 스테이지는 높은 구동 주파수를 필요로 하는 표시장치에 적용 가능한다.
도 7은 본원 발명의 스테이지 회로의 시뮬레이션 결과를 나타내는 도면이다.
도 7을 참조하면, 본원 발명의 스테이지 회로들은 안정적으로 주사신호를 출력한다. 즉, 본원 발명의 스테이지들에 포함된 트랜지스터들은 완전한 턴-오프 상태로 설정되고, 이에 따라 주사신호를 안정적으로 출력할 수 있다.
한편, 상술한 설명에서는 유기발광 표시장치를 이용하여 주사 구동부를 설명하였지만, 본원 발명이 이에 한정되지는 않는다. 실제로, 본원 발명의 주사 구동부는 주사선들(S1 내지 Sn)을 포함하는 다양한 표시장치에 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
10 : 주사 구동부 20 : 데이터 구동부
30 : 화소 40 : 화소부
50 : 타이밍 제어부 101,102 : 입력단자
103,104 : 출력단자 110,120 : 구동부
130,140 : 출력부

Claims (28)

  1. 제 1전원, 제 3전원, 제 1입력단자로 공급되는 이전단 스테이지의 케리신호 또는 시작신호, 제 2입력단자로 공급되는 클럭신호에 대응하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 1구동부와;
    상기 제 1전원, 상기 제 3전원, 상기 제 1입력단자, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 제 2구동부와;
    상기 제 1전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 제 1출력단자로 케리신호를 출력하기 위한 제 1출력부와;
    제 2전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 제 2출력단자로 주사신호를 출력하기 위한 제 2출력부와;
    상기 제 1출력단자 및 제 2구동부와 전기적으로 접속되는 제어부를 구비하는 것을 특징으로 하는 스테이지 회로.
  2. 제 1항에 있어서,
    상기 제 1구동부, 제 2구동부, 제 1출력부, 제 2출력부 및 제어부는 N형 트랜지스터들로 구성되는 것을 특징으로 하는 스테이지 회로.
  3. 제 1항에 있어서,
    상기 제 1전원 및 제 2전원은 게이트 오프 전압으로 설정되고, 상기 제 3전원은 게이트 온 전압으로 설정되는 것을 특징으로 하는 스테이지 회로.
  4. 제 3항에 있어서,
    상기 제 2전원은 상기 제 1전원보다 높은 전압으로 설정되는 것을 특징으로 하는 스테이지 회로.
  5. 제 1항에 있어서,
    제 2출력부는
    상기 제 2입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 1트랜지스터와;
    상기 제 2출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 2트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  6. 제 1항에 있어서,
    상기 제 1출력부는
    상기 제 2입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 3트랜지스터와;
    상기 제 1출력단자와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 4트랜지스터와;
    상기 제 1출력단자와 상기 제 3노드 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 스테이지 회로.
  7. 제 1항에 있어서,
    상기 제 1구동부는
    상기 제 3전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 5트랜지스터와;
    상기 제 1노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 6트랜지스터와;
    상기 제 3전원과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와;
    상기 제 2노드와 제 9트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 8트랜지스터와;
    상기 제 8트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 상기 제 9트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  8. 제 7항에 있어서,
    상기 제 5트랜지스터는 상기 제 6트랜지스터보다 긴 채널길이를 갖도록 형성되는 것을 특징으로 하는 스테이지 회로.
  9. 제 7항에 있어서,
    상기 제 8트랜지스터는 복수의 트랜지스터가 직렬로 접속되어 형성되는 것을 특징으로 하는 스테이지 회로.
  10. 제 1항에 있어서,
    상기 제 2구동부는
    상기 제 3전원과 제 11트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와;
    상기 제 10트랜지스터와 상기 제 3노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 상기 제 11트랜지스터와;
    상기 제 3노드와 제 13트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 12트랜지스터와;
    상기 제 12트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 상기 제 13트랜지스터와;
    상기 제 3노드와 제 15트랜지스터 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 14트랜지스터와;
    상기 제 14트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 상기 제 15트랜지스터와;
    상기 제 3전원과 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 16트랜지스터와;
    상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 17트랜지스터와;
    상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 18트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  11. 제 10항에 있어서,
    상기 제 16트랜지스터는 상기 제 17트랜지스터 및 제 18트랜지스터보다 긴 채널길이를 갖도록 형성되는 것을 특징으로 하는 스테이지 회로.
  12. 제 10항에 있어서,
    상기 제어부는
    상기 제 12트랜지스터 및 제 13트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 19트랜지스터와;
    상기 제 14트랜지스터 및 제 15트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 20트랜지스터를 구비하는 것을 특징으로 하는 스테이지 회로.
  13. 제 1항에 있어서,
    상기 제어부는 상기 케리신호가 공급되는 기간 동안 상기 제 2구동부에 포함된 적어도 하나의 트랜지스터를 완전히 턴-오프 시키는 것을 특징으로 하는 스테이지 회로.
  14. 주사선들로 주사신호를 공급하기 위하여 주사선들과 각각 접속되며, 하나의 클럭신호에 의하여 구동되는 스테이지 회로들을 구비하며;
    상기 스테이지 회로들 각각은
    시작신호 또는 이전단 스테이지의 케리신호를 공급받는 제 1입력단자, 상기 클럭신호를 공급받는 제 2입력단자, 케리신호를 출력하기 위한 제 1출력단자, 주사신호를 출력하기 위한 제 2출력단자를 구비하는 것을 특징으로 하는 주사 구동부.
  15. 제 14항에 있어서,
    상기 클럭신호는 하이레벨 및 로우레벨을 반복하며, 상기 하이레벨의 공급기간이 상기 로우레벨의 공급기간보다 길게 설정되는 것을 특징으로 하는 주사 구동부.
  16. 제 14항에 있어서,
    첫 번째 스테이지의 제 1입력단자로는 상기 시작신호가 입력되고, 그 외의 스테이지들의 제 1입력단자로는 이전단 스테이지의 케리신호가 입력되는 것을 특징으로 하는 주사 구동부.
  17. 제 16항에 있어서,
    상기 시작신호는 상기 클럭신호의 하이레벨과 중첩되도록 공급되는 것을 특징으로 하는 주사 구동부.
  18. 제 14항에 있어서,
    상기 스테이지 회로들은 N형 트랜지스터들로 구성되는 것을 특징으로 하는 주사 구동부.
  19. 제 14항에 있어서,
    상기 스테이지 회로들 각각은
    제 1전원, 제 3전원, 상기 제 1입력단자 및 제 2입력단자에 접속되어 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 1구동부와;
    상기 제 1전원, 상기 제 3전원, 상기 제 1입력단자, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 제 2구동부와;
    상기 제 1전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 상기 제 1출력단자로 상기 케리신호를 출력하기 위한 제 1출력부와;
    제 2전원, 상기 제 2입력단자, 상기 제 3노드 및 제 4노드의 전압에 대응하여 상기 제 2출력단자로 주사신호를 출력하기 위한 제 2출력부와;
    상기 제 1출력단자 및 제 2구동부와 전기적으로 접속되는 제어부를 구비하는 것을 특징으로 하는 주사 구동부.
  20. 제 19항에 있어서,
    상기 제 1전원 및 제 2전원은 게이트 오프 전압으로 설정되고, 상기 제 3전원은 게이트 온 전압으로 설정되는 것을 특징으로 하는 주사 구동부
  21. 제 20항에 있어서,
    상기 제 2전원은 상기 제 1전원보다 높은 전압으로 설정되는 것을 특징으로 하는 주사 구동부
  22. 제 19항에 있어서,
    제 2출력부는
    상기 제 2입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 1트랜지스터와;
    상기 제 2출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 2트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  23. 제 19항에 있어서,
    상기 제 1출력부는
    상기 제 2입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 3트랜지스터와;
    상기 제 1출력단자와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 4트랜지스터와;
    상기 제 1출력단자와 상기 제 3노드 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 주사 구동부.
  24. 제 19항에 있어서,
    상기 제 1구동부는
    상기 제 3전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 5트랜지스터와;
    상기 제 1노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 6트랜지스터와;
    상기 제 3전원과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와;
    상기 제 2노드와 제 9트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 8트랜지스터와;
    상기 제 8트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 상기 제 9트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  25. 제 24항에 있어서,
    상기 제 5트랜지스터는 상기 제 6트랜지스터보다 긴 채널길이를 갖도록 형성되는 것을 특징으로 하는 주사 구동부.
  26. 제 19항에 있어서,
    상기 제 2구동부는
    상기 제 3전원과 제 11트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와;
    상기 제 10트랜지스터와 상기 제 3노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 상기 제 11트랜지스터와;
    상기 제 3노드와 제 13트랜지스터 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 12트랜지스터와;
    상기 제 12트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 상기 제 13트랜지스터와;
    상기 제 3노드와 제 15트랜지스터 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 14트랜지스터와;
    상기 제 14트랜지스터와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 상기 제 15트랜지스터와;
    상기 제 3전원과 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 3전원에 접속되는 제 16트랜지스터와;
    상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 17트랜지스터와;
    상기 제 4노드와 상기 제 1전원 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 18트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  27. 제 26항에 있어서,
    상기 제 16트랜지스터는 상기 제 17트랜지스터 및 제 18트랜지스터보다 긴 채널길이를 갖도록 형성되는 것을 특징으로 하는 주사 구동부.
  28. 제 26항에 있어서,
    상기 제어부는
    상기 제 12트랜지스터 및 제 13트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 19트랜지스터와;
    상기 제 14트랜지스터 및 제 15트랜지스터의 공통노드와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자에 접속되는 제 20트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
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