KR100805566B1 - 버퍼 및 이를 이용한 유기전계발광 표시장치 - Google Patents

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Abstract

본 발명은 피모스 트랜지스터들로 구성되어 누설전류를 방지할 수 있도록 한 버퍼에 관한 것이다.
본 발명의 버퍼는 제 1전원 및 상기 제 1전원보다 낮은 전압값을 가지는 제 2전원의 사이에 접속되며, 제 1입력단자 및 제 2입력단자로 공급되는 전압레벨에 대응하여 출력부와 접속되는 제 1출력단자의 전압을 제어하는 입력부와; 상기 제 1전원 및 제 2전원의 사이에 접속되며, 상기 제 1출력단자로 공급되는 전압 및 상기 제 1입력단자로 공급되는 전압에 대응하여 제 2출력단자로 상기 제 1전원 및 제 2전원 중 어느 하나의 전압을 출력하기 위한 상기 출력부를 구비하며; 상기 입력부는 상기 제 1출력단자와 상기 제 1전원 사이에 접속되며 상기 제 1입력단자로 공급되는 전압에 대응하여 구동되는 제 7트랜지스터와; 상기 제 1출력단자와 상기 제 2전원의 사이에 접속되는 제 5트랜지스터와; 상기 5트랜지스터의 게이트전극과 상기 제 2전원 사이에 접속되며 상기 제 2입력단자로 공급되는 전압에 대응하여 구동되는 제 6트랜지스터와; 자신의 게이트전극이 상기 제 1입력단자와 접속되며 상기 제 1출력단자로부터 상기 제 5트랜지스터를 경유하여 누설전류가 흐르는 것을 방지하기 위하여 상기 제 5트랜지스터의 게이터전극 전압을 제어하기 위한 제 8트랜지스터를 구비한다.

Description

버퍼 및 이를 이용한 유기전계발광 표시장치{Buffer and Organic Light Emitting Display Using The Buffer}
도 1은 종래의 버퍼를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 도면이다.
도 3은 본 발명의 실시예에 의한 버퍼의 제 1실시예를 나타내는 회로도이다.
도 4는 본 발명의 실시예에 의한 버퍼의 제 2실시예를 나타내는 회로도이다.
도 5a 및 도 5b는 도 4에 도시된 버퍼의 구동방법을 나타내는 파형도이다.
도 6은 본 발명의 실시예에 의한 버퍼의 제 3실시예를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 주사 구동부 20 : 데이터 구동부
30 : 화소부 40 : 화소
50 : 타이밍 제어부 100 : 입력부
102 : 출력부
본 발명은 버퍼 및 이를 이용한 유기전계발광 표시장치에 관한 것으로, 특히 피모스 트랜지스터들로 구성되어 누설전류를 방지할 수 있도록 한 버퍼 및 이를 이용한 유기전계발광 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기전계발광 표시장치(Organic Light Emitting Display) 등이 있다.
평판표시장치 중 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode : OLED)를 이용하여 화상을 표시한다. 이러한, 유기전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
이와 같은 유기전계발광 표시장치는 매트릭스 형태로 배열된 화소들과, 화소들과 접속된 데이터선들을 구동하기 위한 데이터 구동부와, 화소들과 접속된 주사선들을 구동하기 위한 주사 구동부를 구비한다.
데이터 구동부는 수평기간마다 데이터에 대응하는 데이터신호를 공급함으로써 화소들에서 소정의 화상이 표시되게 한다. 주사 구동부는 수평기간마다 주사신 호를 순차적으로 공급함으로써 데이터신호가 공급될 화소들을 선택한다.
이와 같은 유기전계발광 표시장치가 대형 패널로 갈수록 사이즈, 무게 및 제조비용을 절감하기 위하여 데이터 구동부 및/또는 주사 구동부가 패널에 실장되어야 한다. 하지만, 종래에 데이터 구동부 및/또는 주사 구동부에 사용되는 버퍼는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성되기 때문에 패널에 실장되기 곤란하다.
도 1은 종래의 버퍼를 나타내는 도면이다.
도 1을 참조하면, 종래의 버퍼는 제 1전원(VDD)과 제 2전원(VSS) 사이에 접속되는 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)와, 제 1전원(VDD)과 제 2전원(VSS) 사이에 접속되는 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)를 구비한다. 여기서, 제 1전원(VDD)의 전압값은 제 2전원(VSS)의 전압값보다 높게 설정된다.
제 1트랜지스터(M1) 및 제 3트랜지스터(M3)의 게이트전극은 입력단자(in)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 3트랜지스터(M3)의 제 1전극은 제 2전원(VSS)에 접속된다. 제 1트랜지스터(M1)의 제 2전극 및 제 3트랜지스터(M3)의 제 2전극은 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)의 게이트전극에 접속된다. 여기서, 제 1전극은 소오스전극 및 드레인전극 중 어느 하나로 설정되고, 제 2전극은 나머지 전극으로 설정된다. 예를 들어, 제 1전극이 소오스전극으로 설정되면 제 2전극은 드레인전극으로 설정된다.
제 2트랜지스터(M2)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 4트랜지스 터(M4)의 제 1전극은 제 2전원(VSS)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 2전극 및 제 4트랜지스터(M4)의 제 2전극은 출력단자(out)에 접속된다.
동작과정을 설명하면, 먼저 입력단자(in)로 로우의 신호가 입력되면 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)의 게이트전극으로 제 1전원(VDD)(하이)이 공급되어 제 4트랜지스터(M4)가 턴-온된다. 그러면, 출력단자(out)로 제 2전원(VSS)(로우)의 전압이 출력된다. 즉, 입력단자(in)로 로우의 신호가 입력될 때 출력단자로 제 2전원(VSS)의 전압이 출력되어 버퍼의 동작을 수행한다.
입력단자(in)로 하이의 신호가 입력되면 제 3트랜지스터(M3)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)의 게이트전극으로 제 2전원(VSS)이 공급되어 제 2트랜지스터(M2)가 턴-온된다. 그러면, 출력단자(out)로 제 1전원(VDD)의 전압이 출력된다. 즉, 입력단자(in)로 하이의 신호가 입력될 때 출력단자로 제 1전원(VDD)의 전압이 출력되어 버퍼의 동작을 수행한다.
하지만, 이와 같은 종래의 버퍼는 엔모스(NMOS) 트랜지스터(M3, M4) 및 피모스(PMOS) 트랜지스터(M1, M2)로 구성되기 때문에 패널에 실장하기 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 피모스 트랜지스터들로 구성되어 누설전류를 방지 할 수 있도록 한 버퍼 및 이를 이용한 유기전계발광 표시장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 버퍼는 제 1전원 및 상기 제 1전원보다 낮은 전압값을 가지는 제 2전원의 사이에 접속되며, 제 1입력단자 및 제 2입력단자로 공급되는 전압레벨에 대응하여 출력부와 접속되는 제 1출력단자의 전압을 제어하는 입력부와; 상기 제 1전원 및 제 2전원의 사이에 접속되며, 상기 제 1출력단자로 공급되는 전압 및 상기 제 1입력단자로 공급되는 전압에 대응하여 제 2출력단자로 상기 제 1전원 및 제 2전원 중 어느 하나의 전압을 출력하기 위한 상기 출력부를 구비하며; 상기 입력부는 상기 제 1출력단자와 상기 제 1전원 사이에 접속되며 상기 제 1입력단자로 공급되는 전압에 대응하여 구동되는 제 7트랜지스터와; 상기 제 1출력단자와 상기 제 2전원의 사이에 접속되는 제 5트랜지스터와; 상기 5트랜지스터의 게이트전극과 상기 제 2전원 사이에 접속되며 상기 제 2입력단자로 공급되는 전압에 대응하여 구동되는 제 6트랜지스터와; 자신의 게이트전극이 상기 제 1입력단자와 접속되며 상기 제 1출력단자로부터 상기 제 5트랜지스터를 경유하여 누설전류가 흐르는 것을 방지하기 위하여 상기 제 5트랜지스터의 게이터전극 전압을 제어하기 위한 제 8트랜지스터를 구비한다.
바람직하게, 상기 제 1입력단자 및 제 2입력단자로는 서로 반대 극성의 전압이 공급된다. 상기 제 8트랜지스터의 제 1전극은 상기 제 5트랜지스터의 게이트전극에 접속되고, 제 2전극은 상기 제 2입력단자에 접속된다. 상기 제 8트랜지스터 의 제 1전극은 상기 제 5트랜지스터의 게이트전극에 접속되고, 제 2전극은 상기 제 1전원에 접속된다. 상기 제 8트랜지스터는 상기 제 1출력단자로 제 1전원의 전압이 공급될 때 상기 제 5트랜지스터를 턴-오프되도록 상기 제 5트랜지스터의 게이트전극의 전압을 제어한다.
본 발명의 실시에에 따른 유기전계발광 표시장치는 주사선들 및 데이터선들의 교차부에 위치되는 화소들과; 상기 주사선들을 구동하기 위한 주사 구동부와; 상기 데이터선들을 구동하기 위한 데이터 구동부를 포함하며; 상기 주사 구동부 및 데이터 구동부 중 적어도 하나의 구동부에 포함되는 버퍼는 제 1전원 및 상기 제 1전원보다 낮은 전압값을 가지는 제 2전원의 사이에 접속되며, 제 1입력단자 및 제 2입력단자로 공급되는 전압레벨에 대응하여 출력부와 접속되는 제 1출력단자의 전압을 제어하는 입력부와; 상기 제 1전원 및 제 2전원의 사이에 접속되며, 상기 제 1출력단자로 공급되는 전압 및 상기 제 1입력단자로 공급되는 전압에 대응하여 제 2출력단자로 상기 제 1전원 및 제 2전원 중 어느 하나의 전압을 출력하기 위한 상기 출력부를 구비하며; 상기 입력부는 상기 제 1출력단자와 상기 제 1전원 사이에 접속되며 상기 제 1입력단자로 공급되는 전압에 대응하여 구동되는 제 7트랜지스터와; 상기 제 1출력단자와 상기 제 2전원의 사이에 접속되는 제 5트랜지스터와; 상기 5트랜지스터의 게이트전극과 상기 제 2전원 사이에 접속되며 상기 제 2입력단자로 공급되는 전압에 대응하여 구동되는 제 6트랜지스터와; 자신의 게이트전극이 상기 제 1입력단자와 접속되며 상기 제 1출력단자로부터 상기 제 5트랜지스터를 경유하여 누설전류가 흐르는 것을 방지하기 위하여 상기 제 5트랜지스터의 게이터전극 전압을 제어하기 위한 제 8트랜지스터를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 첨부된 도 2 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 유기전계발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)과 접속되는 복수의 화소들(40)을 포함하는 화소부(30)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(10)와, 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(20)와, 주사 구동부(10) 및 데이터 구동부(20)를 제어하기 위한 타이밍 제어부(50)를 구비한다.
타이밍 제어부(50)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어신호(DCS) 및 주사 구동제어신호(SCS)를 생성한다. 타이밍 제어부(50)에서 생성된 데이터 구동제어신호(DCS)는 데이터 구동부(20)로 공급되고, 주사 구동제어신호(SCS)는 주사 구동부(10)로 공급된다. 그리고, 타이밍 제어부(50)는 외부로부터 공급되는 데이터(Data)를 데이터 구동부(50)로 공급한다.
주사 구동부(10)는 타이밍 제어부(50)로부터 주사 구동제어신호(SCS)를 공급 받는다. 주사 구동제어신호(SCS)를 공급받은 주사 구동부(10)는 주사신호를 생성하고, 생성된 주사신호를 주사선들(S1 내지 Sn)로 순차적으로 공급한다.
데이터 구동부(20)는 타이밍 제어부(50)로부터 데이터 구동제어신호(DCS)를 공급받는다. 데이터 구동제어신호(DCS)를 공급받은 데이터 구동부(20)는 데이터신호를 생성하고, 생성된 데이터신호를 주사신호와 동기되도록 데이터선들(D1 내지 Dm)로 공급한다.
화소부(30)는 외부로부터 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받아 각각의 화소들(40)로 공급한다. 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받은 화소들(40) 각각은 데이터신호에 대응하여 제 1전원(ELVDD)으로부터 유기 발광 다이오드를 경유하여 제 2전원(ELVSS)으로 흐르는 전류를 제어함으로써 데이터신호에 대응되는 빛을 생성한다.
이와 같은 본 발명의 실시예에 의한 주사 구동부(10) 및 데이터 구동부(20) 중 적어도 하나의 구동부에는 버퍼가 포함된다.
도 3은 본 발명의 제 1실시예에 의한 버퍼를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 제 1실시예에 의한 버퍼는 입력부(100)와 출력부(102)를 구비한다. 여기서, 입력부(100) 및 출력부(102) 각각에 포함되는 트랜지스터들(M1 내지 M7)은 피모스(PMOS) 형으로 형성된다.
출력부(102)는 입력부(100)로부터 입력되는 하이(제 1전원(VDD)) 또는 로우(제 2전원(VSS))의 전압과 입력단자(in)로 입력되는 전압에 대응하여 출력단 자(out)(또는 제 2출력단자)로 하이 또는 로우의 전압을 출력한다.
이를 위하여, 출력부(102)는 제 1전원(VDD)과 출력단자(out) 사이에 접속되는 제 1트랜지스터(M1)와, 출력단자(out)와 제 2전원(VSS) 사이에 접속되는 제 2트랜지스터(M2)와, 제 2트랜지스터(M2)의 게이트전극과 제 1전극 사이에 접속되는 제 3트랜지스터(M3)와, 제 2트랜지스터(M2)의 게이트전극과 제 1전극 사이에 제 3트랜지스터(M3)와 병렬로 접속되는 제 1커패시터(C1)와, 제 2트랜지스터(M2)의 게이트전극과 제 2전원(VSS) 사이에 접속되는 제 4트랜지스터(M4)를 구비한다.
제 1트랜지스터(M1)의 게이트전극은 입력부(100)의 출력단(즉, 제 1노드)과 접속되고, 제 1전극은 제 1전원(VDD)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 2전극은 출력단자(out)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 입력부(100)의 출력단으로부터 공급되는 전압에 대응하여 턴-온/턴-오프 되면서 출력단자(out)와 제 1전원(VDD)의 전기적 접속을 제어한다.
제 2트랜지스터(M2)의 게이트전극은 제 4트랜지스터(M4)의 제 1전극, 제 1커패시터(C1)의 일측단자 및 제 3트랜지스터(M3)의 제 2전극에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 1전극은 출력단자(out)에 접속되고, 제 2전극은 제 2전원(VSS)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 자신의 게이트전극에 인가되는 전압에 대응하여 턴-온/턴-오프 되면서 출력단자(out)와 제 2전원(VSS)의 전기적 접속을 제어한다.
제 1커패시터(C1)는 제 2트랜지스터(M2)의 제 1전극 및 게이트전극 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 2트랜지스터(M2)의 게이트전극과 제 1전극 사이의 전압을 충전한다. 여기서, 제 1커패시터(C1)는 필요에 의하여 제거될 수도 있다.
제 3트랜지스터(M3)의 게이트전극은 입력부(100)의 출력단과 접속되고, 제 1전극은 제 1트랜지스터(M1)의 제 2전극에 접속된다. 그리고, 제 3트랜지스터(M3)의 제 2전극은 제 2트랜지스터(M2)의 게이트전극에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 1트랜지스터(M1)와 동시에 턴-온 또는 턴-오프되면서 제 2트랜지스터(M2)의 게이트전극으로 공급되는 전압을 제어한다.
제 4트랜지스터(M4)의 게이트전극은 입력단자(in)에 접속되고, 제 1전극은 제 2트랜지스터(M2)의 게이트전극에 접속된다. 그리고, 제 4트랜지스터(M4)의 제 2전극은 제 2전원(VSS)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 입력단자(in)로 공급되는 전압에 대응하여 턴-온/턴-오프되면서 제 2트랜지스터(M2)의 게이트전극으로 공급되는 전압을 제어한다.
입력부(100)는 입력단자(in)로 공급되는 전압에 대응하여 출력부(102)로 하이 또는 로우의 전압을 공급한다.
이를 위하여, 입력부(100)는 제 1전원(VDD) 및 입력단자(in)와 접속되는 제 7트랜지스터(M7)와, 제 7트랜지스터(M7)의 제 2전극과 제 2전원(VSS) 사이에 접속되는 제 5트랜지스터(M5)와, 제 5트랜지스터(M5)의 게이트전극과 제 2전원(VSS) 사이에 접속되는 제 6트랜지스터(M6)를 구비한다. 여기서, 제 7트랜지스터(M7)의 제 2전극과 제 5트랜지스터(M5)의 제 1전극 사이의 제 1노드(N1)는 입력부(100)의 출력단(또는 제 1출력단자)으로 이용된다.
제 5트랜지스터(M5)의 제 1전극은 제 1노드(N1)에 접속되고, 제 2전극은 제 2전원(VSS)에 접속된다. 그리고, 제 5트랜지스터(M5)이 게이트전극은 제 2커패시터(C2)의 일측단자에 접속된다. 이와 같은 제 5트랜지스터(M5)는 자신의 게이트전극에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 2커패시터(C2)는 제 1노드(N1)와 제 5트랜지스터(M5)의 게이트전극 사이에 접속된다. 이와 같은 제 2커패시터(C2)는 제 5트랜지스터(M5)의 게이트전극과 제 1전극 사이의 전압을 충전한다. 여기서, 제 2커패시터(C2)는 필요에 의하여 제거될 수도 있다.
제 6트랜지스터(M6)의 게이트전극 및 제 2전극은 제 2전원(VSS)에 접속되고, 제 1전극은 제 5트랜지스터(M5)의 게이트전극에 접속된다. 이와 같은 제 6트랜지스터(M6)는 다이오드 형태로 접속되어 제 5트랜지스터(M5)의 게이트전극의 전압을 제어한다.
제 7트랜지스터(M6)의 게이트전극은 입력단자(in)에 접속되고, 제 1전극은 제 1전원(VDD)에 접속된다. 그리고, 제 7트랜지스터(M7)의 제 2전극은 제 1노드(N1)에 접속된다. 이와 같은 제 7트랜지스터(M7)는 입력단자(in)로 공급되는 전압에 대응하여 턴-온 또는 턴-오프된다.
동작과정을 설명하면, 먼저 입력단자로 하이전압이 입력되면 제 7트랜지스터(M7) 및 제 4트랜지스터(M4)가 턴-오프된다. 이때, 다이오드 형태로 접속된 제 6트랜지스터(M6)에 의하여 제 5트랜지스터(M5)의 게이트전극 전압이 대략 제 2전원(VSS)의 전압까지 하강하여 제 5트랜지스터(M5)가 턴-온된다. 제 5트랜지스 터(M5)가 턴-온되면 제 1노드(N1)로 제 2전원(VSS)의 전압이 공급된다.
제 1노드(N1)로 제 2전원(VSS)이 공급되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 1전원(VDD)의 전압이 출력단자(out)로 공급된다. 제 3트랜지스터(M3)가 턴-온되면 제 1전원(VDD)의 전압이 제 2트랜지스터(M2)의 게이트전극으로 입력되어 제 2트랜지스터(M2)가 턴-오프된다. 이와 같이 제 2트랜지스터(M2)가 턴-오프되면 출력단자(out)로 공급되는 제 1전원(VDD)의 전압을 안정적으로 유지할 수 있다.
입력단자로 로우전압이 입력되면 제 7트랜지스터(M7) 및 제 4트랜지스터(M4)가 턴-온된다. 제 7트랜지스터(M7)가 턴-온되면 제 1노드(N1)로 제 1전원(VDD)의 전압이 공급된다. 이때, 제 6트랜지스터(M6)가 턴-온되기 때문에 제 5트랜지스터(M5)는 다이오드 형태로 접속된다. 이 경우, 제 1전원(VDD)이 안정적으로 제 1노드(N1)에 인가될 수 있도록 제 5트랜지스터(M5)의 채널비(W/L)를 제 7트랜지스터(M7)의 채널비(W/L)보다 낮게 형성한다.
제 1노드(N1)에 제 1전원(VDD)이 인가되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-오프된다. 이때, 제 4트랜지스터(M4)가 턴-온되기 때문에 제 2전원(VSS)의 전압이 제 2트랜지스터(M2)의 게이트전극으로 공급되어 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 출력단자(out)로 제 2전원(VSS)의 전압이 출력된다.
즉, 본 발명의 제 1실시예에 의한 버퍼에서는 입력단자(in)로 하이전압이 입력되는 경우 제 1전원(VDD)을 출력하고, 입력단자(in)로 로우전압이 입력되는 경우 제 2전원(VSS)을 출력하면서 안정적으로 구동된다. 하지만, 본 발명의 제 1실시예에서는 제 1노드(N1)로 제 1전원(VDD)의 전압이 인가되었을 때 제 5트랜지스터(M5)를 경유하여 누설전류가 발생하기 때문에 소비전력이 증가하는 문제점이 있다. 이와 같은 문제점을 극복하기 위하여 도 4와 같은 본 발명의 제 2실시예에 의한 버퍼가 제안된다.
도 4는 본 발명의 제 2실시예에 의한 버퍼를 나타내는 도면이다. 도 4를 설명할 때 도 3과 동일한 동일한 구성에 대하여 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제 2실시예에 의한 버퍼의 입력부(100)에는 제 8트랜지스터(M8)가 추가로 설치된다.
제 8트랜지스터(M8)의 게이트전극은 제 1입력단자(in1)에 접속되고, 제 1전극은 제 5트랜지스터(M5)의 게이트전극에 접속된다. 그리고, 제 8트랜지스터(M8)의 제 2전극은 제 2입력단자(in2)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 1입력단자(in1)로 공급되는 전압에 대응하여 제 5트랜지스터(M5)의 게이트전극으로 공급되는 전압을 제어한다.
한편, 제 2입력단자(in2)로는 제 1입력단자(in1)로 공급되는 전압과 반대 극성의 전압이 공급된다. 다시 말하여, 도 5a 및 도 5b에 도시된 바와 같이 제 1입력단자(in1) 및 제 2입력단자(in2)로는 서로 반대 극성(인버터된)의 전압이 공급된다. 그리고, 본 발명의 제 2실시예에서 제 6트랜지스터(M6)의 게이트전극은 제 2입력단자(in2)에 접속된다.
동작과정을 설명하면, 먼저 도 5a와 같이 제 1입력단자(in1)로 하이의 전압이 입력되면 제 7트랜지스터(M7), 제 8트랜지스터(M8) 및 제 4트랜지스터(M4)가 턴-오프된다. 그리고, 제 2입력단자(in2)로 로우의 전압이 공급되어 제 6트랜지스터(M6)가 턴-온된다. 제 6트랜지스터(M6)가 턴-온되면 제 5트랜지스터(M5)의 게이트전극 전압이 제 2전원(VSS)의 전압까지 하강하여 제 5트랜지스터(M5)가 턴-온된다. 제 5트랜지스터(M5)가 턴-온되면 제 1노드(N1)로 제 2전원(VSS)의 전압이 공급된다.
제 1노드(N1)로 제 2전원(VSS)이 공급되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 1전원(VDD)의 전압이 출력단자(out)로 공급된다. 제 3트랜지스터(M3)가 턴-온되면 제 1전원(VDD)의 전압이 제 2트랜지스터(M2)의 게이트전극으로 입력되어 제 2트랜지스터(M2)가 턴-오프된다. 이와 같이 제 2트랜지스터(M2)가 턴-오프되면 출력단자(out)로 공급되는 제 1전원(VDD)의 전압을 안정적으로 유지할 수 있다.
도 5b와 같이 제 1입력단자(in1)로 로우전압이 입력되면 제 7트랜지스터(M7), 제 8트랜지스터(M8) 및 제 4트랜지스터(M4)가 턴-온된다. 제 7트랜지스터(M7)가 턴-온되면 제 1노드(N1)로 제 1전원(VDD)의 전압이 공급된다. 제 8트랜지스터(M8)가 턴-온되면 제 2입력단자(in2)로 공급되는 하이전압이 제 5트랜지스터(M5)의 게이트전극으로 공급된다. 그리고, 제 2입력단자(in2)로 공급되는 하이전압에 의하여 제 6트랜지스터(M6)가 턴-오프된다. 그러면, 제 5트랜지스터(M5)가 턴-오프되어 제 1노드(N1)로부터 제 2전원(VSS)으로 누설전류가 흐르지 않는다.
제 1노드(N1)에 제 1전원(VDD)이 인가되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-오프된다. 이때, 제 4트랜지스터(M4)가 턴-온되기 때문에 제 2전원(VSS)의 전압이 제 2트랜지스터(M2)의 게이트전극으로 공급되어 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 출력단자(out)로 제 2전원(VSS)의 전압이 출력된다.
즉, 본 발명의 제 2실시예에 의한 버퍼에서는 제 1입력단자(in1)로 하이전압이 입력되는 경우 제 1전원(VDD)을 출력하고, 제 1입력단자(in1)로 로우전압이 입력되는 경우 제 2전원(VSS)을 출력하면서 안정적으로 구동된다. 그리고, 본 발명의 제 2실시예에서는 제 1노드(N1)에 제 1전원(VDD)의 전압이 인가되는 경우 제 5트랜지스터(M5)가 턴-오프되어 누설전류가 발생되지 않고, 이에 따라 소비전력을 낮출 수 있다. 그리고, 본 발명의 제 2실시예에 의한 버퍼에서는 피모스(PMOS) 형태의 트랜지스터들(M1 내지 M8)만을 포함하기 때문에 패널에 실장 가능한 장점이 있다.
도 6은 본 발명의 제 3실시예에 의한 버퍼를 나타내는 도면이다. 도 6을 설명할 때 도 3과 동일한 구성에 대하여 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 제 3실시예에 의한 버퍼의 입력부(100)에는 제 8트랜지스터(M8)가 추가로 설치된다.
제 8트랜지스터(M8)의 게이트전극은 제 1입력단자(in1)에 접속되고, 제 1전극은 제 5트랜지스터(M5)의 게이트전극에 접속된다. 그리고, 제 8트랜지스터(M8) 의 제 2전극은 제 1전원(VDD)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 1입력단자(in1)로 공급되는 전압에 대응하여 제 5트랜지스터(M5)의 게이트전극으로 공급되는 전압을 제어한다.
한편, 제 2입력단자(in2)로는 제 1입력단자(in1)로 공급되는 전압과 반대 극성의 전압이 공급된다. 그리고, 본 발명의 제 3실시예에서 제 6트랜지스터(M6)의 게이트전극은 제 2입력단자(in2)에 접속된다.
동작과정을 설명하면, 먼저 도 5a와 같이 제 1입력단자(in1)로 하이의 전압이 입력되면 제 7트랜지스터(M7), 제 8트랜지스터(M8) 및 제 4트랜지스터(M4)가 턴-오프된다. 그리고, 제 2입력단자(in2)로 로우의 전압이 공급되어 제 6트랜지스터(M6)가 턴-온된다. 제 6트랜지스터(M6)가 턴-온되면 제 5트랜지스터(M5)의 게이트전극 전압이 제 2전원(VSS)의 전압까지 하강하여 제 5트랜지스터(M5)가 턴-온된다. 제 5트랜지스터(M5)가 턴-온되면 제 1노드(N1)로 제 2전원(VSS)의 전압이 공급된다.
제 1노드(N1)로 제 2전원(VSS)이 공급되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 1전원(VDD)의 전압이 출력단자(out)로 공급된다. 제 3트랜지스터(M3)가 턴-온되면 제 1전원(VDD)의 전압이 제 2트랜지스터(M2)의 게이트전극으로 입력되어 제 2트랜지스터(M2)가 턴-오프된다. 이와 같이 제 2트랜지스터(M2)가 턴-오프되면 출력단자(out)로 공급되는 제 1전원(VDD)의 전압을 안정적으로 유지할 수 있다.
도 5b와 같이 제 1입력단자(in1)로 로우전압이 입력되면 제 7트랜지스 터(M7), 제 8트랜지스터(M8) 및 제 4트랜지스터(M4)가 턴-온된다. 제 7트랜지스터(M7)가 턴-온되면 제 1노드(N1)로 제 1전원(VDD)의 전압이 공급된다. 제 8트랜지스터(M8)가 턴-온되면 제 1전원(VDD)의 전압이 제 5트랜지스터(M5)의 게이트전극으로 공급된다. 그리고, 제 2입력단자(in2)로 공급되는 하이전압에 의하여 제 6트랜지스터(M6)가 턴-오프된다. 그러면, 제 5트랜지스터(M5)가 턴-오프되어 제 1노드(N1)로부터 제 2전원(VSS)으로 누설전류가 흐르지 않는다.
제 1노드(N1)에 제 1전원(VDD)이 인가되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-오프된다. 이때, 제 4트랜지스터(M4)가 턴-온되기 때문에 제 2전원(VSS)의 전압이 제 2트랜지스터(M2)의 게이트전극으로 공급되어 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 출력단자(out)로 제 2전원(VSS)의 전압이 출력된다.
즉, 본 발명의 제 3실시예에 의한 버퍼에서는 제 1입력단자(in1)로 하이전압이 입력되는 경우 제 1전원(VDD)을 출력하고, 제 1입력단자(in1)로 로우전압이 입력되는 경우 제 2전원(VSS)을 출력하면서 안정적으로 구동된다. 그리고, 본 발명의 제 3실시예에서는 제 1노드(N1)에 제 1전원(VDD)의 전압이 인가되는 경우 제 5트랜지스터(M5)가 턴-오프되어 누설전류가 발생되지 않고, 이에 따라 소비전력을 낮출 수 있다. 그리고, 본 발명의 제 3실시예에 의한 버퍼에서는 피모스(PMOS) 형태의 트랜지스터들(M1 내지 M8)만을 포함하기 때문에 패널에 실장 가능한 장점이 있다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 버퍼 및 이를 이용한 유기전계발광 표시장치에 의하면 버퍼를 피모스 트랜지스터들로 구성하여 패널에 실장 가능하고, 이에 따라 제조비용을 절감할 수 있는 장점이 있다. 또한, 본 발명에서는 입력부에서 누설전류가 발생되지 않도록 함으로써 피모스 트랜지스터들로 구성된 버퍼에서 소비전력이 증가하는 것을 방지할 수 있다.

Claims (18)

  1. 제 1전원 및 상기 제 1전원보다 낮은 전압값을 가지는 제 2전원의 사이에 접속되며, 제 1입력단자 및 제 2입력단자로 공급되는 전압레벨에 대응하여 출력부와 접속되는 제 1출력단자의 전압을 제어하는 입력부와;
    상기 제 1전원 및 제 2전원의 사이에 접속되며, 상기 제 1출력단자로 공급되는 전압 및 상기 제 1입력단자로 공급되는 전압에 대응하여 제 2출력단자로 상기 제 1전원 및 제 2전원 중 어느 하나의 전압을 출력하기 위한 상기 출력부를 구비하며;
    상기 입력부는
    상기 제 1출력단자와 상기 제 1전원 사이에 접속되며 상기 제 1입력단자로 공급되는 전압에 대응하여 구동되는 제 7트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원의 사이에 접속되는 제 5트랜지스터와;
    상기 5트랜지스터의 게이트전극과 상기 제 2전원 사이에 접속되며 상기 제 2입력단자로 공급되는 전압에 대응하여 구동되는 제 6트랜지스터와;
    자신의 게이트전극이 상기 제 1입력단자와 접속되며 상기 제 1출력단자로부터 상기 제 5트랜지스터를 경유하여 누설전류가 흐르는 것을 방지하기 위하여 상기 제 5트랜지스터의 게이터전극 전압을 제어하기 위한 제 8트랜지스터를 구비하는 것을 특징으로 하는 버퍼.
  2. 제 1항에 있어서,
    상기 제 1입력단자 및 제 2입력단자로는 서로 반대 극성의 전압이 공급되는 것을 특징으로 하는 버퍼.
  3. 제 2항에 있어서,
    상기 제 8트랜지스터의 제 1전극은 상기 제 5트랜지스터의 게이트전극에 접속되고, 제 2전극은 상기 제 2입력단자에 접속되는 것을 특징으로 하는 버퍼.
  4. 제 2항에 있어서,
    상기 제 8트랜지스터의 제 1전극은 상기 제 5트랜지스터의 게이트전극에 접속되고, 제 2전극은 상기 제 1전원에 접속되는 것을 특징으로 하는 버퍼.
  5. 제 2항에 있어서,
    상기 제 8트랜지스터는 상기 제 1출력단자로 제 1전원의 전압이 공급될 때 상기 제 5트랜지스터를 턴-오프되도록 상기 제 5트랜지스터의 게이트전극의 전압을 제어하는 것을 특징으로 하는 버퍼.
  6. 제 2항에 있어서,
    상기 제 5트랜지스터의 제 1전극과 게이트전극 사이에 접속되는 제 2커패시터를 더 구비하는 것을 특징으로 하는 버퍼.
  7. 제 1항에 있어서,
    상기 출력부는
    상기 제 1전원과 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자와 접속되는 제 1트랜지스터와;
    상기 제 2출력단자와 제 2전원 사이에 접속되는 제 2트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 제 1전극 사이에 접속되며, 게이트전극이 상기 제 1출력단자와 접속되는 제 3트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 버퍼.
  8. 제 7항에 있어서,
    상기 제 2트랜지스터의 제 1전극과 게이트전극 사이에 접속되는 제 1커패시터를 더 구비하는 것을 특징으로 하는 버퍼.
  9. 제 7항에 있어서,
    상기 제 1트랜지스터 내지 제 8트랜지스터는 피모스(PMOS) 형으로 형성되는 것을 특징으로 하는 버퍼.
  10. 주사선들 및 데이터선들의 교차부에 위치되는 화소들과;
    상기 주사선들을 구동하기 위한 주사 구동부와;
    상기 데이터선들을 구동하기 위한 데이터 구동부를 포함하며;
    상기 주사 구동부 및 데이터 구동부 중 적어도 하나의 구동부에 포함되는 버퍼는
    제 1전원 및 상기 제 1전원보다 낮은 전압값을 가지는 제 2전원의 사이에 접속되며, 제 1입력단자 및 제 2입력단자로 공급되는 전압레벨에 대응하여 출력부와 접속되는 제 1출력단자의 전압을 제어하는 입력부와;
    상기 제 1전원 및 제 2전원의 사이에 접속되며, 상기 제 1출력단자로 공급되는 전압 및 상기 제 1입력단자로 공급되는 전압에 대응하여 제 2출력단자로 상기 제 1전원 및 제 2전원 중 어느 하나의 전압을 출력하기 위한 상기 출력부를 구비하며;
    상기 입력부는
    상기 제 1출력단자와 상기 제 1전원 사이에 접속되며 상기 제 1입력단자로 공급되는 전압에 대응하여 구동되는 제 7트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원의 사이에 접속되는 제 5트랜지스터와;
    상기 5트랜지스터의 게이트전극과 상기 제 2전원 사이에 접속되며 상기 제 2입력단자로 공급되는 전압에 대응하여 구동되는 제 6트랜지스터와;
    자신의 게이트전극이 상기 제 1입력단자와 접속되며 상기 제 1출력단자로부터 상기 제 5트랜지스터를 경유하여 누설전류가 흐르는 것을 방지하기 위하여 상기 제 5트랜지스터의 게이터전극 전압을 제어하기 위한 제 8트랜지스터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  11. 제 10항에 있어서,
    상기 제 1입력단자 및 제 2입력단자로는 서로 반대 극성의 전압이 공급되는 것을 특징으로 하는 유기전계발광 표시장치.
  12. 제 11항에 있어서,
    상기 제 8트랜지스터의 제 1전극은 상기 제 5트랜지스터의 게이트전극에 접속되고, 제 2전극은 상기 제 2입력단자에 접속되는 것을 특징으로 하는 유기전계발광 표시장치.
  13. 제 11항에 있어서,
    상기 제 8트랜지스터의 제 1전극은 상기 제 5트랜지스터의 게이트전극에 접속되고, 제 2전극은 상기 제 1전원에 접속되는 것을 특징으로 하는 유기전계발광 표시장치.
  14. 제 11항에 있어서,
    상기 제 8트랜지스터는 상기 제 1출력단자로 제 1전원의 전압이 공급될 때 상기 제 5트랜지스터를 턴-오프되도록 상기 제 5트랜지스터의 게이트전극의 전압을 제어하는 것을 특징으로 하는 유기전계발광 표시장치.
  15. 제 11항에 있어서,
    상기 제 5트랜지스터의 제 1전극과 게이트전극 사이에 접속되는 제 2커패시터를 더 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  16. 제 10항에 있어서,
    상기 출력부는
    상기 제 1전원과 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1출력단자와 접속되는 제 1트랜지스터와;
    상기 제 2출력단자와 제 2전원 사이에 접속되는 제 2트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 제 1전극 사이에 접속되며, 게이트전극이 상기 제 1출력단자와 접속되는 제 3트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  17. 제 16항에 있어서,
    상기 제 2트랜지스터의 제 1전극과 게이트전극 사이에 접속되는 제 1커패시터를 더 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  18. 제 16항에 있어서,
    상기 제 1트랜지스터 내지 제 8트랜지스터는 피모스(PMOS) 형으로 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578446A (zh) * 2012-08-08 2014-02-12 三星显示有限公司 扫描驱动设备及其驱动方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812023B1 (ko) * 2006-08-23 2008-03-10 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그 모기판
JP2009258275A (ja) 2008-04-15 2009-11-05 Sony Corp 表示装置および出力バッファ回路
US9071248B2 (en) * 2010-03-03 2015-06-30 Freescale Semiconductor, Inc. MOS transistor drain-to-gate leakage protection circuit and method therefor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629577B1 (ko) 2005-03-31 2006-09-27 삼성에스디아이 주식회사 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3274039D1 (en) * 1981-02-25 1986-12-04 Toshiba Kk Complementary mosfet logic circuit
KR100445433B1 (ko) 2002-03-21 2004-08-21 삼성에스디아이 주식회사 유기 전계발광 표시 장치와 그 구동 방법 및 구동 장치
KR100648670B1 (ko) * 2004-05-18 2006-11-23 삼성에스디아이 주식회사 발광표시 장치의 데이터 드라이버 입력 제어회로 및 그방법
JP4509004B2 (ja) * 2005-03-31 2010-07-21 三星モバイルディスプレイ株式會社 バッファー及びこれを利用したデータ駆動回路と発光表示装置
KR100722124B1 (ko) * 2005-08-29 2007-05-25 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
US7804475B2 (en) * 2006-02-09 2010-09-28 Toppoly Optoelectronics Corp. Systems for displaying images utilizing two clock signals

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629577B1 (ko) 2005-03-31 2006-09-27 삼성에스디아이 주식회사 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578446A (zh) * 2012-08-08 2014-02-12 三星显示有限公司 扫描驱动设备及其驱动方法

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