KR101863199B1 - 인버터 및 이를 이용한 주사 구동부 - Google Patents

인버터 및 이를 이용한 주사 구동부 Download PDF

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Abstract

본 발명은 구동의 신뢰성을 향상시킬 수 있도록 한 인버터에 관한 것이다
본 발명의 인버터는 제 1전원과 출력단자 사이에 접속되며, 제 1게이트전극이 제 1입력단자에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 1트랜지스터와; 상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 제 2입력단자에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 2트랜지스터를 구비한다.

Description

인버터 및 이를 이용한 주사 구동부{Inverter and Scan Driver Using the same}
본 발명은 인버터 및 이를 이용한 주사 구동부에 관한 것으로, 특히 구동의 신뢰성을 향상시킬 수 있도록 한 인버터 및 이를 이용한 주사 구동부에 관한 것이다.
최근 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등이 있다.
평판표시장치 중 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시한다. 이러한, 유기전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다. 일반적인 유기전계발광 표시장치는 화소마다 형성되는 트랜지스터를 이용하여 데이터신호에 대응하는 전류를 유기 발광 다이오드로 공급함으로써 유기 발광 다이오드에서 빛이 발생되게 한다.
이와 같은 종래의 유기전계발광 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 순차적으로 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 접속되는 복수의 화소를 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 소정 휘도의 빛을 생성하면서 영상을 표시한다.
한편, 주사 구동부는 각각의 주사선들과 접속되는 스테이지를 구비한다. 스테이지들 각각은 주사선들로 주사신호를 공급하기 위하여 복수의 트랜지스터들을 구비한다. 스테이지를 구성하는 P형(예를 들면, PMOS) 또는 N형(예를 들면, NMOS)의 트랜지스터는 일반적으로 화소들과 동시에 패널에 형성된다. 이와 같이 화소들과 동시에 스테이지가 패널에 형성되는 경우 제조비용 등이 절감되는 장점이 있다.
하지만, 스테이지가 N형 트랜지스터로 구현되는 경우 트랜지스터의 Vth 쉬프트로 인하여 트랜지스터의 턴-오프가 제어가 되지 않아 오동작을 일으키는 문제점이 있다. 다시 말하여, N형 트랜지스터의 경우 시간에 대응하여 Vth가 네가티브 쉬프트(negative shift)되고, 이에 따라 게이트와 소오스 사이의 전압(Vgs)이 0V(즉, Vgs=0V) 상태에서도 트랜지스터가 오프되지 않는 문제점이 발생한다.
따라서, 본 발명의 목적은 구동의 신뢰성을 향상시킬 수 있도록 한 인버터 및 이를 이용한 주사 구동부에 관한 것이다.
본 발명의 실시예에 의한 인버터는 제 1전원과 출력단자 사이에 접속되며, 제 1게이트전극이 제 1입력단자에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 1트랜지스터와; 상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 제 2입력단자에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 2트랜지스터를 구비한다.
바람직하게, 상기 제 1전원은 상기 제 2전원보다 높고, 상기 제 2전원은 상기 제 3전원보다 높은 전압으로 설정된다. 상기 제 1트랜지스터 및 제 2트랜지스터는 상기 제 2게이트전극으로 공급되는 전압이 자신의 소오스전극으로 공급되는 전압보다 낮은 경우 문턱전압이 포지티브 쉬프트된다. 상기 제 1입력단자 및 제 2입력단자 각각은 상기 제 2전원 또는 상기 제 1전원의 전압을 공급받는다. 상기 제 1트랜지스터 및 제 2트랜지스터는 NMOS이다. 상기 제 1전원과 상기 제 1트랜지스터의 제 2게이트전극 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 3트랜지스터와, 상기 제 1트랜지스터의 제 2게이트전극과 상기 제 2전원 사이에 접속되며, 상기 제 2입력단자로 공급되는 전압에 대응하여 턴-온 및 턴-오프되는 제 4트랜지스터를 더 구비한다. 상기 제 4트랜지스터는 제 2게이트전극을 추가로 구비하며, 상기 제 4트랜지스터의 제 2게이트전극은 상기 제 3전원보다 낮은 제 4전원에 접속된다.
본 발명의 다른 실시예에 의한 인버터는 제 2입력단자와 출력단자 사이에 접속되며, 제 1게이트전극이 제 1입력단자에 접속되고 제 2게이트전극이 제 1노드에 접속되는 제 1트랜지스터와; 상기 제 1트랜지스터의 게이트전극과 상기 출력단자 사이에 접속되는 제 1커패시터와; 상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 제 3입력단자에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 2트랜지스터와; 제 1전극이 제 1전원 또는 상기 제 1입력단자에 접속되고 제 2전극이 상기 제 1노드에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 3트랜지스터와; 상기 제 1노드와 상기 출력단자 사이에 접속되는 제 2커패시터와; 상기 제 1노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 4트랜지스터를 구비한다.
바람직하게, 상기 제 1전원은 상기 제 2전원보다 높고, 상기 제 2전원은 상기 제 3전원보다 높은 전압으로 설정된다. 상기 제 1트랜지스터 및 제 2트랜지스터는 상기 제 2게이트전극으로 공급되는 전압이 자신의 소오스전극으로 공급되는 전압보다 낮은 경우 문턱전압이 포지티브 쉬프트된다. 상기 제 1입력단자 내지 제 3입력단자 각각으로는 상기 제 2전원으로부터 상기 제 1전원으로 상승하는 클럭신호가 공급된다. 상기 클럭신호는 상기 제 1입력단자, 제 2입력단자 및 제 3입력단자의 순서로 공급된다. 상기 제 1 내지 제 4트랜지스터는 NMOS이다. 상기 제 4트랜지스터는 제 2게이트전극을 추가로 구비하며, 상기 제 4트랜지스터의 제 2게이트전극은 상기 제 3전원보다 낮은 제 4전원에 접속된다.
본 발명의 실시예에 의한 주사 구동부는 주사선들로 주사신호를 순차적으로 공급하기 위하여 상기 주사선들 각각에 접속되는 스테이지 회로를 구비하며, 상기 스테이지 회로들 각각은 상기 제 1항 내지 제 14항 중 어느 한 항에 기재된 인버터를 포함한다.
본 발명의 다른 실시예에 의한 주사 구동부는 주사선들로 주사신호를 순차적으로 공급하기 위하여 상기 주사선들 각각에 접속되는 스테이지 회로를 구비하며; 상기 스테이지 회로들 각각은 제 2노드 및 제 3노드에 인가되는 전압에 대응하여 출력단자로 상기 주사신호를 공급하기 위한 인버터와; 상기 제 2노드 및 제 3노드로 인가되는 전압을 제어하기 위한 입력 제어부를 구비하며; 상기 인버터는 제 2입력단자와 상기 출력단자 사이에 접속되며, 제 1게이트전극이 상기 제 2노드에 접속되고 제 2게이트전극이 제 1노드에 접속되는 제 1트랜지스터와; 상기 제 2노드와 상기 출력단자 사이에 접속되는 제 1커패시터와; 상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 상기 제 3노드에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 2트랜지스터와; 스테이지 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 제 1입력단자에 접속되는 제 3트랜지스터와; 상기 제 1노드와 상기 출력단자 사이에 접속되는 제 2커패시터와; 상기 제 1노드와 상기 제 3전원 사이에 접속되며, 제 1게이트전극이 제 3입력단자에 접속되고 제 2게이트전극이 제 4전원에 접속되는 제 4트랜지스터를 구비한다.
바람직하게, 상기 제 1입력단자 내지 제 3입력단자 각각으로는 상기 제 2전원으로부터 제 1전원으로 상승하는 클럭신호가 공급된다. 상기 클럭신호는 상기 제 1입력단자, 제 2입력단자 및 제 3입력단자의 순서로 공급된다. 상기 제 1전원은 상기 제 2전원보다 높은 전압, 상기 제 2전원은 상기 제 3전원보다 높은 전압, 상기 제 3전원은 상기 제 4전원보다 높은 전압으로 설정된다. 상기 제 1게이트전극 및 제 2게이트전극을 구비한 트랜지스터들은 상기 제 2게이트전극으로 공급되는 전압이 자신의 소오스전극으로 공급되는 전압보다 낮은 경우 문턱전압이 포지티브 쉬프트된다. 상기 인버터 및 입력 제어부 포함되는 트랜지스터들은 NMOS로 형성된다. 상기 스테이지 입력단자로는 상기 제 1입력단자로 공급되는 클럭신호와 동기되도록 이전단 스테이지의 샘플링신호 또는 시작신호가 입력된다.
상기 입력 제어부는 제 1전원과 상기 제 3노드 사이에 접속되며, 제 1게이트전극이 상기 제 3입력단자에 접속되는 제 14트랜지스터와; 상기 스테이지 입력단자와 상기 제 2노드 사이에 접속되며, 제 1게이트전극이 상기 제 1입력단자에 접속되는 제 15트랜지스터와; 상기 제 3노드와 상기 제 2전원 사이에 접속되며, 제 1게이트전극이 상기 스테이지 입력단자에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 16트랜지스터와; 상기 제 2노드와 상기 제 2전원 사이에 접속되며, 제 1게이트전극이 상기 제 3노드에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 17트랜지스터와; 상기 스테이지 입력단자와 상기 제 15트랜지스터의 제 2게이트전극의 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 18트랜지스터와; 상기 제 3전원과 상기 제 15트랜지스터의 제 2게이트전극 사이에 접속되며, 제 1게이트전극이 상기 제 2입력단자에 접속되고 제 2게이트전극이 상기 제 4전원에 접속되는 제 19트랜지스터와; 상기 제 1전원과 상기 제 14트랜지스터의 제 2게이트전극 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 20트랜지스터와; 상기 제 14트랜지스터의 제 2게이트전극과 상기 제 3전원 사이에 접속되며, 제 1게이트전극이 상기 제 1입력단자에 접속되고 제 2게이트전극이 상기 제 4전원에 접속되는 제 21트랜지스터와; 상기 제 3노드와 상기 제 2전원 사이에 접속되는 제 10커패시터를 구비한다.
본 발명의 인버터 및 이를 이용한 주사 구동부에 의하면 더블 게이트 트랜지스터의 제 2게이트전극으로 낮은 전압을 인가하여 트랜지스터의 문턱전압을 포지티브 쉬프트 시킨다. 이 경우, 트랜지스터의 턴-오프 동작이 안정화되어 구동의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명에 사용되는 더블 게이트 트랜지스터의 특성을 나타내는 도면이다.
도 2는 본원 발명의 제 1실시예에 의한 인버터를 나타내는 도면이다.
도 3은 도 2에 도시된 인버터의 구동과정을 나타내는 파형도이다.
도 4는 도 2에 도시된 트랜지스터들의 문턱전압 이동을 나타내는 그래프이다.
도 5는 본원 발명의 제 2실시예에 의한 인버터를 나타내는 도면이다.
도 6은 도 5에 도시된 인버터의 구동과정을 나타내는 파형도이다.
도 7은 도 5에 도시된 트랜지스터의 문턱전압 이동을 나타내는 그래프이다.
도 8은 도 2 및 도 5에 도시된 인버터의 시뮬레이션 결과를 나타내는 도면이다.
도 9는 본원 발명의 제 3실시예에 의한 인버터를 나타내는 도면이다.
도 10은 본원 발명의 제 4실시예에 의한 인버터를 나타내는 도면이다.
도 11은 도 10에 도시된 인버터의 구동과정을 나타내는 파형도이다.
도 12는 본원 발명의 제 5실시예에 의한 인버터를 나타내는 도면이다.
도 13은 도 12에 도시된 인버터의 구동과정을 나타내는 파형도이다.
도 14는 본원 발명의 인버터를 사용하여 구성되는 스테이지 회로를 나타내는 도면이다.
도 15는 도 14에 도시된 스테이지 회로의 구동과정을 나타내는 파형도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 1 내지 도 15를 참조하여 자세히 설명하면 다음과 같다.
도 1은 본원 발명에 사용되는 트랜지스터의 특성을 나타내는 도면이다.
도 1을 참조하면, 본원 발명에서는 드레인전극(D), 소오스전극(S) 및 2개의 게이트전극(G1, G2)을 포함하는 트랜지스터(이후, "더블 게이트 트랜지스터"라 하기로 함)가 이용된다. 더블 게이트 트랜지스터는 절연층을 사이에 두고 제 1게이트전극(G1) 및 제 2게이트전극(G2)을 서로 대향되게 위치시킴으로써 형성된다. 일례로, 본 출원인에 의하여 "출원번호 2010-0043503"호로 더블 게이트 트랜지스터가 출원되었다.
더블 게이트 트랜지스터는 제 2게이트전극(G2)으로 공급되는 전압에 대응하여 문턱전압(Vth)이 쉬프트하는 특성을 갖는다. 상세히 설명하면, 제 2게이트전극(G2)으로 공급되는 바이어스 전압(Vb)이 소오스전극(S)으로 공급되는 전압(Vs)보다 작은 경우 트랜지스터의 문턱전압이 포지티브 쉬프트(positive shift)하게 된다. 여기서, 포지티브 쉬프트 정도는 바이어스 전압(Vb)과 소오스전극의 전압(Vs)의 차에 의하여 결정된다. 다시 말하여, 비이어스 전압(Vb)과 소오스전극의 전압(Vs) 차가 클수록 문턱전압의 변화가 크게 발생된다. 그리고, 바이어스 전압(Vb)이 소오스전극의 전압(Vs)보다 큰 경우 문턱전압은 이상적으로 0V로 수렴된다.
한편, 더블 게이트 트랜지스터의 드레인전극(D), 소오스전극(S) 및 제 1게이트전극(G1)으로 공급되는 전압은 일반적으로 사용되는 트랜지스터와 동일하게 설정된다.
도 2는 더블 게이트 트랜지스터를 사용하여 구성된 인버터의 제 1실시예를 나타내는 도면이다. 여기서, 인버터에 사용되는 트랜지스터들은 NMOS로 구성된다.
도 2를 참조하면, 본 발명의 제 1실시예에 의한 인버터는 제 1전원(VDD)과 제 2전원(VSS1) 사이에 직렬로 접속되는 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)를 구비한다. 여기서, 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)는 더블 게이트 트랜지스터로 설정된다.
제 1트랜지스터(M1)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 2전극은 출력단자(30)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 1게이트전극은 제 1입력단자(10)에 접속되고, 제 2게이트전극은 제 3전원(VSS2)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 1입력단자(10)로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 2트랜지스터(M2)의 제 1전극은 출력단자(30)에 접속되고, 제 2전극은 제 2전원(VSS1)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 1게이트전극은 제 2입력단자(20)에 접속되고, 제 2게이트전극은 제 3전원(VSS2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 2입력단자(20)로 공급되는 제 2클럭신호(CLK2)에 대응하여 턴-온 및 턴-오프된다.
여기서, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 제 2전원(VSS1)에서 제 1전원(VDD)의 전압으로 상승되도록 공급된다. 제 1전원(VDD)은 제 2전원(VSS1)보다 높은 전압으로 설정된다. 그리고, 제 2전원(VSS1)은 제 3전원(VSS2)보다 높은 전압으로 설정된다.
도 3은 도 2에 도시된 인버터의 구동방법을 나타내는 파형도이다.
도 3을 참조하면, 먼저 제 1입력단자(10)로 제 1클럭신호(CLK1)가 공급되어 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 출력단자(30)로 하이전압이 공급된다. 실제로, 출력단자(30)로 공급되는 하이전압은 제 1전원(VDD)에서 제 1트랜지스터(M1)의 문턱전압을 감한 전압으로 설정된다.
한편, 제 1트랜지스터(M1)가 턴-온되는 기간 동안 제 2트랜지스터(M2)의 소오스전극으로 제 2전원(VSS1)이 공급되고, 제 2게이트전극으로 제 3전원(VSS2)이 공급된다. 이 경우, 제 2트랜지스터(M2)의 문턱전압이 포지티브 쉬프트되어 안정적으로 턴-오프 상태를 유지한다.
이후, 제 2클럭신호(CLK2)가 공급되어 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2전원(VSS1)의 전압이 출력단자(30)로 공급된다. 이때, 제 1트랜지스트(M1)의 소오스전극으로는 제 2전원(VSS1)이 공급되고, 제 2게이트전극으로는 제 3전원(VSS2)이 공급된다. 이 경우, 제 1트랜지스터(M1)의 문턱전압이 포지티브 쉬프트되어 안정적으로 턴-오프 상태를 유지한다.
도 4는 도 2에 도시된 트랜지스터들의 문턱전압 이동을 나타낸 그래프이다.
도 4를 참조하면, 제 1트랜지스터(M1)가 오프되고, 제 2트랜지스터(M2)가 온 또는 오프되는 경우 제 2트랜지스터(M2)의 소오스전극과 제 2게이트전극 사이의 전압차가 작게 설정되고, 이에 따라 문턱전압 쉬프트 정도가 작게 나타난다. 이 경우, 제 2트랜지스터(M2)의 온/오프 특성이 안정화될 수 있다.
하지만, 제 1트랜지스터(M1)가 턴-온되는 경우 제 1트랜지스터(M1)의 소오스전극과 제 2게이트전극 사이의 전압차가 크게 설정되고, 이에 따라 문턱전압 쉬프트 정도가 크게 나타난다. 이 경우, 출력단자(30)로 공급되는 하이전압은 제 1전압(VDD)보다 많이 낮은 전압으로 설정되는 문제점이 있다. 이와 같은 문제점을 극복하기 위하여 본원 발명에서는 도 5와 같은 인버터회로가 추가로 제안한다.
도 5는 더블 게이트 트랜지스터를 사용하여 구성된 인버터의 제 2실시예를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제 2실시예에 의한 인버터는 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)를 구비한다. 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)는 더블 게이트 트랜지스터로 구성되고, 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)는 일반 트랜지스터로 구성된다.
제 1트랜지스터(M1) 및 제 2트랜지스터(M2)는 제 1전원(VDD) 및 제 2전원(VSS1) 사이에 직렬로 접속된다. 그리고, 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)는 제 1전원(VDD) 및 제 3전원(VSS2) 사이에 직렬로 접속된다.
제 1트랜지스터(M1)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 2전극은 출력단자(30)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 1게이트전극은 제 1입력단자(10)에 접속되고, 제 2게이트전극은 제 3트랜지스터(M3)의 제 2전극에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 1입력단자(10)로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 2트랜지스터(M2)의 제 1전극은 출력단자(30)에 접속되고, 제 2전극은 제 2전원(VSS1)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 1게이트전극은 제 2입력단자(20)에 접속되고, 제 2게이트전극은 제 3전원(VSS2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 2입력단자(20)로 공급되는 제 2클럭신호(CLK2)에 대응하여 턴-온 및 턴-오프된다.
제 3트랜지스터(M3)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 2전극은 제 1트랜지스터(M1)의 제 2게이트전극에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 1입력단자(10)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 1입력단자(10)로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 4트랜지스터(M4)의 제 1전극은 제 1트랜지스터(M1)의 제 2게이트전극에 접속되고, 제 2전극은 제 3전원(VSS2)에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 2입력단자(20)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 2입력단자(20)로 공급되는 제 2클럭신호(CLK2)에 대응하여 턴-온 및 턴-오프된다.
도 6은 도 5에 도시된 인버터의 구동방법을 나타내는 파형도이다.
도 6을 참조하면, 먼저 제 1입력단자(10)로 제 1클럭신호(CLK1)가 공급되어 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 1트랜지스터(M1)의 제 2게이트전극으로 제 1전원(VDD)의 전압이 공급된다. 제 1트랜지스터(M1)가 턴-온되면 출력단자(30)로 하이전압이 공급된다.
여기서, 제 1트랜지스터(M1)가 턴-온되는 기간 동안 제 1트랜지스터(M1)의 제 2게이트전극으로 제 1전원(VDD)의 전압이 공급되기 때문에 제 1트랜지스터(M1)의 문턱전압 쉬프트가 최소화된다. 일례로, 제 1트랜지스터(M1)의 문턱전압은 도 7과 같이 포지티브 쪽으로 낮은 전압만큼 쉬프트 된다. 이 경우, 출력단자(30)로 공급되는 하이전압은 제 1전원(VDD) 보다 약단 낮은 전압으로 설정된다.
한편, 제 1트랜지스터(M1)가 턴-온되는 기간 동안 제 2트랜지스터(M2)의 소오스전극으로 제 2전원(VSS1)이 공급되고, 제 2게이트전극으로 제 3전원(VSS2)이 공급된다. 이 경우, 제 2트랜지스터(M1)의 문턱전압이 포지티브 쉬프트되어 안정적으로 턴-오프 상태를 유지한다.
이후, 제 2클럭신호(CLK2)가 공급되어 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2전원(VSS1)의 전압이 출력단자(30)로 공급된다. 그리고, 제 4트랜지스터(M4)가 턴-온되면 제 3전원(VSS2)의 전압이 제 1트랜지스터(M1)의 제 2게이트전극으로 공급된다. 이때, 제 4트랜지스터(M4)의 문턱전압은 포지티브 쉬프트되어 안정적으로 턴-오프 상태를 유지한다.
도 8은 본원 발명의 제 1 및 제 2실시예의 인버터의 시뮬레이션 결과를 나타내는 도면이다. 도 8에서는 제 2전원(VSS1)보다 2V 낮은 제 3전원(VSS2)을 인가하는 경우를 나타낸다.
도 8을 참조하면, 본원 발명이 제 1실시예에 의한 인버터에서는 출력단자(30)로 출력되는 하이전압이 제 1전원(VDD)보다 대략 8V 정도 낮은 전압으로 설정된다. 다시 말하여, 제 1트랜지스터(M1)가 턴-온될 때 제 1트랜지스터(M1)의 문턱전압이 대략 8V로 설정되고, 이에 따라 많은 전압이 손실되는 문제점이 발생한다.
반면에, 본원 발명의 제 2실시예에 의한 인버터에서는 출력단자(30)로 출력되는 하이전압이 제 1전원(VDD)보다 대략 2V 정도 낮은 전압으로 설정된다. 다시 말하여, 제 1트랜지스터(M1)가 턴-온될 때 제 1트랜지스터(M1)의 문턱전압이 대략 2V로 설정되고, 이에 따라 손실전압을 최소화할 수 있다.
도 9는 더블 게이트 트랜지스터를 사용하여 구성된 인버터의 제 3실시예를 나타내는 도면이다. 도 9를 설명할 때 도 5와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 제 3실시예에 의한 인버터에서는 제 4트랜지스터(M4)가 더블 게이트 트랜지스터로 구성된다. 제 4트랜지스터(M4)의 제 2게이트전극으로는 제 3전원(VSS2)보다 낮은 제 4전원(VSS3)의 전압이 공급된다. 이 경우, 제 4트랜지스터(M4)의 문턱전압이 포지티브 쉬프트되어 안정적으로 턴-오프될 수 있다. 그 외의 동작과정은 도 5에 도시된 본원 발명의 제 2실시예의 인버터와 동일하므로 상세한 설명은 생략하기로 한다.
도 10은 더블 게이트 트랜지스터를 사용하여 구성된 인버터의 제 4실시예를 나타내는 도면이다.
도 10을 참조하면, 본 발명의 제 4실시예에 의한 인버터는 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 3트랜지스터(M3), 제 4트랜지스터(M4), 제 1커패시터(C1) 및 제 2커패시터(C2)를 구비한다. 여기서, 제 1트랜지스터(M1), 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)는 더블 게이트 트랜지스터로 형성되고, 제 3트랜지스터(M3)는 일반 트랜지스터로 형성된다.
제 1트랜지스터(M1) 및 제 2트랜지스터(M2)는 제 2입력단자(20)와 제 2전원(VSS1) 사이에 직렬로 접속된다. 그리고 제 3트랜지스터(M3) 및 제 4트랜지스터(M40는 제 1입력단자(10)와 제 3전원(VSS2) 사이에 직렬로 접속된다.
제 1트랜지스터(M1)의 제 1전극은 제 2입력단자(20)에 접속되고, 제 2전극은 출력단자(30)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 1게이트전극은 제 1입력단자(10)에 접속되고, 제 2게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 1입력단자(10)로 공급되는 제 1클럭신호(CLK2)에 대응하여 턴-온 및 턴-오프된다.
제 2트랜지스터(M2)의 제 1전극은 출력단자(30)에 접속되고, 제 2전극은 제 2전원(VSS1)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 1게이트전극은 제 3입력단자(40)에 접속되고, 제 2게이트전극은 제 3전원(VSS2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 3입력단자(40)로 공급되는 제 3클럭신호(CLK3)에 대응하여 턴-온 및 턴-오프된다.
제 3트랜지스터(M3)의 제 1전극 및 게이트전극은 제 1입력단자(CLK1)에 접속되고, 제 2전극은 제 1노드(N1)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 1입력단자(CLK1)로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 4트랜지스터(M4)의 제 1전극은 제 1노드(N1)에 접속되고, 제 2전극은 제 3전원(VSS2)에 접속된다. 그리고, 제 4트랜지스터(M4)의 제 1게이트전극은 제 3입력단자(40)에 접속되고, 제 2게이트전극은 제 4전원(VSS3)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 3입력단자(40)로 공급되는 제 3클럭신호(CLK3)에 대응하여 턴-온 및 턴-오프된다.
제 1커패시터(C1)는 제 1트랜지스터(M1)의 게이트전극과 출력단자(30) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 출력단자(30)의 전압에 대응하여 제 1트랜지스터(M1)의 게이트전극 전압을 제어한다.
제 2커패시터(C2)는 제 1노드(N1)와 출력단자(30) 사이에 접속된다. 이와 같은 제 2커패시터(C2)는 출력단자(30)의 전압에 대응하여 제 1노드(N1)의 전압을 제어한다.
도 11은 도 10에 도시된 인버터의 구동방법을 나타내는 파형도이다.
도 11을 참조하면, 클럭신호들(CLK1 내지 CLK3)은 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 제 3클럭신호(CLK3)의 순서로 공급된다. 그리고, 클럭신호들(CLK1 내지 CLK3)은 제 1전원(VDD) 및 제 2전원(VSS1)의 전압을 스윙한다.
제 1클럭신호(CLK1)가 공급되면(즉, VDD전압 공급) 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 2입력단자(20)와 출력단자(30)가 전기적으로 접속된다. 이때, 제 2입력단자(20)로는 제 2클럭신호(CLK2)가 공급되지 않고, 이에 따라 출력단자(30)로는 제 2전원(VSS1)이 출력된다. 그리고, 제 1트랜지스터(M1)턴-온되기 때문에 제 1커패시터(C1)는 제 1트랜지스터(M1)의 턴-온에 대응하는 전압이 충전된다.
제 3트랜지스터(M3)가 턴-온되면 제 1노드(N1)로 제 1클럭신호(CLK1)의 전압이 공급된다. 여기서, 제 3트랜지스터(M3)가 다이오드 형태로 접속되기 때문에 실제로 제 1노드(N1)로 공급되는 전압은 제 1클럭신호(CLK1)의 전압(VDD)에서 제 3트랜지스터(M3)의 문턱전압을 감한 전압으로 설정된다. 이때, 제 2커패시터(C2)는 제 1노드(N1)와 출력단자(30) 사이의 전압을 충전한다.
이후, 제 2클럭신호(CLK2)가 공급된다. 제 2클럭신호(CLK2)가 공급될 때 제 1트랜지스터(M1)는 턴-온 상태를 유지하고, 이에 따라 제 2클럭신호(CLK2)의 전압(VDD)은 출력단자(30)로 공급된다.
여기서, 제 2클럭신호(CLK2)에 의하여 출력단자(30)의 전압이 상승할 때 제 1커패시터(C1)에 의하여 제 1트랜지스터(M1)의 게이트전극 전압도 상승하고, 이에 제 1트랜지스터(M1)는 턴-온 상태를 유지한다. 그리고, 출력단자(30)의 전압이 상승할 때 제 2커패시터(C2)에 의하여 제 1노드(N1)의 전압도 상승한다. 이때, 제 1노드(N1)의 전압은 제 1전원(VDD)보다 높은 전압까지 상승하고, 이에 따라 제 1트랜지스터(M1)의 문턱전압은 이상적으로 0V로 설정된다.
다시 말하여, 제 1노드(N1)의 전압이 제 1전원(VDD)보다 높은 전압으로 상승하는 경우 제 1트랜지스터(M1)의 제 2게이트전극 전압은 소오스전극의 전압보다 높은 전압으로 설정된다. 이 경우, 제 1트랜지스터(M1)의 문턱전압은 대략 0V로 하강하고, 이에 따라 출력단자(30)로는 전압손실없이 제 2클럭신호(CLK2)의 전압을 출력할 수 있다.
한편, 제 1 및 제 2클럭신호(CLK1, 2)가 공급되는 기간 동안 제2트랜지스터(M2)의 제 2게이트전극으로 제 3전원(VSS2)이 공급되고, 이에 따라 제 2트랜지스터(M2)는 안정적으로 턴-오프 상태를 유지한다. 마찬가지로, 제 2게이트전극으로 제 4전원(VSS3)을 공급받는 제 4트랜지스터(M4)도 안적으로 턴-오프 상태를 유지한다.
이후, 제 3클럭신호(CLK3)가 공급되어 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2전원(VSS1)의 전압이 출력단자(30)로 공급된다. 그리고, 제 4트랜지스터(M4)가 턴-온되면 제 3전원(VSS2)의 전압이 제 1트랜지스터(M1)의 제 2게이트전극으로 공급된다. 이때, 제 4트랜지스터(M4)의 문턱전압은 포지티브 쉬프트되어 안정적으로 턴-오프 상태를 유지한다.
도 12는 더블 게이트 트랜지스터를 사용하여 구성된 인버터의 제 5실시예를 나타내는 도면이다. 도 12를 설명할 때 도 10과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 제 5실시예에 의한 인버터에서 제 3트랜지스터(M3)의 제 1전극은 제 1전원(VDD)에 접속된다. 이 경우, 도 13에 도시된 바와 같이 제 1클럭신호(CLK1)가 공급될 때 제 1노드(N1)로 공급되는 전압은 제 3트랜지스터(M3)의 문턱전압과 무관하게 제 1전원(VDD)의 전압으로 설정된다. 이 외의 동작과정은 도 10에 도시된 인버터와 동일하며 상세한 설명은 생략하기로 한다.
한편, 상술한 본원 발명의 제 1실시예 내지 제 5실시예에 의한 인버터를 이용하여 다양한 형태의 회로를 구현할 수 있다. 일례로, NMOS 화소를 포함하며, NMOS 트랜지스터로 스테이지 회로를 구성하는 경우 본원 발명의 인버터를 적용할 수 있다. 이 경우, NMOS 트랜지스터의 문턱전압 변화특성과 무관하게 안정적인 동작을 구현할 수 있다. 실제로, 본원 발명의 실시예들에 의한 인버터는 NMOS로 이루어진 다양한 회로에 적용될 수 있고, 이에 따라 구동의 신뢰성등을 확보할 수 있다.
도 14는 본원 발명의 실시예에 의한 스테이지 회로를 나타내는 도면이다. 스테이지 회로는 주사 구동부에 포함되며, 주사선들 각각과 접속되어 주사신호를 공급한다. 도 14에서 스테이지에 포함되는 트랜지스터들은 N형 트랜지스터(예를 들면, NMOS)로 형성된다.
도 14를 참조하면, 본원 발명의 스테이지 회로는 인버터(200) 및 입력 제어부(300)로 구성된다. 인버터(200)는 도 10에 도시된 제 4실시예의 인버터로 구성된다. 여기서, 제 3트랜지스터(M3)의 제 1전극은 스테이지 입력단자(100)와 접속된다. 스테이지 입력단자(100)는 이전단 스테이지의 샘플링신호(Sn-1) 또는 시작신호를 공급받는다. 여기서, 샘플링신호(Sn-1) 또는 시작신호는 도 15에 도시된 바와 같이 제 1클럭신호(CLK1)와 동기되도록 공급된다. 이 경우, 인버터(200)의 동작과정은 상술한 본원 발명의 제 4실시예와 동일하게 설정된다.
한편, 인버터(200)에 포함된 제 1트랜지스터(M1)의 제 1게이트전극은 제 2노드(N2)에 접속되고, 제 2트랜지스터(M2)의 제 1게이트전극은 제 3노드(N3)에 접속된다. 따라서, 인버터(200)는 제 2노드(N2) 및 제 3노드(N3)에 인가되는 전압에 대응하여 출력단자(202)로 공급되는 전압을 제어한다.
입력 제어부(300)는 제 2노드(N2) 및 제 3노드(N3)로 공급되는 전압을 제어한다. 실제로, 현재 공지된 다양한 스테이지 회로들은 출력을 제어하기 위하여 제 2노드(N2) 및 제 3노드(N3)를 포함한다. 따라서, 입력 제어부(300)는 현재 공지된 다양한 회로 중 어느 하나로 선택될 수 있다.
다만, 본원 발명에서는 입력 제어부(300)에서 안정적으로 제 2노드(N2) 및 제 3노드(N3)의 전압을 제어할 수 있도록 본원 발명이 인버터 회로들을 인용하여 구성한다. 이를 위하여, 입력 제어부(300)는 제 14트랜지스터(M14) 내지 제 21트랜지스터(M21), 제 10커패시터(C10)를 구비한다.
제 14트랜지스터(M14)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 2전극은 제 3노드(N3)에 접속된다. 그리고, 제 14트랜지스터(M14)의 제 1게이트전극은 제 3입력단자(40)에 접속되고, 제 2게이트전극은 제 20트랜지스터(M20)의 제 2전극에 접속된다. 이와 같은 제 14트랜지스터(M14)는 제 3입력단자(40)로 공급되는 제 3클럭신호(CLK3)에 대응하여 턴-온 및 턴-오프된다.
제 15트랜지스터(M15)의 제 1전극은 스테이지 입력단자(100)에 접속되고, 제 2전극은 제 2노드(N2)에 접속된다. 그리고, 제 15트랜지스터(M15)의 제 1게이트전극은 제 1입력단자(10)에 접속되고, 제 2게이트전극은 제 18트랜지스터(M18)의 제 2전극에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 1입력단자(10)로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 16트랜지스터(M16)의 제 1전극은 제 3노드(N3)에 접속되고, 제 2전극은 제 2전원(VSS1)에 접속된다. 그리고, 제 16트랜지스터(M16)의 제 1게이트전극은 스테이지 입력단자(100)에 접속되고, 제 2게이트전극은 제 3전원(VSS2)에 접속된다. 이와 같은 제 16트랜지스터(M16)는 스테이지 입력단자(100)로 공급되는 샘플링신호 또는 시작신호에 대응하여 턴-온된다.
제 17트랜지스터(M17)의 제 1전극은 제 2노드(N2)에 접속되고, 제 2전극은 제 2전원(VSS1)에 접속된다. 그리고, 제 17트랜지스터(M17)의 제 1게이트전극은 제 3노드(N3)에 접속되고, 제 2게이트전극은 제 3전원(VSS2)에 접속된다. 이와 같은 제 17트랜지스터(M17)는 제 3노드(N3)에 인가되는 전압에 대응하여 턴-온 및 턴-오프된다.
제 18트랜지스터(M18)는 스테이지 입력단자(100)와 제 15트랜지스터(M15)의 제 2게이트전극 사이에 접속된다. 그리고, 제 18트랜지스터(M18)의 게이트전극은 제 1입력단자(10)에 접속된다. 이와 같은 제 18트랜지스터(M18)는 제 1입력단자로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 19트랜지스터(M19)의 제 1전극은 제 15트랜지스터(M15)의 제 2게이트전극에 접속되고, 제 2전극은 제 3전원(VSS2)에 접속된다. 그리고, 제 19트랜지스터(M19)의 제 1게이트전극은 제 2입력단자(20)에 접속되고, 제 2게이트전극은 제 4전원(VSS3)에 접속된다. 이와 같은 제 19트랜지스터(M19)는 제 2입력단자(20)로 공급되는 제 2클럭신호(CLK2)에 대응하여 턴-온 및 턴-오프된다.
제 20트랜지스터(M20)의 제 1전극은 제 1전원(VDD)에 접속되고, 제 2전극은 제 14트랜지스터(M14)의 제 2게이트전극에 접속된다. 그리고, 제 20트랜지스터(M20)의 게이트전극은 제 3입력단자(40)에 접속된다. 이와 같은 제 20트랜지스터(M20)는 제 3입력단자(40)로 공급되는 제 3클럭신호(CLK2)에 대응하여 턴-온 및 턴-오프된다.
제 21트랜지스터(M21)의 제 1전극은 제 14트랜지스터(M14)의 제 2게이트전극에 접속되고, 제 2전극은 제 3전원(VSS2)에 접속되다. 그리고, 제 21트랜지스터(M21)의 제 1게이트전극은 제 1입력단자(10)에 접속되고, 제 2게이트전극은 제 4전원(VSS3)에 접속된다. 이와 같은 제 21트랜지스터(M21)는 제 1입력단자(10)로 공급되는 제 1클럭신호(CLK1)에 대응하여 턴-온 및 턴-오프된다.
제 10커패시터(C10)는 제 3노드(N3)와 제 2전원(VSS1) 사이에 접속된다. 이와 같은 제 10커패시터(C10)는 제 2트랜지스터(M2)의 턴-온 또는 턴-오프에 대응하는 전압을 충전한다.
도 15는 도 14에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다.
도 15를 참조하면, 먼저 제 1클럭신호(CLK1)가 공급되어 제 3트랜지스터(M3), 제 15트랜지스터(M15), 제 18트랜지스터(M18), 제 21트랜지스터(M21)가 턴-온된다. 그리고, 제 1클럭신호(CLK1)와 동기되도록 공급되는 이전단 샘플링신호(또는 시작신호)에 대응하여 제 16트랜지스터(M16)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 1노드(N1)로 샘플링신호가 공급된다. 제 15트랜지스터(M15)가 턴-온되면 샘플링신호가 제 2노드(N2)로 공급된다. 제 2노드(N2)로 샘플링신호가 공급되면 제 1트랜지스터(M1)가 턴-온되고, 이에 따라 제 2입력단자(20)와 출력단자(202)가 전기적으로 접속된다. 이때, 제 2클럭신호가 공급되지 않기 때문에 출력단자(202)로는 로우신호가 공급된다.
제 18트랜지스터(M18)가 턴-온되면 스테이지 입력단자(100)와 제 15트랜지스터(M15)의 제 2게이트전극이 전기적으로 접속된다. 이 경우, 제 15트랜지스터(M15)의 문턱전압이 최소화되고, 이에 따라 제 2노드(N2)로 공급되는 샘플링신호의 전압손실을 최소화할 수 있다.
제 16트랜지스터(M16)가 턴-온되면 제 2전원(VSS1)의 전압이 제 3노드(N3)로 공급된다. 제 3노드(N3)로 제 2전원(VSS1)이 공급되면 제 2트랜지스터(M2)가 턴-오프된다.
제 21트랜지스터(M21)가 턴-온되면 제 14트랜지스터(M14)의 제 2게이트전극으로 제 3전원(VSS2)이 공급된다. 이때, 제 14트랜지스터(M14)의 제 2전극으로는 제 2전원(VSS1)이 공급된다. 이 경우, 제 14트랜지스터(M14)의 문턱전압이 포지티브 쉬프트되고, 이에 따라 제 14트랜지스터(M14)를 안정적으로 턴-오프시킬 수 있다.
이후, 제 2입력단자(20)로 제 2클럭신호(CLK2)가 공급된다. 제 2입력단자(20)로 공급된 제 2클럭신호(CLK2)는 제 1트랜지스터(M1)를 경유하여 출력단자(202)로 공급된다. 출력단자(202)로 공급된 제 2클럭신호(CLK2)는 주사신호로서 자신과 접속된 주사선으로 공급된다.
한편, 출력단자(202)로 제 2클럭신호(CLK2)가 공급될 때 제 2커패시터(C2)에 의하여 제 1노드(N1)의 전압이 상승하고, 이에 따라 제 1트랜지스터(M1)의 문턱전압이 최소화된다. 따라서, 제 2클럭신호(CLK2)는 전압손실없이 출력단자(202)로 공급될 수 있다. 또한, 출력단자(202)에 접속된 제 1커패시터(C1)에 의하여 제 2노드(N2)의 전압이 상승하기 때문에 제 1트랜지스터(M1)는 안정적으로 턴-온상태를 유지한다.
추가로, 제 2클럭신호(CLK2)가 공급될 때 제 19트랜지스터(M19)가 턴-온된다. 제 19트랜지스터(M19)가 턴-온되면 제 3전원(VSS2)의 전압이 제 15트랜지스터(M15)의 제 2게이트전극으로 공급된다. 이 경우, 제 15트랜지스터(M15)의 문턱전압이 포지티브 쉬프트되고, 이에 따라 제 15트랜지스터(M15)는 누설전류없이 안정적인 턴-오프 상태를 유지한다.
이후, 제 3입력단자(40)로 제 3클럭신호(CLK3)가 공급된다. 제 3클럭신호(CLK3)가 공급되면 제 4트랜지스터(M4), 제 14트랜지스터(M14), 제 20트랜지스터(M20)가 턴-온된다.
제 14트랜지스터(M14)가 턴-온되면 제 1전원(VDD)이 제 3노드(N3)로 공급된다. 제 1전원(VDD)이 제 3노드(N3)로 공급되면 제 2트랜지스터(M2) 및 제 17트랜지스터(M17)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2전원(VSS1)이 출력단자(202)로 공급된다. 제 17트랜지스터(M17)가 턴-온되면 제 2전원(VSS1)이 제 2노드(N2)로 공급된다. 제 2노드(N2)로 제 2전원(VSS1)이 공급되면 제 1트랜지스터(M1)가 턴-오프된다.
제 20트랜지스터(M20)가 턴-온되면 제 1전원(VDD)이 제 14트랜지스터(M14)의 제 2게이트전극으로 공급된다. 이 경우, 제 14트랜지스터(M14)의 문턱전압이 최소화되어 제 3노드(N3)로 공급되는 제 1전원(VDD)의 전압손실을 최소화활 수 있다.
제 4트랜지스터(M4)가 턴-온되면 제 1노드(N1)로 제 3전원(VSS2)이 공급된다. 이때, 제 1트랜지스터(M1)의 문턱전압은 포지티브 쉬프트되고, 이에 따라 안정적으로 제 1트랜지스터(M1)가 턴-오프된다.
상술한 본원 발명의 스테이지 회로는 본원 발명의 실시예로 본원 발명이 이에 한정되지는 않는다. 실제로, 당업자라면 본원 발명의 인버터를 이용하여 다양한 스테이지 회로를 구성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
10,20,40,100 : 입력단자 30,202 : 출력단자
200 : 인버터 300 : 입력 제어부

Claims (23)

  1. 제 1전원과 출력단자 사이에 접속되며, 제 1게이트전극이 제 1입력단자에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 1트랜지스터와;
    상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 제 2입력단자에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 2트랜지스터를 구비하고,
    제 1클럭신호는 상기 제 1입력단자로 공급되고, 상기 제 1클럭신호와 상이한 제 2클럭신호는 상기 제 2입력단자로 공급되고,
    상기 제 1클럭신호 및 상기 제 2클럭신호는 순차적으로 공급되는 것을 특징으로 하는 인버터.
  2. 제 1항에 있어서,
    상기 제 1전원은 상기 제 2전원보다 높고, 상기 제 2전원은 상기 제 3전원보다 높은 전압으로 설정되는 것을 특징으로 하는 인버터.
  3. 제 1항에 있어서,
    상기 제 1트랜지스터 및 제 2트랜지스터는 상기 제 2게이트전극으로 공급되는 전압이 자신의 소오스전극으로 공급되는 전압보다 낮은 경우 문턱전압이 포지티브 쉬프트되는 것을 특징으로 하는 인버터.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제 1트랜지스터 및 제 2트랜지스터는 NMOS인 것을 특징으로 하는 인버터.
  6. 제 1항에 있어서,
    상기 제 1전원과 상기 제 1트랜지스터의 제 2게이트전극 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 3트랜지스터와,
    상기 제 1트랜지스터의 제 2게이트전극과 상기 제 2전원 사이에 접속되며, 상기 제 2입력단자로 공급되는 전압에 대응하여 턴-온 및 턴-오프되는 제 4트랜지스터를 더 구비하는 것을 특징으로 하는 인버터.
  7. 제 6항에 있어서,
    상기 제 4트랜지스터는 제 2게이트전극을 추가로 구비하며, 상기 제 4트랜지스터의 제 2게이트전극은 상기 제 3전원보다 낮은 제 4전원에 접속되는 것을 특징으로 하는 인버터.
  8. 제 2입력단자와 출력단자 사이에 접속되며, 제 1게이트전극이 제 1입력단자에 접속되고 제 2게이트전극이 제 1노드에 접속되는 제 1트랜지스터와;
    상기 제 1트랜지스터의 게이트전극과 상기 출력단자 사이에 접속되는 제 1커패시터와;
    상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 제 3입력단자에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 2트랜지스터와;
    제 1전극이 제 1전원 또는 상기 제 1입력단자에 접속되고 제 2전극이 상기 제 1노드에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 3트랜지스터와;
    상기 제 1노드와 상기 출력단자 사이에 접속되는 제 2커패시터와;
    상기 제 1노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 인버터.
  9. 제 8항에 있어서,
    상기 제 1전원은 상기 제 2전원보다 높고, 상기 제 2전원은 상기 제 3전원보다 높은 전압으로 설정되는 것을 특징으로 하는 인버터.
  10. 제 8항에 있어서,
    상기 제 1트랜지스터 및 제 2트랜지스터는 상기 제 2게이트전극으로 공급되는 전압이 자신의 소오스전극으로 공급되는 전압보다 낮은 경우 문턱전압이 포지티브 쉬프트되는 것을 특징으로 하는 인버터.
  11. 제 8항에 있어서,
    상기 제 1입력단자 내지 제 3입력단자 각각으로는 상기 제 2전원으로부터 상기 제 1전원으로 상승하는 클럭신호가 공급되는 것을 특징으로 하는 인버터.
  12. 제 11항에 있어서,
    상기 클럭신호는 상기 제 1입력단자, 제 2입력단자 및 제 3입력단자의 순서로 공급되는 것을 특징으로 하는 인버터.
  13. 제 8항에 있어서,
    상기 제 1 내지 제 4트랜지스터는 NMOS인 것을 특징으로 하는 인버터.
  14. 제 8항에 있어서,
    상기 제 4트랜지스터는 제 2게이트전극을 추가로 구비하며, 상기 제 4트랜지스터의 제 2게이트전극은 상기 제 3전원보다 낮은 제 4전원에 접속되는 것을 특징으로 하는 인버터.
  15. 주사선들로 주사신호를 순차적으로 공급하기 위하여 상기 주사선들 각각에 접속되는 스테이지 회로를 구비하며,
    상기 스테이지 회로들 각각은 상기 제 1항 내지 제 3항 및 제 5항 내지 제 14항 중 어느 한 항에 기재된 인버터를 포함하는 것을 특징으로 하는 주사 구동부
  16. 주사선들로 주사신호를 순차적으로 공급하기 위하여 상기 주사선들 각각에 접속되는 스테이지 회로를 구비하며;
    상기 스테이지 회로들 각각은
    제 2노드 및 제 3노드에 인가되는 전압에 대응하여 출력단자로 상기 주사신호를 공급하기 위한 인버터와;
    상기 제 2노드 및 제 3노드로 인가되는 전압을 제어하기 위한 입력 제어부를 구비하며;
    상기 인버터는
    제 2입력단자와 상기 출력단자 사이에 접속되며, 제 1게이트전극이 상기 제 2노드에 접속되고 제 2게이트전극이 제 1노드에 접속되는 제 1트랜지스터와;
    상기 제 2노드와 상기 출력단자 사이에 접속되는 제 1커패시터와;
    상기 출력단자와 제 2전원 사이에 접속되며, 제 1게이트전극이 상기 제 3노드에 접속되고 제 2게이트전극이 제 3전원에 접속되는 제 2트랜지스터와;
    스테이지 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 제 1입력단자에 접속되는 제 3트랜지스터와;
    상기 제 1노드와 상기 출력단자 사이에 접속되는 제 2커패시터와;
    상기 제 1노드와 상기 제 3전원 사이에 접속되며, 제 1게이트전극이 제 3입력단자에 접속되고 제 2게이트전극이 제 4전원에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  17. 제 16항에 있어서,
    상기 제 1입력단자 내지 제 3입력단자 각각으로는 상기 제 2전원으로부터 제 1전원으로 상승하는 클럭신호가 공급되는 것을 특징으로 하는 주사 구동부.
  18. 제 17항에 있어서,
    상기 클럭신호는 상기 제 1입력단자, 제 2입력단자 및 제 3입력단자의 순서로 공급되는 것을 특징으로 하는 주사 구동부
  19. 제 17항에 있어서,
    상기 제 1전원은 상기 제 2전원보다 높은 전압, 상기 제 2전원은 상기 제 3전원보다 높은 전압, 상기 제 3전원은 상기 제 4전원보다 높은 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  20. 제 16항에 있어서,
    상기 제 1게이트전극 및 제 2게이트전극을 구비한 트랜지스터들은 상기 제 2게이트전극으로 공급되는 전압이 자신의 소오스전극으로 공급되는 전압보다 낮은 경우 문턱전압이 포지티브 쉬프트되는 것을 특징으로 하는 주사 구동부
  21. 제 16항에 있어서,
    상기 인버터 및 입력 제어부 포함되는 트랜지스터들은 NMOS로 형성되는 것을 특징으로 하는 주사 구동부.
  22. 제 16항에 있어서,
    상기 스테이지 입력단자로는 상기 제 1입력단자로 공급되는 클럭신호와 동기되도록 이전단 스테이지의 샘플링신호 또는 시작신호가 입력되는 것을 특징으로 하는 주사 구동부.
  23. 제 16항에 있어서,
    상기 입력 제어부는
    제 1전원과 상기 제 3노드 사이에 접속되며, 제 1게이트전극이 상기 제 3입력단자에 접속되는 제 14트랜지스터와;
    상기 스테이지 입력단자와 상기 제 2노드 사이에 접속되며, 제 1게이트전극이 상기 제 1입력단자에 접속되는 제 15트랜지스터와;
    상기 제 3노드와 상기 제 2전원 사이에 접속되며, 제 1게이트전극이 상기 스테이지 입력단자에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 16트랜지스터와;
    상기 제 2노드와 상기 제 2전원 사이에 접속되며, 제 1게이트전극이 상기 제 3노드에 접속되고 제 2게이트전극이 상기 제 3전원에 접속되는 제 17트랜지스터와;
    상기 스테이지 입력단자와 상기 제 15트랜지스터의 제 2게이트전극의 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 18트랜지스터와;
    상기 제 3전원과 상기 제 15트랜지스터의 제 2게이트전극 사이에 접속되며, 제 1게이트전극이 상기 제 2입력단자에 접속되고 제 2게이트전극이 상기 제 4전원에 접속되는 제 19트랜지스터와;
    상기 제 1전원과 상기 제 14트랜지스터의 제 2게이트전극 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 20트랜지스터와;
    상기 제 14트랜지스터의 제 2게이트전극과 상기 제 3전원 사이에 접속되며, 제 1게이트전극이 상기 제 1입력단자에 접속되고 제 2게이트전극이 상기 제 4전원에 접속되는 제 21트랜지스터와;
    상기 제 3노드와 상기 제 2전원 사이에 접속되는 제 10커패시터를 구비하는 것을 특징으로 하는 주사 구동부.
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