KR20220037660A - 게이트 드라이버를 갖는 디스플레이 장치 - Google Patents

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KR20220037660A
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배준현
김연경
신연우
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엘지디스플레이 주식회사
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Abstract

본 명세서는 TFT의 누설 전류 및 소비 전력을 저감할 수 있는 게이트 드라이버를 갖는 디스플레이 장치에 관한 것으로, 일 측면에 따른 게이트 드라이버에서 각 스테이지는 Q 노드의 제어에 응답하여 복수의 클럭 중 해당 클럭을 게이트 신호로 출력하는 풀-업 트랜지스터와, QB 노드의 제어에 응답하여 제1 게이트 오프 전압을 게이트 신호의 오프 전압으로 출력하는 풀-다운 트랜지스터를 포함하는 출력부; Q 노드를 충방전하고, Q 노드와 상반되게 QB 노드를 충방전하는 제어부; 및 Q 노드와 커패시턴스 커플링된 백 바이어스 노드를 구비하고, 제어부에 의한 Q 노드의 오프 기간 동안 백 바이어스 노드에 제1 게이트 오프 전압보다 낮은 제2 게이트 오프 전압을 생성하여 인가하는 백 바이어스 회로를 포함하고, 백 바이어스 회로는 출력부 및 제어부를 구성하는 트랜지스터들 중 Q 노드의 오프 기간 동안 턴-오프되는 일부 트랜지스터들의 차광층에, 백 바이어스 노드를 통해 제2 게이트 오프 전압을 인가하여, 해당 트랜지스터들의 누설 전류를 최소화할 수 있다.

Description

게이트 드라이버를 갖는 디스플레이 장치{Display Device having Gate Driver}
본 명세서는 TFT의 누설 전류 및 소비 전력을 저감할 수 있는 게이트 드라이버를 갖는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 픽셀 매트릭스를 통해 영상을 표시하는 패널과, 패널을 구동하는 구동 회로를 포함한다. 픽셀 매트릭스를 구성하는 픽셀들 각각은 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동된다. 구동 회로 중 게이트 드라이버는 각 픽셀의 TFT와 접속된 게이트 라인을 구동하고, 데이터 드라이버는 그 TFT와 접속된 데이터 라인을 구동한다.
게이트 드라이버는 게이트 라인들을 각각 구동하는 스테이지들을 포함하고, 각 스테이지는 복수의 TFT로 구성된다. 게이트 드라이버로는 픽셀 매트릭스의 TFT 어레이와 함께 패널에 형성된 게이트-인-패널(Gate-In-Panel; GIP) 방식이 알려져 있다.
게이트 드라이버에 적용되는 N타입의 산화물 TFT가 네거티브 임계 전압(Vth)을 갖는 경우, 턴-오프를 위해 게이트에 인가되는 로우 전압이 소스 전압보다 낮지 않아 누설 전류가 커지게 된다.
게이트 드라이버를 구성하는 TFT들에서 누설 전류가 크면 게이트 드라이버의 출력 파형이 왜곡되어 신뢰성이 저하될 뿐만 아니라 소비 전력이 증가하는 문제점이 있으므로 누설 전류를 최소화하는 방안이 요구된다.
위에서 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 예를 도출하기 위해 보유하고 있었거나, 본 명세서의 예를 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 출원 이전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 TFT의 누설 전류 및 소비 전력을 저감할 수 있는 게이트 드라이버를 갖는 디스플레이 장치를 제공한다.
본 명세서의 다양한 실시예에서 해결하고자 하는 과제들은 위에서 언급한 과제로 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 측면에 따른 게이트 드라이버에서 각 스테이지는 Q 노드의 제어에 응답하여 복수의 클럭 중 해당 클럭을 게이트 신호로 출력하는 풀-업 트랜지스터와, QB 노드의 제어에 응답하여 제1 게이트 오프 전압을 게이트 신호의 오프 전압으로 출력하는 풀-다운 트랜지스터를 포함하는 출력부; Q 노드를 충방전하고, Q 노드와 상반되게 QB 노드를 충방전하는 제어부; 및 Q 노드와 커패시턴스 커플링된 백 바이어스 노드를 구비하고, 제어부에 의한 Q 노드의 오프 기간 동안 백 바이어스 노드에 제1 게이트 오프 전압보다 낮은 제2 게이트 오프 전압을 생성하여 인가하는 백 바이어스 회로를 포함하고, 백 바이어스 회로는 출력부 및 제어부를 구성하는 트랜지스터들 중 Q 노드의 오프 기간 동안 턴-오프되는 일부 트랜지스터들의 차광층에, 백 바이어스 노드를 통해 제2 게이트 오프 전압을 인가할 수 있다.
일 측면에 따른 백 바이어스 회로는 Q 노드와 백 바이어스 노드 사이에 접속된 커패시터; 안정화 신호의 제어에 의해 각 프레임의 수직 블랭크 기간 동안 백 바이어스 노드를 제2 게이트 오프 전압으로 리셋한 다음, 각 프레임의 액티브 기간 동안 백 바이어스 노드를 플로팅시키는 바이어스 트랜지스터를 포함하고, 그 액티브 기간 동안 Q 노드의 동작에 따라 플로팅된 백 바이어스 노드의 전압이 변화할 수 있다. Q 노드의 온 기간 동안, 백 바이어스 노드의 전압은 Q 노드를 따라 상승 및 하강하고, Q 노드의 오프 기간 동안, 백 바이어스 노드는 제2 게이트 오프 전압을 유지할 수 있다.
일 측면에 따른 바이어스 트랜지스터는, 액티브층과 버퍼층을 사이에 두고 마주하는 차광층을 게이트 전극으로 이용하여 안정화 신호를 공급받고, 그 액티브층과 게이트 절연막을 사이에 두고 마주하는 다른 게이트 전극은 플로팅되거나 소스 전극과 접속된 구조를 가질 수 있다.
일 측면에 따른 백 바이어스 노드는, 풀업 트랜지스터의 차광층과, 제어부에서 Q 노드의 제어에 응답하여 QB 노드를 방전시키는 QB 방전 트랜지스터의 차광층과 접속될 수 있다.
일 측면에 따른 출력부는 Q 노드의 제어에 응답하여 입력 클럭을 캐리 단자로 출력하는 제2 풀업 트랜지스터와, QB 노드의 제어에 응답하여 캐리 단자로 게이트 오프 전압을 출력하는 제2 풀다운 트랜지스터를 더 포함하고, 백 바이어스 노드는 제2 풀업 트랜지스터의 차광층에도 접속될 수 있다.
일 측면에 따른 제어부는, 스타트 신호 및 선행 스테이지 출력 중 어느 하나인 세트 신호에 응답하여 Q 노드를 세트 신호로 프리차징하는 Q 충전 트랜지스터를 포함하는 제1 충전부; QB 노드를 고전위 전압으로 충전하는 QB 충전 트랜지스터를 포함하는 제2 충전부; QB 노드의 제어에 의해 Q 노드를 게이트 오프 전압으로 방전시키는 Q 방전 트랜지스터를 포함하는 제1 방전부; 및 Q 노드의 제어에 의해 QB 노드를 게이트 오프 전압으로 방전시키는 QB 방전 트랜지스터를 포함하는 제2 방전부를 포함하고, Q 노드의 오프 기간 동안, 백 바이어스 노드는 풀-업 트랜지스터와 QB 방전 트랜지스터의 차광층에 해당 트랜지스터의 소스 전압보다 낮은 제2 게이트 오프 전압을 인가할 수 있다.
일 측면에 따른 각 스테이지는, 수직 블랭크 기간 동안, 안정화 신호에 응답하여 Q 노드, QB 노드, 출력 단자를 게이트 오프 전압으로 각각 리셋하는 제1 내지 제3 안정화 트랜지스터를 포함하는 안정화부를 더 구비할 수 있다.
일 측면에 따른 제1 방전부는, 리셋 신호 및 후행 스테이지의 출력에 응답하여 Q 노드를 상기 게이트 오프 전압으로 방전시키는 제2 Q 방전 트랜지스터; 및 리셋 신호 및 후행 스테이지의 출력에 응답하여 출력 단자를 게이트 오프 전압으로 방전시키는 방전 트랜지스터를 더 포함할 수 있다. 제2 방전부는 세트 신호에 응답하여 QB 노드를 게이트 오프 전압으로 방전시키는 제2 QB 방전 트랜지스터를 더 포함할 수 있다. 출력부는 Q 노드의 제어에 응답하여 상기 입력 클럭을 캐리 단자로 출력하는 제2 풀업 트랜지스터와, QB 노드의 제어에 응답하여 캐리 단자로 상기 게이트 오프 전압을 출력하는 제2 풀다운 트랜지스터를 더 포함할 수 있다. Q 노드의 오프 기간 동안, 백 바이어스 노드는 제2 풀업 트랜지스터의 차광층에도 제2 게이트 오프 전압을 인가할 수 있다.
일 측면에 따른 제1 방전부는 Q 노드의 제어에 응답하여 Q 노드의 온 기간 동안 고전위 전압의 옵셋 전압을 생성하여 옵셋 노드로 출력하는 옵셋 트랜지스터를 더 포함하고, Q 충전 트랜지스터, QB 충전 트랜지스터, 제1 Q 방전 트랜지스터, 제2 Q 방전 트랜지스터 각각은 한 쌍의 직렬 트랜지스터를 포함할 수 있다. 옵셋 노드는 한 쌍의 Q 충전 트랜지스터들 사이의 중간 노드, 한 쌍의 제1 Q 방전 트랜지스터들 사이의 중간 노드와 접속될 수 있다.
일 측면에 따른 각 스테이지는 수직 블랭크 기간 동안, 안정화 신호에 응답하여 Q 노드, QB 노드, 출력 단자, 캐리 단자를 각각 게이트 오프 전압으로 리셋하는 제1 내지 제4 안정화 트랜지스터를 포함하는 안정화부를 더 구비할 수 있고, 제1 안정화 트랜지스터는 직렬 접속된 한 쌍의 제1 안정화 트랜지스터를 포함하고, 옵셋 노드는 한 쌍의 제1 안정화 트랜지스터들 사이의 중간 노드와 접속될 수 있다.
출력부 및 제어부를 구성하는 트랜지스터들 중 백 바이어스 회로와 접속된 트랜지스터들을 제외한 나머지 트랜지스터들 각각은, 해당 반도체층을 사이에 두고 해당 게이트 전극과 마주하는 해당 차광층을 구비하고, 해당 차광층은 플로팅되거나 해당 게이트 전극과 접속될 수 있다.
일 측면에 따른 게이트 드라이버에서 각 스테이지는, Q 노드의 제어에 의해 풀업되어 복수의 클럭 중 제1 입력 클럭을 출력 단자로 출력하는 풀-업 트랜지스터와, 제2 입력 클럭의 제어에 의해 풀다운되어 출력 단자로 제1 게이트 오프 전압을 출력하는 풀-다운 트랜지스터를 포함하는 출력부; 스타트 신호 및 선행 스테이지 출력 중 어느 하나인 세트 신호에 응답하여 Q 노드를 세트 신호로 프리차징하는 충전 트랜지스터를 포함하는 충전부; 제3 입력 클럭의 제어에 응답하여 Q 노드를 방전시키는 제1 방전 트랜지스터와, 리셋 신호 또는 후행 스테이지의 출력에 응답하여 Q 노드를 방전시키는 제2 방전 트랜지스터를 포함하는 방전부; 및 Q 노드와 커패시턴스 커플링된 백 바이어스 노드를 구비하고, 방전부에 의한 Q 노드의 오프 기간 동안 백 바이어스 노드에 제1 게이트 오프 전압보다 낮은 제2 게이트 오프 전압을 생성하여 인가하는 백 바이어스 회로를 포함하고, 백 바이어스 회로는 Q 노드의 오프 기간 동안 턴-오프되는 풀업 트랜지스터의 차광층에, 백 바이어스 노드를 통해 풀업 트랜지스터의 소스 전압보다 낮은 제2 게이트 오프 전압을 인가할 수 있다.
일 측면에 따른 제1 방전 트랜지스터는 제3 입력 클럭을 해당 출력 단자로 출력하는 제2 선행 스테이지의 출력으로 Q 노드를 방전시키고, 제2 선행 스테이지에 속하는 백 바이어스 노드가 제1 방전 트랜지스터의 차광층에 접속될 수 있고, 후행 스테이지에 속하는 백 바이어스 노드가 제2 방전 트랜지스터의 차광층에 접속될 수 있다.
일 측면에 따른 디스플레이 장치는 상술한 일 측면에 따른 게이트 드라이버를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 다양한 실시예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
일 측면에 따른 게이트 드라이버 및 디스플레이 장치는 Q 노드와 커플링되는 백 게이트 바이어스 회로를 구비하여 Q 노드의 오프 기간 동안(게이트 출력의 오프 기간 동안) 누설 전류의 비중이 큰 TFT들의 차광층에 소스 전압보다 낮은 백 게이트 바이어스(제2 게이트 오프 전압)를 더 인가할 수 있다.
이에 따라, 일 측면에 따른 게이트 드라이버 및 디스플레이 장치는 코플라나(Coplanar) 타입의 산화물 TFT를 이용하더라도 해당 TFT에 백 게이트 바이어스를 더 인가하여 네거티브 임계 전압을 포지티브로 쉬프트시키는 효과를 얻을 수 있으므로, 누설 전류를 최소화할 수 있고 그 누설 전류로 인한 소비 전력을 저감할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
이하에 첨부되는 도면들은 본 명세서의 실시예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 나타낸 블록도이다.
도 2는 일 실시예에 따른 게이트 드라이버의 일부 스테이지를 개략적으로 나타낸 블록도이다.
도 3은 일 실시예에 따른 코플라나 산화물 TFT 구조를 나타낸 단면도이다.
도 4는 일 실시예에 따른 각 스테이지의 구성을 나타낸 등가회로도이다.
도 5는 도 4에 도시된 스테이지의 구동 파형도이다.
도 6은 일 실시예에 따른 각 스테이지의 구성을 나타낸 등가회로도이다.
도 7은 일 실시예에 따른 각 스테이지의 구성을 나타낸 등가회로도이다.
도 8 내지 도 10은 일 실시예에 따른 백 게이트 바이어스 회로의 동작 과정을 나타낸 도면이다.
도 11은 일 실시예에 따른 각 스테이지의 구성을 나타낸 등가회로도이다.
도 12는 일 실시예에 따른 게이트 드라이버의 구동 파형도이다.
도 13은 일 실시예에 따른 게이트 드라이버의 구동 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," 에 "이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제1, 제2, 및 제3 구성요소의 적어도 하나"의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 일 실시예에 따른 게이트 드라이버의 일부 스테이지를 개략적으로 나타낸 블록도이다.
일 실시예에 따른 디스플레이 장치는 액정 디스플레이 장치, 전계발광 디스플레이 장치(Electroluminescent Display), 마이크로(Micro) LED(Light Emitting Diode) 디스플레이 장치 등을 포함하는 다양한 디스플레이 장치 중 어느 하나일 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치일 수 있다.
도 1을 참조하면, 디스플레이 장치는 패널(100), GIP 타입의 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 레벨 쉬프터(600), 감마 전압 생성부(700), 전원 관리 회로(500) 등을 포함할 수 있다.
전원 관리 회로(500)는 외부로부터 공급받은 입력 전압을 이용하여 디스플레이 장치의 모든 구성, 즉 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 레벨 쉬프터(600), 감마 전압 생성부(700) 등의 동작에 필요한 각종 구동 전압들을 생성하여 출력할 수 있다.
타이밍 컨트롤러(400)는 외부 호스트 시스템으로부터 영상 데이터 및 동기 신호들을 공급받을 수 있다. 호스트 시스템은 컴퓨터, TV 시스템, 셋탑 박스, 태블릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다. 동기 신호들은 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 컨트롤러(400)는 영상 데이터를 소비 전력 감소를 위한 휘도 보정이나, 화질 보정 등과 같은 다양한 영상 처리를 수행하고, 영상 처리된 데이터를 데이터 드라이버(300)로 공급할 수 있다.
타이밍 컨트롤러(400)는 동기 신호들과 내부에 저장된 타이밍 설정 정보(스타트 타이밍, 펄스폭 등)를 이용하여, 복수의 데이터 제어 신호를 생성하여 데이터 드라이버(300)로 공급하고, 복수의 제어 신호를 생성하여 레벨 쉬프터(600)로 공급할 수 있다.
감마 전압 생성부(700)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 포함하는 기준 감마 전압 세트를 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(700)는 타이밍 컨트롤러(400)의 제어에 따라 디스플레이 장치의 감마 특성에 대응하는 복수의 기준 감마 전압들을 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(700)는 프로그래머블 감마(Programmable Gamma) IC로 구성될 수 있고, 타이밍 컨트롤러(400)로부터 감마 데이터를 공급받고 감마 데이터에 따라 기준 감마 전압 레벨을 생성하거나 조정하여 데이터 드라이버(300)로 출력할 수 있다.
데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라 제어되고, 타이밍 컨트롤러(400)로부터 공급받은 디지털 데이터를 아날로그 데이터 신호로 변환하며 패널(100)의 데이터 라인들 각각에 해당 데이터 신호를 공급한다. 데이터 드라이버(300)는 감마 전압 생성부(700)로부터 공급된 복수의 기준 감마 전압들이 세분화된 계조 전압들을 이용하여 디지털 데이터를 아날로그 데이터 신호로 변환할 수 있다.
레벨 쉬프터(600)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 제어 신호를 기초로 복수의 게이트 제어 신호를 생성하여 게이트 드라이버(200)로 공급할 수 있다. 레벨 쉬프터(600)는 타이밍 컨트롤러(400)로부터 공급받은 스타트 신호, 리셋 신호 등을 각각 레벨 쉬프팅하여 게이트 드라이버(200)로 공급할 수 있다. 레벨 쉬프터(600)는 타이밍 컨트롤러(400)로부터 공급받은 온 클럭 및 오프 클럭을 로직 처리함으로써 위상이 다른 복수의 GIP용 클럭들을 생성하여 게이트 드라이버(200)로 공급할 수 있다. 온 클럭은 GIP용 클럭들 각각의 라이징 타이밍을 결정하고, 오프 클럭은 GIP용 클럭들 각각의 폴링 타이밍을 결정할 수 있다.
패널(100)은 서브픽셀들(SP)이 매트릭스 형태로 배열된 디스플레이 영역(AA)을 통해 영상을 표시한다. 각 서브픽셀(SP)은 적색광을 방출하는 적색(R) 서브픽셀, 녹색광을 방출하는 녹색(G) 서브픽셀, 청색광을 방출하는 청색(B) 서브픽셀, 백색광을 방출하는 백색(W) 서브픽셀 중 어느 하나이고, 적어도 1개의 TFT에 의해 독립적으로 구동된다. 단위 픽셀은 색이 다른 2개, 3개, 4개 서브픽셀의 조합으로 구성될 수 있다.
패널(100)은 디스플레이 영역(AA)과 전체적으로 오버랩하여 사용자의 터치를 센싱하는 터치 센서 스크린을 더 포함할 수 있고, 터치 센서 스크린은 패널(100)에 내장되거나 패널(100)의 디스플레이 영역(AA) 상에 배치될 수 있다.
게이트 드라이버(200)는 패널(100)의 디스플레이 영역(AA)에 배치되는 TFT 어레이와 동일 공정에서 형성된 TFT들로 구성되며, 패널(100)의 양측부 또는 일측부의 베젤 영역에 GIP(Gate In Panel) 타입으로 배치될 수 있다.
게이트 드라이버(200)는 레벨 쉬프터(600)로부터 복수의 게이트 제어 신호를 공급받아 쉬프트 동작을 하여 패널(100)의 게이트 라인들(GL)을 개별적으로 구동할 수 있다. 게이트 드라이버(200)는 복수의 게이트 라인들(GL)을 각각 구동하기 위하여 서로 종속적으로 접속되면서 개별적인 게이트 출력을 발생하는 복수의 스테이지를 구비하는 쉬프트 레지스터로 구성된다.
도 2에서는 편의상 게이트 드라이버(200)를 구성하는 복수의 스테이지 중 3개의 게이트 출력(OUTn-1, OUTn, OUTn+1)을 각각 발생하는 3개의 스테이지(STn-1, STn, STn+1, n은 자연수)만 개략적으로 나타내고 있다.
각 스테이지(STn)는 위상이 서로 다른 복수의 클럭 신호들(CLKs) 중 적어도 어느 하나의 클럭 신호를 공급받을 수 있다. 각 스테이지(STn)는 스타트 신호 및 선행 스테이지의 출력 중 어느 하나(세트 신호)에 응답하여 입력 클럭 펄스를 게이트 출력(OUTn)의 스캔 펄스로 출력할 수 있다. 각 스테이지(STn)는 리셋 신호 및 후행 스테이지의 출력 중 어느 하나에 응답하여 게이트 출력(OUTn)의 게이트 오프 전압을 출력할 수 있다. 각 스테이지(STn)의 게이트 출력(OUTn) 또는 캐리 출력은 캐리 신호로 이용되어 다른 스테이지에 세트 신호 또는 리셋 신호로 공급될 수 있다. 선행 스테이지는 해당 스테이지의 이전(상부)에 위치하는 스테이지들 중 어느 하나를 의미하고, 후행 스테이지는 해당 스테이지의 이후(하부)에 위치하는 스테이지들 중 어느 하나를 의미한다.
패널(100)의 디스플레이 영역(AA)과, 게이트 드라이버(200)를 포함한 베젤 영역에 배치되는 TFT에는 비정질 실리콘 반도체층을 이용하는 비정질 TFT, 폴리 실리콘 반도체층을 이용하는 폴리 TFT, 금속 산화물 반도체층을 이용하는 산화물 TFT 중 적어도 어느 하나가 적용될 수 있다.
예를 들면, 패널(100)에는 비정질 실리콘 TFT 보다 이동도가 높고, 폴리 실리콘 TFT 보다 저온 공정이 가능하고 대면적에 적용이 용이한 산화물 TFT가 적용될 수 있고, TFT 특성이 좋은 코플라나(Coplanar) 타입의 산화물 TFT가 적용될 수 있다.
도 3은 일 실시예에 따른 코플라나 타입의 산화물 TFT 구조를 나타낸 단면도이다.
도 3을 참조하면, 코플라나 타입의 산화물 TFT는 기판(SUB) 상의 차광층(LS), 차광층(LS)을 덮는 버퍼막(BF), 버퍼막(BF) 상의 반도체층(ACT)과, 반도체층(ACT) 상에 적층된 게이트 절연막(GI) 및 게이트 전극(GE)과, 반도체층(ACT)과 게이트 절연막(GI) 및 게이트 전극(GE)을 덮는 층간 절연막(ILD), 층간 절연막(ILD)의 컨택홀을 통해 반도체층(ACT)의 제1 및 제2 도체화 영역(CA1, CA2)과 각각 접속된 제1 및 제2 소스/드레인 전극(SD1, SD2)을 구비한다. 제1 및 제2 소스/드레인 전극(SD1, SD2) 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이다.
반도체층(ACT)은 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE)과 오버랩하는 채널 영역(CH)과, 채널 영역(CH)의 양측에 배치되고 제1 및 제2 소스/드레인 전극(SD1, SD2)과 각각 오믹(ohmic) 컨택하도록 도체화된 제1 및 제2 도체화 영역(CA1, CA2)을 구비한다. 반도체층(ACT)은 산화물 반도체 물질을 포함한다. 예를 들면, 반도체층(ACT)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 중 적어도 하나를 포함할 수 있다.
차광층(LS)은 불투명한 금속으로 이루어지고 외부광 또는 내부광을 흡수함으로써 산화물 반도체층(ACT)에 빛이 유입되는 것을 방지한다. 차광층(LS)은 플로팅되거나, 제1 및 제2 소스/드레인 전극(SD1, SD2) 중 어느 하나와 접속될 수 있다.
한편, 차광층(LS)은 바텀 게이트 전극으로 이용되고 게이트 전극(GE)은 탑 게이트 전극으로 이용되어, 도 3에 도시된 코플라나 산화물 TFT는 더블 게이트(Double Gate) TFT로 동작할 수 있다.
코플라나 산화물 TFT는 백 채널 에치드(Back Channel Etched) 타입의 산화물 TFT 대비 게이트 절연막(GI)의 두께가 얇아 온 전류(Ion)가 크고, 게이트 전압 대 전류 특성의 기울기(Slope)가 급하여 그 기울기의 역수인 S-factor가 작으며, 기생 커패시턴스가 작은 특성을 갖으므로, 게이트 드라이버(200)에 적용시 고속 구동이 가능하고 TFT 크기를 줄일 수 있는 장점이 있다. S-factor는 TFT의 전류-전압 특성으로, 임계 전압 이하의 게이트 전압이 인가될 때 드레인 전류를 10배 증가시키기 위하여 필요한 게이트 전압의 크기를 의미한다.
일 실시예에 따른 게이트 드라이버(200)는 N타입의 코플라나 산화물 TFT를 이용할 수 있고, 해당 TFT를 턴-오프시킬 때 게이트 전극(GE)에 인가되는 오프 전압은 소스 전극(SD1)에 인가되는 전압과 동일한 경우가 대부분이다. 이때, 해당 TFT가 네거티브 임계 전압(Vth<0)을 갖는 경우 게이트-소스간 전압(Vgs)과 임계 전압(Vth)의 차이가 0V보다 커짐(Vgs-Vth>0V)으로써 누설 전류가 증가할 수 있다. 이를 방지하기 위하여, 게이트 드라이버(200)는 해당 TFT가 턴-오프되는 동안, 백 게이트 전극인 차광층(LS)에 소스 전극(SD1)보다 낮은 백 게이트 바이어스(Back Gate Bias) 전압을 더 인가하여 네거티브 임계 전압을 포지티브로 쉬프트시키는 효과를 얻음으로써, 누설 전류를 최소화하고 소비 전력을 저감할 수 있다.
예를 들면, 게이트 드라이버(200)는 각 게이트 라인(GL)과 접속된 각 스테이지에 속하는 복수의 TFT들 중, 해당 게이트 출력이 오프인 기간 동안 누설 전류의 비중이 큰 해당 TFT들의 차광층(LS)에 소스 전압보다 낮은 백 게이트 바이어스 전압을 더 인가하여 누설 전류를 최소화할 수 있고, 이를 위한 백 바이어스 회로를 각 스테이지마다 구비할 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
도 4는 일 실시예에 따른 게이트 드라이버에서 각 스테이지(STn)의 구성을 나타낸 등가회로도이고, 도 5는 도 4에 도시된 스테이지(STn)의 구동 파형도이다.
도 4를 참조하면, 각 스테이지(STn)는 제1 충전부(10), 제1 방전부(20), 제2 충전부(30), 제2 방전부(40), 출력부(50), 백 바이어스(Back Bias) 회로(60)를 구비할 수 있다. 제1 충전부(10), 제1 방전부(20), 제2 충전부(30), 제2 방전부(40)는 제어부로 정의될 수 있다.
각 스테이지(STn)를 구성하는 트랜지스터들(T1, T3, T4, T5q, T6, T7, Tbb)은 도 3에 도시된 바와 같이 차광층(LS)을 포함하는 코플라나 타입의 산화물 TFT일 수 있다.
각 스테이지(STn)는 스타트 신호(VST) 및 선행 스테이지의 출력(CRn-4) 중 어느 하나가 세트 신호로 인가되는 세트 단자(2), 고전위 전압(VDD)이 인가되는 제1 전원 단자(4), 제1 게이트 오프 전압(VGL)이 인가되는 제2 전원 단자(6), 제2 게이트 오프 전압(VSS)이 인가되는 제3 전원 단자(8), 클럭 신호(CLKn)가 인가되는 클럭 단자(12), 게이트 출력(OUTn)이 인가되는 출력 단자(14), 안정화 신호(STB)가 인가되는 안정화 단자(18)를 포함할 수 있다. 제1 및 제2 게이트 오프 전압(VGL, VSS)은 제1 및 제2 게이트 로우 전압으로 정의될 수 있다. 제2 게이트 오프 전압(VSS)은 제1 게이트 오프 전압(VGL)보다 낮은 전압일 수 있다. 각 스테이지(STn)의 게이트 출력(OUTn)은 다른 스테이지에 캐리 신호(CRn)로 출력될 수 있다.
제1 충전부(10)는 세트 단자(2)를 통해 스타트 신호(VST) 또는 선행 스테이지의 출력(CRn-4)을 세트 신호로 공급받아, Q 노드를 그 세트 신호로 충전할 수 있다. 선행 스테이지의 출력(CRn-4)은 n-4번째 선행 스테이지로부터 출력된 게이트 출력(OUTn-4)일 수 있다. 제1 충전부(10)는 세트 단자(2)에 게이트 전극 및 드레인 전극이 접속되고 Q 노드에 소스 전극이 접속된 다이오드 타입의 Q 충전 트랜지스터(T1)를 포함할 수 있다. Q 충전 트랜지스터(T1)는 도 5에 도시된 스타트 신호(VST) 또는 선행 스테이지의 출력(CRn-4)이 하이 논리일 때 턴-온되어 Q 노드를 하이 논리로 프리차징할 수 있다.
제1 방전부(20)는 QB 노드의 제어에 응답하여 Q 노드를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시킬수 있다. 제1 방전부(20)는 QB 노드에 게이트 전극이 접속되고, 제2 전원 단자(6)에 소스 전극이, Q 노드에 드레인 전극이 접속된 Q 방전 트랜지스터(T3)를 포함할 수 있다. Q 방전 트랜지스터(T3)는 QB 노드가 하이 논리일 때 턴-온되어 Q 노드를 제1 게이트 오프 전압(VGL)으로 방전시킬 수 있다. Q 방전 트랜지스터(T3)는 도 5에 도시된 Q 노드의 오프 기간(Qoff) 동안 Q 노드를 방전시킴으로써 클럭 신호(CLKn)의 트랜지션으로 인한 Q 노드의 리플을 방지하고 그 리플로 인한 출력 불량을 방지할 수 있다.
제2 충전부(30)는 제1 전원 단자(4)에 인가되는 고전위 전압(VDD)에 응답하여 QB 노드를 그 고전위 전압(VDD)으로 충전할 수 있다. 제2 충전부(30)는 제1 전원 단자(4)에 게이트 전극 및 드레인 전극이 접속되고 QB 노드에 소스 전극이 접속된 다이오드 타입의 QB 충전 트랜지스터(T4)를 포함할 수 있다. QB 충전 트랜지스터(T4)는 각 프레임의 액티브 기간 동안 인가되는 고전위 전압(VDD)에 의해 턴-온되어 QB 노드를 고전위 전압(VDD)으로 충전할 수 있다.
제2 방전부(40)는 Q 노드의 제어에 응답하여 QB 노드를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시킬 수 있다. 제2 방전부(40)는 Q 노드에 게이트 전극이 접속되고, 제2 전원 단자(6)에 소스 전극이, QB 노드에 드레인 전극이 접속된 QB 방전 트랜지스터(T5q)를 포함할 수 있다. QB 방전 트랜지스터(T5q)는 Q 노드가 하이 논리일 때 턴-온되어 QB 노드를 제1 게이트 오프 전압(VGL)으로 방전시킬 수 있다. 이에 따라, QB 충전 트랜지스터(T4)가 각 프레임의 액티브 기간 동안 고전위 전압(VDD)에 의해 턴-온 상태를 유지하더라도, 도 5에 도시된 바와 같이 Q 노드의 온 기간(Qon) 동안에는 QB 노드가 QB 방전 트랜지스터(T5q)를 통해 방전됨으로써, QB 노드는 Q 노드와 상반된 논리 상태로 동작할 수 있다.
출력부(50)는 Q 노드의 제어에 의해 풀업(pull-up)되어 클럭 단자(12)에 인가되는 클럭 신호(CLKn)를 출력 단자(14)를 통해 게이트 출력(OUTn)으로 출력하는 풀업 트랜지스터(T6), Q 노드와 상반되는 QB 노드의 제어에 의해 풀다운(pull-down)되어 제2 전원 단자(6)로부터의 제1 게이트 오프 전압(VGL)을 출력 단자(14)를 통해 게이트 출력(OUTn)으로 출력하는 풀다운 트랜지스터(T7)를 포함한다. Q 노드는 제1 제어 노드, QB 노드는 제2 제어 노드로 정의될 수 있다.
풀업 트랜지스터(T6)는 Q 노드에 게이트 전극이 접속되고, 출력 단자(14)에 소스 전극이, 클럭 단자(12)에 드레인 전극이 접속될 수 있다. 풀업 트랜지스터(T6)는 도 5에 도시된 Q 노드의 온 기간(Qon) 동안 턴-온되어 클럭 단자(12)로부터의 클럭 신호(CLKn)를 출력 단자(14)를 통해 게이트 출력(OUTn)의 스캔 신호로 출력할 수 있다. Q 노드의 온 기간(Qon) 동안 풀업 트랜지스터(T6)는 클럭 신호(CLKn)의 게이트 온 전압(VGH) 및 제1 게이트 오프 전압(VGL)을 갖는 게이트 출력(OUTn)을 출력할 수 있다.
출력부(50)는 풀업 TFT(T6)의 게이트 전극(Q 노드)과 소스 전극(출력 단자 14) 사이에 접속된 제1 커패시터(CB)를 더 포함한다. 제1 커패시터(CB)는 풀업 TFT(T6)가 풀업되어 클럭 신호(CLKn)의 게이트 온 전압(VGH)을 출력할 때, 도 5에 도시된 바와 같이 Q 노드의 하이 논리를 부트스트래핑(Bootstrapping)하여 증폭시킴으로써 게이트 출력(OUTn)의 라이징 타임을 감소시킬 수 있다.
풀다운 트랜지스터(T7)는 QB 노드에 게이트 전극이 접속되고, 제2 전원 단자(6)에 소스 전극이, 출력 단자(14)에 드레인 전극이 접속될 수 있다. 풀다운 트랜지스터(T7)는 도 5에 도시된 Q 노드의 오프 기간(Qoff)에 대응하는 QB 노드의 온 기간 동안 턴-온되어, 제2 전원 단자(6)로부터의 제1 게이트 오프 전압(VGL)을 출력 단자(14)를 통해 게이트 출력(OUTn)의 오프 전압으로 출력할 수 있다.
백 바이어스 회로(60)는 Q 노드와 커플링되는 백 바이어스 노드(BBn)를 구비하고, Q 노드의 오프 기간(Qoff) 동안 제1 게이트 오프 전압(VGL)보다 낮은 백 게이트 바이어스 전압, 즉 제2 게이트 오프 전압(VSS)을 생성할 수 있다. 백 바이어스 회로(60)는 백 바이어스 노드(BBn)를 통해 누설 전류의 비중이 큰 트랜지스터(T6, T5q)의 차광층(LS)에 해당 소스 전압보다 낮은 백 게이트 바이어스 전압(VSS)을 인가함으로써 해당 트랜지스터(T6, T5q)의 누설 전류를 최소화할 수 있다.
백 바이어스 회로(60)는 Q 노드와 백 바이어스 노드(BBn) 사이에 접속된 제2 커패시터(CQ), 안정화 신호(STB)에 의해 제어되고 백 바이어스 노드(BBn)와 제2 게이트 오프 전압(VSS)이 인가되는 제3 전원 단자(8) 사이에 접속된 바이어스 트랜지스터(Tbb)를 포함할 수 있다. 백 바이어스 노드(BBn)는 Q 노드의 오프 기간(Qoff) 동안 누설 전류의 비중이 큰 트랜지스터, 예를 들면 풀업 트랜지스터(T6) 및 QB 방전 트랜지스터(T5q)의 차광층(LS)과 접속될 수 있다.
바이어스 트랜지스터(Tbb)는 안정화 신호(STB)가 공급되는 안정화 단자(18)에 차광층(LS)에 해당하는 백 게이트 전극(제2 게이트 전극)이 접속되고, 백 바이어스 노드(BBn)에 드레인 전극이 접속되고, 제2 게이트 오프 전압(VSS)이 인가되는 제3 전원 단자(8)에 소스 전극이 접속될 수 있다. 바이어스 트랜지스터(Tbb)는 탑 게이트 전극(제1 게이트 전극)은 소스 전극과 접속되거나 플로팅될 수 있다.
바이어스 트랜지스터(Tbb)는 각 프레임의 수직 블랭크 기간에 하이 논리의 안정화 신호(STB)에 의해 턴-온되어 백 바이어스 노드(BBn)를 제2 게이트 로우 전압(VSS)으로 리셋할 수 있다. 바이어스 트랜지스터(Tbb)는 각 프레임의 액티브 기간에 로우 논리의 안정화 신호(STB)에 의해 턴-오프되어 백 바이어스 노드(BBn)를 플로팅시킬 수 있다. 바이어스 트랜지스터(Tbb)가 턴-오프되는 각 프레임의 액티브 기간 동안, 플로팅된 백 바이어스 노드(BBn)는 제2 커패시터(CQ)의 커플링에 의해 Q 노드의 전압을 따라 가변하는 백 게이트 바이어스 전압을 생성할 수 있다.
도 5를 참조하면, Q 노드의 온 기간(Qon) 이전의 오프 기간(Qoff) 동안, 플로팅 상태의 백 바이어스 노드(BBn)는 그 이전의 수직 블랭크 기간에서 바이어스 트랜지스터(Tbb)를 통해 리셋된 제2 게이트 오프 전압(VSS)의 로우 논리를 유지한다.
Q 노드의 온 기간(Qon) 동안, 플로팅 상태의 백 바이어스 노드(BBn)는 커플링된 Q 노드를 따라 단계적으로 하이 논리로 상승할 수 있다. Q 노드의 온 기간(Qon) 동안, 풀업 트랜지스터(T6)을 통해 클럭 신호(CLKn)가 게이트 출력(OUTn)으로 출력된다.
이어서, Q 노드의 온 기간(Qon) 중 클럭 신호(CLKn)를 따라 Q 노드가 부트스트래핑 전압에서 하이 논리를 경유하여 로우 논리로 하강할 때, 즉 게이트 출력(OUTn)이 게이트 온 전압(VGH)에서 제1 게이트 오프 전압(VGL)으로 하강할 때, 백 바이어스 노드(BBn)는 Q 노드를 따라 하이 논리에서 제2 게이트 오프 전압(VSS)의 로우 논리로 하강할 수 있다.
그리고, Q 노드의 오프 기간(Qoff) 동안, 즉 Q 노드가 로우 논리를 유지하는 동안, 즉 게이트 출력(OUTn)이 풀다운 트랜지스터(T7)를 통해 제1 게이트 오프 전압(VGL)을 출력하는 동안, 백 바이어스 노드(BBn)는 Q 노드를 따라 2 게이트 오프 전압(VSS)의 로우 논리를 유지할 수 있다.
이에 따라, 백 바이어스 회로(60)는 Q 노드의 오프 기간(Qoff) 동안 제1 게이트 오프 전압(VGL) 보다 낮은 제2 게이트 오프 전압(VSS)을 백 게이트 바이어스 전압으로 생성하여 풀업 트랜지스터(T6) 및 QB 방전 트랜지스터(T5q)의 차광층(LS)에 인가하여 해당 트랜지스터(T6, T5q)의 네거티브 임계 전압을 포지티브로 쉬프트시킴으로써 누설 전류를 최소화하고 소비 전력을 저감할 수 있다.
백 바이어스 회로(60)의 바이어스 트랜지스터(Tbb)는 백 바이어스 노드(BBn)의 누설 전류를 저감하기 위하여 차광층(LS, 도 3)을 바텀 게이트 전극으로 이용하여 차광층(LS)에 해당 게이트 신호인 안정화 신호(STB)를 인가하고, 탑 게이트 전극(GE, 도 3)은 플로팅시키거나 소스 전극(SD1)과 접속시킬 수 있다.
이 경우, 게이트 절연막(GI)보다 두꺼운 버퍼층(BF)의 두께에 의해 바이어스 트랜지스터(Tbb)의 온 전류(Ion)가 감소하고 S-factor가 증가함으로써 누설 전류를 저감할 수 있다. 바이어스 트랜지스터(Tbb)의 감소된 온 전류(Ion) 특성은 게이트 출력(OUTn)에 영향을 주지 않는다.
한편, 각 스테이지(STn)에서 백 바이어스 노드(BBn)와 접속되지 않은 트랜지스터들(T1, T3, T4, T7)의 차광층(LS)은 플로팅되거나 해당 트랜지스터의 탑 게이트 전극과 접속될 수 있다.
도 6은 일 실시예에 따른 게이트 드라이버에서 각 스테이지(STn)의 구성을 나타낸 등가회로도이다.
도 6에 도시된 스테이지(STn)은, 도 4에 도시된 스테이지(STn)와 대비하여 안정화부(70)을 더 포함할 수 있다. 이하에서 도 6은 도 4와 대비하여 변경된 구성들에 대해서만 설명하고, 나머지 중복 구성들에 대한 설명은 생략하기로 한다.
안정화부(70)는 안정화 단자(18)에 인가되는 안정화 신호(STB)에 응답하여 Q 노드, QB 노드, 출력 단자(14)를 각각 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시키는 제1 내지 제3 안정화 트랜지스터(Tst_q, Tst_qb, Tst_out)를 포함할 수 있다.
제1 내지 제3 안정화 트랜지스터(Tst_q, Tst_qb, Tst_out)는 수직 동기 신호에 따른 각 프레임의 수직 블랭크 기간 동안 안정화 단자(18)에 공급되는 안정화 신호(STB)의 하이 논리에 의해 동시에 턴-온되고, 각 프레임의 액티브기간 동안에는 안정화 신호(STB)의 로우 논리에 의해 턴-오프된다. 제1 안정화 트랜지스터(Tst_q)는 Q 노드를, 제2 안정화 트랜지스터 (Tst_qb)는 QB 노드를, 제3 안정화 트랜지스터(Tst_out)는 출력 단자(14)를 제1 게이트 오프 전압(VGL)으로 방전시킴으로써 수직 블랭크 기간 동안 각 스테이지(STn)의 주요 노드를 모두 초기화시킬 수 있다.
도 7은 일 실시예에 따른 게이트 드라이버에서 각 스테이지(STn)의 구성을 나타낸 등가회로도이다.
도 7을 참조하면, 각 스테이지(STn)는 제1 충전부(10A), 제1 방전부(20A), 제2 충전부(30A), 제2 방전부(40A), 출력부(50A), 백 바이어스 회로(60), 안정화부(70)를 구비할 수 있다. 제1 충전부(10A), 제1 방전부(20A), 제2 충전부(30A), 제2 방전부(40A), 안정화부(70)는 제어부로 정의될 수 있다. 각 스테이지(STn)를 구성하는 트랜지스터들(T1, T3, T3n, T3no, T4, T5q, T5c, T6, T6c, T7, T7c, Tbb)은 도 3에 도시된 바와 같이 차광층(LS)을 포함하는 코플라나 타입의 산화물 TFT일 수 있다.
이하에서 도 6은 도 4와 대비하여 변경된 구성들에 대해서만 설명하고, 나머지 중복 구성들에 대한 설명은 생략하거나 간단히 언급하며, 도 5에 도시된 구동 파형을 참조하여 설명하기로 한다.
출력부(50A)는 출력 단자(14)와 접속된 제1 풀업 트랜지스터(T6) 및 제1 풀다운 트랜지스터(T7)에 부가하여, 캐리 단자(15)와 접속된 제2 풀업 트랜지스터(T6c) 및 제2 풀다운 트랜지스터(T7c)를 더 포함할 수 있다.
제2 풀업 트랜지스터(T6c)는 Q 노드의 제어에 의해 Q 노드의 온 기간(Qon) 동안 풀업(pull-up)되어 클럭 단자(12)에 인가되는 클럭 신호(CLKn)를 캐리 단자(15)를 통해 캐리 신호(CRn)로 출력할 수 있다. 제2 풀다운 트랜지스터(T7c)는 QB 노드의 제어에 의해 Q 노드의 오프 기간(Qoff) 동안 풀다운(pull-down)되어 제2 전원 단자(6)로부터의 제1 게이트 오프 전압(VGL)을 캐리 단자(15)를 통해 캐리 신호(CRn)로 출력할 수 있다.
제1 충전부(10A)는 세트 단자(2)에 게이트 전극이 공통 접속되고 세트 단자(2)와 Q 노드 사이에 직렬 접속된 한 쌍의 Q 충전 트랜지스터(T1)를 포함할 수 있다. 한 쌍의 Q 충전 트랜지스터(T1)는 스타트 신호(VST) 또는 선행 스테이지의 캐리 신호(CRn-4)가 하이 논리일 때 턴-온되어 Q 노드를 프리차징한다. 선행 스테이지의 캐리 신호(CRn-4)는 n-4번째 선행 스테이지의 캐리 단자를 통해 출력되는 캐리 신호를 의미한다.
제1 방전부(20A)는 QB 노드에 게이트 전극이 공통 접속되고 Q 노드와 제3 전원 단자(8) 사이에 직렬 접속된 한 쌍의 제1 Q 방전 트랜지스터(T3)을 포함할 수 있다. 한 쌍의 제1 Q 방전 트랜지스터(T3)는 QB 노드가 하이 논리일 때 턴-온되어 Q 노드를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시킬수 있다.
제1 방전부(20A)는 후행 스테이지의 캐리 신호(CRn+4) 또는 리셋 신호가 공급되는 리셋 단자(16)에 게이트 전극이 공통 접속되고 Q 노드와 제3 전원 단자(8) 사이에 직렬 접속된 한 쌍의 제2 Q 방전 트랜지스터(T3n)를 더 포함할 수 있다. 후행 스테이지의 캐리 신호(CRn+4)는 n+4번째 후행 스테이지의 캐리 단자를 통해 출력되는 캐리 신호를 의미한다. 한 쌍의 제2 Q 방전 트랜지스터(T3n)는 후행 스테이지의 캐리 신호(CRn+4) 또는 리셋 신호가 하이 논리일 때 턴-온되어 Q 노드를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시킬 수 있다.
제1 방전부(20A)는 리셋 단자(16)에 게이트 전극이 접속되고 출력 단자(14)에 드레인 전극이 접속되며, 제2 전원 단자(6)에 소스 전극이 접속된 출력 방전 트랜지스터(T3no)를 더 포함할 수 있다. 출력 방전 트랜지스터(T3no)는 후행 스테이지의 캐리 신호(CRn+4) 또는 리셋 신호가 하이 논리일 때 턴-온되어 출력 단자(14)를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 빠르게 방전시킬 수 있다.
제1 방전부(20A)는 Q 노드의 제어에 응답하여 Q 노드의 온 기간(Qon) 동안 트랜지스터-트랜지스터 옵셋(Transistor-Transistor Offset; 이하 TTO) 노드에 옵셋 전압을 생성하는 옵셋 트랜지스터(T3q)를 더 포함할 수 있다. 옵셋 트랜지스터(T3q)는 Q 노드에 게이트 전극이 접속되고, 제1 전원 단자(4)에 드레인 전극이 접속되며, TTO 노드에 소스 전극이 접속된다. 옵셋 트랜지스터(T3q)는 Q 노드가 하이 논리인 온 기간(Qon) 동안 턴-온되어 제1 전원 단자(4)로부터의 고전위 전압(VDD)을 TTO 노드에 옵셋 전압으로 공급하여, TTO 노드와 접속된 트랜지스터들(T1, T3, T3n)의 누설 전류를 최소화할 수 있다.
TTO 노드는 한 쌍의 Q 충전 트랜지스터들(T1) 사이의 중간 노드, 한 쌍의 제1 Q 방전 트랜지스터들(T3) 사이의 중간 노드, 한 쌍의 제2 Q 방전 트랜지스터들(T3n) 사이의 중간 노드와 공통 접속될 수 있다.
Q 노드의 온 기간(Qon) 동안 QB 노드의 로우 논리에 의해 턴-오프되는 한 쌍의 제1 Q 방전 트랜지스터들(T3) 중, TTO 노드를 통해 소스 전극에 고전위 전압(VDD)의 옵셋 전압이 인가된 어느 하나의 트랜지스터는 게이트-소스 전압(Vgs)이 임계 전압보다 낮은 네거티브 값이 되어 누설 전류를 최소화할 수 있다.
Q 노드의 온 기간(Qon) 동안 QB 노드의 로우 논리에 의해 턴-오프되는 한 쌍의 제2 Q 방전 트랜지스터들(T3n) 중, TTO 노드를 통해 소스 전극에 고전위 전압(VDD)의 옵셋 전압이 인가된 어느 하나의 트랜지스터는 게이트-소스 전압(Vgs)이 임계 전압보다 낮은 네거티브 값이 되어 누설 전류를 최소화할 수 있다.
Q 노드의 온 기간(Qon) 중 세트 단자(2)의 로우 논리에 의해 턴-오프되는 한 쌍의 Q 충전 트랜지스터들(T1) 중, TTO 노드를 통해 소스 전극에 고전위 전압(VDD)의 옵셋 전압이 인가된 어느 하나의 트랜지스터는 게이트-소스 전압(Vgs)이 임계 전압보다 낮은 네거티브 값이 되어 누설 전류를 최소화할 수 있다.
제2 충전부(30A)는 고전위 전압(VDD)이 인가되는 제1 전원 단자(4)에 게이트 전극이 공통 접속되고 제1 전원 단자(4)와 QB 노드 사이에 직렬 접속되어, QB 노드를 고전위 전압(VDD)으로 충전하는 한 쌍의 QB 충전 트랜지스터(T4)를 포함할 수 있다.
제2 방전부(40A)는 Q 노드의 제어에 응답하여 Q 노드의 온 기간(Qon) 동안 QB 노드를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시키는 제1 QB 방전 트랜지스터(T5q)를 포함한다.
제2 방전부(40)는 세트 단자(2)의 제어에 응답하여 QB 노드를 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시키는 제2 QB 방전 트랜지스터(T5c)를 더 포함할 수 있다. 제2 QB 방전 트랜지스터(T5c)는 세트 단자(2)에 게이트 전극이 접속되고, 제2 전원 단자(6)에 소스 전극이, QB 노드에 드레인 전극이 접속된다. 제2 QB 방전 트랜지스터(T5c)는 세트 단자(2)가 하이 논리일 때 턴-온되어 QB 노드를 제1 게이트 오프 전압(VGL)으로 방전시킬 수 있다.
안정화부(70)는 안정화 단자(18)에 인가되는 안정화 신호(STB)에 응답하여 Q 노드, QB 노드, 출력 단자(14), 캐리 단자(15)를 각각 제2 전원 단자(6)의 제1 게이트 오프 전압(VGL)으로 방전시키는 제1 내지 제4 안정화 트랜지스터(Tst_q, Tst_qb, Tst_out, Tst_cr)를 포함할 수 있다.
제1 내지 제4 안정화 트랜지스터(Tst_q, Tst_qb, Tst_out, Tst_cr)는 수직 동기 신호에 따른 각 프레임의 수직 블랭크 기간 동안 안정화 단자(18)에 공급되는 안정화 신호(STB)의 하이 논리에 의해 동시에 턴-온되고, 각 프레임의 액티브기간 동안에는 안정화 신호(STB)의 로우 논리에 의해 턴-오프된다. 제1 안정화 트랜지스터(Tst_q)는 Q 노드를, 제2 안정화 트랜지스터 (Tst_qb)는 QB 노드를, 제3 안정화 트랜지스터(Tst_out)는 출력 단자(14)를, 제4 안정화 트랜지스터(Tst_cr)는 캐리 단자(15)를 제1 게이트 오프 전압(VGL)으로 리셋시킴으로써 각 스테이지(STn의 주요 노드를 모두 초기화시킨다.
제1 안정화 트랜지스터(Tst_q)는 직렬 접속된 한 쌍의 안정화 트랜지스터(Tst_q)를 포함할 수 있고, 한 쌍의 제1 안정화 트랜지스터들(Tst_q) 사이의 중간 노드는 옵셋 전압이 인가되는 TTO 노드와 접속될 수 있다. Q 노드의 온 기간(Qon) 동안 안정화 신호(STB)의 로우 논리에 의해 턴-오프되는 한 쌍의 제 제1 안정화 트랜지스터들(Tst_q) 중, TTO 노드를 통해 소스 전극에 고전위 전압(VDD)의 옵셋 전압이 인가된 어느 하나의 트랜지스터는 게이트-소스 전압(Vgs)이 임계 전압보다 낮은 네거티브 값이 되어 누설 전류를 최소화할 수 있다.
백 바이어스 회로(60)의 백 바이어스 노드(BBn)는 Q 노드의 오프 기간(Qoff) 동안 누설 전류의 비중이 큰 트랜지스터(T6, T6c, T5q, T5c)의 차광층(LS)에 해당 소스 전압보다 낮은 백 게이트 바이어스 전압(VSS)을 인가함으로써 해당 트랜지스터(T6, T6c, T5q)의 누설 전류를 최소화할 수 있다. 백 바이어스 노드(BBn)는 제1 및 제2 풀업 트랜지스터(T6, T6c), 제1 및 제2 QB 방전 트랜지스터(T5q, T5c)의 차광층(LS)과 접속된다.
백 바이어스 회로(60)의 바이어스 트랜지스터(Tbb)는 차광층(LS, 도 3)을 게이트 전극으로 이용한 바텀 게이트 타입의 트랜지스터로 구동하여 누설 전류를 저감할 수 있다.
각 스테이지(STn)에서 백 바이어스 노드(BBn)와 접속되지 않은 트랜지스터들(T1, T3, T3q, T3n, T3no, T4, T7, T7c, Tst_q, Tst_qb, Tst_cr, Tst_out)의 차광층(LS)은 플로팅되거나 해당 트랜지스터의 탑 게이트 전극과 접속될 수 있다.
도 8 내지 도 10은 백 게이트 바이어스 회로의 동작 과정을 나타낸 도면이다.
도 8를 참조하면, 수직 블랭크 기간 동안 하이 논리의 안정화 신호(STB)에 의해 바이어스 트랜지스터(Tbb)가 턴-온되어 제2 게이트 오프 전압(VSS)으로 백 바이어스 노드(BBn)를 리셋된다.
도 9를 참조하면, 액티브 기간 동안 로우 논리의 안정화 신호(STB)에 의해 바이어스 트랜지스터(Tbb)가 턴-오프되어 플로팅된 바이어스 노드(BBn)는 제2 게이트 오프 전압(VSS)의 로우 논리를 유지할 수 있다.
도 10을 참조하면, Q 노드의 온 기간(Qon) 동안, 플로팅 상태의 백 바이어스 노드(BBn)는 커플링된 Q 노드를 따라 단계적으로 하이 논리로 상승할 수 있다. 이어서, Q 노드의 온 기간(Qon) 중 클럭 신호(CLKn)를 따라 Q 노드가 부트스트래핑 전압에서 하이 논리를 경유하여 로우 논리로 하강할 때, 즉 게이트 출력(OUTn)이 게이트 온 전압(VGH)에서 제2 게이트 오프 전압(VSS)으로 하강할 때, 백 바이어스 노드(BBn)는 Q 노드를 따라 하이 논리에서 제2 게이트 오프 전압(VSS)의 로우 논리로 하강할 수 있다.
그리고, Q 노드의 오프 기간(Qoff) 동안, 즉 Q 노드가 로우 논리를 유지하는 동안, 도 9에 도시된 바와 같이 백 바이어스 노드(BBn)는 Q 노드를 따라 2 게이트 오프 전압(VSS)의 로우 논리를 유지할 수 있다.
이에 따라, 도 8 및 도 9에 도시된 Q 노드의 오프 기간(Qoff) 동안 백 바이어스 노드(BBn)를 통해 풀업 트랜지스터(T6, T6c) 및 QB 방전 트랜지스터(T5q, T5c)의 차광층(LS)에 해당 소스 전압(VGL)보다 낮은 백 게이트 바이어스 전압(VSS)을 인가함으로써 해당 TFT의 네거티브 임계 전압을 포지티브로 쉬프트시키는 효과를 얻을 수 있으므로 누설 전류를 최소화하고 소비 전력을 저감할 수 있다.
도 11은 일 실시예에 따른 게이트 드라이버에서 각 스테이지(STn)의 구성을 나타낸 등가회로도이다.
도 11을 참조하면, 각 스테이지(STn)는 충전부(10), 방전부(20B), 출력부(50B), 백 바이어스 회로(60)를 포함할 수 있다. 충전부(10), 방전부(20B)는 제어부로 정의될 수 있다. 각 스테이지(STn)를 구성하는 트랜지스터들(T1, T3, T3n, T6, T7, Tbb)은 도 3에 도시된 바와 같이 차광층(LS)을 포함하는 코플라나 타입의 산화물 TFT일 수 있다.
각 스테이지(STn)는 스타트 신호(VST) 및 n-4번째 선행 스테이지의 출력(CRn-4) 중 어느 하나가 세트 신호로 인가되는 세트 단자(2), n+4번째 후행 스테이지의 출력(CRn+4) 및 리셋 신호 중 어느 하나가 인가되는 리셋 단자(22), 제1 게이트 오프 전압(VGL)이 인가되는 전원 단자(6), 게이트 출력(OUTn)이 인가되는 출력 단자(14), 제1 클럭 신호(CLKn)가 인가되는 제1 클럭 단자(12), 제3 클럭 신호(CLKn-2)가 인가되는 제3 클럭 단자(26), 제2 클럭 신호(CLKn+4)가 인가되는 제2 클럭 단자(24), n-2번째 선행 스테이지의 출력(CRn-2)이 인가되는 클리어 단자(28), 안정화 신호(STB)가 인가되는 안정화 단자(18), 제2 게이트 오프 전압(VSS)가 인가되는 전원 단자(8)를 포함할 수 있다. 각 스테이지(STn)의 게이트 출력(OUTn)은 다른 스테이지에 캐리 신호(CRn)로 출력될 수 있다. 제1 클럭 신호(CLKn)와 제3 클럭 신호(CLKn-2)는 하이 논리 기간이 부분적으로 오버랩할 수 있다. 제1 클럭 신호(CLKn)와 제3 클럭 신호(CLKn+4)는 상반된 위상을 가짐으로써 하이 논리 기간이 서로 오버랩하지 않을 수 있다.
이하에서 도 11은 도 4와 대비하여 변경된 구성들에 대해서만 설명하고, 나머지 중복 구성들에 대한 설명은 생략하거나 간단히 설명하기로 한다.
충전부(10)의 충전 트랜지스터(T1)는 세트 단자(2)를 통해 스타트 신호(VST) 및 n-4번째 선행 스테이지의 출력(CRn-4)이 하이 논리일 때 턴-온되어 Q 노드를 하이 논리로 프리차징할 수 있다.
방전부(20B)의 제1 방전 트랜지스터(T3)는 제3 클럭 단자(26)에 인가되는 제3 클럭 신호(CLKn-2)의 하이 논리에 응답하여 Q 노드를 클리어 단자(28)의 n-2번째 스테이지의 출력(CRn-2)으로 방전시킬 수 있다. 한편, Q 노드의 프리차징 기간은 n-2번째 스테이지의 출력(CRn-2)의 하이 논리 기간 중 일부분과 오버랩할 수 있다.
방전부(20B)의 제2 방전 트랜지스터(T3n)는 리셋 단자(22)에 인가되는 n+4번째 후행 스테이지의 출력(CRn+4) 또는 리셋 신호가 하이 논리일 때 턴-온되어 Q 노드를 제1 게이트 오프 전압(VGL)으로 방전시킬 수 있다.
출력부(50B)의 풀업 트랜지스터(T6)는 Q 노드의 제어에 의해 Q 노드의 온 기간 동안 풀업되어 제1 클럭 단자(12)에 인가되는 제1 클럭 신호(CLKn)를 출력 단자(14)를 통해 게이트 출력(OUTn)으로 출력할 수 있다.
출력부(50B)의 풀다운 트랜지스터(T7)는 제2 클럭 단자(24)에 인가되는 제2 클럭 신호(CLKn+4)의 제어에 의해 Q 노드의 오프 기간 동안 주기적으로 풀다운되어 전원 단자(6)로부터의 제1 게이트 오프 전압(VGL)을 출력 단자(14)를 통해 게이트 출력(OUTn)으로 출력할 수 있다.
백 바이어스 회로(60)의 백 바이어스 노드(BBn)는 Q 노드의 오프 기간(Qoff) 동안 풀업 트랜지스터(T6)의 차광층(LS)에 해당 소스 전압보다 낮은 백 게이트 바이어스 전압(VSS)을 인가함으로써 해당 트랜지스터(T6)의 누설 전류를 최소화할 수 있다.
제1 방전 트랜지스터(T3)는 n-2번째 선행 스테이지의 출력(CRn-2)으로 이용되는 제2 클럭 신호(CLKn-2)에 응답하여 구동되므로, 제1 방전 트랜지스터(T3)의 차광층(LS)은 n-2번째 선행 스테이지의 백 바이어스 노드(BBn-2)와 접속되고, 그 n-2번째 선행 스테이지의 백 바이어스 노드(BBn-2)로부터 백 게이트 바이어스 전압을 공급받을 수 있다.
제2 방전 트랜지스터(T3n)는 n+4번째 후행 스테이지의 출력(CRn+4)에 응답하여 구동되므로, 제2 방전 트랜지스터(T3n)의 차광층(LS)은 n+4번째 선행 스테이지의 백 바이어스 노드(BBn+4)와 접속되고, 그 n+4번째 선행 스테이지의 백 바이어스 노드(BBn+4)로부터 백 게이트 바이어스 전압을 공급받을 수 있다.
백 바이어스 회로(60)의 바이어스 트랜지스터(Tbb)는 차광층(LS, 도 3)을 안정화 단자(18)와 접속된 게이트 전극으로 이용하여 바텀 게이트 타입의 트랜지스터로 구동됨으로써 누설 전류를 저감할 수 있다.
각 스테이지(STn)에서 백 바이어스 노드(BBn, BBn-2, BBn+4)와 접속되지 않은 트랜지스터들(T1, T7)의 차광층(LS)은 플로팅되거나 해당 트랜지스터의 탑 게이트 전극과 접속될 수 있다.
도 12는 일 실시예에 따른 게이트 드라이버의 구동 파형도이다.
도 12를 참조하면, 고전위 전압(VDD)은 각 프레임의 액티브 기간 동안 게이트 온 전압(VGH)을 공급하고, 수직 블랭크 기간 동안 제1 게이트 오프 전압(VGL)을 공급한다. 안정화 신호(STB)는 각 프레임의 수직 블랭크 기간 동안 안정화 전압(STB)을 공급하고, 액티브 기간 동안 제2 게이트 오프 전압(VSS)을 공급한다.
일 실시예에 따른 게이트 드라이버의 각 스테이지는 도 12에 도시된 바와 같이 순차적으로 위상이 지연되면서 하이 논리 기간이 서로 부분적으로 오버랩하는 8상 클럭 신호(CLK1~CLK8) 중 적어도 어느 하나의 클럭 신호를 공급받을 수 있다.
8상 클럭 신호(CLK1~CLK8) 각각에서는 4H 기간의 하이 논리(게이트 온 전압 VGH) 기간과 4H 기간의 로우 논리(게이트 오프 전압 VGL) 기간이 교번적으로 반복된다. 8상 클럭 신호들(CLK1~CLK8)은 하이 논리 기간이 1H 기간씩 순차적으로 위상 지연되며 각 클럭 신호는 하이 논리 기간 중 3H 기간, 2H 기간, 1H 기간이 인접한 다른 클럭들 각각의 하이 논리 기간과 오버랩할 수 있다. 이러한 8상 클럭 신호들(CLK1~CLK8)은 순차적으로 해당 게이트 출력(OUT)으로 출력되어 각 게이트 출력(OUT)이 4H 기간의 하이 기간을 갖을 수 있으므로 고속 구동시 충분한 충전 시간을 제공할 수 있다. 8상 클럭 신호들(CLK1~CLK8)에서 n번째 위상을 갖는 클럭과 n+4번째 위상을 갖는 클럭, 예를 들면 제1 클럭(CLK1)과 제5 클럭(CLK5)는 서로 위상 반전된 형태를 갖는다.
예를 들면, 5번째 스테이지(ST5)의 Q5 노드는 제1 스타트 신호(VST1)가 하이 논리일 때 프리차징하고, 제5 클럭 신호(CLK5)가 하이 논리일 때 부트스트래핑되어 제5 클럭 신호(CLK5)를 해당 스테이지의 게이트 출력으로 출력한 다음, 게이트 오프 전압(VGL)으로 방전될 수 있다.
5번째 스테이지(ST5)의 백 바이어스 노드(BB5)는 수직 블랭크 기간 동안 제2 게이트 오프 전압(VSS)로 리셋되고, Q5 노드의 온 기간 동안 QB 노드를 따라 상승하고, Q5 노드의 오프 기간 동안 제1 게이트 오프 전압(VGL)보다 낮은 백 게이트 바이어스 전압(VSS)을 유지함을 알 수 있다.
게이트 드라이버가 N개의 게이트 라인들을 각각 구동하는 N개의 스테이지들을 구비하는 경우, 도 12에서 제1 스타트 신호(VST1)는 게이트 드라이버의 1번째 및 2번째 스테이지의 세트 단자에 공급되고, 제2 스타트 신호(VST2)는 3번째 및 제4번째 스테이지의 세트 단자에 공급될 수 있다. 제1 리셋 신호(RST2)는 N-3번째 및 N-2번째 스테이지에 공급되고, 제2 리셋 신호(RST4)는 N-2번째 및 N번째 스테이지의 리셋 단자에 공급되 수 있다. 제2 스타트 신호(VST2)는 제1 스타트 신호(VST1)와 하이 논리의 일부 기간이 오버랩할 수 있다. 제2 리셋 신호(RST4)는 제1 리셋 신호(RST2)와 하이 논리의 일부 기간이 오버랩할 수 있다. 스타트 신호(VST1, VST2)와 리셋 신호(RST2, RST4) 각각은 게이트 온 전압(VGH)의 하이 논리 기간과, 제1 게이트 오프 전압(VGL)의 로우 논리 기간을 포함한다.
도 4, 도 6, 도 7에 도시된 일 실시예에 따른 게이트 드라이버의 각 스테이지(STn)의 클럭 단자(12)에는 8상 클럭들(CLK1~CLKn) 중 어느 하나의 클럭이 공급될 수 있다.
도 11에 도시된 일 실시예에 따른 게이트 드라이버의 각 스테이지(STn)의 제1 클럭 단자(12)에는 8상 클럭들(CLK1~CLK8) 중 어느 하나의 제1 클럭(CLKn)이 공급되고, 제2 클럭 단자(26)에는 제1 클럭(CLKn)과 2H 기간의 하이 논리가 오버랩하며 제1 클럭(CLKn)보다 위상이 빠르고 제2 클럭(CLKn-2)이 공급되며, 제3 클럭 단자(24)에는 제1 클럭(CLKn)과 위상 반전된 제3 클럭(CLKn+4)가 공급될 수 있다.
도 13은 일 실시예에 따른 게이트 드라이버의 구동 파형도이다.
도 13에서는 도 12 대비 차이가 있는 구성에 대해서만 설명하고, 중복된 구성에 대한 설명은 생략하기로 한다. 도 4, 도 6, 도 7에 도시된 일 실시예에 따른 게이트 드라이버의 각 스테이지는 도 13에 도시된 바와 같이 1H 기간의 하이 논리와 1H 기간의 로우 논리가 서로 위상 반전된 제1 및 제2 클럭 신호(CLK1, CLK2) 중 적어도 어느 하나의 클럭 신호를 클럭 단자(12)를 통해 공급받을 수 있다.
예를 들면, n번째 스테이지(ST5)의 Qn 노드는 스타트 신호(VST) 또는 제1 클럭 신호(CLK1)를 이용한 선행 스테이지의 출력이 하이 논리일 때 프리차징하고, 제2 클럭 신호(CLK2)가 하이 논리일 때 부트스트래핑되어 제2 클럭 신호(CLK2)를 해당 스테이지의 게이트 출력으로 출력한 다음, 게이트 오프 전압(VGL)으로 방전될 수 있다.
n번째 스테이지(ST5)의 백 바이어스 노드(BBn)는 수직 블랭크 기간 동안 제2 게이트 오프 전압(VSS)로 리셋되고, Q5 노드의 온 기간 동안 QB 노드를 따라 상승하고, Q5 노드의 오프 기간 동안 제1 게이트 오프 전압(VGL)보다 낮은 백 게이트 바이어스 전압(VSS)을 유지함을 알 수 있다.
이와 같이, 일 실시예에 따른 게이트 드라이버 및 디스플레이 장치는 Q 노드와 커플링되는 백 게이트 바이어스 회로를 구비하여 Q 노드의 오프 기간 동안(게이트 출력의 오프 기간 동안) 누설 전류의 비중이 큰 TFT들의 차광층에 소스 전압보다 낮은 백 게이트 바이어스를 더 인가할 수 있다.
이에 따라, 일 실시예에 따른 게이트 드라이버 및 디스플레이 장치는 코플라나(Coplanar) 타입의 산화물 TFT를 이용하더라도 해당 TFT에 백 게이트 바이어스를 더 인가하여 네거티브 임계 전압을 포지티브로 쉬프트시키는 효과를 얻을 수 있으므로, 누설 전류를 최소화할 수 있고 그 누설 전류로 인한 소비 전력을 저감할 수 있다.
일 실시예에 따른 게이트 드라이버 및 그를 포함하는 디스플레이 장치는 다양한 전자 기기에 적용될 수 있다. 예를 들어, 일 실시예에 따른 게이트 드라이버 및 그를 포함하는 디스플레이 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
2: 세트 단자 4: 제1 전원 단자
6: 제2 전원 단자 8: (제3) 전원 단자
12: (제1) 클럭 단자 14: 출력 단자
10, 10A: (제1) 충전부 20, 20A, 20B: (제1) 방전부
30, 30A: 제2 충전부 40, 40A: 제2 방전부
50, 50A: 출력부 60: 백 바이어스 회로
70: 안정화부 STn: 스테이지
BBn: 백 바이어스 노드 15: 캐리 단자
16: 리셋 단자 18: 안정화 단자

Claims (18)

  1. 복수의 게이트 라인을 각각 구동하는 복수의 스테이지를 포함하는 게이트 드라이버에서,
    각 스테이지는
    제1 노드(이하 Q 노드)의 제어에 의해 풀업되어 복수의 클럭 중 입력 클럭을 출력 단자로 출력하는 풀-업 트랜지스터와, 제2 노드(이하 QB 노드)의 제어에 의해 풀다운되어 상기 출력 단자로 제1 게이트 오프 전압을 출력하는 풀-다운 트랜지스터를 포함하는 출력부;
    상기 Q 노드를 충방전하고, 상기 Q 노드와 상반되게 상기 QB 노드를 충방전하는 제어부; 및
    상기 Q 노드와 커패시턴스 커플링된 백 바이어스 노드를 구비하고, 상기 제어부에 의한 상기 Q 노드의 오프 기간 동안 상기 백 바이어스 노드에 상기 제1 게이트 오프 전압보다 낮은 제2 게이트 오프 전압을 생성하여 인가하는 백 바이어스 회로를 포함하고,
    상기 백 바이어스 회로는
    상기 출력부 및 제어부를 구성하는 트랜지스터들 중 상기 Q 노드의 오프 기간 동안 턴-오프되는 일부 트랜지스터들의 차광층에, 상기 백 바이어스 노드를 통해 상기 제2 게이트 오프 전압을 인가하는 게이트 드라이버.
  2. 청구항 1에 있어서,
    상기 백 바이어스 회로는
    상기 Q 노드와 상기 백 바이어스 노드 사이에 접속된 커패시터;
    안정화 신호의 제어에 의해 각 프레임의 수직 블랭크 기간 동안 상기 백 바이어스 노드를 상기 제2 게이트 오프 전압으로 리셋한 다음, 각 프레임의 액티브 기간 동안 상기 백 바이어스 노드를 플로팅시키는 바이어스 트랜지스터를 포함하고,
    상기 액티브 기간 동안 상기 Q 노드의 동작에 따라 상기 플로팅된 백 바이어스 노드의 전압이 변화하는 게이트 드라이버.
  3. 청구항 2에 있어서,
    상기 Q 노드의 온 기간 동안, 상기 백 바이어스 노드의 전압은 상기 Q 노드를 따라 상승 및 하강하고,
    상기 Q 노드의 오프 기간 동안, 상기 백 바이어스 노드는 상기 제2 게이트 오프 전압을 유지하는 게이트 드라이버.
  4. 청구항 2에 있어서,
    상기 바이어스 트랜지스터는
    액티브층과 버퍼층을 사이에 두고 마주하는 차광층을 게이트 전극으로 이용하여 상기 안정화 신호를 공급받고, 상기 액티브층과 게이트 절연막을 사이에 두고 마주하는 다른 게이트 전극은 플로팅되거나 소스 전극과 접속된 구조를 갖는 게이트 드라이버.
  5. 청구항 1에 있어서,
    상기 백 바이어스 노드는
    상기 풀업 트랜지스터의 차광층과, 상기 제어부에서 상기 Q 노드의 제어에 응답하여 상기 QB 노드를 방전시키는 QB 방전 트랜지스터의 차광층과 접속되는 게이트 드라이버.
  6. 청구항 5에 있어서,
    상기 출력부는 상기 Q 노드의 제어에 응답하여 상기 입력 클럭을 캐리 단자로 출력하는 제2 풀업 트랜지스터와, 상기 QB 노드의 제어에 응답하여 상기 캐리 단자로 상기 게이트 오프 전압을 출력하는 제2 풀다운 트랜지스터를 더 포함하고,
    상기 백 바이어스 노드는 상기 제2 풀업 트랜지스터의 차광층에도 접속되는 게이트 드라이버.
  7. 청구항 1에 있어서,
    상기 제어부는
    스타트 신호 및 선행 스테이지 출력 중 어느 하나인 세트 신호에 응답하여 상기 Q 노드를 상기 세트 신호로 프리차징하는 Q 충전 트랜지스터를 포함하는 제1 충전부;
    상기 QB 노드를 고전위 전압으로 충전하는 QB 충전 트랜지스터를 포함하는 제2 충전부;
    상기 QB 노드의 제어에 의해 상기 Q 노드를 상기 게이트 오프 전압으로 방전시키는 Q 방전 트랜지스터를 포함하는 제1 방전부; 및
    상기 Q 노드의 제어에 의해 상기 QB 노드를 상기 게이트 오프 전압으로 방전시키는 QB 방전 트랜지스터를 포함하는 제2 방전부를 포함하고,
    상기 Q 노드의 오프 기간 동안, 상기 백 바이어스 노드는 상기 풀-업 트랜지스터와 상기 QB 방전 트랜지스터의 차광층에 해당 트랜지스터의 소스 전압보다 낮은 상기 제2 게이트 오프 전압을 인가하는 게이는 드라이버.
  8. 청구항 7에 있어서,
    상기 각 스테이지는
    상기 수직 블랭크 기간 동안,
    상기 안정화 신호에 응답하여 상기 Q 노드를 상기 게이트 오프 전압으로 리셋하는 제1 안정화 트랜지스터;
    상기 안정화 신호에 응답하여 상기 QB 노드를 상기 게이트 오프 전압으로 리셋하는 제2 안정화 트랜지스터; 및
    상기 안정화 신호에 응답하여 상기 출력 단자를 상기 게이트 오프 전압으로 리셋하는 제3 안정화 트랜지스터를 포함하는 안정화부를 더 구비하는 게이트 드라이버.
  9. 청구항 7에 있어서,
    상기 제1 방전부는
    리셋 신호 및 후행 스테이지의 출력에 응답하여 상기 Q 노드를 상기 게이트 오프 전압으로 방전시키는 제2 Q 방전 트랜지스터; 및
    상기 리셋 신호 및 후행 스테이지의 출력에 응답하여 상기 출력 단자를 상기 게이트 오프 전압으로 방전시키는 방전 트랜지스터를 더 포함하고,
    상기 제2 방전부는
    상기 세트 신호에 응답하여 상기 QB 노드를 상기 게이트 오프 전압으로 방전시키는 제2 QB 방전 트랜지스터를 더 포함하며,
    상기 출력부는
    상기 Q 노드의 제어에 응답하여 상기 입력 클럭을 캐리 단자로 출력하는 제2 풀업 트랜지스터와, 상기 QB 노드의 제어에 응답하여 상기 캐리 단자로 상기 게이트 오프 전압을 출력하는 제2 풀다운 트랜지스터를 더 포함하며,
    상기 Q 노드의 오프 기간 동안, 상기 백 바이어스 노드는 제2 풀업 트랜지스터의 차광층에도 상기 제2 게이트 오프 전압을 인가하는 게이는 드라이버.
  10. 청구항 8에 있어서,
    상기 제1 방전부는 상기 Q 노드의 제어에 응답하여 상기 Q 노드의 온 기간 동안 고전위 전압의 옵셋 전압을 생성하여 옵셋 노드로 출력하는 옵셋 트랜지스터를 더 포함하고,
    상기 Q 충전 트랜지스터, 상기 QB 충전 트랜지스터, 상기 제1 Q 방전 트랜지스터, 상기 제2 Q 방전 트랜지스터 각각은 한 쌍의 직렬 트랜지스터를 포함하며,
    상기 옵셋 노드는 상기 한 쌍의 Q 충전 트랜지스터들 사이의 중간 노드, 상기 한 쌍의 제1 Q 방전 트랜지스터들 사이의 중간 노드와 접속되는 게이트 드라이버.
  11. 청구항 10에 있어서,
    상기 각 스테이지는
    상기 수직 블랭크 기간 동안,
    상기 안정화 신호에 응답하여 상기 Q 노드를 상기 게이트 오프 전압으로 리셋하는 제1 안정화 트랜지스터;
    상기 안정화 신호에 응답하여 상기 QB 노드를 상기 게이트 오프 전압으로 리셋하는 제2 안정화 트랜지스터;
    상기 안정화 신호에 응답하여 상기 출력 단자를 상기 게이트 오프 전압으로 리셋하는 제3 안정화 트랜지스터; 및
    상기 안정화 신호에 응답하여 상기 캐리 단자를 상기 게이트 오프 전압으로 리셋하는 제4 안정화 트랜지스터를 포함하는 안정화부를 더 구비하고,
    상기 제1 안정화 트랜지스터는 직렬 접속된 한 쌍의 제1 안정화 트랜지스터를 포함하고, 상기 옵셋 노드는 상기 한 쌍의 제1 안정화 트랜지스터들 사이의 중간 노드와 접속되는 게이트 드라이버.
  12. 청구항 1에 있어서,
    상기 출력부 및 제어부를 구성하는 트랜지스터들 중 상기 백 바이어스 회로와 접속된 트랜지스터들을 제외한 나머지 트랜지스터들 각각은, 해당 반도체층을 사이에 두고 해당 게이트 전극과 마주하는 해당 차광층을 구비하고, 상기 해당 차광층은 플로팅되거나 상기 해당 게이트 전극과 접속되는 게이트 드라이버.
  13. 복수의 게이트 라인을 각각 구동하는 복수의 스테이지를 포함하는 게이트 드라이버에서,
    각 스테이지는
    Q 노드의 제어에 의해 풀업되어 복수의 클럭 중 제1 입력 클럭을 출력 단자로 출력하는 풀-업 트랜지스터와, 제2 입력 클럭의 제어에 의해 풀다운되어 상기 출력 단자로 제1 게이트 오프 전압을 출력하는 풀-다운 트랜지스터를 포함하는 출력부;
    스타트 신호 및 선행 스테이지 출력 중 어느 하나인 세트 신호에 응답하여 상기 Q 노드를 상기 세트 신호로 프리차징하는 충전 트랜지스터를 포함하는 충전부;
    제3 입력 클럭의 제어에 응답하여 상기 Q 노드를 방전시키는 제1 방전 트랜지스터와, 리셋 신호 또는 후행 스테이지의 출력에 응답하여 상기 Q 노드를 방전시키는 제2 방전 트랜지스터를 포함하는 방전부; 및
    상기 Q 노드와 커패시턴스 커플링된 백 바이어스 노드를 구비하고, 상기 방전부에 의한 상기 Q 노드의 오프 기간 동안 상기 백 바이어스 노드에 상기 제1 게이트 오프 전압보다 낮은 제2 게이트 오프 전압을 생성하여 인가하는 백 바이어스 회로를 포함하고,
    상기 백 바이어스 회로는
    상기 Q 노드의 오프 기간 동안 턴-오프되는 상기 풀업 트랜지스터의 차광층에, 상기 백 바이어스 노드를 통해 상기 풀업 트랜지스터의 소스 전압보다 낮은 상기 제2 게이트 오프 전압을 인가하는 게이트 드라이버
  14. 청구항 13에 있어서,
    상기 제1 방전 트랜지스터는
    상기 제3 입력 클럭을 해당 출력 단자로 출력하는 제2 선행 스테이지의 출력으로 상기 Q 노드를 방전시키고,
    상기 제2 선행 스테이지에 속하는 백 바이어스 노드가 상기 제1 방전 트랜지스터의 차광층에 접속되는 게이트 드라이버.
  15. 청구항 13에 있어서,
    상기 후행 스테이지에 속하는 백 바이어스 노드가 상기 제2 방전 트랜지스터의 차광층에 접속되는 게이트 드라이버.
  16. 청구항 13에 있어서,
    상기 백 바이어스 회로는
    상기 Q 노드와 상기 백 바이어스 노드 사이에 접속된 커패시터;
    안정화 신호의 제어에 의해 각 프레임의 수직 블랭크 기간 동안 상기 백 바이어스 노드를 상기 제2 게이트 오프 전압으로 리셋한 다음, 각 프레임의 액티브 기간 동안 상기 백 바이어스 노드를 플로팅시키는 바이어스 트랜지스터를 포함하고,
    상기 액티브 기간 동안 상기 Q 노드의 동작에 따라 상기 플로팅된 백 바이어스 노드의 전압이 변화하는 게이트 드라이버.
  17. 청구항 13에 있어서,
    상기 바이어스 트랜지스터는
    액티브층과 버퍼층을 사이에 두고 마주하는 차광층을 게이트 전극으로 이용하여 상기 안정화 신호를 공급받고, 상기 액티브층과 게이트 절연막을 사이에 두고 마주하는 다른 게이트 전극은 플로팅되거나 소스 전극과 접속된 구조를 갖고,
    상기 백 바이어스 회로와 접속된 트랜지스터들을 제외한 나머지 트랜지스터들 각각은, 해당 반도체층을 사이에 두고 해당 게이트 전극과 마주하는 해당 차광층을 구비하고, 상기 해당 차광층은 플로팅되거나 상기 해당 게이트 전극과 접속되는 게이트 드라이버.
  18. 영상을 표시하는 패널,
    청구항 1 내지 청구항 17 중 어느 한 청구항에 기재된 게이트 드라이버가 상기 패널에 내장되는 디스플레이 장치.
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