CN101604551B - 移位寄存器及其栅线驱动装置 - Google Patents

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Abstract

本发明涉及一种移位寄存器及其栅线驱动装置。移位寄存器包括：第一薄膜晶体管，栅极与第一节点连接，源极与一时钟信号端连接，漏极与本级输出端连接；第二薄膜晶体管，栅极与第二节点连接，源极与本级输出端连接，漏极与低电平信号端连接；第三薄膜晶体管，栅极与第一节点连接，源极与低电平信号端连接，漏极与第二节点连接；第四薄膜晶体管，栅极与第二节点连接，源极与低电平信号端连接，漏极与第一节点连接；第一电容连接在时钟信号端与第二节点之间；放电模块连接在时钟信号端与本级输出端之间；补偿模块连接在第一节点与低电平信号端之间。本发明具有低成本、功耗低和寿命长等优点，同时还具有高稳定性、抗干扰能力强、延迟小等特点。

Description

移位寄存器及其栅线驱动装置
技术领域
本发明涉及一种液晶显示器的驱动装置，特别是一种移位寄存器及其栅线驱动装置。
背景技术
液晶显示器(LCD)具有重量轻、厚度薄和使用功率低等特点，广泛应用于手机、显示器、电视机等装置中。液晶显示器是利用电场来控制液晶的偏转，从而达到控制光的传输来形成显示画面，液晶显示器主要由水平和垂直两个方向排列的像素矩阵构成，像素阵列的水平部分由栅线组成，而且由移位寄存器提供栅线驱动信号，像素阵列的垂直部分由数据线组成，用于给像素阵列施加数据信号，通过给像素矩阵的像素电极和公共电极上施加不同的电压，从而形成所需的电场。在一定时间内，数个移位寄存器从第一行到最后一行依次选通各栅线，数据信号通过数据线施加到相应栅线的像素电极上，使该栅线上的存储电容充电到对应电压值，进而保持这一电压值直到下一次扫描。
图8为现有技术栅线驱动装置的结构示意图。如图8所示，现有技术栅线驱动装置包括数级串联的移位寄存器SR1、SR2、......、SRN、SRN+1，每个移位寄存器分别连接第一时钟信号端CLK1、第二时钟信号端CLK2、直流信号端VDD和低电平信号端VSS，每级移位寄存器的输出端分别连接液晶显示器的栅线，例如第1级移位寄存器SR1的输出端OUT1连接液晶显示器的第一栅线，第二级移位寄存器SR2的输出端OUT2连接液晶显示器的第二栅线等等，每个移位寄存器负责产生栅线驱动信号依次选通相应栅线。此外，第1级移位寄存器SR1还与移位起始信号STV连接，接收开始信号，其它移位寄存器的输出端还同时与相邻的两级移位寄存器连接，例如，第N级移位寄存器SRN向前一级移位寄存器发送的输出信号作为第N-1级移位寄存器SRN-1的复位信号，第N级移位寄存器SRN向后一级移位寄存器发送的输出信号作为第N+1级移位寄存器SRN+1的开始信号。
图9为现有技术移位寄存器的结构示意图，图10为现有技术移位寄存器的工作时序图。如图9、图10所示，现有技术移位寄存器包括八个薄膜晶体管和二个电容，输入输出端分别为：第一时钟信号端CLK1、第二时钟信号端CLK2(第二时钟信号为第一时钟信号的反向信号)、直流信号端VDD、低电平信号端VSS、从前一级移位寄存器接收输出信号并作为开始信号的前一级移位寄存器输入端INPUTN-1、从后一级移位寄存器接收输出信号并作为复位信号的后一级移位寄存器输入端INPUTN+1、向栅线输出栅线驱动信号的本级输出端OUTN。现有技术上述结构在工作中，如果第一节点Q为高电平同时第二节点Qb为低电平时，高电平的第一节点Q使第七薄膜晶体管M7导通，低电平的第二节点Qb使第八薄膜晶体管M8截止，第一时钟信号CLK1通过第七薄膜晶体管M7从本级输出端OUTN输出。相反，如果第一节点Q为低电平同时第二节点Qb为高电平时，低电平的第一节点Q使第七薄膜晶体管M7截止，高电平的第二节点Qb使第八薄膜晶体管M8导通，与低电平信号端VSS连接的本级输出端OUTN为低电平，即使第一时钟信号CLK1为高电平也不能输出。从图10可以看出，由于液晶显示器工作时各栅线在大部分时间里是处于不选通状态，即本级输出端OUTN在大部分时间里需要控制为低电平，因此必须保持第二节点Qb在大多数情况下保持为高电平状态。然而研究结果表明，随着高电平施加时间的延长，薄膜晶体管的阈值电压将逐渐升高，薄膜晶体管的栅极长期连续地施加高电压会使薄膜晶体管的阈值电压升高，而阈值电压的升高将导致薄膜晶体管的迁移率逐渐变差，不仅缩短薄膜晶体管的寿命，而且工作不稳定，影响驱动装置的正常工作。
另外，现有技术移位寄存器的本级输出同时又是下一级移位寄存器的输入，由于移位寄存器驱动栅线时会产生延迟，这种延迟经过数个栅线的积累将会影响移位寄存器的正常运行，特别是当移位寄存器的数量较多时，比较大的延迟将导致后几级的移位寄存器出现读写错误。
发明内容
本发明的目的是提供一种移位寄存器及其栅线驱动装置，有效解决现有技术因薄膜晶体管的栅极长期连续地施加高电压导致工作不稳定、寿命短等技术缺陷。
为了实现上述目的，本发明提供了一种移位寄存器，包括：
第一薄膜晶体管，其栅极与作为上拉节点的第一节点连接，其源极与一时钟信号端连接，其漏极与本级输出端连接；
第二薄膜晶体管，其栅极与作为下拉节点的第二节点连接，其源极与本级输出端连接，其漏极与低电平信号端连接；
第三薄膜晶体管，其栅极与第一节点连接，其源极与低电平信号端连接，其漏极与第二节点连接；
第四薄膜晶体管，其栅极与第二节点连接，其源极与低电平信号端连接，其漏极与第一节点连接；
第一电容，连接在时钟信号端与第二节点之间，用于在时钟信号端为高电平时使得第二节点变为高电平；
放电模块，连接在时钟信号端与本级输出端之间，用于在本级输出端为高电平、时钟信号端为低电平时使本级输出端向时钟信号端放电；
补偿模块，连接在第一节点与低电平信号端之间，用于对第一节点提供补偿及补偿保护，使第二节点根据时钟信号端的高电平或低电平相应变化为高电平或低电平。
所述放电模块为薄膜晶体管，其栅极和源极同时与本级输出端连接，其漏极与时钟信号端连接。
在上述技术方案中，所述补偿模块包括：
第六薄膜晶体管，其栅极与前三级移位寄存器输入端连接，其源极与另一时钟信号端连接，其漏极与第一节点连接；
第七薄膜晶体管，其栅极与另一时钟信号端连接，其源极与第二电容的一端连接，其漏极与低电平信号端连接，第二电容的另一端连接第一节点；
第八薄膜晶体管，其栅极和源极同时与前一级移位寄存器输入端连接，其漏极与第七薄膜晶体管的源极连接；
第九薄膜晶体管，其栅极与再一时钟信号端连接，其漏极与第一节点连接；
第十薄膜晶体管，其栅极与第一节点连接，其漏极与本级输出端连接，其源极与第九薄膜晶体管的源极连接；
第十一薄膜晶体管，其栅极与第三电容的一端连接，其漏极与第一节点连接，其源极与低电平信号端连接，第三电容的另一端连接另一时钟信号端；
第十二薄膜晶体管，其栅极与前三级移位寄存器输入端连接，其漏极与第十一薄膜晶体管的栅极连接，其源极与低电平信号端连接。
在上述技术方案中，所述补偿模块包括：
第十三薄膜晶体管，其栅极与另一时钟信号端连接，其源极与前一级移位寄存器输入端连接，其漏极与第一节点连接；
第十四薄膜晶体管，其栅极与后一级移位寄存器输入端连接，其源极与第一节点连接，其漏极与低电平信号端连接；
第十五薄膜晶体管，其栅极与第一节点连接，其源极与时钟信号端连接，其漏极作为本级控制输出端，本级控制输出端分别向上一级移位寄存器和下一级移位寄存器发送输出信号；
第四电容，连接在第一薄膜晶体管的栅极与漏极之间。
为了实现上述目的，本发明还提供了一种栅线驱动装置，包括串联连接的数个移位寄存器，所述移位寄存器具有三个时钟信号端、一个本级输出端、一个接收前一级移位寄存器输出信号的前一级移位寄存器输入端和一个接收前三级移位寄存器输出信号的前三级移位寄存器输入端。
为了实现上述目的，本发明还提供了另一种栅线驱动装置，包括串联连接的数个移位寄存器，所述移位寄存器具有二个时钟信号端、一个本级输出端、一个本级控制输出端、一个接收前一级移位寄存器输出信号的前一级移位寄存器输入端和一个接收后一级移位寄存器输出信号的后一级移位寄存器输入端，所述本级输出端输出一个栅线驱动信号以驱动液晶显示器的相应栅线，所述本级控制输出端向前一级移位寄存器和后一级移位寄存器输出控制信号。
本发明提出了一种移位寄存器及其栅线驱动装置，具有如下特点：
(1)没有采用直流电源，只通过时钟信号来驱动薄膜晶体管，因此在很大程度上能够降低功耗；
(2)减少了第二节点处于高电平的时间，作为下拉节点的第二节点处于高电平的时间减少到原来的四分之一或二分之一，即减少了施加在第二薄膜晶体管栅极上高电平的时间，从而降低了第二薄膜晶体管阈值电压的偏移；
(3)采用两个薄膜晶体管共同维持本级输出端的低电平，这样可以大大减少薄膜晶体管的工作时间，进一步降低了薄膜晶体管阈值电压的漂移，薄膜晶体管的栅极偏置电压的占空比约为25％或50％，当薄膜晶体管的栅极占空比较小时，其阈值电压能够慢慢恢复，其阈值电压就不会随着施加高电平时间的增加而增加，因此降低了对薄膜晶体管的破坏，延长了薄膜晶体管的工作寿命；
(4)第二节点的电压没有采用现有技术的直流电驱动形式，而是采用电容驱动形式，用时钟信号和电容来驱动第二节点的电压，这样薄膜晶体管只有电荷驱动，通过电荷来开启薄膜晶体管，不仅能够较少功耗，还能同时减少薄膜晶体管的损坏；
(5)通过采用薄膜晶体管的放电模块，且薄膜晶体管只有在本级输出端为高电平和时钟信号端为低电平时才工作，这样对薄膜晶体管的特性有很好的维持，大大延迟了薄膜晶体管的工作寿命；
(6)通过补偿模块来弥补薄膜晶体管的阈值电压因栅极偏置导致的漂移，在薄膜晶体管的阈值电压有一定漂移时也不会影响正常工作，延长了工作寿命，通过两个薄膜晶体管形成一个放电回路并记忆存储第一薄膜晶体管的阈值电压，保证第一薄膜晶体管能够正常工作；
(7)通过设置两个本级输出端，其中一个负责输出一个栅线驱动信号以驱动液晶显示器的相应栅线，另外一个采用一个独立的薄膜晶体管负责向前一级移位寄存器输出作为前一级移位寄存器的复位信号和向后一级移位寄存器输出作为后一级移位寄存器的初始信号，这样可以避免现有技术一个输出端由于延迟而造成后几级移位寄存器读写错误的缺陷，提高了工作稳定性。
总之，本发明移位寄存器具有低成本、功耗低和寿命长等优点，同时还具有高稳定性、抗干扰能力强、延迟小等特点。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明移位寄存器的结构示意图；
图2为本发明移位寄存器第一实施例的结构示意图；
图3为本发明移位寄存器第一实施例的工作时序图；
图4为本发明移位寄存器第二实施例的结构示意图；
图5为本发明移位寄存器第二实施例的工作时序图；
图6为本发明第一种栅线驱动装置的结构示意图；
图7为本发明第二种栅线驱动装置的结构示意图；
图8为现有技术栅线驱动装置的结构示意图；
图9为现有技术移位寄存器的结构示意图；
图10为现有技术移位寄存器的工作时序图。
具体实施方式
图1为本发明移位寄存器的结构示意图。如图1所示，本发明移位寄存器的主体包括四个薄膜晶体管、一个存储电容、一个放电模块、一个补偿模块和相应输入输出端，其中，第一薄膜晶体管M1的栅极与作为上拉节点的第一节点Q连接，其源极与一个时钟信号端CLK连接，其漏极与本级输出端OUTN连接，其作用是为本级输出端OUTN提供高电平输出；第二薄膜晶体管M2的栅极与作为下拉节点的第二节点Qb连接，其源极与本级输出端OUTN连接，其漏极与低电平信号端VSS连接，其作用是保持本级输出端OUTN为低电平；第三薄膜晶体管M3的栅极与第一节点Q连接，其源极与低电平信号端VSS连接，其漏极与第二节点Qb连接，其作用是当作为上拉节点的第一节点Q为高电平时保持作为下拉节点的第二节点Qb为低电平；第四薄膜晶体管M4的栅极与第二节点Qb连接，其源极与低电平信号端VSS连接，其漏极与第一节点Q连接，其作用是当第二节点Qb为高电平时使第一节点Q保持低电平，从而维持第一薄膜晶体管M1的栅极为低电平；放电模块1连接在时钟信号端CLK与本级输出端OUTN之间，其作用是起放电作用，当时钟信号端CLK为低电平、本级输出端OUTN为高电平时，通过放电模块1向时钟信号端CLK放电，维持本级输出端OUTN为低电平，同时起着把本级输出端OUTN下拉为低电平的作用；第一电容C1设置在时钟信号端CLK与第二节点Qb之间，其作用是当时钟信号端CLK变为高电平时，通过第一电容C1使第二节点Qb变为高电平，从而使第四薄膜晶体管M4和第二薄膜晶体管M2导通，维持第一节点Q和本级输出端OUTN为低电平；补偿模块2设置在第一节点Q与低电平信号端VSS之间，并与其它信号输入端INPUT连接，对第一节点提供补偿及补偿保护，使第二节点Qb根据时钟信号端的高电平或低电平相应变化为高电平或低电平。
图2为本发明移位寄存器第一实施例的结构示意图。本实施例移位寄存器的主体结构包括十二个氢化非晶硅薄膜晶体管、三个存储电容和相应的输入输出端，十二个薄膜晶体管分别为第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11和第十二薄膜晶体管M12，三个存储电容分别为第一电容C1、第二电容C2和第三电容C3，输入输出端包括低电平信号端VSS、本级输出端OUTN、从前一级移位寄存器接收输出信号的前一级输入端、从前三级移位寄存器接收输出信号的前三级输入端和三个时钟信号，三个时钟信号为相互连续的第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4中的三个。
针对图2所示的第N级移位寄存器，从前一级移位寄存器接收输出信号的前一级输入端为前一级移位寄存器输入端INPUTN-1，从前三级移位寄存器接收输出信号的前三级输入端为前三级移位寄存器输入端INPUTN-3，三个时钟信号分别为第一时钟信号端CLK1、第二时钟信号端CLK2和第四时钟信号端CLK4。第一薄膜晶体管M1的栅极与作为上拉节点的第一节点Q连接，其源极与第四时钟信号端CLK4连接，其漏极与本级输出端OUTN连接；第二薄膜晶体管M2的栅极与作为下拉节点的第二节点Qb连接，其源极与本级输出端OUTN连接，其漏极与低电平信号端VSS连接；第三薄膜晶体管M3的栅极与第一节点Q连接，其源极与低电平信号端VSS连接，其漏极与第二节点Qb连接；第四薄膜晶体管M4的栅极与第二节点Qb连接，其源极与低电平信号端VSS连接，其漏极与第一节点Q连接；作为放电模块的第五薄膜晶体管M5的栅极和源极同时与本级输出端OUTN连接，其漏极与第四时钟信号端CLK4连接；第六薄膜晶体管M6的栅极与前三级移位寄存器输入端INPUTN-3连接，其源极与第一时钟信号端CLK1连接，其漏极与第一节点Q连接；第七薄膜晶体管M7的栅极与第一时钟信号端CLK1连接，其源极与第二电容C2的一端连接，其漏极与低电平信号端VSS连接，第二电容C2的另一端连接第一节点Q；第八薄膜晶体管M8的栅极和源极同时与前一级移位寄存器输入端INPUTN-1连接，其漏极与第七薄膜晶体管M7的源极连接；第九薄膜晶体管M9的栅极与第二时钟信号端CLK2连接，其源极与第十薄膜晶体管M10的源极连接，其漏极与第一节点Q连接；第十薄膜晶体管M10的栅极与第一节点Q连接，其漏极与本级输出端OUTN连接，其源极与第九薄膜晶体管M9的源极连接；第十一薄膜晶体管M11的栅极与第三电容C3的一端连接，其漏极与第一节点Q连接，其源极与低电平信号端VSS连接，第三电容C3的另一端连接第一时钟信号端CLK1；第十二薄膜晶体管M12的栅极与前三级移位寄存器输入端INPUTN-3连接，其漏极与第十一薄膜晶体管M11的栅极连接，其源极与低电平信号端VSS连接；第一电容C1设置在第四时钟信号端CLK4与第二节点Qb之间，第二电容C2设置在第一节点Q与第八薄膜晶体管M8的漏极之间，第三电容C3设置在第一时钟信号端CLK1与第十一薄膜晶体管M11的栅极之间。其中，第五薄膜晶体管M5作为本实施例的放电模块，第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第二电容C2和第三电容C3组成本实施例的补偿模块。在实际使用中，本实施例上述技术方案不仅适用于氢化非晶硅薄膜晶体管，对其它薄膜晶体管也适用。
图3为本发明移位寄存器第一实施例的工作时序图。下面结合图2和图3通过移位寄存器的工作过程进一步说明本实施例的技术方案。
本实施例移位寄存器的工作分为六个阶段，每个阶段的工作情况具体为：第一阶段T1
在本阶段，第四时钟信号端CLK4为高电平，同时其它时钟信号端都为低电平；第四时钟信号端CLK4通过第一电容C1使得作为下拉节点的第二节点Qb变为高电平，这样第二薄膜晶体管M2和第四薄膜晶体管M4处于导通状态，使作为上拉节点的第一节点Q和本级输出端OUTN与低电平信号端VSS连接，维持低电平；在本阶段中其它薄膜晶体管都是处于关闭状态。
第二阶段T2
在本阶段，第一时钟信号端CLK1为高电平，同时其它时钟信号端都为低电平，而前三级移位寄存器输入端INPUTN-3为高电平；前三级移位寄存器输入端INPUTN-3的高电平使第十二薄膜晶体管M12导通，其漏级通过源级与低电平信号端VSS连接，所以虽然此时第一时钟信号端CLK1为高电平时，第十一薄膜晶体管M11的栅极仍为低电平，使第十一薄膜晶体管M11处于截止状态；由于此时第四时钟信号端CLK4变为低电平，这样第二节点Qb也为低电平，使第二薄膜晶体管M2和第四薄膜晶体管M4处于截止状态；由于前三级移位寄存器输入端INPUTN-3为高电平，使第六薄膜晶体管M6导通，高电平的第一时钟信号端CLK1通过第六薄膜晶体管M6使第一节点Q具有较高的电压，第二电容C2与第六薄膜晶体管M6漏极(即与第一节点Q)连接的一端也具有较高的电压；由于第一时钟信号端CLK1为高电平，使第七薄膜晶体管M7导通，使第二电容C2与第七薄膜晶体管M7源极连接的一端为低电平。
第三阶段T3
在本阶段，第二时钟信号端CLK2变为高电平，同时其它时钟信号端都为低电平；第二时钟信号端CLK2的高电平使第九薄膜晶体管M9处于导通状态，由于此时第一节点Q为高电平，第一薄膜晶体管M1和第十薄膜晶体管M10处于导通状态，这样使第二时钟信号端CLK2、第九薄膜晶体管M9、第十薄膜晶体管M10、第一节点Q、第一薄膜晶体管M1和第四时钟信号端CLK4形成了一个向第四时钟信号端CLK4进行放电的回路，直到第一节点Q的电压变为第一薄膜晶体管M1和第十薄膜晶体管M10的阈值电压时停止放电，使第十薄膜晶体管M10记住存储第一薄膜晶体管M1的阈值电压且保持该阈值电压。
第四阶段T4
在本阶段，三个时钟信号端都为低电平，而前一级移位寄存器输入端INPUTN-1为高电平；前一级移位寄存器输入端INPUTN-1的高电平使第八薄膜晶体管M8导通，所以第八薄膜晶体管M8的漏极变为高电平；由于第二电容C2的作用，第一节点Q的电压在原来的阈值电压基础上加上第八薄膜晶体管M8提供的电压，使第一节点Q为高电平；第一节点Q的高电平使第一薄膜晶体管M1和第三薄膜晶体管M3导通，因此使第二节点Qb与低电平信号端VSS连接，保持为低电平。
第五阶段T5
在本阶段，第四时钟信号端CLK4变为高电平，同时其它时钟信号端变为低电平；虽然本阶段第四时钟信号端CLK4的高电平有通过第一电容C1使第二节点Qb变为高电平的趋势，但由于此时第一节点Q为高电平，第一薄膜晶体管M1和第三薄膜晶体管M3处于导通状态，使作为下拉节点的第二节点Qb与低电平信号端VSS连接，因此将第二节点Qb下拉为低电平，第二节点Qb的低电平使第二薄膜晶体管M2和第四薄膜晶体管M4处于截止状态，这样第四时钟信号端CLK4通过第一薄膜晶体管M1输出，这样本级输出端OUTN为高电平。
第六阶段T6
在本阶段，第一时钟信号端CLK1变为高电平，同时其它时钟信号端变为低电平；此时高电平的本级输出端OUTN使作为放电模块的第五薄膜晶体管M5导通，本级输出端OUTN通过第五薄膜晶体管M5向低电平的第四时钟信号端CLK4放电，直到本级输出端OUTN变为低电平；同时由于第一时钟信号端CLK1为高电平，因此使第七薄膜晶体管M7和第十一薄膜晶体管M11都处于导通状态，导通的第七薄膜晶体管M7和第十一薄膜晶体管M11使第一节点Q与低电平信号端VSS连接，保持为低电平。之后，不论第一时钟信号端CLK1、第二时钟信号端CLK2和第四时钟信号端CLK4如何变化，第一节点Q一直保持为低电平，维持本级输出端OUTN的低电平，同时第二节点Qb的电平通过第一电容C1与第四时钟信号端CLK4的电平保持一致，即第四时钟信号端CLK4为高电平时第二节点Qb也为相同的高电平，第四时钟信号端CLK4为低电平时第二节点Qb也为相同的低电平，直到下一帧的初始信号到来。
通过本实施例移位寄存器的工作过程可以看出，在本实施例技术方案中，第一薄膜晶体管M1的作用是为本级输出端OUTN提供高电平输出；第二薄膜晶体管M2的作用是保持本级输出端OUTN为低电平；第三薄膜晶体管M3的作用是当作为上拉节点的第一节点Q为高电平时保持作为下拉节点的第二节点Qb为低电平；第四薄膜晶体管M4的作用是当第二节点Qb为高电平时使第一节点Q保持低电平，从而维持第一薄膜晶体管M1的栅极为低电平；作为放电模块的第五薄膜晶体管M5的作用是起放电作用，当第四时钟信号端CLK4为低电平、本级输出端OUTN为高电平时，高电平的本级输出端OUTN通过第五薄膜晶体管M5向第四时钟信号端CLK4放电，维持本级输出端OUTN为低电平，同时起着把本级输出端OUTN下拉为低电平的作用；第六薄膜晶体管M6的主要作用是当第一时钟信号端CLK1为高电平时，向第一节点Q提供一个补偿电压；第七薄膜晶体管M7的主要作用是当第一时钟信号端CLK1给作为上拉节点的第一节点Q提供补偿电压时，控制第二电容C2与第七薄膜晶体管M7源极连接的一端为低电平；第八薄膜晶体管M8的主要作用是给第一节点Q提供一个高电平；第九薄膜晶体管M9和第十薄膜晶体管M10的主要作用是共同形成一个放电回路，使第十薄膜晶体管M10记住并存储第一薄膜晶体管M1的阈值电压；第十一薄膜晶体管M11的作用是保持第一节点Q在不工作时为低电平；第十二薄膜晶体管M12的主要作用是当第一时钟信号端CLK1提供补偿电压时，使得第十一薄膜晶体管M11处于关闭状态；第一电容C1的作用是当第四时钟信号变为高电平时，通过第一电容C1使得第二节点Qb变为高电平，从而使第二薄膜晶体管M2和第四薄膜晶体管M4导通，维持第一节点Q和本级输出端OUTN为低电平；第二电容C2的主要作用是使经过补偿的第一节点Q变为高电平，使第一薄膜晶体管M1和第三薄膜晶体管M3导通；第三电容C3的主要作用是通过第一时钟信号端CLK1给第十一薄膜晶体管M11的栅极提供一个高电平，同时可以避免直流发生，减少功耗。
本实施例移位寄存器的技术方案中，移位寄存器的本级输出端OUTN输出一个栅线驱动信号以驱动液晶显示器的相应栅线，同时从其它两个移位寄存器接收输出信号，其中一个输出信号来自前一级移位寄存器，作为本级移位寄存器的初始信号，另外一个输出信号来自前三级移位寄存器，作为本级移位寄存器的补偿信号，移位寄存器的工作同时受到三个时钟信号、一个来自前一级移位寄存器的初始信号和一个来自前三级移位寄存器的补偿信号的控制。本实施例移位寄存器没有采用直流电源，只通过时钟信号来驱动，因此在很大程度上能够降低功耗。本实施例移位寄存器减少了第二节点Qb处于高电平的时间，作为下拉节点的第二节点Qb处于高电平的时间减少到原来的四分之一，即减少了施加在第二薄膜晶体管M2栅极上高电平的时间，从而降低了第二薄膜晶体管M2阈值电压的偏移。本实施例移位寄存器采用第二薄膜晶体管M2和第五薄膜晶体管M5共同维持本级输出端OUTN的低电平，这样可以大大减少第二薄膜晶体管M2的工作时间，进一步降低了第二薄膜晶体管M2阈值电压的漂移，其中第二薄膜晶体管M2的栅极偏置电压的占空比约为25％，当薄膜晶体管的栅极占空比较小时，其阈值电压能够慢慢恢复，其阈值电压就不会随着施加高电平时间的增加而增加，因此本实施例降低了对薄膜晶体管的破坏，延长了薄膜晶体管的工作寿命。同时，本实施例第二节点Qb的电压没有采用现有技术的直流电驱动形式，而是采用电容驱动形式，用第四时钟信号端CLK4和第一电容C1来驱动第二节点Qb的电压，这样第二薄膜晶体管M2和第四薄膜晶体管M4只有电荷驱动，通过电荷来开启薄膜晶体管，不仅能够减少功耗，还能同时减少薄膜晶体管的损坏。本实施例还提供了一个放电模块，放电模块采用薄膜晶体管，且薄膜晶体管只有在本级输出端OUTN为高电平和第四时钟信号端CLK4为低电平时才工作，这样对薄膜晶体管的特性有很好的维持，大大延迟了薄膜晶体管的工作寿命。进一步地，本实施例通过补偿模块来弥补薄膜晶体管的阈值电压因栅极偏置导致的漂移，在薄膜晶体管的阈值电压有一定漂移时也不会影响正常工作，延长了工作寿命，其中通过第九薄膜晶体管M9和第十薄膜晶体管M10形成一个放电回路并记忆存储第一薄膜晶体管M1的阈值电压，保证第一薄膜晶体管M1能够正常工作。本实施例只有在本级输出端OUTN输出高电平时薄膜晶体管才具有栅极偏置，而在移位寄存器整个工作过程中，本级输出端OUTN输出高电平所占的时间非常短，因此对薄膜晶体管阈值电压的漂移基本上没有什么影响，可以保证薄膜晶体管在长时间工作中不发生退化。总之，本实施例移位寄存器具有低成本、功耗低和寿命长等优点，同时还具有高稳定性、抗干扰能力强等特点。
图4为本发明移位寄存器第二实施例的结构示意图。本实施例移位寄存器的主体结构包括八个氢化非晶硅薄膜晶体管、二个存储电容和相应的输入输出端，八个薄膜晶体管分别为第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第十三薄膜晶体管M13、第十四薄膜晶体管M14和第十五薄膜晶体管M15，二个存储电容分别为第一电容C1和第四电容C4，输入输出端包括低电平信号端VSS、本级输出端OUTN、本级控制输出端XN、从前一级移位寄存器接收输出信号并作为开始信号的前一级输入端、从后一级移位寄存器接收输出信号并作为复位信号的后一级输入端和二个时钟信号，二个时钟信号为顺序输出的第一时钟信号端CLK1和第二时钟信号端CLK2，第二时钟信号为第一时钟信号的反向信号。
针对图4所示的第N级移位寄存器，从前一级移位寄存器接收输出信号的前一级输入端为前一级移位寄存器输入端INPUTN-1，从后一级移位寄存器接收输出信号的后一级输入端为后一级移位寄存器输入端INPUTN+1。第一薄膜晶体管M1～第五薄膜晶体管M5的连接结构与前述本发明移位寄存器第一实施例基本相同，具体为：第一薄膜晶体管M1的栅极与作为上拉节点的第一节点Q连接，其源极与第一时钟信号端CLK1连接，其漏极与本级输出端OUTN连接；第二薄膜晶体管M2的栅极与作为下拉节点的第二节点Qb连接，其源极与本级输出端OUTN连接，其漏极与低电平信号端VSS连接；第三薄膜晶体管M3的栅极与第一节点Q连接，其源极与低电平信号端VSS连接，其漏极与第二节点Qb连接；第四薄膜晶体管M4的栅极与第二节点Qb连接，其源极与低电平信号端VSS连接，其漏极与第一节点Q连接；作为放电模块的第五薄膜晶体管M5的栅极和源极同时与本级输出端OUTN连接，其漏极与第一时钟信号端CLK1连接；第十三薄膜晶体管M13的栅极与第二时钟信号端CLK2连接，其源极与前一级移位寄存器输入端INPUTN-1连接，其漏极与第一节点Q连接；第十四薄膜晶体管M14的栅极与后一级移位寄存器输入端INPUTN+1连接，其源极与第一节点Q连接，其漏极与低电平信号端VSS连接；第十五薄膜晶体管M15的栅极与第一节点Q连接，其源极与第一时钟信号端CLK1连接，其漏极作为本级控制输出端XN，一方面向上一级移位寄存器中的第十三薄膜晶体管的源极发送作为复位信号的输出信号，另一方面向下一级移位寄存器中的第十四薄膜晶体管的栅极发送作为开始信号的输出信号。第一电容C1设置在第一时钟信号端CLK1与第二节点Qb之间，第四电容C4设置在第一薄膜晶体管M1的栅极与漏极之间(第一节点Q与本级输出端OUTN之间)。其中，第五薄膜晶体管M5作为本实施例的放电模块，第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15和第四电容C4组成本实施例的补偿模块。在实际使用中，本实施例上述技术方案不仅适用于氢化非晶硅薄膜晶体管，对其它薄膜晶体管也适用。
图5为本发明移位寄存器第二实施例的工作时序图。下面结合图4和图5通过移位寄存器的工作过程进一步说明本实施例的技术方案。
本实施例移位寄存器的工作分为四个阶段，每个阶段的工作情况具体为：
第一阶段T1
在本阶段，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2、前一级移位寄存器输入端INPUTN-1和后一级移位寄存器输入端INPUTN+1都为低电平，因此第十三薄膜晶体管M13和第十四薄膜晶体管M14都处于关闭状态；由于第一电容C1的作用，使第一时钟信号端CLK1的高电平将作为下拉节点的第二节点Qb瞬间变为高电平，从而使第二薄膜晶体管M2和第四薄膜晶体管M4导通，使得作为上拉节点的第一节点Q和本级输出端OUTN与低电平信号端VSS连接，维持在低电平状态；第一节点Q的低电平使得第一薄膜晶体管M1、第三薄膜晶体管M3、第五薄膜晶体管M5和第十五薄膜晶体管M15处于关闭状态。
第二阶段T2
在第一阶段T1结束后到达本阶段时，第一时钟信号端CLK1变为低电平，第二时钟信号端CLK2变为高电平，同时前一级移位寄存器输入端INPUTN-1变为高电平，作为本级移位寄存器的初始信号，后一级移位寄存器输入端INPUTN+1保持低电平状态；由于第二时钟信号端CLK2和前一级移位寄存器输入端INPUTN-1同时为高电平，导通的第十三薄膜晶体管M13将前一级移位寄存器输入端INPUTN-1输出的高电平使第一节点Q变为高电平；第一节点Q的高电平使第一薄膜晶体管M1、第三薄膜晶体管M3和第十五薄膜晶体管M15同时导通；第三薄膜晶体管M3的导通使得作为下拉节点的第二节点Qb变为低电平，第二薄膜晶体管M2和第四薄膜晶体管M4处于截至状态；此时虽然第一薄膜晶体管M1和第十五薄膜晶体管M15导通，但由于第一时钟信号端CLK1为低电平，因此本级输出端OUTN和本级控制输出端XN无输出。
第三阶段T3
在第二阶段T2结束后到达本阶段时，第一时钟信号端CLK1变为高电平，第二时钟信号端CLK2变为低电平，同时前一级移位寄存器输入端INPUTN-1和后一级移位寄存器输入端INPUTN+1都为低电平，所以第十三薄膜晶体管M13和第十四薄膜晶体管M14处于截止状态；由于第一薄膜晶体管M1的栅极与漏极之间连接有第四电容C4，高电平的第二节点Q由于bootstrap效应在第一时钟信号端CLK1高电平的作用下使得第二节点Q的电压变得更高，继续保持使第一薄膜晶体管M1、第三薄膜晶体管M3和第十五薄膜晶体管M15的导通状态；虽然本阶段第一时钟信号端CLK1的高电平有通过第一电容C1使第二节点Qb变为高电平的趋势，但由于第三薄膜晶体管M3的导通使作为下拉节点的第二节点Qb与低电平信号端VSS连接，因此将第二节点Qb下拉为低电平，第二薄膜晶体管M2和第四薄膜晶体管M4处于截止状态；第一薄膜晶体管M1的导通使第一时钟信号端CLK1的高电平通过第一薄膜晶体管M1从本级输出端OUTN输出，高电平的本级输出端OUTN驱动液晶显示器的第N行栅极；第十五薄膜晶体管M15的导通使第一时钟信号端CLK1的高电平通过十五薄膜晶体管M15从本级控制输出端XN输出，向上一级移位寄存器输出复位信号和向下一级移位寄存器输出开始信号。
第四阶段T4
当第三阶段T3结束后到达本阶段时，第一时钟信号端CLK1处于低电平状态，第二时钟信号端CLK2为高电平状态，同时前一级移位寄存器输入端INPUTN-1为低电平，后一级移位寄存器输入端INPUTN+1为高电平；第二时钟信号端CLK2和后一级移位寄存器输入端INPUTN+1的高电平使第十三薄膜晶体管M13和第十四薄膜晶体管M14同时处于导通状态，使第一节点Q变为低电平；第一节点Q和第二节点Qb同时为低电平使第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4和第十五薄膜晶体管M15都为截止状态；而由于第一时钟信号端CLK为低电平，本级输出端OUTN为高电平，这样使第五薄膜晶体管M5处于导通状态，通过第五薄膜晶体管M5使得本级输出端OUTN向第一时钟信号端CLK1放电，直到本级输出端OUTN变为低电平使第五薄膜晶体管M5截止时结束。之后，不论第一时钟信号端CLK1和第二时钟信号端CLK2如何变化，第一节点Q一直保持为低电平，维持本级输出端OUTN的低电平，同时第二节点Qb的电平通过第一电容C1与第一时钟信号端CLK1的电平保持一致，即第一时钟信号端CLK1为高电平时第二节点Qb也为相同的高电平，第一时钟信号端CLK1为低电平时第二节点Qb也为相同的低电平，直到下一帧的初始信号到来。
通过本实施例移位寄存器的工作过程可以看出，在本实施例技术方案中，第一薄膜晶体管M1的作用是为本级输出端OUTN提供高电平输出；第二薄膜晶体管M2的作用是保持本级输出端OUTN为低电平；第三薄膜晶体管M3的作用是当作为上拉节点的第一节点Q为高电平时保持作为下拉节点的第二节点Qb为低电平；第四薄膜晶体管M4的作用是当第二节点Qb为高电平时使第一节点Q保持低电平，从而维持第一薄膜晶体管M1的栅极为低电平；作为放电模块的第五薄膜晶体管M5的作用是起放电作用，当第一时钟信号端CLK1为低电平、本级输出端OUTN为高电平时，高电平的本级输出端OUTN通过第五薄膜晶体管M5向第一时钟信号端CLK1放电，维持本级输出端OUTN为低电平，同时起着把本级输出端OUTN下拉为低电平的作用；第十三薄膜晶体管M13的主要作用是当第二时钟信号端CLK2和前一级移位寄存器输入端INPUTN-1均为高电平时，前一级移位寄存器输入端INPUTN-1输出的高电平通过第十三薄膜晶体管M13传输到作为上拉节点的第一节点Q，使得第一节点Q为高电平；第十四薄膜晶体管M14的作用是当后一级移位寄存器输入端INPUTN+1输出高电平时将第一节点Q的电压变为低电平；第十五薄膜晶体管M15的作用是通过第十五薄膜晶体管M15的漏极向上一级移位寄存器发送作为上一级移位寄存器复位信号的输出信号和向下一级移位寄存器发送作为下一级移位寄存器开始信号的输出信号。第一电容C1的作用是当第一时钟信号变为高电平时，通过第一电容C1使得第二节点Qb变为高电平，从而使第二薄膜晶体管M2和第四薄膜晶体管M4导通，维持第一节点Q和本级输出端OUTN为低电平；第四电容C4的作用是利用bootstrap效应起到维护第一节点Q高电平的作用。
本实施例移位寄存器的技术方案中，移位寄存器的本级输出端OUTN输出一个栅线驱动信号以驱动液晶显示器的相应栅线，同时从其它两个移位寄存器接收输出信号，其中一个输出信号来自前一级移位寄存器，作为本级移位寄存器的初始信号，另外一个输出信号来自后一级移位寄存器，作为本级移位寄存器的复位信号，移位寄存器的工作同时受到二个时钟信号、一个来自前一级移位寄存器的输出信号和一个来自后一级移位寄存器的输出信号的控制。本实施例移位寄存器没有采用直流电源，只采用时钟信号来驱动，因此在很大程度上能够降低功耗。本实施例移位寄存器减少了第二节点Qb处于高电平的时间，作为下拉节点的第二节点Qb处于高电平的时间减少到原来的二分之一，即减少了施加在第二薄膜晶体管M2栅极上高电平的时间，从而降低了第二薄膜晶体管M2阈值电压的偏移。本实施例移位寄存器采用第二薄膜晶体管M2和第五薄膜晶体管M5共同维持本级输出端OUTN的低电平，这样可以大大减少第二薄膜晶体管M2的工作时间，进一步降低了第二薄膜晶体管M2阈值电压的漂移，其中第二薄膜晶体管M2的栅极偏置电压的占空比约为50％，当薄膜晶体管的栅极占空比较小时，其阈值电压能够慢慢恢复，其阈值电压就不会随着施加高电平时间的增加而增加，因此本实施例降低了对薄膜晶体管的破坏，延长了薄膜晶体管的工作寿命。同时，本实施例第二节点Qb的电压没有采用现有技术的直流电驱动形式，而是采用电容驱动形式，用第一时钟信号端CLK1和第一电容C1来驱动第二节点Qb的电压，这样第二薄膜晶体管M2和第四薄膜晶体管M4只有电荷驱动，通过电荷来开启薄膜晶体管，不仅能够较少功耗，还能同时减少薄膜晶体管的损坏。本实施例还提供了一个放电模块，放电模块采用薄膜晶体管，且薄膜晶体管只有在本级输出端OUTN为高电平和第一时钟信号端CLK1为低电平时才工作，这样对薄膜晶体管的特性有很好的维持，大大延迟了薄膜晶体管的工作寿命。进一步地，本实施例的移位寄存器设置两个本级输出端，其中一个负责输出一个栅线驱动信号以驱动液晶显示器的相应栅线，另外一个采用一个独立的薄膜晶体管负责向前一级移位寄存器输出作为前一级移位寄存器的复位信号和向后一级移位寄存器输出作为后一级移位寄存器的初始信号，这样可以避免现有技术一个输出端由于延迟而造成后几级移位寄存器读写错误的缺陷，提高了工作稳定性，使本实施例技术方案特别适用于包含有多个移位寄存器的栅线驱动装置中，避免后几级移位寄存器的读写错误。本实施例只有在本级输出端OUTN输出高电平时薄膜晶体管才具有栅极偏置，而在移位寄存器整个工作过程中，本级输出端OUTN输出高电平所占的时间非常短，因此对薄膜晶体管阈值电压的漂移基本上没有什么影响，可以保证薄膜晶体管在长时间工作中不发生退化。总之，本实施例移位寄存器具有低成本、功耗低和寿命长等优点，同时还具有高稳定性、延迟小等特点。
本发明第一种栅线驱动装置包括串联连接的数个移位寄存器，且四个串联连接的移位寄存器组成一个移位寄存器组，每个移位寄存器分别具有接收三个时钟信号的时钟信号端、一个向相应栅线发送栅线驱动信号的本级输出端、一个接收来自前一级移位寄存器的输出信号并作为本级移位寄存器初始信号的前一级移位寄存器输入端和一个接收来自前三级移位寄存器的输出信号并作为本级移位寄存器补偿信号的前三级移位寄存器输入端，此外，每个移位寄存器还与低电平信号端连接。
图6为本发明第一种栅线驱动装置的结构示意图，移位寄存器组的四个移位寄存器分别为第N-3级移位寄存器SRN-3、第N-2级移位寄存器SRN-2、第N-1级移位寄存器SRN-1和第N级移位寄存器SRN，每个移位寄存器具有图2所示结构。本实施例栅线驱动装置通过时钟信号发生器产生相互连续的四个时钟信号，四个时钟信号分别为第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4，每个移位寄存器与该四个时钟信号端中的三个时钟信号端按照一定的顺序连接。
以第N级移位寄存器SRN为例，其输入输出端具体为：第一时钟信号端CLK1、第二时钟信号端CLK2、第四时钟信号端CLK4、本级输出端OUTN、接收第N-1级移位寄存器输出端OUTN-1输出信号的前一级移位寄存器输入端INPUTN-1、接收第N-3级移位寄存器输出端OUTN-3输出信号的前三级移位寄存器输入端INPUTN-3，本级输出端OUTN同时还向后一级(第N+1级)移位寄存器输出作为其初始信号的输出信号，向后三级(第N+3级)移位寄存器输出作为其补偿信号的输出信号。
本发明第一种栅线驱动装置的工作过程已经在本发明移位寄存器第一实施例中详细说明，不再赘述。
本发明第二种栅线驱动装置包括串联连接的数个移位寄存器，每个移位寄存器分别具有接收二个时钟信号的时钟信号端、一个向相应栅线发送栅线驱动信号的本级输出端、一个向前一级移位寄存器和后一级移位寄存器输出信号的本级控制输出端、一个接收来自前一级移位寄存器的输出信号并作为本级移位寄存器初始信号的前一级移位寄存器输入端和一个接收来自后一级移位寄存器的输出信号并作为本级移位寄存器复位信号的后一级移位寄存器输入端，此外，每个移位寄存器还与低电平信号端连接。
图7为本发明第二种栅线驱动装置的结构示意图，包括第N-1级移位寄存器SRN-1、第N级移位寄存器SRN和第N+1级移位寄存器SRN+1，每个移位寄存器具有图4所示结构。本实施例栅线驱动装置通过时钟信号发生器产生连续的二个时钟信号，二个时钟信号分别为第一时钟信号端CLK1和第二时钟信号端CLK2，其中第二时钟信号是第一时钟信号的反向信号。
以第N级移位寄存器SRN为例，其输入输出端具体为：第一时钟信号端CLK1和第二时钟信号端CLK2、本级输出端OUTN、本级控制输出端XN、接收第N-1级移位寄存器输出端OUTN-1输出信号的前一级移位寄存器输入端INPUTN-1、接收第N+1级移位寄存器输出端OUTN+1输出信号的后一级移位寄存器输入端INPUTN+1，本级控制输出端XN向后一级(第N+1级)移位寄存器输出作为其初始信号的输出信号，向前一级(第N-1级)移位寄存器输出作为其复位信号的输出信号。
本发明第二种栅线驱动装置的工作过程已经在本发明移位寄存器第二实施例中详细说明，不再赘述。
最后应说明的是：以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。

Claims (6)

1. 一种移位寄存器，其特征在于，包括：
第一薄膜晶体管，其栅极与作为上拉节点的第一节点连接，其源极与一时钟信号端连接，其漏极与本级输出端连接；
第二薄膜晶体管，其栅极与作为下拉节点的第二节点连接，其源极与本级输出端连接，其漏极与低电平信号端连接；
第三薄膜晶体管，其栅极与第一节点连接，其源极与低电平信号端连接，其漏极与第二节点连接；
第四薄膜晶体管，其栅极与第二节点连接，其源极与低电平信号端连接，其漏极与第一节点连接；
第一电容，连接在时钟信号端与第二节点之间，用于在时钟信号端为高电平时使得第二节点变为高电平；
放电模块，连接在时钟信号端与本级输出端之间，用于在本级输出端为高电平、时钟信号端为低电平时使本级输出端向时钟信号端放电；
补偿模块，连接在第一节点与低电平信号端之间，用于对第一节点提供补偿及补偿保护，使第二节点根据时钟信号端的高电平或低电平相应变化为高电平或低电平。
2. 根据权利要求1所述的移位寄存器，其特征在于，所述放电模块为薄膜晶体管，其栅极和源极同时与本级输出端连接，其漏极与时钟信号端连接。
3. 根据权利要求1或2所述的移位寄存器，其特征在于，所述补偿模块包括：
第六薄膜晶体管，其栅极与前三级移位寄存器输入端连接，其源极与另一时钟信号端连接，其漏极与第一节点连接；
第七薄膜晶体管，其栅极与另一时钟信号端连接，其源极与第二电容的一端连接，其漏极与低电平信号端连接，第二电容的另一端连接第一节点；
第八薄膜晶体管，其栅极和源极同时与前一级移位寄存器输入端连接，其漏极与第七薄膜晶体管的源极连接；
第九薄膜晶体管，其栅极与再一时钟信号端连接，其漏极与第一节点连接；
第十薄膜晶体管，其栅极与第一节点连接，其漏极与本级输出端连接，其源极与第九薄膜晶体管的源极连接；
第十一薄膜晶体管，其栅极与第三电容的一端连接，其漏极与第一节点连接，其源极与低电平信号端连接，第三电容的另一端连接另一时钟信号端；
第十二薄膜晶体管，其栅极与前三级移位寄存器输入端连接，其漏极与第十一薄膜晶体管的栅极连接，其源极与低电平信号端连接。
4. 根据权利要求1或2所述的移位寄存器，其特征在于，所述补偿模块包括：
第十三薄膜晶体管，其栅极与另一时钟信号端连接，其源极与前一级移位寄存器输入端连接，其漏极与第一节点连接；
第十四薄膜晶体管，其栅极与后一级移位寄存器输入端连接，其源极与第一节点连接，其漏极与低电平信号端连接；
第十五薄膜晶体管，其栅极与第一节点连接，其源极与时钟信号端连接，其漏极作为本级控制输出端，本级控制输出端分别向上一级移位寄存器和下一级移位寄存器发送输出信号；
第四电容，连接在第一薄膜晶体管的栅极与漏极之间。
5. 一种采用权利要求1、2或3所述移位寄存器的栅线驱动装置，包括串联连接的数个移位寄存器，其特征在于，所述移位寄存器具有三个时钟信号端、一个本级输出端、一个接收前一级移位寄存器输出信号的前一级移位寄存器输入端和一个接收前三级移位寄存器输出信号的前三级移位寄存器输入端。
6. 一种采用权利要求1、2或4所述移位寄存器的栅线驱动装置，包括串联连接的数个移位寄存器，其特征在于，所述移位寄存器具有二个时钟信号端、一个本级输出端、一个本级控制输出端、一个接收前一级移位寄存器输出信号的前一级移位寄存器输入端和一个接收后一级移位寄存器输出信号的后一级移位寄存器输入端，所述本级输出端输出一个栅线驱动信号以驱动液晶显示器的相应栅线，所述本级控制输出端向前一级移位寄存器和后一级移位寄存器输出控制信号。
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