CN105989811B - 移位暂存器电路 - Google Patents

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Abstract

本发明公开一种移位暂存器电路。移位暂存器电路包括第一栅极驱动模块、第二栅极驱动模块、第一放电模块及第二放电模块。第一栅极驱动模块具有第一接点与第一输出端。第二栅极驱动模块具有第二接点与第二输出端。第一放电模块分别耦接第一接点、第二接点与第一输出端。第二放电模块分别耦接第二接点、第一接点与第二输出端。第一放电模块与第二放电模块分别包括十个晶体管。

Description

移位暂存器电路
技术领域
本发明是与显示面板有关，特别是关于一种应用于显示面板的栅极驱动电路的双向移位暂存器电路。
背景技术
近年来，随着薄膜晶体管液晶显示面板的技术不断地进步，驱动电路可通过玻璃上系统(System On Glass,SOG)技术整合于面板上。
举例而言，整合于面板上的驱动电路可采用非晶硅(Amorphous Silicon,a-Si)工艺或低温多晶硅(Low Temperature poly-silicon,LTPS)工艺来实现，两者最大的差别在于：电性与工艺复杂度的差异。虽然低温多晶硅薄膜晶体管器件具有较高的载流子移动率，但其工艺却较为繁复；非晶硅薄膜晶体管器件的载流子移动率虽较差，但其工艺较为简单且成熟，故具有成本上的优势。
然而，由于工艺能力上的限制，使得非晶硅薄膜晶体管器件的临界电压值(Threshold Voltage)会受到外加偏压的影响而逐渐上升，因而无法实现玻璃上系统整合技术。
请参照图1，图1是传统的双向移位暂存器电路的示意图。如图1所示，于传统的双向移位暂存器电路1中，栅极驱动电路15需要由两个相同的放电电路11及12轮流放电来稳定想要的准位。同理，栅极驱动电路16亦需要由两个相同的放电电路13及14轮流放电来稳定想要的准位。其余可依此类推。
假设传统的双向移位暂存器电路1是由非晶硅薄膜晶体管器件组成，若有部分的非晶硅薄膜晶体管器件产生临界电压位移(Threshold Voltage Shift)的不稳定现象，随着使用时间的增加，该些非晶硅薄膜晶体管器件产生临界电压位移的程度可能会严重影响到双向移位暂存器电路1的正常运作，甚至导致整个双向移位暂存器电路1失效。
此外，随着目前高阶手机及平板电脑的显示面板均要求超高解析度及窄边框(Slim Border)的设计，传统的双向移位暂存器电路1需额外设置伪栅极驱动器(DummyGate Driver)，亦将导致双向移位暂存器电路1产生信赖性不佳的问题。
发明内容
因此，本发明提出一种移位暂存器电路，以解决现有技术所遭遇到的上述问题。
根据本发明的一具体实施例为一种移位暂存器电路。于此实施例中，移位暂存器电路包括第一栅极驱动模块、第二栅极驱动模块、第一放电模块及第二放电模块。第一栅极驱动模块具有第一接点与第一输出端。第二栅极驱动模块具有第二接点与第二输出端。第一放电模块分别耦接第一接点、第二接点与第一输出端。第二放电模块分别耦接第二接点、第一接点与第二输出端。其中，第一放电模块与第二放电模块分别包括十个晶体管。
在一实施例中，第一放电模块及第二放电模块分别包含彼此耦接的放电控制单元及准位下拉单元。
在一实施例中，放电控制单元包括彼此耦接的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管与第六晶体管。
在一实施例中，第一晶体管及第四晶体管的栅极耦接至第一栅极驱动模块的第一接点。
在一实施例中，第二晶体管及第三晶体管的栅极耦接至第二栅极驱动模块的第二接点。
在一实施例中，第五晶体管耦接第一晶体管，且第五晶体管的栅极耦接至第六晶体管。
在一实施例中，第六晶体管耦接至第二晶体管、第三晶体管及第五晶体管，且第六晶体管的栅极耦接至第二晶体管、第一晶体管及第五晶体管。
在一实施例中，准位下拉单元包括栅极均彼此耦接至放电控制单元的第七晶体管、第八晶体管、第九晶体管与第十晶体管。
在一实施例中，第七晶体管是耦接至第一栅极驱动模块的第一接点，且第八晶体管是耦接至第一栅极驱动模块的第一输出端。
在一实施例中，第九晶体管是耦接至第二栅极驱动模块的第二接点，且第十晶体管是耦接至第二栅极驱动模块的第二输出端。
相较于现有技术，本发明所公开的移位暂存器电路是通过一种新的栅极驱动电路布局方式将两个栅极驱动电路的放电电路加以整合，使得放电电路可同时对两个栅极驱动电路进行放电。由于放电电路的数量可从四个减为两个，可有效减少应用于显示面板的栅极驱动电路的布局面积，故本发明能够轻易实现显示面板的窄边框要求且可实现超高解析度。此外，本发明所公开的移位暂存器电路亦可控制双向栅极驱动信号的波形省去传统的双向移位暂存器电路所需额外设置的伪栅极驱动器，故可增进整个栅极驱动电路的稳定性与信赖性。
关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。
附图说明
图1是传统的双向移位暂存器电路的示意图。
图2是根据本发明的一较佳具体实施例的移位暂存器电路的示意图。
图3是图2中的第一放电模块的示意图。
图4是图2中的第一栅极驱动模块的示意图。
图5是图2中的第二放电模块的示意图。
图6是图2中的第二栅极驱动模块的示意图。
图7是顺向(Forward)栅极驱动信号的时序图。
图8是反向(Backward)栅极驱动信号的时序图。
主要器件符号说明：
1：传统的双向移位暂存器电路
11～14：放电电路
15～16：栅极驱动电路
2：移位暂存器电路
21：第一放电模块
22：第二放电模块
23：第一栅极驱动模块
24：第二栅极驱动模块
210：放电控制单元
212：准位下拉单元
M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M1’、M2’、M3’、M4’、M5’、M6’、M7’、M8’、M9’、M10’、M11’、M12’、M13’：第一晶体管～第十三晶体管
X1：第一接点
X2：第二接点
K1：第一输出端
K2：第二输出端
VGL：下拉准位
FW：顺向电压
BW：反向电压
G(N)：第一栅极驱动信号
G(N+1)：第二栅极驱动信号
G(N+2)：第三栅极驱动信号
G(N+3)：第四栅极驱动信号
STV、STV’：垂直位移起始信号
RST、RST’：重设信号
VSYN：垂直同步信号
HSYN：水平同步信号
C1～C4、C1’～C4’：第一时脉信号～第四时脉信号
G1～G15：栅极驱动信号
t1～t18：时间
具体实施方式
根据本发明的一较佳具体实施例为一种移位暂存器电路。于此实施例中，移位暂存器电路为一双向移位暂存器电路，并是应用于薄膜晶体管液晶显示面板(TFT-LCD)的栅极驱动电路，但不以此为限。实际上，薄膜晶体管器件可采用非晶硅(Amorphous Silicon,a-Si)工艺、低温多晶硅(Low Temperature Poly-Silicon,LTPS)工艺或氧化铟镓锌(Indium Gallium Zinc Oxide,IGZO)工艺，并无一定的限制。
请参照图2，图2是根据本发明的一较佳具体实施例的移位暂存器电路的示意图。如图2所示，移位暂存器电路2包括第一放电模块21、第二放电模块22、第一栅极驱动模块23及第二栅极驱动模块24。其中，第一放电模块21分别耦接第一栅极驱动模块23及第二栅极驱动模块24，可同时对第一栅极驱动模块23及第二栅极驱动模块24进行放电；第二放电模块22亦分别耦接第一栅极驱动模块23及第二栅极驱动模块24，亦可同时对第一栅极驱动模块23及第二栅极驱动模块24进行放电。
需说明的是，图2所图示的移位暂存器电路2是以最简单的两个放电模块21～22对应两个栅极驱动模块23～24为例，以方便进行说明。实际上，栅极驱动电路可依照实际需求设置有多组移位暂存器电路2，并不以此例为限。
相较于图1所图示的传统的移位暂存器电路1设置有四个放电电路11～14，本发明的移位暂存器电路2仅需设置有两个放电模块21～22，故可有效节省成本并缩减栅极驱动电路布局的面积。
接下来，将分别就图2中的移位暂存器电路2的第一放电模块21、第二放电模块22、第一栅极驱动模块23及第二栅极驱动模块24进行详细说明。
请参照图3至图6，图3是图2中的第一放电模块21的示意图；图4是图2中的第一栅极驱动模块23的示意图；图5是图2中的第二放电模块22的示意图；图6是图2中的第二栅极驱动模块24的示意图。
如图3及图5所示，第一放电模块21与第二放电模块22分别包括十个晶体管。实际上，该些晶体管可以是采用非晶硅(Amorphous Silicon,a-Si)工艺、低温多晶硅(LowTemperature Poly-Silicon,LTPS)工艺或氧化铟镓锌(Indium Gallium Zinc Oxide,IGZO)工艺制造的薄膜晶体管器件，但不以此为限。
如图3所示，第一放电模块21包括彼此耦接的放电控制单元210及准位下拉单元212。其中，放电控制单元210包括彼此耦接的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5与第六晶体管M6；准位下拉单元212包括第七晶体管M7、第八晶体管M8、第九晶体管M9与第十晶体管M10，并且第七晶体管M7、第八晶体管M8、第九晶体管M9与第十晶体管M10的栅极均彼此耦接至放电控制单元210。
第五晶体管M5耦接第一晶体管M1，且第五晶体管M5的栅极耦接至第六晶体管M6。第六晶体管M6耦接至第二晶体管M2、第三晶体管M3及第五晶体管M5，且第六晶体管M6的栅极耦接至第二晶体管M2、第一晶体管M1及第五晶体管M5。第一晶体管M1～第四晶体管M4与第七晶体管M7～第十晶体管M10的一端均耦接至下拉准位VGL。第三晶体管M3及第四晶体管M4的另一端耦接于第七晶体管M7的栅极与第六晶体管M6之间。
同理，如图5所示，第二放电模块22包括彼此耦接的放电控制单元220及准位下拉单元222。其中，放电控制单元220包括彼此耦接的第一晶体管M1’、第二晶体管M2’、第三晶体管M3’、第四晶体管M4’、第五晶体管M5’与第六晶体管M6’；准位下拉单元222包括第七晶体管M7’、第八晶体管M8’、第九晶体管M9’与第十晶体管M10’，并且第七晶体管M7’、第八晶体管M8’、第九晶体管M9’与第十晶体管M10’的栅极均彼此耦接至放电控制单元220。
第五晶体管M5’耦接第一晶体管M1’，且第五晶体管M5’的栅极耦接至第六晶体管M6’。第六晶体管M6’耦接至第二晶体管M2’、第三晶体管M3’及第五晶体管M5’，且第六晶体管M6’的栅极耦接至第二晶体管M2’、第一晶体管M1’及第五晶体管M5’。第一晶体管M1’～第四晶体管M4’与第七晶体管M7’～第十晶体管M10’的一端均耦接至下拉准位VGL。第三晶体管M3’及第四晶体管M4’的另一端耦接于第七晶体管M7’的栅极与第六晶体管M6’之间。
如图4所示，第一栅极驱动模块23包括第十一晶体管M11、第十二晶体管M12及第十三晶体管M13，并且第一栅极驱动模块23具有第一接点X1与第一输出端K1。其中，第十一晶体管M11与第十二晶体管M12彼此串接；第十三晶体管M13的栅极通过第一接点X1耦接至第十一晶体管M11与第十二晶体管M12之间；第十三晶体管M13耦接第一输出端K1；第一输出端K1是用以输出一第一栅极驱动信号G(N)。
同理，如图6所示，第二栅极驱动模块24包括第十一晶体管M11’、第十二晶体管M12’及第十三晶体管M13’，并且第二栅极驱动模块24具有第二接点X2与第二输出端K2。其中，第十一晶体管M11’与第十二晶体管M12’彼此串接；第十三晶体管M13’的栅极通过第二接点X2耦接至第十一晶体管M11’与第十二晶体管M12’之间；第十三晶体管M13’耦接第二输出端K2；第二输出端K2是用以输出一第二栅极驱动信号G(N+1)。
回到图3，第一放电模块21中的第一晶体管M1及第四晶体管M4的栅极与第七晶体管M7的另一端均耦接至第一栅极驱动模块23中的第一接点X1；第一放电模块21中的第二晶体管M2及第三晶体管M3的栅极与第九晶体管M9的另一端均耦接至第二栅极驱动模块24中的第二接点X2；第一放电模块21中的第八晶体管M8的另一端是耦接至第一栅极驱动模块23中的第一输出端K1；第一放电模块21中的第十晶体管M10的另一端是耦接至第二栅极驱动模块24中的第二输出端K2。
换言之，第一放电模块21是通过耦接至第一栅极驱动模块23中的第一接点X1的第一晶体管M1及第四晶体管M4的栅极与第七晶体管M7的另一端，还有耦接至第一栅极驱动模块23中的第一输出端K1的第八晶体管M8，来对第一栅极驱动模块23进行放电。同时，第一放电模块21亦通过耦接至第二栅极驱动模块24中的第二接点X2的第二晶体管M2及第三晶体管M3的栅极与第九晶体管M9的另一端，还有耦接至第二栅极驱动模块24中的第二输出端K2的第十晶体管M10，来对第二栅极驱动模块24进行放电。由此，第一放电模块21即可实现同时对第一栅极驱动模块23与第二栅极驱动模块24进行放电。
回到图5，第二放电模块22中的第一晶体管M1’及第四晶体管M4’的栅极与第七晶体管M7’的另一端均耦接至第一栅极驱动模块23中的第一接点X1；第二放电模块22中的第二晶体管M2’及第三晶体管M3’的栅极与第九晶体管M9’的另一端均耦接至第二栅极驱动模块24中的第二接点X2；第二放电模块22中的第八晶体管M8’的另一端是耦接至第一栅极驱动模块23中的第一输出端K1；第二放电模块22中的第十晶体管M10’的另一端是耦接至第二栅极驱动模块24中的第二输出端K2。
换言之，第二放电模块22是通过耦接至第一栅极驱动模块23中的第一接点X1的第一晶体管M1’及第四晶体管M4’的栅极与第七晶体管M7’的另一端，还有耦接至第一栅极驱动模块23中的第一输出端K1的第八晶体管M8’的另一端，来对第一栅极驱动模块23进行放电。同时，第二放电模块22亦通过耦接至第二栅极驱动模块24中的第二接点X2的第二晶体管M2’及第三晶体管M3’的栅极与第九晶体管M9’的另一端，还有耦接至第二栅极驱动模块24中的第二输出端K2的第十晶体管M10’的另一端，来对第二栅极驱动模块24进行放电。由此，第二放电模块22即可实现同时对第一栅极驱动模块23与第二栅极驱动模块24进行放电。
接着，请参照图7及图8。图7及图8分别是顺向(Forward)栅极驱动信号及反向(Backward)栅极驱动信号的时序图。
如图7所示，于时间t1，重设信号RST由高准位变为低准位且垂直位移起始信号STV由低准位变为高准位；于时间t2，重设信号RST’由高准位变为低准位且垂直位移起始信号STV’由低准位变为高准位。也就是说，重设信号RST’由高准位变为低准位且垂直位移起始信号STV’由低准位变为高准位的时间点t2会晚于重设信号RST由高准位变为低准位且垂直位移起始信号STV由低准位变为高准位的时间点t1，并且两者之间的时间差为(t2-t1)。
于时间t3，垂直位移起始信号STV会由高准位变为低准位，此时第三时脉信号C3会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G1；于时间t4，垂直位移起始信号STV’亦会由高准位变为低准位，此时第三时脉信号C3’会由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G2。
于时间t5，第四时脉信号C4会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G3；于时间t6，第四时脉信号C4’会由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G4。于时间t7，第一时脉信号C1会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G5，此时第三时脉信号C3亦会由高准位变为低准位；于时间t8，第一时脉信号C1’由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G6，此时第三时脉信号C3’亦会由高准位变为低准位。
于时间t9，第二时脉信号C2会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G7，此时第四时脉信号C4亦会由高准位变为低准位；于时间t10，第二时脉信号C2’会由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G8，此时第四时脉信号C4’亦会由高准位变为低准位。
于时间t11，第三时脉信号C3又会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G9，此时第一时脉信号C1亦会由高准位变为低准位；于时间t12，第三时脉信号C3’又会由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G10，此时第一时脉信号C1’亦会由高准位变为低准位。
于时间t13，第四时脉信号C4又会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G11，此时第二时脉信号C2亦会由高准位变为低准位；于时间t14，第四时脉信号C4’又会由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G12，此时第二时脉信号C2’亦会由高准位变为低准位。
于时间t15，第一时脉信号C1又会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G13，此时第三时脉信号C3亦会由高准位变为低准位；于时间t16，第一时脉信号C1’又会由低准位变为高准位，使得第二栅极驱动模块24的第二输出端K2输出栅极驱动信号G14，此时第三时脉信号C3’亦会由高准位变为低准位。
于时间t17，第二时脉信号C2又会由低准位变为高准位，使得第一栅极驱动模块23的第一输出端K1输出栅极驱动信号G15，此时第四时脉信号C4亦会由高准位变为低准位；于时间t18，第二时脉信号C2’又会由低准位变为高准位，此时第四时脉信号C4’亦会由高准位变为低准位。
由图7及上述说明可知：顺向的栅极驱动信号时序是指由栅极驱动信号G1开始依序输出至栅极驱动信号G15。至于图8所图示的反向栅极驱动信号的时序图是与图7方向相反，亦即由栅极驱动信号G15开始依序输出至栅极驱动信号G1，故可依此类推，于此不另行赘述。
需说明的是，本发明所公开的移位暂存器电路可通过控制图7及图8所示的双向栅极驱动信号的波形，省去传统的双向移位暂存器电路所需额外设置的伪栅极驱动器(Dummygate driver)，使得显示面板所显示的画面不会出现亮线或淡线的问题，以增进整个栅极驱动电路的稳定性与信赖性。
相较于现有技术，本发明所公开的移位暂存器电路是通过一种新的栅极驱动电路布局方式将两个栅极驱动电路的放电电路加以整合，使得放电电路可同时对两个栅极驱动电路进行放电。由于放电电路的数量可从四个减为两个，可有效减少应用于显示面板的栅极驱动电路的布局面积，故本发明能够轻易实现显示面板的窄边框要求且可实现超高解析度。此外，本发明所公开的移位暂存器电路亦可控制双向栅极驱动信号的波形省去传统的双向移位暂存器电路所需额外设置的伪栅极驱动器，故可增进整个栅极驱动电路的稳定性与信赖性。
通过以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所公开的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的权利要求的范畴内。

Claims (7)

1.一种移位暂存器电路，其特征在于，上述移位暂存器电路包括：
一第一栅极驱动模块，具有一第一接点与一第一输出端；
一第二栅极驱动模块，具有一第二接点与一第二输出端；
一第一放电模块，分别耦接上述第一接点、上述第二接点与上述第一输出端；以及
一第二放电模块，分别耦接上述第二接点、上述第一接点与上述第二输出端；
其中，上述第一放电模块与上述第二放电模块分别包括十个晶体管，上述第一放电模块与上述第二放电模块分别包含彼此耦接的一放电控制单元与一准位下拉单元，上述放电控制单元包括彼此耦接的一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管、一第五晶体管与一第六晶体管，上述第五晶体管耦接上述第一晶体管，且上述第五晶体管的柵极耦接至上述第六晶体管。
2.如权利要求1所述的移位暂存器电路，其特征在于，上述第一晶体管与上述第四晶体管的栅极耦接至上述第一栅极驱动模块的上述第一接点。
3.如权利要求1所述的移位暂存器电路，其特征在于，上述第二晶体管与上述第三晶体管的栅极耦接至上述第二栅极驱动模块的上述第二接点。
4.如权利要求1所述的移位暂存器电路，其特征在于，上述第六晶体管耦接至上述第二晶体管、上述第三晶体管与上述第五晶体管，且上述第六晶体管的栅极耦接至上述第二晶体管、上述第一晶体管与上述第五晶体管。
5.如权利要求1所述的移位暂存器电路，其特征在于，上述准位下拉单元包括栅极均彼此耦接至上述放电控制单元的一第七晶体管、一第八晶体管、一第九晶体管与一第十晶体管。
6.如权利要求5所述的移位暂存器电路，其特征在于，上述第七晶体管是耦接至上述第一栅极驱动模块的上述第一接点，且上述第八晶体管是耦接至上述第一栅极驱动模块的上述第一输出端。
7.如权利要求5所述的移位暂存器电路，其特征在于，上述第九晶体管是耦接至上述第二栅极驱动模块的上述第二接点，且上述第十晶体管是耦接至上述第二栅极驱动模块的上述第二输出端。
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