CN104217690B - 栅极驱动电路、阵列基板、显示装置 - Google Patents

栅极驱动电路、阵列基板、显示装置 Download PDF

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Abstract

本发明提供一种栅极驱动电路、阵列基板、显示装置，属于显示技术领域，其可解决现有的栅极驱动电路面积较大的问题。本发明的栅极驱动电路，包括多个级联的栅极驱动单元，每个栅极驱动单元的第一反相器模块与第一驱动模块、第二驱动模块电连接，以及与中间信号产生单元连接，用于将时钟信号输入端所接收的时钟信号进行反相；中间信号产生模块与所述第一信号输入端、第二信号输入端电性连接，以及与第一信号输出端、第二信号输出端连接，并在时钟信号和反相的时钟信号的控制下产生中间信号；第一驱动模块、第二驱动模块分别在时钟信号和所述中间信号的控制下，以对与各自相连的栅线进行扫描。

Description

栅极驱动电路、阵列基板、显示装置
技术领域
本发明属于显示技术领域，具体涉及一种栅极驱动电路、阵列基板、显示装置。
背景技术
液晶显示器是目前常用的平板显示器，其中薄膜晶体管液晶显示器(ThinFilmTransistorLiquidCrystalDisplay，简称TFT-LCD)是目前液晶显示器中的主流产品。随着液晶显示器产品的竞争日益激烈，各厂家纷纷采用新技术来降低产品的成本，提高市场竞争力。其中，栅极驱动(GOA，GateonArray)技术是指将液晶显示器的栅极驱动器集成在阵列基板上，形成对面板的扫描驱动。相对传统的覆晶薄膜(COF，ChipOnFlex/Film)和直线绑定在玻璃上(COG，ChipOnGlass)的工艺，其不仅可以节省成本，而且面板可以做到两边对称美观设计，省去栅集成电路(GateIC)的绑定区域以及扇出布线空间，实现了窄边框的设计。
发明人发现现有技术中至少存在如下问题：栅极驱动电路包括多个级联的栅极驱动单元，且每一个驱动单元连接一行栅线，即扫描一行栅线，此时栅极驱动电路面积较大，从而影响有效显示部分面积。
发明内容
本发明所要解决的技术问题包括，针对现有的栅极驱动电路存在的上述的问题，提供一种面积较小的栅极驱动电路、阵列基板、显示装置。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括多个级联的栅极驱动单元，其中，每个所述栅极驱动单元用于驱动两相邻行栅线，所述栅极驱动单元包括：时钟信号输入端、第一信号输入端、第一信号输出端、第二信号输入端、第二信号输出端、第一反相器模块、中间信号产生模块、第一驱动模块和第二驱动模块；其中，
每个所述栅极驱动单元的第一信号输入端用于接收其下一级所述栅极驱动单元为其所输入的控制信号，第二信号输入端用于接收其上一级所述栅极驱动单元为其所输入的控制信号；
每个所述栅极驱动单元的第一信号输出端用于为其上一级所述栅极驱动单元输出控制信号，第二信号输出端用于为其下一级所述栅极驱动单元输出控制信号；
所述第一反相器模块与所述第一驱动模块、第二驱动模块电连接，以及与所述中间信号产生单元连接，用于将所述时钟信号输入端所接收的时钟信号进行反相，通过时钟信号和反相的时钟信号控制第一驱动模块、第二驱动模块和中间信号产生模块；
所述中间信号产生模块与所述第一信号输入端、第二信号输入端电性连接，以及与时钟信号输入端、所述第一信号输出端、第二信号输出端连接，并在第一信号输入端和第二信号输入端所输入的控制信号，以及时钟信号和反相的时钟信号的控制下产生中间信号，并通过所述第一信号输出端为其上一级所述栅极驱动单元输出控制信号，通过所述第二信号输出端为其下一级所述栅极驱动单元输出控制信号；
所述第一驱动模块、第二驱动模块在所述时钟信号、反相的时钟信号和所述中间信号的控制下输出相应的扫描信号，以对与各自相连的栅线进行扫描。
由于本发明的栅极驱动电路中的每个栅极驱动单元可以驱动两行栅线，故本发明的栅极驱动电路的占用面积较小。
优选的是，所述栅极驱动电路还包括：双向扫描控制信号输入端、第二反相器模块、第三反相器模块、扫描方向控制模块、时钟选择模块；其中，
所述双向扫描控制信号输入端用于接收双向扫描控制信号；
所述第二反相器模块与扫描方向控制模块连接，用于将双向扫描控制线号反相的，并通过反相的双向扫描控制信号控制扫描方向控制模块的选通；
所述扫描方向控制模块与第一信号输入端、所述第二信号输入端和中间信号产生模块连接，并在所述反相的双向扫描控制信号的控制下将所述第一信号输入端和所述第二信号输入端所接收的信号传递给中间信号产生模块，以产生中间信号；
所述时钟信号选择模块与第一反相器模块、时钟信号输入端、第一驱动模块、双向扫描控制信号输入端相连，在时钟信号、反相的时钟信号、双向扫描控制信号的控制下产生第一时钟信号，以对所述第一驱动模块连接的栅线进行扫描；
所述第三反相器模块与时钟选择模块和第二驱动模块连接，用于将所述第一时钟信号进行反相；
所述第一驱动模块在所述第一时钟信号和中间信号的控制下输出向与其连接的栅线的扫描信号；
所述第二驱动模块在反相的第一时钟信号和中间信号的控制下输出向与其连接的栅线的扫描信号。
进一步优选的是，所述第一反相器模块包括：第一晶体管、第二晶体管；所述第二反相器模块包括：第三晶体管、第四晶体管；其中，第一晶体管为P型晶体管，第二晶体管为N型晶体管；
所述第一晶体管的第一极接高电平信号，第二极接第二晶体管的第二极，控制极接第二晶体管的控制极、时钟信号输入端；
所述第二晶体管的第一极接低电平信号。
进一步优选的是，所述第二反相器模块包括：第三晶体管、第四晶体管；其中，第三晶体管为P型晶体管，第四晶体管为N型晶体管；
所述第三晶体管的第一极接高电平信号，第二极接第四晶体管的第二极，控制极接双向扫描控制信号输入端、第二晶体管的控制极；
所述第四晶体管的第一极接低电平信号。
进一步优选的是，所述扫描方向控制模块包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管；其中，第五晶体管、第七晶体管为P型晶体管，第六晶体管、第八晶体管为N型晶体管；
所述第五晶体管的第一极接第六晶体管的第一极、第二信号输入端，第二极接第六晶体管的第二极、第七晶体管的第二极、第八晶体管的第二极，控制极接第三晶体管的第二极、第八晶体管的控制极；
所述第六晶体管的控制极接第七晶体管的控制极、双向扫描控制信号输入端；
所述第七晶体管的第一极接第八晶体管的第一极、第一信号输入端。
进一步优选的是，所述中间信号产生模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管；其中，第九晶体管、第十一晶体管、第十四晶体管、第十五晶体管为P型晶体管，第十晶体管、第十二晶体管、第十三晶体管、第十六晶体管为N型晶体管；
所述第九晶体管的第一极接第十晶体管的第一极、第五晶体管的第二极，第二极接第十晶体管的第二极、第十一晶体管的控制极、第十二晶体管的控制极，控制极接第一晶体管的第二极；
所述第十晶体管的控制极接时钟信号输入端；
所述第十一晶体管的第一极接高电平信号，第二极接第十二晶体管的第二极、第十三晶体管的第一极、第十四晶体管的第一极；
所述第十二晶体管的第一极接低电平信号；
所述第十三晶体管的第二极接第十四晶体管的第二极、第十五晶体管的控制极、第十六晶体管的控制极，控制极接第九晶体管的控制极；
所述第十四晶体管的控制极接时钟信号输入端；
所述第十五晶体管的第一极接高电平信号，第二极接第十六晶体管的第二极、第一信号输出端、第二信号输出端；
所述第十六晶体管的第一极接低电平信号。
进一步优选的是，所述时钟选择模块包括：第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管；其中，第十七晶体管、第十九晶体管为P型晶体管，第十八晶体管、第二十晶体管为N型晶体管；
所述第十七晶体管的第一极接第一晶体管的第二极、第十八晶体管的第一极，第二极接第十八晶体管的第二极、第十九晶体管的第二极、第二十晶体管的第二极，控制极接第五晶体管的控制极、第二十晶体管的控制极；
第十八晶体管的控制极接第十九晶体管的控制极、双向扫描控制信号输入端；
第十九晶体管的第一极接第二十晶体管的第一极、时钟信号输入端。
进一步优选的是，所述第三反相器模块包括：第二十一晶体管、第二十二晶体管；其中，第二十一晶体管为P型晶体管，第二十二晶体管为N型晶体管；
所述第二十一晶体管的第一极接高电平信号，第二极接第二十二晶体管的第二极，控制极接第二十二晶体管的控制极、第十七晶体管的第二极；
所述第二十二晶体管的第一极接低电平信号。
进一步优选的是，所述第一驱动模块包括：第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管；其中，第二十三晶体管、第二十四晶体管为P型晶体管；第二十五晶体管、第二十六晶体管为N型晶体管；
所述第二十三晶体管的第一极接高电平信号，第二极接第二十四晶体管的第一极，控制极接第二十五晶体管的控制极、第十七晶体管的第二极；
所述第二十四晶体管的第二极接第二十五晶体管的第二极、第二十六晶体管的第二极和一栅线，控制极接第二十六晶体管的控制、时钟信号输入端；
所述第二十五晶体管的第一极接第二十六晶体管的第一极和低电平信号。
进一步优选的是，所述第二驱动模块包括：第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管；其中，第二十七晶体管、第二十八晶体管为P型晶体管，第二十九晶体管、第三十晶体管为N型晶体管；
所述第二十七晶体管的第一极接高电平信号，第二极接第二十八晶体管的第一极，控制极接第二十一晶体管的第二极、第二十九晶体管的控制极；
所述第二十八晶体管的第二极接第二十九晶体管的第二极、第三十晶体管的第二极和另一栅线，控制极接第三十晶体管的控制极；
所述第二十九晶体管的第一极接第三十晶体管的第一极和低电平信号。
更进一步优选的是，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管均为低温多晶硅薄膜晶体管。
解决本发明技术问题所采用的技术方案是一种阵列基板，该阵列基板包括上述栅极驱动电路和与所述栅极驱动电路连接的栅线。
解决本发明技术问题所采用的技术方案是一种显示装置，该显示装置包括上述的阵列基板和为所述阵列基板上的栅极驱动电路提供时钟信号的时钟信号产生单元。
优选的是，所述显示装置还包括为所述阵列基板上的栅极驱动电路提供双向扫描信号的双向扫描信号产生单元。
附图说明
图1为本发明的实施例1的栅极驱动电路的示意图；
图2为本发明的实施例1的栅极驱动电路的栅极驱动单元的基本原理图；
图3为本发明的实施例1的栅极驱动电路的栅极驱动单元的电路图；
图4为图3所示的栅极驱动单元从上往下扫描的时序图；
图5为图3所示的栅极驱动单元从下往上扫描的时序图。
其中附图标记为：1、第一反相器模块；2、第二反相器模块；3、扫描方向控制模块；4、中间信号产生模块；5、时钟选择模块；6、第三反相器模块；7、第一驱动模块；8、第二驱动模块；'CK、时钟信号输入端；'CN、双向扫描控制信号输入端；IN-UP、第一信号输入端；OUT-UP、第一信号输出端；IN-DOWN、第二信号输入端；OUT-DOWN、第二信号输出端。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
结合图1、2所示，本实施例提供一种栅极驱动电路，包括多个级联的栅极驱动单元，如图1所示，各个栅极驱动单元(Gate-1、Gate2…Gate-N)通过各自第一信号输入端IN-UP、第一信号输出端OUT-DOWN、第二信号输入端IN-DOWN、第二信号输出端OUT-DOWN级联在一起，其中不同的是，第一级栅极驱动单元G1的第二信号输入端IN-DOWN是与第N级栅极驱动单元GN的第一信号输入端IN-UP和帧选通信号STV连接的，每个所述栅极驱动单元用于驱动两相邻行栅线，所述栅极驱动单元包括：时钟信号输入端'CK、第一信号输入端IN-UP、第一信号输出端OUT-UP、第二信号输入端IN-DOWN、第二信号输出端OUT-DOWN、第一反相器模块1、中间信号产生模块4、第一驱动模块7、第二驱动模块8；其中，每个所述栅极驱动单元的第一信号输入端IN-UP用于接收其下一级所述栅极驱动单元为其所输入的控制信号，第二信号输入端IN-DOWN用于接收其上一级所述栅极驱动单元为其所输入的控制信号；每个所述栅极驱动单元的第一信号输出端OUT-UP用于为其上一级所述栅极驱动单元输出控制信号，第二信号输出端OUT-DOWN用于为其下一级所述栅极驱动单元输出控制信号；所述第一反相器模块1与所述第一驱动模块7、第二驱动模块8电连接，以及与所述中间信号产生模块4连接，用于将所述时钟信号输入端'CK所接收的时钟信号CK进行反相，通过时钟信号CK、反相的时钟信号^CK控制第一驱动模块7、第二驱动模块8、中间信号产生模块4；所述中间信号产生模块4与所述第一信号输入端IN-UP、第二信号输入端IN-DOWN连接，以及与所述时钟信号输入端'CK、所述第一信号输出端OUT-UP、第二信号输出端OUT-DOWN、时钟信号输入端'CK连接，并在第一信号输出端OUT-UP和第二信号输出端OUT-DOWN所输入的控制信号，以及时钟信号CK和反相的时钟信号^CK的控制下产生中间信号MS；并通过所述第一信号输出端OUT-UP为其上一级所述栅极驱动单元输出控制信号，通过所述第二信号输出端OUT-DOWN为其下一级所述栅极驱动单元输出控制信号；所述第一驱动模块7、第二驱动模块8在第一信号输入端IN-UP和二信号输入端IN-DOWN输入的信号，以及时钟信号CK、反相的时钟信号^CK和所述中间信号的控制下输出相应的扫描信号，以对与各自相连的栅线进行扫描。
本实施例的栅极驱动电路中的每一个栅极驱动单元用于驱动两行栅线，与每一个栅极驱动单元驱动一行栅线相比，可减小栅极驱动单元的数量，故可减小占用阵列基板上的面积，进而可增加阵列基板用于有效显示部分的面积，有利于增加开口率。
如图1、3所示，优选地，本实施例的栅极驱动电路还包括：双向扫描控制信号输入端'CN、第二反相器模块2、第三反相器模块6、扫描方向控制模块3、时钟选择模块5；其中，所述双向扫描控制信号输入端'CN用于接收双向扫描控制信号CN；所述第二反相器模块2与扫描方向控制模块3连接，用于将双向扫描控制线号CN反相，并通过反相的双向扫描控制信号^CN控制扫描方向控制模块3的选通；所述扫描方向控制模块3在所述反相的双向扫描控制信号^CN的控制下将所述第一信号输入端IN-UP和所述第二信号输入端IN-DOWN所接收的信号传递给中间信号产生模块4，以控制中间信号产生模块4产生中间信号MS；所述时钟选择模块5与第一反相器模块1、时钟信号输入端'CK、双向扫描控制信号输入端'CN相连，在反相的时钟信号^CK、时钟信号CK和双向扫描控制信号CN的控制下产生第一时钟信号CK1，以控制与所述第一驱动模块7和第二驱动模块8连接的栅线的扫描顺序，也就是控制所有行栅线是从上往下扫描还是从下往上扫描的；所述第三反相器模块6与时钟选择模块5和第一驱动模块7连接，用于将所述第一时钟信号CK1进行反相的；所述第一驱动模块7通过所述时钟选择电路5所产生的第一时钟信号CK1和所述中间信号MS的控制下以驱动与其连接的栅线；所述第二驱动模块8通过反相的第一时钟信号^CK1和所述中间信号MS的控制下以驱动与其连接的栅线。
由于本实施例的栅极驱动电路还包括双向扫描控制信号输入端'CN、第二反相器模块2、第三反相器模块6、扫描方向控制模块3、时钟选择模块5，故其可以实现双向扫描，也就说可以从上往下逐行对栅线进行扫描，也可以从下往上逐行对栅线扫描。
具体的，本实施例的栅极驱动电路优选，所述第一反相器模块1包括：第一晶体管T1、第二晶体管T2；所述第二反相器模块2包括：第三晶体管T3、第四晶体管T4；所述扫描方向控制模块3包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8；所述中间信号产生模块4包括：第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16；所述时钟选择模块5包括：第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20；所述第三反相器模块6包括：第二十一晶体管T21、第二十二晶体管T22；所述第一驱动模块7包括：第二十三晶体管T23、第二十四晶体管T24、第二十五晶体管T25、第二十六晶体管T26；所述第二驱动模块8包括：第二十七晶体管T27、第二十八晶体管T28、第二十九晶体管T29、第三十晶体管T30；其中，所述第一晶体管T1、第三晶体管T3、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第十四晶体管T14、第十五晶体管T15、第十七晶体管T17、第十九晶体管T19、第二十三晶体管T23、第二十四晶体管T24、第二十七晶体管T27、第二十八晶体管T28为P型晶体管；所述第二晶体管T2、第四晶体管T4、第六晶体管T6、第八晶体管T8、第十晶体管T10、第十二晶体管T12、第十三晶体管T13、第十六晶体管T16、第十八晶体管T18、第二十晶体管T20、第二十一晶体管T21、第二十二晶体管T22、第二十五晶体管T25、第二十六晶体管T26、第二十九晶体管T29、第三十晶体管T30为N型晶体管；所述第一晶体管T1的第一极接高电平信号VGH，第二极接第二晶体管T2的第二极、第十七晶体管T17的第一极、第十八晶体管T18的第一极、第九晶体管T9的控制极、第十三晶体管T13的控制极，控制极接第二晶体管T2的控制极、时钟信号输入端'CK、第十晶体管T10的控制极、第十四晶体管T14的控制极、第十九晶体管T19的第一极、第二十晶体管T20的第一极；所述第二晶体管T2的第一极接高电平信号VGL；所述第三晶体管T3的第一极接高电平信号VGH，第二极接第四晶体管T4的第二极、第五晶体管T5控制极、第八晶体管T8的控制极、第十七晶体管T17的控制极、第二十晶体管T20的控制极，控制极接双向扫描控制信号输入端'CN、第二晶体管T2的控制极、第十六晶体管T16的控制极、第十七晶体管T17的控制极、第十八晶体管T18的控制极、第十九晶体管T19的控制极；所述第四晶体管T4的第一极接高电平信号VGL；所述第五晶体管T5的第一极接第六晶体管T6的第一极、第二信号输入端IN-DOWN，第二极接第六晶体管T6的第二极、第九晶体管T9的第一极、第十晶体管T10的第一极、第七晶体管T7的第二极、第八晶体管T8的第二极；所述第七晶体管T7的第一极接第八晶体管T8的第一极、第一信号输入端IN-UP；所述第九晶体管T9的第二极接第十晶体管T10的第二极、第十一晶体管T11的控制极、第十二晶体管T12的控制极；所述第十一晶体管T11的第一极接高电平信号VGH，第二极接第十二晶体管T12的第二极、第十三晶体管T13的第一极、第十四晶体管T14的第一极、第二十四晶体管T24的控制极、第二十六晶体管T26的控制极、第二十八晶体管T28的控制极、第三十晶体管T30的控制极；所述第十二晶体管T12的第一极接高电平信号VGL；所述第十三晶体管T13的第二极接第十四晶体管T14的第二极、第十五晶体管T15的控制极、第十六晶体管T16的控制极；所述第十五晶体管T15的第一极接高电平信号VGH，第二极接第十六晶体管T16的第二极、第一信号输出端OUT-UP、第二信号输出端OUT-DOWN；所述第十六晶体管T16的第一极接高电平信号VGL；所述第十七晶体管T17的第二极接第十八晶体管T18的第二极、第十九晶体管T19的第二极、第二十晶体管T20的第二极、第二十一晶体管T21的控制极、第二十二晶体管T22的控制极。第二十三晶体管T23的控制极、第二十五晶体管T25的控制极；所述第二十一晶体管T21的第一极接高电平信号VGH，第二极接第二十二晶体管T22的第二极、第二十七晶体管T27的控制极、第二十九晶体管T29的控制极；所述第二十二晶体管T22的第一极接高电平信号VGL；所述第二十三晶体管T23的第一极接高电平信号VGH，第二极接第二十四晶体管T24的第一极；所述第二十四晶体管T24的第二极接第二十五晶体管T25的第二极、第二十六晶体管的第二极和一栅线；所述第二十五晶体管T25的第一极接第二十六晶体管T26的第一极和高电平信号VGL；所述第二十七晶体管T27的第一极接高电平信号VGH，第二极接第二十八晶体管T28的第一极；所述第二十八晶体管T28的第二极接第二十九晶体管T29的第二极、第三十晶体管T30的第二极和另一栅线；所述第二十九晶体管T29的第一极接第三十晶体管T30的第一极和高电平信号VGL。
根据时序图3和4对本实施例的栅极驱动电路具体描述。
参照图3和图4所示，从上往下逐行对栅线扫描功能实现分析：
0、初始状态：双向扫描控制信号输入端'CN所述输入的双向扫描控制信号CN置为常高(持续保持高电平)，通过第二反相器模块2反相的得到的反相的双向扫描控制信号^CN为常低(持续保持低电平)，具体的，双向扫描控制信号CN处于高电平，此时第二反相器模块2中的第四晶体管T4导通，第三晶体管T3截止，由于第四晶体管T4的第一极接低电平信号VGL，故第二反相器模块2输出的反相的双向扫描控制信号^CN为低电平；可以理解的是，时钟选择模块5是由两个传输门组成的，即第十七晶体管T17和第十八晶体管T18组成一个传输门，第十九晶体管T19和第二十晶体管T20组成一个传输门，此时当双向扫描控制信号CN为高电平时，反相的时钟信号^CK将被选通输入到第十七晶体管T17和第十八晶体管T18组成的传输门后作为时钟选择模块5所输出的第一时钟信号CK1，也就是说第一时钟信号CK1与反相的时钟信号^CK时序相同，此时，通过第三反相器模块6得到的反相的第一时钟信号^CK1与时钟信号CK时序相同；同时第一信号输入端IN_UP(对于最下端的GOA单元是帧选通信号STV信号)将被截止，也就是说此时第一信号输入端IN_UP输入的信号不能进入该栅极驱动单元，该栅极驱动单元的第二信号输入端IN_DOWN被选通，此时该第二信号输入端IN_DOWN接收的其上一级所述栅极驱动单元为其所输入的控制信号(对于最上端GOA单元为STV信号)。
1、第二信号输入端IN_DOWN为该栅极驱动单元下一级的栅极驱动单元输出控制信号或STV(帧选通信号)在时钟信号输入端'CK所输入的时钟信号CK的某个下降沿被置为高电平，并保持一个时钟周期。
2、等到时钟信号CK变为高电平，时钟信号通过第一反相器模块1进行反相后的反相的时钟信号^CK为低电平，其中，第一反相器模块1有第一晶体管T1和第二晶体管T2组成，且其与第二反相器模块2的工作原理相同在此不详细描述了。此时反相的时钟信号^CK和时钟信号CK分别将中间信号产生模块4中的第九晶体管T9和第十晶体管T10打开，此时由于双向扫描控制信号CN为高电平，反相的双向扫描方向控制信号^CN为低电平，故第五晶体管T5和第六晶体管T6被打开，因此第二信号输入端IN_DOWN所输入的信号或STV信号通过第五晶体管T5、和第六晶体管T6、第九晶体管T9和第十晶体管T10传输至中间信号产生模块4中第十一晶体管T11和第十二晶体管T12构成的逻辑非门，输出中间信号MS(中间信号也是一个逻辑电平信号，即高电平信号或低电平信号)；由于第二信号输入端IN_DOWN所输入的信号或STV信号输入的信号为高电平信号，通过第十一晶体管T11和第十二晶体管T12时，第十二晶体管T12被打开，故此时中间信号MS由之前的高电平信号变为低电平信号，(并保持到下一次时钟信号CK为高电平时)；同时，由于经过时钟选择模块5输出的第一时钟信号CK1与反相的时钟信号^CK时序相同，此时第一时钟信号CK1为低电平，因此第二十三晶体管、第二十四晶体管均被打开，同时第二十五晶体管、第二十六晶体管均被截止，即第一驱动模块输出端GATE_1输出高电平，以对与第一驱动模块7连接的栅线进行扫描。
3、时钟信号CK由高电平变为低电平时，第一时钟信号CK1由低电平变为高电平，因此第二十三晶体管T23被截止,第二十五晶体管T25被打开，此时第一驱动模块输出端GATE_1输出低电平，而由于中间信号MS仍为低电平，而经过第三反相器模块6进行反向后输出的反相的第一时钟信号^CK1也变成低电平，具体的，由于第三反相器模块6包括第二十一晶体管T21和第二十二晶体管T22，第一时钟信号CK1为高电平，此时第二十二晶体管T22被打开，故反相的第一时钟信号^CK1也变成低电平，因此第二十七晶体管、第二十八晶体管被打开，即第二驱动模块输出端GATE_2输出高电平，以对于第二驱动模块8连接的栅线进行扫描；同时第十三晶体管T13和第十四晶体管T14构成的传输门被选通，中间信号MS通过此传输门并经过第十五晶体管T15和第十六晶体管T16构成的逻辑非门，第一信号输出端OUT_UP所输出给其上一级栅极驱动单元的控制信号和第二信号输出端OUT_DOWN所输出给其上一级栅极驱动单元的控制信号均为高电平。
4、待时钟信号CK再次变成高电平时，由于第一时钟信号CK1与时钟信号CK时序相反，反相的第一时钟信号^CK1与时钟信号CK时序相同，第二信号输入端号IN_DOWN所输入的控制信号或STV已经被置低，因此中间信号MS被置高，此时第二十四晶体管T24、第二十八晶体管T28均被关断，第二十六晶体管T26、第三十晶体管T30均被打开，故第一驱动模块的输出端GATE_1和第二驱动模块的输出端GATE_2均被置低；同时第十三晶体管T13和第十四晶体管T14构成的传输门被关闭，第一信号输出端OUT_UP所输出给其上一级栅极驱动单元的控制信号和第二信号输出端OUT_DOWN所输出给其上一级栅极驱动单元的控制信号均保持高电平。
5、待时钟信号CK再次变为低电平时，中间信号产生模块4中的第十三晶体管T13和第十四晶体管T14构成的传输门被打开，中间信号MS通过此传输门并经过第十五晶体管T15和第十六晶体管T16构成的逻辑非门，第一信号输出端OUT_UP所输出给其上一级栅极驱动单元的控制信号和第二信号输出端OUT_DOWN所输出给其上一级栅极驱动单元的控制信号均低电平。
依次每个栅极驱动单元按上述方式进行工作，以完成一帧画面的显示。
参照图3和图5所示，从下往上逐行对栅线扫描功能实现分析：
0、初始状态：双向扫描控制信号输入端所述输入的双向扫描控制信号CN置为常低(持续处于低电平)；通过第二反相器模块反相的得到的反相的双向扫描控制信号^CN为常高(持续处于高电平)；具体的，双向扫描控制信号CN处于低电平，此时第二反相器模块2中的第三晶体管T3导通，第四晶体管T4截止，由于第三晶体管T4的第一极接高电平信号VGH，故第二反相器模块2输出的反相的双向扫描控制信号^CN为高电平；可以理解的是，时钟选择模块5是由两个传输门组成的，即第十七晶体管T17和第十八晶体管T18组成一个传输门，第十九晶体管T19和第二十晶体管T20组成一个传输门，此时当双向扫描控制信号CN为低电平时，第十九晶体管T19和第二十晶体管T20组成的传输门将被选通，此时时钟信号CK将作为时钟选择模块5所述处的第一时钟信号CK1，反相的第一时钟信号^CK1与反相的时钟信号^CK时序相同；同时第一信号输入端IN_UP将被选通，其接收的其下一级所述栅极驱动单元为其所输入的控制信号(对于最下端的GOA单元是STV信号)，第二信号输入端IN_DOWN(对于最上端GO单元为STV信号)被截止；
1、第二信号输入端为该栅极驱动单元下一级的栅极驱动单元输出控制信号或STV(帧选通信号)在时钟信号CK的某个下降沿被置为高电平，并保持一个时钟周期；
2、等到时钟信号CK变为高电平，时钟信号通过第一反相器模块1进行反相后的反相的时钟信号^CK为低电平，具体的，第一反相器模块1有第一晶体管T1和第二晶体管T2组成，此时第二晶体管被打开，第二晶体管的第一极接低电平信号，故输出低电平信号。此时反相的时钟信号^CK和时钟信号CK将中间信号产生模块中的第九晶体管T9和第十晶体管T10被打开，同时由于双向扫描控制信号CN为低电平，反相的双向扫描方向控制信号^CN为高电平，故第七晶体管T7和第八晶体管T8分别被打开，因此第一信号输入端IN_UP所输入的信号或STV信号通过第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10后并经过中间信号产生模块4中第十一晶体管T11和第十二晶体管T12构成的逻辑非门，输出中间信号MS；由于第一信号输入端IN_UP所输入的信号或STV信号输入的信号为高电平信号，通过第十一晶体管T11和第十二晶体管T12输出中间信号MS高电平信号变为低电平信号，此时由于第一信号输入端IN_UP所输入的信号或STV信号所述输入的信号为高电平信号，通过第十一晶体管T11和第十二晶体管T12时，第十二晶体管T12被打开，故此时中间信号MS由之前的高电平信号变为低电平信号，(并保持到下一次时钟信号CK为高电平时)，同时由于反相的时钟信号^CK与反相的第一时钟信号^CK1时序相同，故反相的第一时钟信号^CK1也变成低电平与中间信号MS时序相同，因此第二十七晶体管、第二十八晶体管被选通，而且第二十九晶体管、第三十晶体管被截止，即第二驱动模块输出端GATE_2输出高电平，以对于第二驱动模块连接的栅线进行扫描。
3、时钟信号CK由高电平变为低电平时，处于低电平的第一时钟信号CK1经过第三反相器模块6进行反向后输出的反相的第一时钟信号^CK1也变成高电平，具体的，由于第三反相器模块6包括第二十一晶体管T21和第二十二晶体管T22，第一时钟信号CK1为低电平，此时第二十一晶体管T21被打开，故反相的第一时钟信号^CK1也变成高电平，因此，第二十七晶体管T27被截止，第二十九晶体管T29被打开，此时第二驱动模块输出端GATE_2输出低电平，而由于中间信号MS仍为低电平，第一时钟信号CK1也变成低电平，因此第二十三晶体管T23、第二十四晶体管T24被打开，第二十五晶体管T25、第二十六晶体管T26被截止，故第一驱动模块输出端GATE_1输出高电平，以对与第一驱动模块7连接的栅线进行扫描。同时第十三晶体管T13和第十四晶体管T14构成的传输门被选通，中间信号MS通过此传输门并经过第十五晶体管T15和第十六晶体管T16构成的逻辑非门，第一信号输出端OUT_UP所输出给其上一级栅极驱动单元的控制信号和第二信号输出端OUT_DOWN所输出给其上一级栅极驱动单元的控制信号均为高电平。
4、待时钟信号CK再次变成高电平时，由于第一时钟信号CK1与时钟信号CK时序相同，反相的第一时钟信号^CK1与反相的时钟信号^CK时序相同，第二信号输入端号IN_DOWN所输入的信号或STV已经被置低，因此中间信号MS被置高，此时第二十四晶体管T24、第二十八晶体管T28均被关断，第二十六晶体管T26、第三十晶体管T30均被打开，即第一驱动模块的输出端GATE_1和第二驱动模块的输出端GATE_2均被置低；同时第十三晶体管T13和第十四晶体管T14构成的传输门被关闭，第一信号输出端OUT_UP所输出给其上一级栅极驱动单元的控制信号和第二信号输出端OUT_DOWN所输出给其上一级栅极驱动单元的控制信号均保持高电平。
5、待时钟信号CK再次变为低电平时，中间信号产生模块4中的第十三晶体管T13和第十四晶体管T14构成的传输门被打开，中间信号MS通过此传输门并经过第十五晶体管T15和第十六晶体管T16构成的逻辑非门，第一信号输出端OUT_UP所输出给其上一级栅极驱动单元的控制信号和第二信号输出端OUT_DOWN所输出给其上一级栅极驱动单元的控制信号均为低电平。
依次每个栅极驱动单元按上述方式进行工作，以完成一帧画面的显示。
优选地，所述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23、第二十四晶体管T24、第二十五晶体管T25、第二十六晶体管T26、第二十七晶体管T27、第二十八晶体管T28、第二十九晶体管T29、第三十晶体管T30均为低温多晶硅薄膜晶体管，由于低温多晶硅薄膜晶体管N型和P型的可以同时制备，故在制备时更容易实现。
实施例2：
本实施例提供一种阵列基板，其包括实施例1所述的栅极驱动电路，故本实施例的阵列基板的透光面积较现有技术而言较大。该阵列基板还包括多条栅线，所述栅线与所述栅极驱动电路连接。当然该阵列基板还包括所条数据线，以及薄膜晶体管等已知元件。
实施例3：
本实施例提供了一种显示装置，其包括实施例2的阵列基板，以及产生为阵列基板上的栅极驱动电路提供时钟信号的时钟信号产生模块。当然该阵列基板上还可以包括提供双向扫描控制信号的双向扫描控制信号产生单元。所述显示装置可以为：液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种栅极驱动电路，包括多个级联的栅极驱动单元，其特征在于，每个所述栅极驱动单元用于驱动两相邻行栅线，所述栅极驱动单元包括：时钟信号输入端、第一信号输入端、第一信号输出端、第二信号输入端、第二信号输出端、第一反相器模块、中间信号产生模块、第一驱动模块、第二驱动模块；其中，
每个所述栅极驱动单元的第一信号输入端用于接收其下一级所述栅极驱动单元为其所输入的控制信号，第二信号输入端用于接收其上一级所述栅极驱动单元为其所输入的控制信号；
每个所述栅极驱动单元的第一信号输出端用于为其上一级所述栅极驱动单元输出控制信号，第二信号输出端用于为其下一级所述栅极驱动单元输出控制信号；
所述第一反相器模块与所述第一驱动模块和第二驱动模块电连接，以及与所述中间信号产生模块连接，用于将所述时钟信号输入端所接收的时钟信号进行反相，通过反相的时钟信号控制第一驱动模块、第二驱动模块和中间信号产生模块；
所述中间信号产生模块与所述第一信号输入端和第二信号输入端电性连接，以及与所述时钟信号输入端、所述第一信号输出端和第二信号输出端连接，在第一信号输入端和第二信号输入端所输入的控制信号，以及时钟信号和反相的时钟信号的控制下产生中间信号，并通过所述第一信号输出端为其上一级所述栅极驱动单元输出控制信号，通过所述第二信号输出端为其下一级所述栅极驱动单元输出控制信号；
所述第一驱动模块、第二驱动模块在所述反相的时钟信号和所述中间信号的控制下输出相应的扫描信号，以对与各自相连的栅线进行扫描。
2.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：双向扫描控制信号输入端、第二反相器模块、第三反相器模块、扫描方向控制模块、时钟选择模块；其中，
所述双向扫描控制信号输入端用于接收双向扫描控制信号；
所述第二反相器模块与扫描方向控制模块连接，用于将双向扫描控制线号反相，并通过反相的双向扫描控制信号控制扫描方向控制模块的选通；
所述扫描方向控制模块与第一信号输入端、所述第二信号输入端和中间信号产生模块连接，并在所述反相的双向扫描控制信号的控制下将所述第一信号输入端和所述第二信号输入端所接收的信号传递给中间信号产生模块，以产生中间信号；
所述时钟选择模块与第一反相器模块、时钟信号输入端、第一驱动模块、双向扫描控制信号输入端相连，在时钟信号、反相的时钟信号、双向扫描控制信号的控制下产生第一时钟信号，以对所述第一驱动模块连接的栅线进行扫描；
所述第三反相器模块与时钟选择模块和第二驱动模块连接，用于将所述第一时钟信号进行反相；
所述第一驱动模块在所述第一时钟信号和中间信号的控制下输出向与其连接的栅线的扫描信号；
所述第二驱动模块在反相的第一时钟信号和中间信号的控制下输出向与其连接的栅线的扫描信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一反相器模块包括：第一晶体管、第二晶体管；其中，第一晶体管为P型晶体管，第二晶体管为N型晶体管；
所述第一晶体管的第一极接高电平信号，第二极接第二晶体管的第二极，控制极接第二晶体管的控制极和时钟信号输入端；
所述第二晶体管的第一极接低电平信号。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第二反相器模块包括：第三晶体管和第四晶体管；其中，第三晶体管为P型晶体管，第四晶体管为N型晶体管；
所述第三晶体管的第一极接高电平信号，第二极接第四晶体管的第二极，控制极接双向扫描控制信号输入端和第二晶体管的控制极；
所述第四晶体管的第一极接低电平信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述扫描方向控制模块包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管；其中，第五晶体管、第七晶体管为P型晶体管，第六晶体管、第八晶体管为N型晶体管；
所述第五晶体管的第一极接第六晶体管的第一极和第二信号输入端，第二极接第六晶体管的第二极、第七晶体管的第二极、第八晶体管的第二极，控制极接第三晶体管的第二极、第八晶体管的控制极；
所述第六晶体管的控制极接第七晶体管的控制极、双向扫描控制信号输入端；
所述第七晶体管的第一极接第八晶体管的第一极、第一信号输入端。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述中间信号产生模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管；其中，第九晶体管、第十一晶体管、第十四晶体管、第十五晶体管为P型晶体管，第十晶体管、第十二晶体管、第十三晶体管、第十六晶体管为N型晶体管；
所述第九晶体管的第一极接第十晶体管的第一极、第五晶体管的第二极，第二极接第十晶体管的第二极、第十一晶体管的控制极、第十二晶体管的控制极，控制极接第一晶体管的第二极；
所述第十晶体管的控制极接时钟信号输入端；
所述第十一晶体管的第一极接高电平信号，第二极接第十二晶体管的第二极、第十三晶体管的第一极、第十四晶体管的第一极；
所述第十二晶体管的第一极接低电平信号；
所述第十三晶体管的第二极接第十四晶体管的第二极、第十五晶体管的控制极、第十六晶体管的控制极，控制极接第九晶体管的控制极；
所述第十四晶体管的控制极接时钟信号输入端；
所述第十五晶体管的第一极接高电平信号，第二极接第十六晶体管的第二极、第一信号输出端、第二信号输出端；
所述第十六晶体管的第一极接低电平信号。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述时钟选择模块包括：第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管；其中，第十七晶体管、第十九晶体管为P型晶体管，第十八晶体管、第二十晶体管为N型晶体管；
所述第十七晶体管的第一极接第一晶体管的第二极、第十八晶体管的第一极，第二极接第十八晶体管的第二极、第十九晶体管的第二极、第二十晶体管的第二极，控制极接第五晶体管的控制极、第二十晶体管的控制极；
第十八晶体管的控制极接第十九晶体管的控制极、双向扫描控制信号输入端；
第十九晶体管的第一极接第二十晶体管的第一极、时钟信号输入端。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第三反相器模块包括：第二十一晶体管、第二十二晶体管；其中，第二十一晶体管为P型晶体管，第二十二晶体管为N型晶体管；
所述第二十一晶体管的第一极接高电平信号，第二极接第二十二晶体管的第二极，控制极接第二十二晶体管的控制极、第十七晶体管的第二极；
所述第二十二晶体管的第一极接低电平信号。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一驱动模块包括：第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管；其中，第二十三晶体管、第二十四晶体管为P型晶体管；第二十五晶体管、第二十六晶体管为N型晶体管；
所述第二十三晶体管的第一极接高电平信号，第二极接第二十四晶体管的第一极，控制极接第二十五晶体管的控制极、第十七晶体管的第二极；
所述第二十四晶体管的第二极接第二十五晶体管的第二极、第二十六晶体管的第二极和一栅线，控制极接第二十六晶体管的控制和时钟信号输入端；
所述第二十五晶体管的第一极接第二十六晶体管的第一极和低电平信号。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述第二驱动模块包括：第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管；其中，第二十七晶体管、第二十八晶体管为P型晶体管，第二十九晶体管、第三十晶体管为N型晶体管；
所述第二十七晶体管的第一极接高电平信号，第二极接第二十八晶体管的第一极，控制极接第二十一晶体管的第二极、第二十九晶体管的控制极；
所述第二十八晶体管的第二极接第二十九晶体管的第二极、第三十晶体管的第二极和另一栅线，控制极接第三十晶体管的控制极；
所述第二十九晶体管的第一极接第三十晶体管的第一极和低电平信号。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管均为低温多晶硅薄膜晶体管。
12.一种阵列基板，其特征在于，所述阵列基板包括权利要求1至11中任意一项所述的栅极驱动电路和与所述栅极驱动电路连接的栅线。
13.一种显示装置，其特征在于，所述显示装置包括权利要求12所述的阵列基板和为所述阵列基板上的栅极驱动电路提供时钟信号的时钟信号产生单元。
14.根据权利要求13所述的显示装置，其特征在于，所述显示装置还包括为所述阵列基板上的栅极驱动电路提供双向扫描信号的双向扫描信号产生单元。
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