KR101255269B1 - 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치 - Google Patents

쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치 Download PDF

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Abstract

본 발명은 쉬프트 레지스터의 회로 특성을 안정화할 수 있으면서도 그 수명을 증대시킬 수 있는 액정 표시장치의 쉬프트 레지스터와 그의 구동방법에 관한 것으로, 서로 종속적으로 연결된 다수개의 스테이지를 구비한 표시장치의 쉬프트 레지스터에 있어서, 상기 각 스테이지는 제 1 클럭펄스를 출력신호로 공급하는 풀-업 스위칭 소자와 제 2 클럭펄스에 응답하여 제 1 구동전압을 상기 출력신호로 공급하는 풀-다운 스위칭 소자를 포함하는 출력부와, 외부로부터의 스타트 신호 또는 이전단 스테이지로부터의 출력펄스와 다음단 스테이지로부터의 출력펄스에 따라 풀-업 스위칭 소자를 제어하는 제어부와, 그리고 적어도 두개의 클럭펄스를 이용하여 상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 보상부를 포함하는 것을 특징으로 한다.
쉬프트 레지스터, 내장회로, a-si, 커플링 현상, 채널폭, 수명

Description

쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치{Shift register and method for driving the same and display device using the same}
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 구성도.
도 2는 본 발명의 제 1 실시예에 따른 제 1 스테이지를 나타낸 등가 회로도.
도 3은 도 2에 도시된 제 1 스테이지의 입/출력 파형을 나타낸 파형도.
도 4는 본 발명의 제 2 실시예에 따른 제 1 스테이지를 나타낸 등가 회로도.
도 5는 본 발명의 실시예에 따른 쉬프트 레지스터를 구비한 액정 표시장치를 나타낸 구성도.
＊도면의 주요부분에 대한 부호의 설명＊
10 : TFT 어레이 기판 20 : 액정패널
50 : 회로필름 SP :스타트 신호
N1 : 제 1 노드 N2 : 제 2 노드
ST1 내지 STn : 제 1 내지 제 n 스테이지
CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스
Vout1 내지 Voutn : 제 1 내지 제 n 출력펄스
Tr1 내지 Tr8 : 제 1 내지 제 8 스위칭 소자
본 발명은 표시장치의 쉬프트 레지스터에 관한 것으로, 특히 출력신호를 안정화하면서도 수명을 증대시킬 수 있는 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치에 관한 것이다.
통상의 액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정 표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 다수의 게이트 라인과 다수의 데이터 라인에 의해 정의되는 각 화소영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor)와, TFT에 접속된 액정 캐패시터를 구비한다. 액정 캐패시터는 액정과 그리고 액정에 전계를 인가하기 위한 화소전극과 공통전극을 포함한다. 화소전극들은 스위칭 소자인 TFT와 접속된다. TFT는 게이트 라인으로부터의 출력펄스에 응답하여 데이터 라인으로부터의 데이터 신호를 화소전극에 공급한다. 액정 캐패시터는 화소전극에 공급된 데이터 신호와 공통전극에 공급된 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광투과율을 조절함으로써 계조를 구현한다. 그리고 액정 캐패시터에는 스토리지 캐패시터가 병렬로 접속되어 액정 캐패시터에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 캐패시터는 화소전극이 이전 게이트 라인과 절연막을 사이에 두고 중첩되어 형성된다. 이와 달리 스 토리지 캐패시터는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성되기도 한다.
구동회로는 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 라인들을 구동하는 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하는 타이밍 컨트롤러와, 그리고 액정 표시장치에 필요한 전원 신호를 공급하는 전원부를 포함한다.
여기서, 게이트 드라이버는 출력펄스들을 순차적으로 출력하기 위해 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다.
액정 표시장치는 아몰퍼스 실리콘(a-si; amorphous silicon)을 이용하여 게이트 드라이버를 액정패널에 형성한다. 쉬프트 레지스터의 각 스테이지들은 다수의 TFT들로 구성된다. 그런데 a-si으로 형성된 다수의 TFT는 게이트 전극이 소스 전극 및 드레인 전극과 각각 절연막을 사이에 두고 중첩된 구조를 갖음에 따라 기생 캐패시턴스를 갖는다. 특히, 각 스테이지의 출력부를 구성하는 TFT들은 출력신호를 결정함으로 상대적으로 크게 형성됨에 따라 기생 캐패시턴스가 더욱 증가하게 되고 기생 캐패시턴스의 커플링 현상으로 인해 출력신호가 왜곡되는 문제점이 발생한다.
한편, 기생 캐패시턴스의 커플링 현상으로 인한 출력신호의 왜곡을 방지하기 위한 보상 TFT를 이용하는 방법이 제안되었으나 보상 TFT가 출력신호에 주는 영향을 최소화하기 위하여 크기가 제한되어 수명이 짧은 단점이 있다.
이러한 쉬프트 레지스터의 문제점은 액정 표시장치뿐만 아니라 유기 발광 표 시장치(Organic Electro Luminescence Display Device) 등과 같이 쉬프트 레지스터를 포함하는 다른 표시장치에서도 동일하게 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 특히 출력신호를 안정화하면서도 수명을 증대시킬 수 있는 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시장치의 쉬프트 레지스터는 서로 종속적으로 연결된 다수개의 스테이지를 구비한 표시장치의 쉬프트 레지스터에 있어서, 상기 각 스테이지는 제 1 클럭펄스를 출력신호로 공급하는 풀-업 스위칭 소자와 제 2 클럭펄스에 응답하여 제 1 구동전압을 상기 출력신호로 공급하는 풀-다운 스위칭 소자를 포함하는 출력부와, 외부로부터의 스타트 신호 또는 이전단 스테이지로부터의 출력펄스와 다음단 스테이지로부터의 출력펄스에 따라 풀-업 스위칭 소자를 제어하는 제어부와, 그리고 적어도 두개의 클럭펄스를 이용하여 상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 보상부를 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시장치의 쉬프트 레지스터 구동방법은 다수개의 게이트 라인을 구동하는 출력펄스를 한 프레임 기간 동안 순차적으로 출력하기 위해 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서, 외부로부터의 스타트 신호 또는 이전단 스테이지로부터 의 출력펄스에 따라 풀-업 스위칭 소자를 인에이블 시키는 단계, 상기 풀-업 스위칭 소자의 인에이블 상태에 따라 적어도 하나의 클럭펄스를 이용하여 출력신호를 발생하는 단계, 다음단 스테이지로부터의 출력펄스에 따라 상기 풀-업 스위칭 소자를 디세이블 시키는 단계, 및 적어도 두개의 클럭펄스를 이용하여 상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 단계를 포함하는 것을 특징으로 한다.
이하, 상기와 같은 특징을 갖는 본 발명의 실시예에 따른 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 구성도이다.
도 1에 도시된 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지(ST1 내지 STn)와 하나의 더미 스테이지(DST)로 구성된다.
n개의 스테이지들(ST1 내지 STn)은 n개의 출력펄스들(Vout1 내지 Voutn)을 순차적으로 출력하고, 하나의 더미 스테이지(DST)는 하나의 더미 출력펄스(Vout+1)를 출력한다.
이를 위하여, n개의 스테이지(ST1 내지 STn)와 하나의 더미 스테이지(DST) 각각은 서로 순차적인 위상차를 갖는 다수의 클럭펄스 중 적어도 한 개의 클럭펄스를 공급받는다. 예를 들어, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 사용하는 경우, n개의 스테이지(ST1 내지 STn)와 하나의 더미 스테이지(DST) 각각은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 세개의 클럭펄스를 공급받는다. 구체적으로, 4i-3 번째의 스테이지(ST1,ST5,,,STn-3)는 제 4, 제 1 및 제 2 클럭펄 스(CLK4,CLK1,CLK2)를 공급받고, 4i-2 번째의 스테이지(ST2,ST2,,,STn-2)는 제 1, 제 2 및 제 1 클럭펄스(CLK1,CLK1,CLK1)를 공급받는다. 그리고 4i-1 번째의 스테이지(ST3,ST6,,,STn-1)는 제 2, 제 3 및 제 4 클럭펄스(CLK2,CLK3,CLK4)를 공급받고, 4i 번째의 스테이지(ST4,ST8,,,STn)는 제 3, 제 4 및 제 1 클럭펄스(CLK3,CLK4,CLK1)를 공급 받는다. 여기서, i는 자연수이다.
또한, n개의 스테이지(ST1 내지 STn)와 하나의 더미 스테이지(DST)는 제 1 및 제 2 구동전압(VDD, VSS)을 공통으로 공급받는다. 여기서, 제 1 구동전압(VDD)은 게이트 온 전압(VG-ON)을 의미하며, 제 2 구동전압(VSS)은 게이트 오프 전압(VG-OFF)을 의미하기도 한다.
제 1 스테이지(ST1)는 외부로부터 스타트 신호(SP)를, 제 2 내지 제 n 스테이지(ST2 내지 STn)는 이전단의 출력펄스를 트리거 신호로 공급받는다. 그리고 제 n 스테이지(STn)는 더미 스테이지(DST)로부터의 더미 출력펄스(Vout+1), 제 1 내지 제 n-1 스테이지(ST1 내지 STn-1)는 다음단 스테이지의 출력펄스를 리셋 신호로 공급받는다.
도 2는 본 발명의 제 1 실시예에 따른 제 1 스테이지를 나타낸 등가 회로도이다.
도 2에 도시된 제 1 스테이지(ST1)는 외부로부터의 스타트 신호(SP)와 다음단 스테이지로부터의 출력신호에 따라 제 1 노드(N1)를 제어하는 제어부(C1)와, 적어도 하나의 클럭펄스(CLK1 내지 CLK4)를 이용하여 제 1 노드(N1)의 디세이블 상태를 유지시키는 보상부(C2)와, 그리고 제 1 및 제 2 클럭펄스(CLK1,CLK2)에 따라 제 1 출력전압(Vout1)을 제어하는 출력부(C3)로 구성된다.
제어부(C1)는 충전 스위칭 소자로서 외부로부터의 스타트 신호(SP)에 따라 제 1 구동전압(VDD)으로 제 1 노드(N1)를 인에이블 시키는 제 1 스위칭 소자(Tr1)와, 방전 스위칭 소자로서 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 따라 제 2 구동전압(VSS)으로 제 1 노드(N1)를 디세이블 시키는 제 2 스위칭 소자(Tr2)를 포함한다.
보상부(C2)는 제 1 노드(N1)의 디세이블 상태를 유지시키기 위해 제 2 구동전압(VSS)으로 제 1 노드(N1)를 주기적으로 디세이블 시키는 제 3 스위칭 소자(Tr3)와, 제 1 클럭펄스(CLK1) 또는 제 4 클럭펄스(CLK4)를 이용하여 제 1 구동전압(VDD)으로 제 3 스위칭 소자(Tr3)를 턴-온 시키는 제 4 스위칭 소자(Tr4)와, 제 1 노드(N1)의 인에이블시 제 2 구동전압(VSS)으로 제 3 스위칭 소자(Tr3)를 턴-오프 시키는 제 5 스위칭 소자(Tr5)와, 그리고 제 2 클럭펄스(CLK2)에 따라 제 2 노드(N2)를 디세이블 시키는 제 6 스위칭 소자(Tr6)로 구성된다.
출력부(C3)는 풀-업 스위칭 소자로서 제 1 노드(N1)의 인에이블 상태에 따라 제 1 클럭펄스(CLK1)를 제 1 출력펄스(Vout1)로 출력하는 제 7 스위칭 소자(Tr7)와, 그리고 풀-다운 스위칭 소자로서 제 2 클럭펄스(CLK2)에 따라 제 1 출력전압(Vout1)을 제 2 구동전압(VSS)으로 디세이블 시키는 제 8 스위칭 소자(Tr8)로 구성된다.
여기서, 제어부(C1)와 보상부(C2) 및 출력부(C3)에 형성된 제 1 내지 제 8 스위칭 소자(Tr1 내지 Tr8)는 PMOS 또는 NMOS 트랜지스터 등의 스위칭 소자가 사용 될 수 있다. 이하에서는 NMOS 트랜지스터만을 예를 들어 설명하기로 한다.
도 3은 도 2에 도시된 제 1 스테이지의 다른 입/출력 파형을 나타낸 파형도이다.
도 3에 도시된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 1H 기간의 동일한 펄스폭 및 진폭을 가지며 또한, 서로 순차적으로 90도의 위상차를 갖으며 4H주기를 갖고 주기적으로 공급된다. 그리고 스타트 신호(SP)는 제 4 클럭펄스(CLK4)와 동기되어 발생된다.
도 2와 도 3을 참조하여 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 또 다른 동작을 각 구간별(T1,T2,T3)로 나누어 설명하면 다음과 같다.
여기서, n 개의 스테이지(ST1 내지 STn)와 하나의 더미 스테이지(DST)의 구성은 모두 동일하므로, 제 1 스테이지(ST1)만을 대표적으로 설명하기로 한다.
먼저, T1 구간에서 하이 레벨의 스타트 신호(SP)가 제 1 스위칭 소자(Tr1)의 게이트 단자에 공급되면 제 1 스위칭 소자(Tr1)가 턴- 온되어 제 1 구동전압(VDD)이 제 1 노드(N1)에 프리차징 된다. 이에 따라, 제 1 노드(N1)가 인에이블 되어 제 7 스위칭 소자(Tr7)가 턴-온됨으로서 제 1 클럭펄스(CLK1)의 로우 전압이 제 1 출력전압(Vout1)으로 공급된다. 이때, 인에이블된 제 1 노드(N1)에 의해 제 5 스위칭 소자(Tr5)가 턴-온되므로 제 3 스위칭 소자(Tr3)는 제 5 스위칭 소자(Tr5)를 경유한 제 2 구동전압(VSS)에 의해 턴-오프 된다.
T2 구간에는 인에이블된 제 1 노드(N1)에 의해 턴-온된 제 7 스위칭 소자(Tr7)에 하이 레벨의 제 1 클럭펄스(CLK1)가 공급되고, 하이 레벨의 제 1 클럭펄 스(CLK1)는 제 1 출력펄스(Vout1)로 출력된다. 이때, 제 7 스위칭 소자(Tr7)의 기생 캐패시턴스의 커플링 작용으로 제 1 클럭펄스(CLK1)의 하이 전압에 따라 플로팅 된 제 1 노드(N1)가 부트스트랩핑 되면서 T1 구간보다 전압이 상승한다. 이에 따라, 제 7 스위칭 소자(Tr4)를 경유하는 전류가 증가하여 출력펄스(Vout1)는 신속하게 하이 전압으로 충전된다. 한편, 제 4 스위칭 소자(Tr4) 또한 제 1 클럭펄스(CLK1)에 의해 턴-온된다. 하지만, 제 3 스위칭 소자(Tr3)는 턴-온된 제 5 스위칭 소자(Tr5)에 의해 턴-오프 상태를 유지하므로 제 1 노드(N1)의 부트스트랩핑 동작을 방해하지 않는다. 출력된 제 1 출력펄스(Vout1)는 제 1 게이트 라인을 스캐닝함과 동시에 제 2 스테이지(ST2)의 제 1 스위칭 소자(Tr1)로 공급된다.
T3 구간에는 제 1 스테이지(ST1)에 리셋 신호로 공급된 제 2 출력펄스(Vout2)에 의해 제 2 스위칭 소자(Tr2)가 턴-온된다. 이에 따라, 제 2 스위칭 소자(Tr2)는 제 1 노드(N1)를 제 2 구동전압(VSS)으로 디세이블시킨다. 이때, 출력부(C3)에 구비된 제 8 스위칭 소자(Tr8) 또한 제 2 클럭펄스(CLK2)에 의해 턴-온 되므로 제 1 출력전압(Vout1)은 제 2 구동전압(VSS)에 의해 디세이블된다. 여기서, 제 1 노드(N1)가 제 2 구동전압(VSS)으로 디세이블됨에 따라 제 5 스위칭 소자(Tr5)는 턴-오프 상태를 유지한다.
이 후, 제 1 노드(N1)가 디세이블 상태를 유지하는 동안에는 주기적으로 공급되는 제 1 클럭펄스(CLK1)에 의해 제 4 스위칭 소자(Tr4)가 주기적으로 턴-온된다. 이에 따라, 제 4 스위칭 소자(Tr4)는 제 1 구동전압(VDD)으로 제 3 스위칭 소자(Tr3)를 주기적으로 턴-온시키게 되고 제 3 스위칭 소자(Tr3)는 안정적으로 제 1 노드(N1)가 디세이블 상태를 유지할 수 있도록 한다. 즉, 제 3 스위칭 소자(Tr3)가 주기적으로 제 1 노드(N1)를 제 2 구동전압(VSS)으로 디세이블시킴으로서 제 7 스위칭 소자(Tr7)에 주기적으로 공급되는 제 1 클럭펄스(CLK1)에 의해 제 1 노드(N1)가 불안정해지는 것을 방지한다.
한편, 제 6 스위칭 소자(Tr6)는 제 2 클럭펄스(CLK2)에 의해 주기적으로 턴-온되어 제 2 노드(N2)를 주기적으로 디세이블 시킨다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는 각 스테이지(ST1 내지 DST)에 보상부(C2)가 구비되어 제 1 노드(N1)의 디세이블 구간에 제 1 노드(N1)가 안정적으로 디세이블 상태로 유지될 수 있도록 한다.
보상부(C2)에 구비된 제 3 내지 제 6 스위칭 소자(Tr3 내지 Tr6)는 각각의 게이트 라인에 직접적으로 연결되지 않고 제 1 노드(N1)를 디세이블 시킨다. 이에 따라, 제 3 내지 제 6 스위칭 소자(Tr3 내지 Tr6) 특히, 제 3 스위칭 소자(Tr3)의 채널폭을 다른 스위칭 소자들(Tr1 내지 Tr8)보다 크게 형성함으로써 각 스테이지(ST1 내지 DST)의 수명을 증대시킬 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 제 1 스테이지를 나타낸 등가 회로도이다.
도 4에 도시된 제 1 스테이지(ST1)는 도 2에 도시된 제 1 스테이지(ST1)와 대비하여 제어부(C1)의 제 1 스위칭 소자(Tr1)와, 보상부(C2)의 제 4 스위칭 소자(Tr4)가 다이오드 타입으로 형성된 것을 제외하고는 동일한 구성요소들을 구비한다. 중복된 구성요소들에 대한 설명은 생략하기로 한다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작을 도 3과 도 4를 참조하여 각 구간별(T1,T2,T3)로 나누어 설명하면 다음과 같다.
여기서, n 개의 스테이지(ST1 내지 STn)와 하나의 더미 스테이지(DST)의 구성은 모두 동일하므로, 제 1 스테이지(ST1)만을 대표적으로 설명하기로 한다.
먼저, T1 구간에서 하이 레벨의 스타트 신호(SP)가 제 1 스위칭 소자(Tr1)의 게이트 및 드레인 단자에 공급되면 제 1 스위칭 소자(Tr1)가 턴-온되어 하이 레벨의 스타트 신호(SP)가 제 1 노드(N1)에 프리차징 된다. 이에 따라, 제 1 노드(N1)가 인에이블되어 제 7 스위칭 소자(Tr7)가 턴-온됨으로서 제 1 클럭펄스(CLK1)의 로우 전압이 제 1 출력전압(Vout1)으로 공급된다. 이때, 인에이블된 제 1 노드(N1)에 의해 제 5 스위칭 소자(Tr5)가 턴-온되므로 제 3 스위칭 소자(Tr3)는 제 5 스위칭 소자(Tr5)를 경유하는 제 2 구동전압(VSS)에 의해 턴-오프된다.
T2 구간에는 인에이블된 제 1 노드(N1)에 의해 턴-온된 제 7 스위칭 소자(Tr7)에 하이 레벨의 제 1 클럭펄스(CLK1)가 공급되고, 하이 레벨의 제 1 클럭펄스(CLK1)는 제 1 출력펄스(Vout1)로 출력된다. 이때, 제 7 스위칭 소자(Tr7)의 기생 캐패시턴스의 커플링 작용으로 제 1 클럭펄스(CLK1)는 하이 전압에 따라 플로팅된 제 1 노드(N1)가 부트스트랩핑 되면서 T1 구간보다 전압이 상승한다. 이에 따라, 제 7 스위칭 소자(Tr7)를 경유하는 전류가 증가하여 제 1 출력펄스(Vout1)는 신속하게 하이 전압으로 차징된다. 한편, 제 4 스위칭 소자(Tr4) 또한 제 1 클럭펄스(CLK1)에 의해 턴-온 된다. 하지만, 제 3 스위칭 소자(Tr3)는 턴-온된 제 5 스위칭 소자(Tr5)에 의해 턴-오프 상태를 유지하므로 제 1 노드(N1)의 부트스트랩핑 동 작을 방해하지 않는다. 아울러, 출력된 제 1 출력펄스(Vout1)는 제 1 게이트 라인을 스캐닝함과 동시에 트리거 신호로서 제 2 스테이지(ST2)의 제 1 스위칭 소자(Tr1)로 공급된다.
T3 구간에는 제 1 스테이지(ST1)에 리셋 신호로 공급된 제 2 출력펄스(Vout2)에 의해 제 2 스위칭 소자(Tr2)가 턴-온된다. 이에 따라, 제 2 스위칭 소자(Tr2)는 제 1 노드(N1)를 제 2 구동전압(VSS)으로 디세이블 시킨다. 이때, 출력부(C3)에 구비된 제 8 스위칭 소자(Tr8) 또한 제 2 클럭펄스(CLK2)에 의해 턴-온되므로 제 1 게이트 라인은 제 2 구동전압(VSS)에 의해 디세이블 된다. 여기서, 제 1 노드(N1)가 제 2 구동전압(VSS)으로 디세이블됨에 따라 제 5 스위칭 소자(Tr5)는 턴-오프 상태를 유지한다.
이 후, 제 1 노드(N1)가 디세이블 상태를 유지하는 동안에는 주기적으로 공급되는 제 1 클럭펄스(CLK1)에 의해 제 4 스위칭 소자(Tr4)가 주기적으로 턴-온된다. 이에 따라, 제 4 스위칭 소자(Tr4)는 제 1 클럭펄스(CLK1)로 제 3 스위칭 소자(Tr3)를 주기적으로 턴-온 시키게 되고 제 3 스위칭 소자(Tr3)는 안정적으로 제 1 노드(N1)가 디세이블 상태를 유지할 수 있도록 한다. 즉, 제 3 스위칭 소자(Tr3)가 주기적으로 제 1 노드(N1)를 제 2 구동전압(VSS)으로 디세이블 시킴으로서 제 7 스위칭 소자(Tr7)에 주기적으로 공급되는 제 1 클럭펄스(CLK1)에 의해 제 1 노드(N1)가 불안정해지는 것을 방지한다. 한편, 제 6 스위칭 소자(Tr6)는 제 2 클럭펄스(CLK2)에 의해 주기적으로 턴-온되어 제 2 노드(N2)를 주기적으로 디세이블 시킨다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 각 스테이지(ST1 내지 DST)의 제 1 스위칭 소자(Tr1)와 제 4 스위칭 소자(Tr4)가 각각 다이오드 형태로 형성되어 있다. 이에 따라, 제 1 구동전압(VDD)을 사용하지 않고 스타트 신호(SP) 또는 이전단 스테이지의 출력펄스 즉, 트리거 신호로 각각의 제 1 노드(N1)를 인에이블 시킨다. 아울러 제 4 스위칭 소자(Tr4) 또한 제 1 구동전압(VDD)을 사용하지 않고 적어도 하나의 클럭펄스를 이용하여 제 3 스위칭 소자(Tr3)를 주기적으로 턴-온 시킬 수 있다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 각 스테이지(ST1 내지 DST)에 보상부(C2)가 구비되어 제 1 노드(N1)의 디세이블 구간에 제 1 노드(N1)가 안정적으로 디세이블 상태로 유지될 수 있도록 한다.
보상부(C2)에 구비된 제 3 내지 제 6 스위칭 소자(Tr3 내지 Tr6)는 각각의 출력단자 즉, 게이트 라인 연결단자에 직접적으로 연결되지 않고 제 1 노드(N1)를 디세이블 시킨다. 이에 따라, 제 3 내지 제 6 스위칭 소자(Tr3 내지 Tr6) 특히, 제 3 스위칭 소자(Tr3)의 채널폭을 다른 스위칭 소자들(Tr1 내지 Tr8)보다 크게 형성함으로써 각 스테이지(ST1 내지 DST)의 수명을 증대시킬 수 있다.
도 5는 본 발명의 실시예에 따른 쉬프트 레지스터를 구비한 액정 표시장치를 나타낸 구성도이다.
도 5에 도시된 액정 표시장치는 TFT 어레이 기판(10)상에 다수의 게이트 라인과 데이터 라인을 구비하여 형성된 영상패널(20)과, 다수의 데이터 라인을 구동하기 위한 데이터 드라이버(30)가 실장된 다수의 회로필름(50)과, 다수의 게이트 라인을 구동하는 게이트 드라이버(30)를 포함한다.
액정패널(20)은 다수의 게이트 라인과 다수의 데이터 라인에 의해 정의되는 각 화소영역에 형성된 박막 트렌지스터(TFT; Thin Film Transistor)와, TFT와 접속된 액정 캐패시터(Clc)를 구비한다. 액정 캐패시터(Clc)는 TFT와 접속된 화소전극과, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인으로부터의 출력펄스에 응답하여 각각의 데이터 라인으로부터의 데이터 신호를 화소전극에 공급한다. 액정 캐패시터는 화소전극에 공급된 데이터 신호와 공통전극에 공급된 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광투과율을 조절함으로써 계조를 구현한다. 그리고 액정 캐패시터에는 스토리지 캐패시터가 병렬로 접속되어 액정 캐패시터에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 캐패시터는 화소전극이 이전 게이트 라인과 절연막을 사이에 두고 중첩되어 형성된다. 이와 달리 스토리지 캐패시터는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성되기도 한다.
데이터 드라이버(30)는 도시되지 않은 타이밍 컨트롤러로부터의 디지털 영상 데이터를 타이밍 컨트롤러로부터의 데이터 제어신호에 따라 아날로그 영상 데이터로 변환한다. 그리고 각 게이트 라인에 출력펄스가 공급되는 1수평 주기마다 1수평 라인분의 아날로그 영상 데이터를 데이터 라인으로 공급한다. 즉, 데이터 드라이버(30)는 아날로그 영상 데이터의 계조값에 따라 소정 레벨을 가지는 감마전압을 선택하고 선택된 감마전압을 각 데이터 라인으로 공급한다.
게이트 드라이버(40)는 타이밍 컨트롤러로부터의 게이트 제어신호에 응답하여 출력펄스 즉, 게이트 하이펄스를 순차적으로 발생하는 쉬프트 레지스터를 포함하며 이 출력펄스에 응답하여 TFT가 턴-온 되게 한다.
쉬프트 레지스터는 액정패널(20)의 TFT어레이와 함께 TFT 어레이 기판(10)에 형성된다. 즉, 쉬프트 레지스터는 도 1 내지 도 4에서 전술한 본 발명의 쉬프트 레지스터가 적용되고 아몰퍼스 실리콘(a-si; amorphous silicon)을 이용하더라도 출력신호가 안정화된다. 또한, 본 발명의 쉬프트 레지스터는 데이터 드라이버(40)에서도 적용될 수 있다. 한편, 본 발명의 쉬프트 레지스터는 액정 표시장치에 대해서만 적용되는 것이 아니라 유기 발광 표시장치(Organic Electro Luminescence Display Device)를 포함한 다른 종류의 표시장치에 대해서도 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 상술한 바와 같은 본 발명에 따른 액정 표시장치의 쉬프트 레지스터와 그의 구동방법에 있어서는 다음과 같은 효과가 있다.
본 발명은 각각의 출력 라인에 직접적으로 연결되지 않은 보상부를 구비하여 제 1 노드의 디세이블 상태를 안정적으로 유지시킬 수 있다. 이에 따라, 출력신호를 안정화시킬 수 있고 보상부에 형성된 스위칭 소자들의 채널폭을 크게하여 쉬프 트 레지스터의 수명을 증대시킬 수 있다.

Claims (16)

  1. 서로 종속적으로 연결된 다수개의 스테이지를 구비한 표시장치의 쉬프트 레지스터에 있어서,
    상기 각 스테이지는 제 1 클럭펄스를 출력신호로 공급하는 풀-업 스위칭 소자와 제 2 클럭펄스에 응답하여 제 1 구동전압을 상기 출력신호로 공급하는 풀-다운 스위칭 소자를 포함하는 출력부와;
    외부로부터의 스타트 신호 또는 이전단 스테이지로부터의 출력펄스와 다음단 스테이지로부터의 출력펄스에 따라 풀-업 스위칭 소자를 제어하는 제어부와; 그리고
    적어도 두개의 클럭펄스를 이용하여 상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 보상부를 포함하며,
    상기 보상부는
    상기 제 1 구동전압으로 상기 풀-업 스위칭 소자를 디세이블시키는 제 1 스위칭 소자와,
    상기 적어도 하나의 클럭펄스에 따라 상기 제 1 스위칭 소자를 인에이블시키는 제 2 스위칭 소자와,
    상기 풀-업 스위칭 소자의 게이트 전극의 인에이블 상태에 따라 상기 제 1 스위칭 소자의 게이트 전극을 디세이블시키는 제 3 스위칭 소자와, 그리고
    상기 적어도 하나의 클럭펄스에 따라 상기 제 1 스위칭 소자의 게이트 전극을 디세이블 시키는 제 4 스위칭 소자를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제어부는
    외부로부터의 스타트 신호 또는 이전단 스테이지로부터의 출력펄스에 따라 제 2 구동전압 또는 적어도 하나의 클럭펄스로 상기 풀-업 스위칭 소자를 인에이블시키는 충전 스위칭 소자와,
    상기 다음단 스테이지로부터의 출력펄스에 따라 상기 제 1 구동전압으로 상 기 풀-업 스위칭 소자를 디세이블시키는 방전 스위칭 소자를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 충전 스위칭 소자는
    다이오드 형태로 구성되어 상기 스타트 신호를 이용하여 상기 풀-업 스위칭 소자를 인에이블시키는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  4. 삭제
  5. 제 2 항에 있어서,
    상기 제 2 스위칭 소자는
    다이오드 형태로 구성되어 상기 적어도 하나의 클럭펄스를 이용하여 상기 제 1 스위칭 소자를 인에이블시키는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  6. 제 2 항에 있어서,
    상기 제 2 스위칭 소자는
    상기 제 1 클럭펄스 또는 상기 제 1 클럭펄스와 180도의 위상차를 갖는 제 3 클럭펄스를 이용하여 상기 제 1 스위칭 소자를 인에이블시키는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  7. 제 2, 제 3, 제 5 및 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 클럭펄스는 상기 제 1 클럭펄스와 90도의 위상차를 갖는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  8. 제 2, 제 3, 제 5 및 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 클럭펄스는 서로 순차적으로 90도의 위상차를 갖으며 4H 주기를 갖는 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  9. 제 2, 제 3, 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 내지 제 4 스위칭 소자는
    PMOS 또는 NMOS 트랜지스터인 것을 특징으로 하는 표시장치의 쉬프트 레지스터.
  10. 다수개의 게이트 라인을 구동하는 출력펄스를 한 프레임 기간 동안 순차적으로 출력하기 위해 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서,
    외부로부터의 스타트 신호 또는 이전단 스테이지로부터의 출력펄스에 따라 풀-업 스위칭 소자를 인에이블 시키는 단계;
    상기 풀-업 스위칭 소자의 인에이블 상태에 따라 적어도 하나의 클럭펄스를 이용하여 출력신호를 발생하는 단계;
    다음단 스테이지로부터의 출력펄스에 따라 상기 풀-업 스위칭 소자를 디세이블 시키는 단계; 및
    적어도 두개의 클럭펄스를 이용하여 상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 단계를 포함하고,
    상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 단계는
    상기 풀-업 스위칭 소자의 디세이블 상태에 따라 상기 적어도 하나의 클럭펄스를 이용하여 제 1 스위칭 소자를 인에이블 시키는 단계, 및
    상기 인에이블된 제 1 스위칭 소자를 통해 상기 제 2 구동전압을 이용하여 상기 풀-업 스위칭 소자를 디세이블 시키는 단계를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  11. 제 10 항에 있어서,
    상기 풀-업 스위칭 소자를 인에이블 시키는 단계는
    상기 이전단 스테이지로부터의 출력펄스 또는 외부로부터의 스타트 신호에 따라 충전 스위칭 소자를 인에이블 시키는 단계; 및
    상기 인에이블된 충전 스위칭 소자를 통해 상기 풀-업 스위칭 소자에 제 1 구동전압을 공급하는 단계를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  12. 제 10 항에 있어서,
    상기 풀-업 스위칭 소자를 인에이블 시키는 단계는
    상기 이전단 스테이지로부터의 출력펄스 또는 외부로부터의 스타트 신호에 따라 충전 스위칭 소자를 인에이블 시키는 단계; 및
    상기 풀-업 스위칭 소자에 상기 이전단 스테이지로부터의 출력펄스 또는 외부로부터의 스타트 신호를 공급하는 단계를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  13. 제 10 항에 있어서,
    상기 풀-업 스위칭 소자의 디세이블 상태를 유지시키는 단계는
    상기 풀-업 스위칭 소자의 디세이블 상태에 따라 상기 적어도 하나의 클럭펄스 외에 상기 제 1 구동전압을 더 이용하여 제 1 스위칭 소자를 인에이블 시키는 단계를 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 적어도 하나의 클럭펄스를 이용하여 상기 제 1 스위칭 소자를 디세이블시키는 단계를 더 포함하는 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
  16. 제 13 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자는
    PMOS 또는 NMOS 트랜지스터인 것을 특징으로 하는 표시장치의 쉬프트 레지스터 구동방법.
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