KR101485583B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 특히, 적은 소비전력으로 동작하는 표시 장치 및 그 구동방법에 관한 발명이다.
본 발명의 표시장치는 패널부를 포함하고, 상기 패널부는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들 중에서 하나의 게이트 라인에 연결되고, 상기 복수의 데이터 라인들 중에서 하나의 데이터 라인에 연결되는 픽셀을 복수개 포함하고, 이미지 데이터를 수신하고 복수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동부와, 상기 패널에 실장되어 있으며 복수의 게이트 라인에 게이트 신호를 인가하는 게이트 구동부를 포함하고, 상기 게이트 신호의 레벨을 조절하는 복수의 클럭 신호의 주기는 게이트 신호의 주기와 상이한 것을 특징으로 한다.
게이트, 클럭

Description

표시 장치 및 그 구동 방법{Display apparatus and driving method thereof}
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 특히, 적은 소비전력으로 동작하는 표시 장치 및 그 구동방법에 관한 발명이다.
일반적으로 액정 표시장치는 표시 장치로서 음극선관의 대체 수단으로 널리 사용되고 있다. 액정 표시 장치는 기설정된 거리만큼 이격되어 있는 2장의 기판을 포함하고, 2장의 기판 사이에 액정을 구비한다. 액정 표시장치에는 기판을 통과하는 빛의 양을 조절하기 위하여, 두 장의 기판 사이에 액정에 인가하는 전계를 조절하여 이미지를 표시한다.
근래에 이미지 정보의 양이 증가함에 따라서 액정 표시장치의 크기도 비례하여 증가하고 있다. 액정 표시장치의 크기가 증가할수록 많은 양의 전력을 소비하게 된다.
그러므로 본 발명의 목적은 적은 소비 전력을 사용하는 표시장치 및 그 구동방법을 제공하는 데 있다.
상기 목적을 해결하기 위한 본 발명의 표시장치는 패널부를 포함하고, 상기 패널부는 복수의 게이트 라인들과 복수의 데이터 라인들과 상기 복수의 게이트 라인들 중에서 하나의 게이트 라인에 연결되고, 상기 복수의 데이터 라인들 중에서 하나의 데이터 라인에 연결되는 픽셀을 복수개 포함하고, 이미지 데이터를 수신하고 복수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동부와 상기 패널에 실장되어 있으며, 복수의 게이트 라인에 게이트 신호를 인가하는 게이트 구동부를 포함하고, 상기 게이트 신호의 레벨을 조절하는 복수의 클럭 신호의 주기는 게이트 신호의 주기와 상이한 것을 특징으로 한다.
본 발명의 표시 장치는 실질적으로 적은 전력을 소비한다. 또한, 표시 장치의 응답시간이 향상된다. 추가로 게이트 구동부는 디스플레이 패널이 직접 실장되어 표시장치의 제조 효율을 향상시킨다.
이하, 첨부된 도면을 사용하여 본 발명의 표시 장치 및 그 구동방법을 설명하기로 한다.
도 1은 본 발명의 표시 장치의 블록도이다. 도시된 바와 같이, 본 발명의 표시 장치는 디스플레이 패널부(100), 게이트 구동부(110), 데이터 구동부(120), 계조 전압 발생부(130), 제어부(140) 및 전압 공급부(150)를 포함한다.
상기 디스플레이 패널부(100)는 복수의 게이트 라인들(GL1, GL2, ......GLn- 1 및 GLn)과, 복수의 데이터 라인들(DL1, ...., DLm)과 복수의 픽셀(도면 미도시)를 포함한다. 복수의 픽셀 각각은 하기 도 2에 도시된 바와 같이 게이트 라인과 데이터 라인에 연결된다.
상기 제어부(140)는 그래픽 제어부(도면 미도시)로부터 이미지 신호 R, G, B를 수신하고, 타이밍 제어 신호(CT)에 따라서 제 1 제어신호(CON1), 제 2 제어신호(CON2), 제 3 제어신호(CON3) 및 이미지 신호(DAT)를 출력한다. 상기 전압 공급부(150)는 외부 소스(source)(도면 미도시)로부터 파워 전압(Vp)을 수신하고, 제 1 제어신호(CON1)에 따라서 제 1 구동 전압(AVDD), 제 2 구동 전압(VSS)을 출력한다. 상기 제 1 구동 전압(AVDD)은 계조 전압 발생부(130)로 입력되고, 제 2 구동 전압(VSS)는 계조 전압 발생부(130) 및 게이트 구동부(110)로 출력된다.
상기 게이트 구동부(110)는 제 2 구동 전압(VSS)을 전압 공급부(150)로부터 수신하고, 제 2 제어 신호(CON2)를 제어부로부터 수신하여 복수의 게이트 신호를 순차적으로 출력한다. 예를 들면, 게이트 구동부(110)는 디스플레이 패널부(100)의 단부에 직접 형성되고, 디스플레이 패널부(100)에 개재된 게이트 라인들(GL1, GL2, ....., GLn-1 and GLn)에 전기적으로 연결된다. 그러므로 게이트 구동부(110)는 게이트 라인들에(GL1, GL2, ....., GLn-1 and GLn)에 게이트 신호를 순차적으로 출력한다. 상기 게이트 신호의 출력에 대해서는 하기에 상세히 나타내기로 한다.
계조 전압 발생부(130)는 복수의 저항 각각이 상호간에 직렬로 연결되어 있는 저항열을 포함한다. 예를 들면, 상호간에 직렬로 연결된다. 전압 공급부(150)가 출력한 제 1 구동 전압(AVDD)과 제 2 구동 전압(VSS)은 저항열 구조의 끝단자들에 각각 인가된다. 예를 들면, 제 2 구동 전압(VSS)은 접지 접안일 수 있지만, 반드시 상기 레벨의 전압에 한정되는 것은 아니다. 계조 전압 발생부(130)는 출력 단자를 통해서 복수의 계조 전압들(Vgmma)을 출력한다. 상기 출력단자 각각은 저항열의 각 저항들 간의 연결 노드에 연결된다. 다만, 계조 전압 발생부(130)는 상기 구성에 한정되는 것은 아니다.
데이터 구동부는 이미지 신호(DAT)와 제 3 제어 신호(CON3)를 제어부(140)로부터 수신하고, 계조 전압 발생부(130)로부터 계조 전압(VGMMA)을 수신한다. 제 3 제어 신호(CON3)를 이용하여 데이터 구동부는 디지털 신호인 이미지 신호(DAT)를 계조 전압(VGMMA)을 근거로 아날로그 데이터 전압으로 변환한다. 데이터 구동부(120)는 디스플레이 패널부(100)에 존재하는 데이터 라인(DL1-DLm)에 연결된다. 따라서 데이터 구동부(120)로부터 아날로그 데이터 전압 출력은 데이터 라인(DL1-DLm)에 적용된다.
도 2는 LCD 픽셀의 도식적인 회로의 구성을 나타낸 도면이다. 도시되 바와 같이, 픽셀(200)은 스위칭 소자(SW), 스토리지 커패시터(Cst) 및 액정 커패시터(Clc)를 포함한다. 스위칭 소자(SW)는 n-1번째 게이트 라인(GLn-1)에 연결된 제어 단자, m번째 데이터 라인(DLm)에 연결된 입력 단자, 액정 커패시터(CLC) 및 스토리지 커패시터(Cst)에 연결된 출력단자를 포함한다. 스토리지 커패시터(Cst)는 액정 커패시터(CLC)에 충전된 전하를 유지시킨다. 특히, 게이트 신호가 스위칭 소자(SW)의 출력 단자에 연결된 n번째 게이트 라인(GLn)에 인가된 경우에, 액정 커패 시터(CLC)는 스위칭 소자(SW)의 입력 단자에 연결된 m번째 데이터 라인(DLm)에 인가된 데이터 전압으로 충전된다. 게이트 신호는 스위칭 소자(SW)를 충분히 턴온시킬 수 있는 전압 레벨로 정의된다. 액정 커패시터(CLC)에 충전된 데이터 전압은 스토리지 커패시터(Cst)에 의하여 한 프레임동안 유지된다.
도 3은 도 1의 게이트 구동부를 상세히 나타낸 도면이다. 도시된 바와 같이, 게이트 구동부는 복수의 스테이지를 포함한다. 상기 스테이지는 제 1 스테이지(ST1), 제 2 스테이지(ST2), 제 3 스테이지(ST3), 제 4 스테이지(ST4)를 포함한다. 도 3에 도시된 바와 같이, 제 1, 2, 3, 4 스테이지(ST1, ST2, ST3, ST4) 각각은 게이트 라인(G1, G2, G3, G4)에 게이트 신호를 인가한다.
제 1, 2, 3, 4 스테이지(ST1, ST2, ST3, ST4) 각각은 세트 단자(S), 게이트 전압 단자(Vin), 제 1 클럭 단자(CK), 제 2 클럭 단자(CKB), 리셋 단자(R), 게이트 출력 단자(OUT), 캐리 출력 단자(CR)를 포함한다.
스테이지의 각각은 인접한 전단 스테이지의 캐리 출력 단자(CR)로부터 세트 단자(S)를 통해 캐리 신호를 수신한다. 그리고 스테이지의 각각은 인접한 다음단 스테이지의 게이트 출력 단자(OUT)로부터의 게이트 출력 신호를 리셋 단자(R)를 통해 수신한다. 그러나 제 1 스테이지(ST1)은 세트 단자(S)를 통해 스캐닝 시작 신호(STV)를 수신한다. 또한, 각 홀수 번째 스테이지는 제 1 클럭 신호(CKV1)와 제 2 클럭 신호(CKVB1)를 수신하고, 상기 두 개의 클럭 신호는 제 1 클럭 단자(CK)와 제 2 클럭 단자(CKB)에 선택적으로 인가된다. 그리고 홀수 번째 스테이지는 게이트 오 프 전압(VSS)을 게이트 전압 단자(Vin)를 통해 수신한다. 특히, 제 1 클럭 신호(CKV1)가 제 1 클럭 단자(CK)에 인가될 때, 제 2 클럭 신호(CKVB1)가 제 2 클럭 단자(CKB)에 인가된다. 그리고 도 3에 도시된 바와 같이, 제 1 클럭 신호(CKV1)와 제 2 클럭 신호(CKVB1)가 연속적인 홀수 번째 스테이지의 제 1 클럭 단자(CK)와 제 2 클럭 단자(CKB)에 선택적으로 적용된다. 제 1 클럭 신호(CKV1)와 제 2 클럭 신호(CKVB1)의 위상차는 180도이다.
상기와 유사하게 각 짝수 번째 스테이지인 제 2 스테이지(ST2)와 제 4 스테이지(ST4)는 제 3 클럭신호(CKV2)와 제 4 클럭신호(CKVB2)를 수신한다. 상기 짝수번째 스테이지는 제 1 클럭 단자(CK)와 제 2 클럭 단자(CKB)에 선택적으로 인가된다. 그리고 상기 스테이지는 게이트 전압 단자(Vin)을 통해 게이트 오프 전압(VSS)을 수신한다. 특히, 제 3 클럭 신호(CKV2)가 제 1 클럭 단자(CK)에 적용될 때, 제 4 클럭 신호(CKVB2)가 제 2 클럭 단자(CKB)에 적용된다. 그러므로 제 3 클럭 신호(CKV2)와 제 4 클럭 신호(CKVB2)는 제 1 클럭 단자(CK)와 제 2 클럭 단자(CKB)에 선택적으로 적용된다. 제 3 클럭 신호(CKV2)와 제 4 클럭 신호(CKVB2)는 180도의 위상차이가 있다. 제 1 클럭 신호(CKV1)와 제 2 클럭 신호(CKV2)의 위상차는 90도이다. 그리고 제 3 클럭 신호(CKVB1)와 제 4 클럭신호(CKV2)의 위상차도 90도이다.
제 1 내지 제 4 클럭신호(CKV1, CKVB1, CKV2 및 CKVB2) 각각의 높은 전압레벨은 픽셀의 스위칭 소자를 턴온 시킬 수 있을 만큼의 레벨이고, 낮은 전압레벨은 픽셀의 스위칭 소자를 턴오프 시킬 수 있을만큼의 레벨이다. 스캐닝 시작 신호(STV)와 제 1 내지 제 4 클럭 신호(CKV1, CKVB1, CKV2 및 CKVB2) 각각은 제어부 에서 게이트 구동부로 출력되는 제 2 제어 신호에 포함된다.
도 4는 게이트 신호와 제 2 제어 신호의 파형을 나타낸 도면이다. 상기 파형은 도 5의 설명과 결합하여 더 상세히 설명하기로 한다.
도 5는 게이트 구동부의 하나의 스테이지에 대한 도식적인 회로를 나타낸 도면이다.
게이트 구동부의 스테이지 예를 들면, 제 1 스테이지(ST1), 제 2 스테이지(ST2), 제 3 스테이지(ST3), 제 4 스테이지(ST4)는 실질적으로 동일한 기능과 매커니즘을 지닌다. 그러므로 도 5에서 중복을 피하기 위하여 단지 하나의 스테이지에 대하여 설명하기로 한다. 하나의 스테이지는 입력부(620), 풀업 구동부(630), 풀다운 구동부(640) 및 출력부(650)를 포함한다. 하나의 스테이지는 제 1 내지 제 4 트랜지스터(T1-T14), 제 1 내지 제 3 커패시터(C1-C3), 제 1 내지 제 4 노드(J1-J4)를 포함한다.
특히, 입력부는 제 5, 10, 11 트랜지스터(T5, T10, T11)를 포함하고, 각각은 세트 단자(S)와 게이트 전압 단자(Vin)에 직렬로 연결된다. 제 5, 11 트랜지스터(T5, T11)의 게이트 단자는 제 2 클럭 단자(CKB)에 연결되고, 제 10 트랜지스터의 게이트는 제 1 클럭 단자(CK)에 연결된다. 제 11 트랜지스터(T11)와 제 10 트랜지스터(T10)간의 접촉 부분은 제 1 노드(J1)에 연결되고, 제 10 트랜지스터(T10)와 제 5 트랜지스터(T5)간의 접촉 부분은 제 2 노드(J2)에 연결된다.
풀업 구동부(630)는 세트 단자(S)와 제 1 노드(J1) 사이에 연결되는 제 4 트랜지스터(T4), 제 1 클럭 단자(CK)와 제 3 노드(J3)사이에 연결되는 제 12 트랜지 스터(T12), 제1 클럭 단자(CK)와 제 4 노드(J4)사이에 연결되는 제 7 트랜지스터를 포함한다. 제 4 트랜지스터(T4)는 게이트와 드레인이 세트 단자(S)에 공통으로 연결되고, 소스는 제 1 노드(J1)에 연결된다. 제 12 트랜지스터(T12)는 게이트와 드레인이 제 1 클럭 단자(CK) 예를 들면, 노드(J5)에 연결되고, 소스가 제 3 노드(J3)에 연결된다. 제 7 트랜지스터(T7)는 게이트가 제 3 노드(J3)와 제 1 클럭 단자(CK) 예를 들면, 제 5 노드(J5)에 제 1 커패시터(C1)를 통해 연결된다. 그리고 드레인은 제 1 클럭 단자(CK)에 연결되고, 소스는 제 4 노드(J4)에 연결된다. 풀업 구동부(630)는 제 3 노드(J3)와 제 4 노드(J4)에 연결된 제 2 커패시터(C2)를 더 포함한다.
풀다운 구동부(640)는 제 6, 9, 13, 8, 3, 2 트랜지스터(T6, T9, T13, T8, T3, T2)를 포함하고, 각각은 게이트 전압 단자(Vin)를 통해 소스로 게이트 오프 전압(VSS)를 수신한다. 제 6, 9 트랜지스터(T6, T9)는 드레인을 통해 제 1 노드(J1)로 게이트 오프 전압(VSS)을 출력하고, 제 13 트랜지스터(T13)는 드레인을 통해 제 3 노드(J3)로 게이트 오프 전압(VSS)을 출력하고, 제 8 트랜지스터(T8)는 드레인을 통해 제 4 노드(J4)로 게이트 오프 전압(VSS)을 출력하고, 제 3 트랜지스터(T3)와 제 2 트랜지스터(T2)는 드레인을 통해 제 2 노드(J2)로 게이트 오프 전압(VSS)을 출력한다. 제 6 트랜지스터(T6)는 프레임 리셋 단자(FR)에 연결되는 게이트와 제 1 노드(J1)에 연결되는 드레인을 포함하고, 제 9 트랜지스터(T9)는 리셋 단자(R)와 연결되는 게이트와 제 1 노드(J1)에 연결되는 드레인을 포함한다. 제 13, 8 트랜지스터(T13, T8)의 게이트들은 제 2 노드(J2)에 공통으로 연결되고, 드레인은 제 3 노드(J3)와 제 4 노드(J4)에 각각 연결된다. 제 3 트랜지스터(T3)는 게이트가 제 4 노드(J4)에 연결되고, 드레인이 제 2 노드(J2)에 연결된다. 제 2 트랜지스터(T2)는 리셋 단자(R)에 연결되는 게이트와 제 2 노드(J2)에 연결되는 드레인을 포함한다.
출력부(650)는 제 1, 14 트랜지스터(T1, T14)를 포함한다. 제 1 트랜지스터(T1)는 제 1 노드(J1)에 게이트가 연결되고, 제 1 클럭 단자(CK)에 드레인이 연결되고, 출력 단자(OUT)에 소스가 연결된다. 제 14 트랜지스터(T14)는 제 1 노드(J1)에 게이트가 연결되고, 제 1 클럭 단자(CK)에 드레인이 연결되고, 캐리 단자(CR)에 소스가 연결되고, 캐리 신호 (Cout)이 출력이다. 출력부(650)는 제 1 노드(J1)과 제 2 노드(J2) 사이에 연결되는 제 3 커패시터를 더 포함한다.
일례로 제 1 내지 제 14 트랜지스터들(T1-T14)은 도 7에 도시되어 있는 바와 같이 NMOS 트랜지스터일 수 있다. 다만, 상기 트랜지스터가 반드시 NMOS 트랜지스터에 한정되는 것은 아니다. 즉, 상기 트랜지스터들은 PMOS 트랜지스터일 수도 있다. 제 1, 2, 3 커패시터(C1, C2, C3)는 각 트랜지스터들(T1-T14)의 게이트와 드레인과 소스 사이에 형성되는 기생 커패시턴스에 의하여 그 값이 변경될 수 있다.
하나의 스테이지의 동작은 도 5와 관련하여 상세히 설명하기로 한다. 하나의 스테이지의 제 1 클럭 단자(CK)에 클럭 신호의 하이레벨의 전압이 인가된다. 예를 들면, 제 1 클럭 신호(CKV1)는 LCD(160)의 스위칭 소자를 턴온 시킬 수 있는 레벨과 동일한 레벨을 포함하며, 이를 고전압이라 한다. 하나의 스테이지의 제 2 클럭 단자에 클럭 신호의 로우레벨의 전압이 인가된다. 예를 들면, 제 2 클럭 신호(CKVB1)은 게이트 오프 전압(VSS)의 레벨과 실질적으로 동일한 레벨을 포함하고, 이를 저전압이라 한다.
게이트 구동부의 하나의 스테이지는 제어 신호를 수신하고, 게이트 신호를 제공한다. 캐리신호(Cout)는 하나의 스테이지에 로직 하이 상태로 인가되고, 제 1 클럭 신호는 로직 로우 상태로 인가되고, 제 2 클럭 신호(CKVB1)는 제 1 스테이지에 로직 하이 상태로 인가된다. 그러나 게이트 구동부의 제 1 스테이지는 캐리 신호(Cout)대신 주사 시작 신호(STV)를 수신한다.
캐리 신호(Cout)가 하나의 현재 스테이지의 세트 단자(S)에 인가될 때, 제 2 클럭 신호(CKVB1)는 하나의 현재 스테이지의 제 2 클럭 단자(CKV)에 로직 하이 상태로 인가되고, 제 11, 5, 4 트랜지스터(T11, T5, T4)가 턴온된다. 그 결과 제 11, 4 트랜지스터(T11, T4)는 제 5 트랜지스터(T5)가 제 2 노드(J2)로 저전압을 공급하는 동안 스캔 시작 신호와 제 1 클럭 신호가 저전압 상태에 있을 때 제 1 노드(J1)에 고전압을 공급한다. 그러므로 제 1, 14 트랜지스터(T1, T14)는 턴온되고, 제 1 클럭 단자(CK)에 인가되는 로직 로우 상태의 제 1 클럭 신호가 캐리 단자(CR) 및 출력 단자(OUT)를 통해 출력된다. 제 2 노드(J2)와 제 1 클럭 신호에서의 전압이 저전압 레벨이므로, 출력 단자(OUT)와 캐리 단자(CR)를 통해 출력되는 게이트 신호(Gout)와 캐리신호(Cout)가 저전압 레벨이다. 제 3 커패시터(C3)는 고전압과 저전압간의 차이에 상응하는 전압만큼이 충전된다. 그래서 제 1 노드의 신호가 로직 하이 상태가 된다.
이때, 하나의 현재 스테이지의 제 1 클럭 신호(CK)에 인가되는 클럭 신호와 인접한 다음 스테이지의 게이트 신호(Gout)가 로직 로우 상태이므로, 제 2 노 드(J2)는 로직 로우 상태를 유지하고, 제 10, 9, 12, 13, 8, 2 트랜지스터(T10, T9, T12, T13, T8, T2)가 턴오프된다.
세트 단자(S)에 인가되는 캐리 신호(Cout)이 로직 로우 상태이고, 제2 클럭 단자(CKB)에 인가되는 제 2 클럭 신호(CKVB1)가 로직 로우 상태일때, 제 11, 5 트랜지스터(T11, T5)가 턴오프된다. 동시에 현재 스테이지의 제 1 클럭 단자(CK)에 인가되는 제 1 클럭 신호(CKV1)가 로직 로우 상태이고, 제 1 트랜지스터(T1)의 출력 전압과 제 2 노드(J2)의 전압 고전압으로 추이된다. 고 전압이 제 10 트랜지스터(T10)의 게이트에 적용됨에도 불구하고, 제 10 트랜지스터(T10)의 소스가 고전압인 제 2 노드(J2)에 연결되오 있으므로, 제 10 트랜지스터(T10)의 게이트와 소스간의 전압차이가 실질적으로 0이 된다. 그 결과, 제 10 트랜지스터(T10)가 턴오프 상태를 유지한다. 따라서, 제 1 노드(J1)는 플로팅(floating) 상태가 되고, 제 1 노드(J1)의 전계가 부스팅(boosting) 효과에 의하여 제 3 커패시터(C3)에 충전된 고 전압으로 향상된다. 그래서 부스팅된 레벨로 인하여 제 1 노드(J1)의 신호가 더 높아진다.
하나의 현재 스테이지의 제 1 클럭 단자(CK)에 인가되는 클럭 신호와 제 2 노드는 고전압이 되고, 제 12, 13, 8 트랜지스터(T12, T13, T8)는 턴온된다. 제 12 트랜지스터(T12)와 제 13 트랜지스터(T13)가 고전압과 저전압 사이에 예를 들면, 하나의 현재 스테이지의 제 1 클럭 단자(CK)와 게이트 전압 단자(Vin) 사이에 서로 직렬로 연결된다. 제 3 노드(J3)는 제 12, 13 트랜지스터(T12, T13)의 턴온 저항값에 의하여 결정되는 전압값 예를 들면, 제 12, 13 트랜지스터(T12, T13)사이에 분 할된 전압값이 된다. 일례로, 제 13 트랜지스터(T13)의 턴온 저항값 제 12 트랜지스터(T12)의 턴온 저항값에 비하여 약 10000배 이상이면, 제 3 노드(J3)의 전압이 고전압이 된다. 그러므로 제 7 트랜지스터(T7)가 턴온된다. 제 7 트랜지스터(T7)가 제 4 노드(J4)를 통해 제 8 트랜지스터(T8)와 전기적으로 직렬로 연결된 경우에, 제 4 노드(J4)는 제 7, 8 트랜지스터(T7, T8)의 턴온 저항값에 의하여 분할된 전압에 상응하는 값을 갖게된다. 일례로, 제 7, 8 트랜지스터(T7, T8)의 턴온 저항값이 실질적으로 동일하고, 제 4 노드(J4)가 고전압과 저전압 사이에 중간 전압값에 상응하는 전압이 된다. 그 결과 제 3 트랜지스터(T3)가 턴오프 상태를 유지한다. 하나의 현재 스테이지의 리셋 단자(R)를 통해 인가되는 하나의 다음 스테이지의 게이트 신호(Gout)는 로직 로우 레벨이고, 제 9, 2 트랜지스터가 턴오프 상태를 유지한다. 따라서, 게이트 신호(Gout)와 캐리 신호(Cout)는 출력 단자(OUT)와 캐리 단자(CR)를 통해 출력된다. 그래서 고전압 레벨이 도 4에 도시된 바와 같이 게이트 라인에 인가된다.
제 1 커패시터(C1)는 제 3 노드(J3)와 제 5 노드(J5)사이에 전압차에 상응하는 전압이 충전된다. 반면, 제 2 커패시터(C2)는 제 4 노드(J4)와 제 5 노드(J5) 사이의 전압차에 상응하는 전압이 충전된다. 제 1 클럭 단자(CK)에 인가되는 클럭 신호가 로직 로우 레벨이므로, 제 3 노드에서의 전압이 제 5 노드에서의 전압보다 낮다.
하나의 다음 스테이지의 게이트 신호(Gout)와 제 1 클럭 단자(CK)에 인가되는 제 1 클럭 신호가 로직 하이 레벨이고, 하나의 현재 스테이지의 제 2 클럭 단 자(CKB)에 인가되는 클럭 신호가 로직 로우 레벨을 유지할 때, 제 2 트랜지스터(T2)는 턴온되고, 낮은 전압이 제 2 노드(J2)에 인가된다. 제 11, 5 트랜지스터(T11, T5)는 제 2 클럭 신호의 로우 레벨로 인하여 턴오프된다. 제 10 트랜지스터가 턴온되고, 제 1 노드(J1)이 낮은 레벨이 된다. 제 1, 14 트랜지스터(T1, T14)가 턴오프된다. 게이트 신호(Gout)와 캐리신호(Cout)는 로우 레벨 전압이다. 그래서 로우 레벨 전압이 게이트 라인에 인가된다. 추가로 제 1 클럭 신호(CKV1)와 제 3 클럭 신호(CKV2)의 라이징 타임의 차이가 1 수평 주기임에도 불구하고, 각 클럭 신호는 2 수평 주기 동안 동일한 로직 레벨을 유지한다.
하나의 다음 스테이지에서의 구동 동작은 하나의 현재 스테이지에서의 동작과 동일하다. 상기 하나의 스테이지는 제 1 클럭 신호(CKV1)와 제 2 클럭 신호(CKVB1)를 수신한다. 그러나 짝수번째 하나의 스테이지는 제 3 클럭 신호(CKV2)와 제 4 클럭 신호(CKVB2)를 수신한다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
도 1은 본 발명의 표시 장치의 블록도.
도 2는 LCD 픽셀의 도식적인 회로의 구성을 나타낸 도면.
도 3은 도 1의 게이트 구동부를 상세히 나타낸 도면.
도 4는 게이트 신호와 제 2 제어 신호의 파형을 나타낸 도면.
도 5는 게이트 구동부의 하나의 스테이지에 대한 도식적인 회로를 나타낸 도면.

Claims (13)

  1. 홀수 번째 게이트 라인, 짝수 번째 게이트 라인, 복수의 데이터 라인, 및 상기 홀수 번째 게이트 라인과 상기 짝수 번째 게이트 라인 중 대응하는 게이트 라인 및 상기 복수의 데이터 라인 중 대응하는 데이터 라인에 연결된 복수의 화소들을 포함하는 패널부;
    이미지 데이터를 수신하고, 상기 복수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동부; 및
    상기 홀수 번째 게이트 라인 및 상기 짝수 번째 게이트 라인에 연결된 게이트 구동부를 포함하고,
    상기 게이트 구동부는 상기 홀수 번째 게이트 라인에 게이트 신호를 인가하는 홀수 번째 스테이지와 상기 짝수 번째 게이트 라인에 게이트 신호를 인가하는 짝수 번째 스테이지를 포함하고,
    상기 홀수 번째 스테이지는 제 1 클럭 신호와 제 2 클럭 신호를 수신하고, 상기 짝수 번째 스테이지는 제 3 클럭 신호와 제 4 클럭 신호를 수신하며,
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호간의 위상차는 180도이며, 상기 제 3 클럭 신호와 상기 제 4 클럭 신호간의 위상차는 180도이며,
    상기 제 1 클럭 신호와 상기 제 3 클럭 신호간의 위상차는 90도이고, 상기 제 2 클럭 신호와 상기 제 4 클럭 신호간의 위상차는 90도이며,
    상기 제1 내지 제4 클럭 신호의 주기는 상기 게이트 신호의 주기와 상이한 것을 특징으로 하는 표시장치.
  2. 제 1항에 있어서,
    상기 제1 내지 제4 클럭 신호의 주파수는 상기 게이트 신호의 주파수보다 작은것을 특징으로 하는 표시장치.
  3. 제 1항에 있어서,
    상기 제1 내지 제4 클럭 신호의 주파수는 상기 게이트 신호의 주파수보다 두배 작은것을 특징으로 하는 표시장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 데이터 신호의 극성은 각 연속적인 프레임마다 전환되는 것을 특징으로 하는 표시장치.
  6. 삭제
  7. 제 1항에 있어서,
    상기 홀수 번째 스테이지 중에서 첫 번째 스테이지와 상기 짝수 번째 스테이지 중에서 첫 번째 스테이지는 스캔 시작 신호를 수신하는 것을 특징으로 하는 표시장치.
  8. 삭제
  9. 삭제
  10. 제 1항에 있어서,
    상기 제 1 내지 제 4 클럭 신호의 주기는 동일한 것을 특징으로 하는 표시장치.
  11. 제 10항에 있어서,
    상기 제 1 내지 제 4 클럭 신호의 진폭은 동일한 것을 특징으로 하는 표시장치.
  12. 제 1항에 있어서,
    외부로부터 상기 이미지 데이터를 수신하고, 상기 데이터 구동부로 상기 이미지 데이터를 출력하는 제어부; 및
    상기 복수의 데이터 라인에 상기 데이터 신호를 공급하기 위하여 상기 데이터 구동부에 계조 전압을 제공하는 계조 전압 발생부를 더 포함하는 표시장치.
  13. 삭제
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