KR20080033773A - 쉬프트 레지스터 - Google Patents

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KR20080033773A
KR20080033773A KR1020060099920A KR20060099920A KR20080033773A KR 20080033773 A KR20080033773 A KR 20080033773A KR 1020060099920 A KR1020060099920 A KR 1020060099920A KR 20060099920 A KR20060099920 A KR 20060099920A KR 20080033773 A KR20080033773 A KR 20080033773A
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기동현
나병선
이원희
권지현
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삼성전자주식회사
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Abstract

TFT의 동작 특성을 모니터링할 수 있는 쉬프트 레지스터가 제공된다. 쉬프트 레지스터는, 다수 개의 박막 트랜지스터를 포함하는 쉬프트 레지스터로서, 상기 박막 트랜지스터는 절연 기판 상에 형성된 게이트 패턴과, 상기 게이트 패턴 상에 형성된 반도체층과, 소스 라인과 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소스 패턴 및 상기 소스 패턴과 분리되며 상기 반도체층 상에 형성된 드레인 패턴을 포함하되, 상기 게이트 패턴, 상기 소스 및 드레인 패턴과 각각 연결되는 게이트 패드, 소스 및 드레인 패드를 포함한다.
쉬프트 레지스터, 박막 트랜지스터, 액정 표시 장치

Description

쉬프트 레지스터{Shift register}
도 1은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 나타낸 블록도의 한 예이다.
도 2는 도 1의 한 스테이지의 내부 회로도의 한 예이다.
도 3a는 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이다.
도 3b는 도 3a의 Ⅲb-Ⅲ'b선을 따라 절단한 단면도이다.
도 3c는 도 3의 Ⅲc-Ⅲ'c선을 따라 절단한 단면도이다.
도 3d는 도 3a의 Ⅲd-Ⅲ'd선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터의 동작 특성을 나타내는 그래프이다.
(도면의 주요부분에 대한 부호의 설명)
10: 쉬프트 레지스터 100: 입력부
200: 출력부 300: 풀업 구동부
400: 풀다운 구동부 510: 절연 기판
520: 게이트 패턴 530: 소스 패턴
550: 드레인 패턴 560: 보호막
본 발명은 쉬프트 레지스터에 관한 것으로, 보다 상세하게는 TFT의 동작 특성을 모니터링할 수 있는 쉬프트 레지스터에 관한 것이다.
액정 표시 장치는 게이트 구동 IC를 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였으나, 제조 원가 또는 제품의 크기, 설계적인 측면에서 다른 방법이 모색되고 있다. 즉, 게이트 구동 IC를 채택하지 않고, 비정질-실리콘 박막 트랜지스터(Thin Film Transistor, 이하 'TFT'라 함)를 이용하여 게이트 온/오프 신호를 발생시키는 쉬프트 레지스터를 액정패널의 유리 기판에 실장하고 있다.
쉬프트 레지스터가 액정 패널의 유리 기판에 실장된 액정 표시 장치의 경우, 쉬프트 레지스터용 TFT의 특성을 측정하기 위한 테스트 패턴이 유리 기판에 형성되어 있는 것이 아니라, 유기 기판의 외곽에 위치하고 있고, TFT 공정 중에 발생하는 산포에 의해 TFT의 특성이 설계 수치와 다르게 나타난다. 따라서, 쉬프트 레지스터가 오동작하게 된다. 예를 들어, 고온 동작시 노이즈가 발생하고, 저온 동작시 공정 마진이 부족하여 올바르게 동작하지 않게 된다.
본 발명이 이루고자 하는 기술적 과제는, TFT의 동작 특성을 모니터링할 수 있는 쉬프트 레지스터를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으 며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터는, 다수 개의 박막 트랜지스터를 포함하는 쉬프트 레지스터로서, 상기 박막 트랜지스터는 절연 기판 상에 형성된 게이트 패턴과, 상기 게이트 패턴 상에 형성된 반도체층과, 소스 라인과 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소스 패턴 및 상기 소스 패턴과 분리되며 상기 반도체층 상에 형성된 드레인 패턴을 포함하되, 상기 게이트 패턴, 상기 소스 및 드레인 패턴과 각각 연결되는 게이트 패드, 소스 및 드레인 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 쉬프트 레지스터는, 게이트 온/오프 신호를 순차적으로 출력하는 복수의 스테이지를 포함하는 쉬프트 레지스터로서, 상기 각 스테이지는, 제1 캐리 신호를 입력받아 제어 신호를 출력하는 입력부, 상기 입력부에 연결되고, 제1 클럭 신호 및 상기 제어 신호에 따라 상기 게이트 온/오프 신호 및 제2 캐리 신호를 출력하는 출력부, 상기 제1 클럭 신호에 동작하는 풀업 구동부 및 상기 입력부, 상기 풀업 구동부 및 상기 출력부에 연결되고, 상기 제1 클럭 신호, 제2 클럭 신호 및 다음 스테이지의 게이트 온/오프 신호에 따라 동작하는 풀다운 구동부를 포함하되, 상기 출력부는 상기 게이트 온/오프 신호를 출력하는 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터의 게이트, 소스 및 드레인과 각각 연결되는 게이트, 소스 및 드레인 패드를 포함 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 나타낸 블록도의 한 예이고, 도 2는 도 1의 한 스테이지의 내부 회로도의 한 예이다.
도 1을 참조하면, 쉬프트 레지스터(10)는 서로 종속적으로 연결되어 있으며, 순차적으로 게이트 온/오프 신호(Gout1,…, Gout(n+1))를 출력하는 다수의 스테이지(ST1,…, STn +1)를 포함하며, 게이트 오프 전압(Voff), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB), 초기화 신호(INT)가 입력된다. 마지막 스테이지(STn +1)를 제외한 모든 스테이지는 액정 패널(미도시)의 게이트 라인(미도시)과 일대일로 연결되어 있다.
각 스테이지(ST1,…, STn +1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.
각 스테이지(ST1,…, STn +1), 예를 들면, j번째 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj-1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후단 스테이지(STj +1)의 게이트 온/오프 신호(Gout(j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT)가 입력된다. 게이트 출력 단자(OUT1)는 게이트 온/오프 신호(Gout1)를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다. 마지막 스테이지(STn +1)의 캐리 신호(Cout(n+1))는 초기화 신호로서 각 스테이지(ST1,…, STn +1)에 제공된다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 주사 시작 신호(STV)가 입력되며, 마지막 스테이지(STn +1)에는 후단 게이트 온/오프 신호 대신 주사 시작 신호(STV)가 입력된다.
여기서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 액정 패널(미도시)의 화소(미도시)를 구성하는 TFT(미도시)를 구동할 수 있도록, 하이 레벨인 경우는 게이트 온 전압과 같고, 로우 레벨인 경우에는 게이트 오프 전압(Voff)과 같을 수 있으며, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 듀티비가 50%이고, 그 위상차는 180°일 수 있다.
도 2를 참조하면, j번째 스테이지(STj)는 입력부(100), 출력부(200), 풀업 구동부(300) 및 풀다운 구동부(400)를 포함한다.
입력부(100)는 소스와 게이트가 공통 연결되어 이전 스테이지의 캐리 신호(Cout(j-1))를 입력받는 제4 TFT(T4)를 포함하며, 전단 캐리 신호(Cout(j-1))를 입력받아 드레인을 통하여 제어 신호(CONT)를 출력한다.
출력부(200)는 입력부(100)에 연결되고, 제1 클럭 신호(CKV) 및 제어 신호(CONT)에 따라 게이트 온/오프 신호(Gout(j)) 및 케리 신호(Cout(j))를 출력한다.
이러한 출력부(200)는 소스가 제1 클럭 단자(CK1)에 연결되고, 드레인이 각각 게이트 출력 단자(OUT1), 캐리 출력 단자(OUT2)에 연결되어 있고 게이트가 제1 노드에 연결되어 있는 한 쌍의 TFT(T1, T15)와 제1 TFT(T1)의 게이트와 드레인 사이에 연결되어 있는 제1 커패시터(C1), 제15 TFT(T15)의 게이트와 드레인 사이에 연결되어 있는 제2 커패시터(C2)를 포함한다.
풀업 구동부(300)는 제1 클럭 신호(CKV)에 동작하는데, 풀다운 구동부(400)가 출력부(200)를 풀다운시키는 것을 방지한다.
이러한 풀업 구동부(300)는, 제1 클럭 단자(CK1)와 제3 노드(N3) 사이에 연 결되어 있는 제12 TFT(T12), 제1 클럭 단자(CK1)와 제4 노드(N4) 사이에 연결되어 있는 제7 TFT(T7)를 포함한다. 제4 TFT(T4)의 게이트와 소스는 셋 단자(S)에 공통으로 연결되어 있으며 드레인은 제1 노드(N1)에 연결되어 있고, 제12 TFT(T12)의 게이트와 소스는 제1 클럭 단자(CK1)에 공통으로 연결되어 있고, 드레인은 제3 노드(N3)에 연결되어 있다. 제7 TFT(T7)의 게이트는 제3 노드(N3)에 연결됨과 동시에 제3 커패시터(C3)를 통하여 제1 클럭 단자(CK1)에 연결되어 있고, 소스는 제1 클럭 단자(CK1)에 드레인은 제4 노드(N4)에 연결되어 있으며, 제3 노드(N3)와 제4 노드(N4) 사이에 제4 커패시터(C4)가 연결되어 있다.
풀다운 구동부(400)는 입력부(100), 풀업 구동부(300) 및 출력부(200)에 연결되고, 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 다음 스테이지의 게이트 온/오프 신호(Gout(j+1))에 따라 동작하여, 출력부(200)를 풀다운 시킨다.
이러한 풀다운 구동부(400)는, 셋 단자(S)와 전원 전압 단자(GV) 사이에 직렬로 연결되어 있는 세 개의 TFT(T5, T10, T11), 제1 노드(N1)와 전원 전압 단자(GV) 사이에 병렬로 연결되어 있는 한 쌍의 TFT(T6, T9), 풀업 구동부(300)의 제3 노드(N3) 및 제4 노드(N4)와 전원 전압 단자(GV) 사이에 각각 연결되어 있는 한 쌍의 TFT(T13, T8) 그리고 제2 노드(N2)와 전원 전압 단자(GV) 사이에 병렬로 연결되어 있는 한 쌍의 TFT(T2, T3)를 포함한다.
여기에서, 제1 TFT(T1)가 게이트 온/오프 신호(Gout(j))를 출력하는 TFT로서, 제1 TFT(T1)는 절연 기판 상에 형성된 게이트 패턴과, 게이트 패턴 상에 형성된 반 도체층과, 소스 라인과, 소스 라인으로부터 분기되어 반도체층 상에 형성된 소스 패턴 및 소스 패턴과 분리되며 반도체층 상에 형성된 드레인 패턴을 포함한다.
또한, 제1 TFT(T1)는 제1 TFT(T1)의 동작 특성을 모니터링(monitoring)할 수 있는 게이트, 소스 및 드레인 패드(GPAD, SPAD, DPAD)를 포함한다. 이때, 게이트 패드(GPAD), 소스 및 드레인 패드(SPAD, DPAD)는 제1 TFT(T1)의 게이트 패턴, 소스 및 드레인 패턴과 각각 연결되어 있다. 여기에서, 게이트 패드(GPAD)는 게이트 패턴과 동일층 상에 형성되며, 소스 및 드레인 패드(SPAD, DPAD)는 소스 및 드레인 패턴과 동일층 상에 형성되어 있다. 그리고, 게이트 패턴과 게이트 패드(GPAD)는 더미 게이트 배선에 의해 전기적으로 연결되어 있고, 소스 및 드레인 패턴과 소스 및 드레인 패드(SPAD, DPAD)는 각각 더미 소스 및 드레인 배선에 의해 전기적으로 연결되어 있다.
먼저, 도 3a 내지 도 3d를 참조하여 본 발명의 일 실시예에 따른 제1 TFT의 구조에 대해서 상세히 설명한다.
도 3a는 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이고, 도 3b는 도 3a의 Ⅲb-Ⅲ'b선을 따라 절단한 단면도이고, 도 3c는 도 3의 Ⅲc-Ⅲ'c선을 따라 절단한 단면도이고, 도 3d는 도 3a의 Ⅲd-Ⅲ'd선을 따라 절단한 단면도이다.
도 3a 내지 3d를 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(510) 상에 게이트 패턴(520)이 형성되어 있다. 이때, 게이트 패턴(520)의 일단에는 게이트 패턴(520)으로부터 분기된 더미 게이트 라인(570_1)이 형성되어 있으며, 게이트 패턴(520)과 도 2의 게이트 패드(GPAD)는 더미 게이트 라인(570_1) 에 의해 연결되어 있다. 더미 게이트 라인(570_1)은 게이트 패턴(520)과 동일한 물질로 형성될 수 있다.
게이트 패턴(520)은, 예를 들어 직사각형 형상으로 형성될 수 있는데, 이러한 게이트 패턴(520)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등을 포함하는 단일층 또는 다중층으로 이루어질 수 있다.
게이트 패턴(520) 위에는 게이트 절연막(521)이 형성되어 있다. 게이트 절연막(521)은 예컨대 질화 규소(SiNx) 등으로 이루어진다.
게이트 절연막(521) 위에는 수소화 비정질 규소 등의 반도체로 이루어진 반도체층(522)이 형성되어 있다. 반도체층(522)은 채널 영역에서 게이트 패턴(520)과 오버랩된다. 또한, 후술하는 소스 패턴(530) 및 드레인 패턴(550)과 오버랩된다.
반도체층(522) 위에는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(523)이 형성되어 있다. 저항성 접촉층(523)은 상부의 소스 패턴(530) 및 드레인 패턴(550)과 오버랩된다.
저항성 접촉층(523) 위에는 소스 패턴(530) 및 드레인 패턴(550)이 형성되어 있으며, 소스 패턴(530) 및 드레인 패턴(550)은 동일한 층에 형성된다.
소스 패턴(530)은 소스 라인(532_1, 532_2)과, 소스 라인(532_1, 532_2)으로부터 분기된 소스 전극(534_1, 534_2) 및 소스 라인(532_2)의 종단에 형성된 더미 소스 라인(570_2)을 포함한다. 이때, 소스 패턴(530)과 도 2의 소스 패드(SPAD)는 더미 소스 라인(570_2)에 의해 전기적으로 연결되어 있으며, 소스 라인(532_2)으로 부터 분기되어 있다. 더미 소스 라인(570_2)은 소스 패턴(530)과 동일한 물질로 형성될 수 있다.
소스 라인(532_1, 532_2)을 통해 외부로부터 제1 클럭 신호(CKV)를 제공받고, 소스 라인(532_1, 532_2)으로부터 분기된 소스 전극(534_1, 534_2)에 제1 클럭 신호(CKV)를 전달한다. 여기서 소스 라인(532_1, 532_2)은 기생 커패시턴스를 줄이기 위해 게이트 패턴(520)과 오버랩 되지 않을 수 있다.
소스 전극(534_1, 534_2)은 소스 라인(532_1, 532_2)으로부터 분기되어 게이트 패턴(520)과 오버랩 되도록 형성되는데, 도 3a에 도시된 바와 같이 소스 라인(532_1, 532_2)으로부터 다수의 소스 전극(534_1, 534_2)이 분기될 수 있다. 이러한 소스 전극(534_1, 534_2)은 후술하는 드레인 패턴(550)과 크로스 핑거 형태로 형성되어 있다.
드레인 패턴(550)은 게이트 패턴(520) 상에 형성되고, 소스 전극(534_1, 534_2)과 분리되어 채널을 형성한다. 여기에서, 드레인 패턴(550)과 소스 전극(534_1, 534_2)과의 이격된 거리가 채널 길이, 즉 L을 정의한다. 드레인 패턴(530)의 일단에는 드레인 패턴(550)으로부터 분기된 더미 드레인 라인(570_3)이 형성되어 있으며, 드레인 패턴(550)과 도 2의 드레인 패드(DPAD)는 더미 드레인 라인(570_3)에 의해 연결되어 있다. 더미 드레인 라인(570_3)은 드레인 패턴(550)과 동일한 물질로 형성될 수 있다.
드레인 패턴(550)은 다수의 소스 전극(534_1, 534_2)과 크로스 핑거 형태로 배치된다. 이러한 드레인 패턴(550)을 통해 게이트 온/오프 신호(Goutj)가 출력되며, 이 신호가 게이트 라인(미도시)에 전달된다.
이러한 소스 패턴(530)은 드레인 패턴(550)을 중심으로 대칭적으로 형성될 수 있다.
즉, 도 3a에 도시된 바와 같이 소스 패턴(530)은 한 쌍의 소스 라인(532_1, 532_2), 즉 제1 소스 라인(532_1)과 제2 소스 라인(532_2)으로부터 각각 분기된 다수의 소스 전극(534_1, 534_2) 및 소스 패턴(530)과 소스 패드(SPAD)를 연결하는 더미 소스 라인(570_2)을 포함한다. 소스 패턴(530)은 드레인 패턴(550)과 한 쌍의 크로스 핑거 형태로 형성될 수 있다.
여기에서, 소스 패턴(530) 및 드레인 패턴(550)은, 예컨대 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등을 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 바람직하기로는 건식 식각이 가능한 물질로 이루어질 수 있다. 예를 들어 몰리브덴이나 티타늄 단일층, 티타늄/알루미늄 이중층 또는 티타늄/알루미늄/티타늄, 티타늄/알루미늄/질화티타늄, 몰리브덴/알루미늄/몰리브덴 등의 삼중층 등으로 이루어질 수 있으며, 이상의 예시에 제한되지 않음은 물론이다.
소스 패턴(530), 드레인 패턴(550), 더미 소스 및 드레인 라인(570_2, 570_3) 위에는 질화 규소(SiNx) 및/또는 유기막 등으로 이루어진 보호막(560)이 형성되어 있다.
도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터의 동작 특성을 나타내는 그래프이다.
도 4를 참조하면, 본 발명에서는 제1 TFT(T1)의 게이트 패턴, 소스 및 드레인 패턴과 연결되는 게이트 패드, 소스 및 드레인 패드가 형성되어 있어 각각의 패드를 통해 제1 TFT의 동작 특성을 모니터링할 수 있다. 예를 들면, 소스 패드를 통해 소정의 소스 전압을 인가하고, 게이트 패드를 통해 소정의 게이트 전압을 인가하게 되면, 제1 TFT가 턴온되어 드레인 패드를 통해 제1 TFT의 온 전류(Ion)를 측정할 수 있다. 도 4에서와 같이 게이트 전압에 따른 제1 TFT의 온 전류(Ion) 및 오프 전류(Ioff)의 특성 변화를 모니터링할 수 있다.
또한, 액정 패널의 시간의 경과에 따른 특성이나 신뢰성을 시험하기 위해서 에이징(Aging) 테스트 후 발생하는 제1 TFT의 문턱 전압(Vth)의 특성 변화도 모니터링할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
상술한 바와 같은 본 발명에 따른 쉬프트 레지스터에 의하면, TFT의 동작 특성을 모니터링할 수 있다.

Claims (10)

  1. 다수 개의 박막 트랜지스터를 포함하는 쉬프트 레지스터로서,
    상기 박막 트랜지스터는 절연 기판 상에 형성된 게이트 패턴과, 상기 게이트 패턴 상에 형성된 반도체층과, 소스 라인과 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소스 패턴 및 상기 소스 패턴과 분리되며 상기 반도체층 상에 형성된 드레인 패턴을 포함하되,
    상기 게이트 패턴, 상기 소스 및 드레인 패턴과 각각 연결되는 게이트 패드, 소스 및 드레인 패드를 포함하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터는,
    상기 절연 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴과 동일층 상에 형성되며, 상기 게이트 패턴과 연결되는 게이트 패드;
    상기 게이트 패턴 상에 형성된 반도체층;
    상기 반도체층 상에 형성된 소스 및 드레인 패턴; 및
    상기 소스 및 드레인 패턴과 동일층 상에 형상되며, 상기 소스 및 드레인 패턴과 각각 연결되는 소스 및 드레인 패드를 포함하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 게이트 패턴과 상기 게이트 패드를 전기적으로 연결하는 더미 게이트 라인을 포함하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 소스 및 드레인 패턴과 상기 소스 및 드레인 패드를 각각 전기적으로 연결하는 더미 소스 및 드레인 라인을 포함하는 쉬프트 레지스터.
  5. 제 2 항에 있어서,
    상기 소스 패턴은 상기 소스 라인으로부터 분기된 다수의 상기 소스 전극을 포함하고, 상기 소스 전극과 상기 드레인 패턴은 크로스 핑거 형태로 형성된 쉬프트 레지스터.
  6. 게이트 온/오프 신호를 순차적으로 출력하는 복수의 스테이지를 포함하는 쉬프트 레지스터로서,
    상기 각 스테이지는,
    제1 캐리 신호를 입력받아 제어 신호를 출력하는 입력부;
    상기 입력부에 연결되고, 제1 클럭 신호 및 상기 제어 신호에 따라 상기 게이트 온/오프 신호 및 제2 캐리 신호를 출력하는 출력부;
    상기 제1 클럭 신호에 동작하는 풀업 구동부; 및
    상기 입력부, 상기 풀업 구동부 및 상기 출력부에 연결되고, 상기 제1 클럭 신호, 제2 클럭 신호 및 다음 스테이지의 게이트 온/오프 신호에 따라 동작하는 풀다운 구동부를 포함하되,
    상기 출력부는 상기 게이트 온/오프 신호를 출력하는 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터의 게이트, 소스 및 드레인과 각각 연결되는 게이트, 소스 및 드레인 패드를 포함하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 박막 트랜지스터는,
    상기 절연 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴과 동일층 상에 형성되며, 상기 게이트 패턴과 연결되는 게이트 패드;
    상기 게이트 패턴 상에 형성된 반도체층;
    상기 반도체층 상에 형성된 소스 및 드레인 패턴; 및
    상기 소스 및 드레인 패턴과 동일층 상에 형상되며, 상기 소스 및 드레인 패턴과 각각 연결되는 소스 및 드레인 패드를 포함하는 쉬프트 레지스터.
  8. 제 6 항에 있어서,
    상기 게이트 패턴과 상기 게이트 패드를 전기적으로 연결하는 더미 게이트 라인을 포함하는 쉬프트 레지스터.
  9. 제 6 항에 있어서,
    상기 소스 및 드레인 패턴과 상기 소스 및 드레인 패드를 각각 전기적으로 연결하는 더미 소스 및 드레인 라인을 포함하는 쉬프트 레지스터.
  10. 제 6 항에 있어서,
    상기 소스 패턴은 상기 소스 라인으로부터 분기된 다수의 상기 소스 전극을 포함하고, 상기 소스 전극과 상기 드레인 패턴은 크로스 핑거 형태로 형성된 쉬프트 레지스터.
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