JP6113261B2 - 表示装置 - Google Patents
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Description
数式1のように、Von−Voff値が増加すると、キックバック電圧も増加して、Q−ノードQNの偏差も大きくなる。また、ゲートオン電圧Vonが高いほどキックバック電圧が増加して、キックバック電圧の偏差も増加する。このような偏差はゲート電圧の偏差を招き、これによって輝度の低下が生じて、4番目のステージASG−4以後のステージに接続されたゲートラインに比べて、1番目のステージASG−1乃至3番目のステージASG−3に接続されたゲートラインが暗く見える可能性がある。
110 下部基板
111 透明基板
112 ゲート電極ライン
113 ゲート絶縁膜
114 真性半導体物質
115 不純物が添加された半導体物質
116−1 ドレーン電極ライン
116−2 ソース電極ライン
117 保護膜
120 上部基板
210 ゲート駆動部
310 駆動回路基板
320 データ駆動部
330 コントロール印刷回路基板
331 タイミングコントローラ
332 ゲート制御回路
400 液晶表示装置
Claims (8)
- 行列形態に配列されている複数の画素と、
前記画素にゲート信号を伝達する複数のゲートラインと、
前記画素にデータ信号を伝達する複数のデータラインと、
前記ゲートラインに連結されており、互いに位相の異なる第1乃至第6クロック信号を含むクロック信号に基づいて前記ゲート信号を生成するゲート駆動部と、
前記データラインに連結されて前記データ信号を生成するデータ駆動部と、
前記ゲート駆動部及びデータ駆動部の動作を制御する制御部と、を含み、
前記ゲート駆動部は、第1ステージ群及び第2ステージ群を含み、
前記第1ステージ群の各ステージは、開始信号及び前記クロック信号を受信して第1ゲート信号を生成して該当ゲートラインに伝達するものであり、前記第2ステージ群の各ステージは、前記第1ステージ群の対応するステージから出力された信号及び前記クロック信号を受信して第2ゲート信号を生成して該当ゲートラインに伝達するものであり、
前記第1ステージ群及び前記第2ステージ群の各ステージは、プルアップトランジスタ及びバッファートランジスタを含み、
前記各プルアップトランジスタは、前記クロック信号が供給されるソース電極と、該当ゲートラインに接続されるドレーン電極とを備え、
前記各バッファートランジスタは、同一のステージにおける前記プルアップトランジスタのゲート電極に接続されたドレーン電極を備え、
前記第1ステージ群は第1乃至第3ステージを含み、前記第2ステージ群は第4乃至第6ステージを含み、
前記第1乃至第6ステージは、前記バッファートランジスタとして、それぞれ第1乃至第6バッファートランジスタを含み、前記プルアップトランジスタとして、それぞれ第1乃至第6プルアップトランジスタを含み、
前記第1乃至第3バッファートランジスタにそれぞれ備えられるソース電極とゲート電極には、いずれも、前記開始信号が供給され、前記第1乃至第3プルアップトランジスタは、それぞれ前記第1乃至第3クロック信号に基づく前記第1ゲート信号を該当ゲートラインへと供給し、
前記第4乃至第6バッファートランジスタにそれぞれ備えられるゲート電極には、前記第1乃至第3ステージからの信号がそれぞれ供給され、前記第1乃至第3プルアップトランジスタは、それぞれ前記第4乃至第6クロック信号に基づく前記第2ゲート信号を該当ゲートラインへと供給し、
前記第2バッファートランジスタのチャンネル幅は、前記第1バッファートランジスタのチャンネル幅より小さいことを特徴とする表示装置。 - 前記第2バッファートランジスタのチャンネル幅は、前記第1バッファートランジスタのチャンネル幅より約35%小さいことを特徴とする請求項1に記載の表示装置。
- 前記第1ステージ群及び前記第2ステージ群の各ステージは、
前記プルアップトランジスタを含む電圧出力部と、
前記バッファートランジスタを含み、これにより前記電圧出力部を駆動する出力駆動部と、
第1及び第2インバータトランジスタを含み、これらのドレーン電極が前記ゲートオフ電圧の電位を有する導体に接続され、前記第1インバータトランジスタのソース電極及び前記第2インバータトランジスタのゲート電極が、該当ゲートラインに接続され、また、第1インバータトランジスタのゲート電極と、第2インバータトランジスタのソース電極が接続され、これらに、共に、クロック信号が供給され、これにより、前記ゲートラインをゲートオフ電圧にホールディングするホールディング部と、
放電トランジスタを含み、この放電トランジスタは、ソース電極が前記ゲートラインの一端に接続され、ゲート電極が次段のゲートラインに接続され、ドレーン電極が、前記ゲートオフ電圧の電位を有する導体に接続され、これにより、前記電圧出力部から出力されたゲート電圧に応答して前記ゲートラインを前記ゲートオフ電圧に放電させる放電部と、を各々含むことを特徴とする請求項2に記載の表示装置。 - 前記クロック信号は、
順次に1H期間だけ遅延し、ハイ/ローを繰り返す第1乃至第3クロック信号と、
順次に1H期間だけ遅延し、前記第1乃至第3クロック信号と、それぞれ180°の位相差を有し、ハイ/ローを繰り返す第4乃至第6クロック信号と、を含み、
前記1H期間は、前記ハイ/ローの各区間の1/3であることを特徴とする請求項1に記載の表示装置。 - ゲート信号とデータ信号とに応答して映像を表示する表示部と、
前記表示部にデータ信号を提供するデータ駆動部と、
従属的に連結された複数のステージを含み、互いに位相の異なる第1乃至第6クロック信号を含むクロック信号に応答して前記表示部に前記ゲート信号を出力するゲート駆動部と、
前記データ駆動部及びゲート駆動部の動作を制御する制御部と、を含み、
前記ゲート駆動部は、
従属的に連結され、対応するゲートラインに前記ゲート信号を提供する複数のステージを含み、
前記複数のステージにより、第1ステージ群及び第2ステージ群が形成され、
前記第1及び第2ステージ群の各ステージは、プルアップトランジスタ及びバッファートランジスタを含み、
前記各プルアップトランジスタは、前記クロック信号が供給されるソース電極と、該当ゲートラインに接続されるドレーン電極とを備え、
前記各バッファートランジスタは、同一のステージにおける前記プルアップトランジスタのゲート電極に接続されたドレーン電極を備え、
前記第1ステージ群は第1乃至第3ステージを含み、記第2ステージ群は第4乃至第6ステージを含み、
前記第1乃至第6ステージは、前記バッファートランジスタとして、それぞれ第1乃至第6バッファートランジスタを含み、前記プルアップトランジスタとして、それぞれ、第1乃至第6プルアップトランジスタを含み、
前記第1乃至第3バッファートランジスタにそれぞれ備えられるソース電極とゲート電極には、いずれも、前記開始信号が供給され、前記第1乃至第3プルアップトランジスタは、それぞれ前記第1乃至第3クロック信号に基づく前記第1ゲート信号を該当ゲートラインへと供給し、
前記第4乃至第6バッファートランジスタにそれぞれ備えられるゲート電極には、前記第1乃至第3ステージからの信号がそれぞれ供給され、前記第1乃至第3プルアップトランジスタは、それぞれ前記第4乃至第6クロック信号に基づく前記第1ゲート信号を該当ゲートラインへと供給し、
前記第2バッファートランジスタのチャンネル幅は、前記第4バッファートランジスタのチャンネル幅より狭いことを特徴とする表示装置 - 前記第2バッファートランジスタのチャンネル幅は、前記第1バッファートランジスタのチャンネル幅より約35%小さいことを特徴とする請求項5に記載の表示装置。
- 前記第3バッファートランジスタのチャンネル幅も、前記第4バッファートランジスタのチャンネル幅より狭いことを特徴とする請求項5に記載の表示装置。
- 前記第1バッファートランジスタのチャンネル幅が前記第2及び第3バッファートランジスタのチャンネル幅より広いことを特徴とする請求項5に記載の表示装置。
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