CN102110406A - 栅极驱动电路 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路，该栅极驱动电路包括N个级(其中，N是大于或等于2的自然数)。N个级是级联的，N个级中的每一级具有连接到该级的栅极线。第一级组包括N个级中的k个级(其中，k是小于N的自然数)，并且第一级组响应于起始信号输出第一输出信号。第二级组(包括N-k个级)响应于第一输出信号产生第二输出信号，并向相应的栅极线输出第二输出信号。第一级组包括第一缓冲器和第二缓冲器，第一缓冲器和第二缓冲器中的每个缓冲器接收起始信号。第一缓冲器的尺寸小于第二缓冲器的尺寸。

Description

栅极驱动电路
本申请要求于2009年12月29日提交的第2009-0133158号韩国专利申请的优先权和所有权益，该申请的全部内容通过引用包含于此。
技术领域
本发明涉及一种栅极驱动电路。更具体地讲，本发明涉及一种显示缺陷显著减少的栅极驱动电路。
背景技术
通常，液晶显示器(LCD)包括液晶显示面板，液晶显示面板具有下基底、面向下基底的上基底以及设置在下基底和上基底之间的液晶层。液晶显示面板通常包括栅极线、数据线和像素。
液晶显示器包括向栅极线顺序地输出栅极脉冲的栅极驱动电路和向数据线输出像素电压的数据驱动电路。栅极驱动电路和数据驱动电路通常安装在膜上，或者可选择地，例如安装在液晶显示面板上的芯片中。
已经提出了一种非晶硅栅极结构以尝试减少LCD中所需芯片的数量，在该非晶硅栅极结构中，通过薄膜工艺在下基底上直接形成栅极驱动电路。在非晶硅栅极结构中，栅极驱动电路通常包括至少一个移位寄存器，该至少一个移位寄存器包括若干个级联的级(cascaded stages)。
发明内容
本发明的示例性实施例提供了一种显著地减少显示装置中的显示缺陷的栅极驱动电路。
根据示例性实施例，一种栅极驱动电路包括N个级(其中，N是大于或等于2的自然数)。N个级是级联的，N个级中的每级具有连接到该级的栅极线。第一级组包括N个级中的k个级(其中，k是小于N的自然数)，并且第一级组响应于起始信号输出第一输出信号。第二级组(包括N-k个级)响应于第一输出信号产生第二输出信号，并向相应的栅极线输出第二输出信号。第一级组包括第一缓冲器和第二缓冲器，第一缓冲器和第二缓冲器中的每个缓冲器接收起始信号。第一缓冲器的尺寸小于第二缓冲器的尺寸。
第一级组包括第一级、第二级和第三级。第二级组包括第四级至第N级。
第一缓冲器被包括在第二级中，第二缓冲器被包括在第三级中。
第一缓冲器的尺寸比第二缓冲器的尺寸小大约35％。
栅极驱动电路还可包括虚设级，虚设级向第一级组和第二级组施加虚设输出信号，以将第一输出信号和第二输出信号降低至栅极截止电压的电平。
第一级组和第二级组均包括：电压输出部件，响应于从前面的级输出的输出信号和起始信号中的一个信号向栅极线施加时钟信号作为栅极电压；输出驱动部件，接收从前面的级输出的输出信号和起始信号中的一个信号，以驱动电压输出部件；保持部件，将栅极线保持在栅极截止电压；放电部件，设置在栅极线的端部处，以响应于从后面的级的电压输出部件输出的栅极电压将栅极线放电至栅极截止电压。
电压输出部件包括上拉晶体管，上拉晶体管的控制电极接收来自前面的级的输出信号或起始信号，上拉晶体管的输入电极接收时钟信号，上拉晶体管的输出电极连接到栅极线。电压输出部件还包括下拉晶体管，下拉晶体管的控制电极接收来自后面的级的输出信号，下拉晶体管的输入电极连接到上拉晶体管的输出电极，下拉晶体管的输出电极连接到接收从虚设级输出的虚设输出信号的输入端。
第一缓冲器和第二缓冲器均包括输入电极和控制电极从前面的级接收输出信号并且输出电极连接到上拉晶体管的控制电极的晶体管。
时钟信号包括：第一时钟信号、第二时钟信号和第三时钟信号，第一时钟信号、第二时钟信号和第三时钟信号以不同的延时时间段重复地导通和截止；第四时钟信号、第五时钟信号和第六时钟信号，第四时钟信号、第五时钟信号和第六时钟信号中的每个时钟信号重复地导通和截止，第四时钟信号的相位与第一时钟信号的相位不同，第五时钟信号的相位与第二时钟信号的相位不同，第六时钟信号的相位与第三时钟信号的相位不同。
所述不同的延时时间段包括1个水平时间段，第四时钟信号与第一时钟信号的相位差、第五时钟信号与第二时钟信号的相位差以及第六时钟信号与第三时钟信号的相位差中的每个相位差是大约180度(°)。
另一示例性实施例提供了一种包括级联的多个级的栅极驱动电路，该栅极驱动电路包括：虚设级组，接收起始信号并产生第一输出信号；级组，接收从虚设级组输出的第一输出信号，产生第二输出信号，并向相应的栅极线施加第二输出信号。虚设级组在3个水平时间段期间驱动相应的栅极线。
虚设级组包括第一虚设级、第二虚设级和第三虚设级。
因此，根据这里描述的示例性实施例，通过调整栅极驱动电路的晶体管的尺寸，向该晶体管施加栅极截止电压和/向栅极驱动电路添加虚设级，显著地减少了显示缺陷。
附图说明
通过参照附图更详细地描述本发明的示例性实施例，本发明的以上和其它方面及优点将变得更加易于清楚，在附图中：
图1是根据本发明的液晶显示器(LCD)的示例性实施例的平面图；
图2A和图2B是图1中的LCD的栅极驱动电路的框图；
图3是根据本发明的栅极驱动电路的级的示例性实施例的示意性电路图；
图4是示出根据本发明的栅极驱动电路的每一级的Q节点电压和施加到栅极驱动电路的示例性实施例的时钟信号的信号时序图；
图5A是示出施加到根据本发明的栅极驱动电路的示例性实施例的起始信号和时钟信号的信号时序图；
图5B是示出当根据本发明的栅极驱动电路的示例性实施例初始操作时每一级的Q节点的电压的信号时序图；
图6是根据本发明的重新设置尺寸的缓冲晶体管的示例性实施例的平面图；
图7A是示出现有技术的传统LCD的第一时钟至第三时钟的信号时序图；
图7B是示出依照根据本发明的缓冲晶体管的示例性实施例的尺寸调整的第一时钟至第三时钟的信号时序图；
图7C是示出根据本发明的第一级至第三级中的每一级中的缓冲晶体管的示例性实施例的尺寸减小率和预充电时间的表格；
图8是示出根据本发明的缓冲晶体管的示例性实施例的平面图；
图9是沿图8的线A-A’截取的局部剖视图；
图10A和图10B是电流—电压曲线图，这些曲线图示出了缓冲晶体管的示例性实施例的电流依照施加到根据本发明的顶栅极的电压的变化；
图11是示出根据本发明的栅极驱动电路的另一示例性实施例的框图。
具体实施方式
在下文中，现在将参照附图更充分地描述本发明，在附图中示出了各种实施例。然而，本发明可以以许多不同的形式来实施，且不应该解释为局限于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域技术人员。相同的标号始终表示相同的元件。
如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
这里使用的术语仅是为了描述具体实施例的目的，其意图不在于限制。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
此外，在这里可以使用相对术语，例如“下面的”或“底部”以及“上面的”或“顶部”，用来描述如在附图中所示的一个元件相对于另一元件的关系。应该理解的是，相对术语意在包含除了在附图中描述的方位之外的装置的不同方位。例如，如果一幅图中的装置被翻转，则描述为在其它元件“下”侧的元件随后将被定位为在其它元件“上”侧。因而，根据附图的具体方位，示例性术语“下面的”可包括“下面的”和“上面的”两种方位。类似地，如果一幅图中的装置被翻转，则描述为在其它元件“下面”或“下方”的元件随后将被定位为在其它元件“上方”。因此，示例性术语“在…下面”或“在…下方”可包括“在…上方”和“在…下面”两种方位。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里如此明确定义，否则术语(例如在通用字典中定义的术语)应该被解释为具有与相关领域的环境和本公开中它们的意思一致的意思，而将不以理想的或者过于僵化的含义来解释它们。
在此参照作为理想实施例的示意图的剖视图来描述示例性实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状变化。因此，在此描述的实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域可通常具有粗糙的和/或非线性的特征。此外，示出的锐角可以被倒圆。因此，附图中示出的区域本质上是示意性的，它们的形状并不意图示出区域的精确形状，也不意图限制本申请权利要求的范围。
在下文中，将参照附图更详细地描述本发明的示例性实施例。
图1示出是根据本发明的液晶显示器(LCD)的示例性实施例的平面图。
参照图1，液晶显示器400包括用于显示图像的液晶显示面板100、用于向液晶显示面板100输出数据电压的数据驱动芯片320以及用于向液晶显示面板100输出栅极电压的栅极驱动器210(例如，栅极驱动电路210)。
液晶显示面板100包括下基底110、被设置成与下基底110相对(例如，面向下基底110)的上基底120以及设置在下基底110和上基底120之间的液晶层(未示出)。如图1中所示，液晶显示面板100包括其上显示图像的显示区DA和围绕显示区DA的外围区PA。
在显示区DA中，设置栅极线GL1-GLn和数据线DL1-DLm，数据线DL1-DLm与栅极线GL1-GLn交叉并与栅极线GL1-GLn绝缘。另外，响应于通过栅极线GL1-GLn和数据线DL1-DLm施加的驱动电压而显示图像的多个像素区设置在显示区DA中。在示例性实施例中，多个像素区均具有基本相同的结构和功能，因此，现在将仅更详细地描述一个像素区(例如，第一像素区)作为所有像素区的代表性示例。第一像素区包括像素P1，像素P1包括薄膜晶体管Tr、液晶电容器Clc和存储电容器Cst。薄膜晶体管Tr包括电连接到第一栅极线GL1的栅电极、电连接到第一数据线DL1的漏电极和电连接到像素电极(未示出)的源电极，该像素电极用作液晶电容器Clc的第一电极。存储电容器Cst与液晶电容器Clc并联电连接。
栅极驱动电路210设置在外围区PA中并且邻近于栅极线GL1-GLn的端部。栅极驱动电路210电连接到栅极线GL1-GLn的该端部，以向栅极线GL1-GLn顺序地施加栅极电压。在示例性实施例中，在像素区的薄膜晶体管Tr的制造工艺过程中，栅极驱动电路210可以与薄膜晶体管Tr同时形成，但另外的示例性实施例不限于此。
多个驱动电路板310(在示例性实施例中，可以是多个数据驱动芯片310)设置在外围区PA中并且邻近于数据线DL1-DLm的端部。在示例性实施例中，例如，可以以载带封装(TCP)来实现多个驱动电路板310，或者多个驱动电路板310可以实现为薄膜覆晶(COF)，但是另外的示例性实施例不限于此。例如，多个数据驱动芯片320与多个驱动电路板310一一对应地设置在多个驱动电路板310上。多个数据驱动芯片320电连接到数据线DL1-DLm的所述端部，以向数据线DL1-DLm施加数据电压。
根据示例性实施例的液晶显示器400还包括控制栅极驱动电路210和多个数据驱动芯片320的操作的控制印刷电路板(PCB)330。控制印刷电路板330输出数据控制信号(用于控制多个数据驱动芯片320的操作)、图像数据和栅极控制信号(用于控制栅极驱动电路210的操作)。
如图1中所示，控制印刷电路板330包括时序控制器331和栅极控制电路332，时序控制器331从外部源(未示出)接收图像数据并产生数据控制信号和栅极驱动控制信号，栅极控制电路332产生栅极控制信号。在另一示例性实施例中，控制印刷电路板330可以是从包括时序控制器的另一印刷电路板接收控制信号从而产生数据控制信号的数据印刷电路板。
时序控制器331控制多个数据驱动芯片320和栅极驱动电路210的操作。栅极控制电路332产生用于驱动栅极驱动电路210的时钟信号和用于指示栅极信号的起始的起始信号STV。
控制印刷电路板330通过多个驱动电路板310将数据控制信号和图像数据施加到多个数据驱动芯片320。另外，控制印刷电路板330通过驱动电路板310将栅极控制信号施加到栅极驱动电路210。
在另一示例性实施例中，栅极驱动电路210和多个数据驱动芯片310中的每个可以形成为单个的集成电路(IC)芯片，以被直接安装在液晶显示面板100上，在被安装在柔性印刷电路膜(未示出)上之后附于液晶显示面板100，或者被安装在单独的印刷电路板(未示出)上。另外，栅极驱动电路210和多个数据驱动芯片310可以与栅极线GL1-GLn、数据线DL1-DLm和薄膜晶体管Tr一起集成到液晶显示面板100上。此外，多个数据驱动芯片310、栅极驱动电路210、时序控制器331和栅极控制电路332中的至少一者可以集成到单个芯片中，多个数据驱动芯片310、栅极驱动电路210、时序控制器331和栅极控制电路332中的其它元件(在这种情况下，它们中的至少一者，例如多个数据驱动芯片310、栅极驱动电路210、时序控制器331、栅极控制电路332)可以布置在所述单个芯片的外部。
现在将参照图2A、图2B、图3和图4更详细地描述根据示例性实施例的栅极驱动电路210。
图2A和图2B是图1的LCD的栅极驱动电路的框图。
参照图2A和图2B，栅极驱动电路210包括移位寄存器210a，在移位寄存器210a中设置有N个级ASG-1-ASG-N以及虚设级(dummy stage)ASG-D，其中，N是大于或等于2的自然数。N个级ASG-1-ASG-N被划分成第一级组SG1和第二级组SG2。栅极驱动电路210还包括被设置成邻近于栅极线GL1-GLn的另一端的放电部件210b，以响应于从后面的级输出的栅极电压将当前扫描线GL放电至截止电压VSS。另外，栅极驱动电路210还可包括用于驱动第一级ASG-1的虚设级(未示出)。
N个级ASG-1-ASG-N中的每一级包括第一输入端IN1、第一时钟端CK1、第二时钟端CK2、第二输入端IN2、电压输入端Vin、重置端RE、输出端OUT和进位端(carry terminal)CR。
N个级ASG-1-ASG-N中的每一级的第一输入端IN1电连接到前面的一级或前面的多个级的进位端CR，以接收进位电压。在示例性实施例中，N个级ASG-1-ASG-N中的每一级从比该级早三级的级接收进位电压。具体地讲，例如，第N级ASG-N从第N-3级ASG-(N-3)接收进位电压。此外，第一级ASG-1、第二级ASG-2和第三级ASG-3的第一输入端IN1接收指示栅极驱动电路210的操作的起始的起始信号STV，而不是接收前面的级的进位电压。分别施加有起始信号STV的第一级ASG-1至第三级ASG-3被包括在第一级组SG1中。因此，第二级组SG2包括其余的级ASG-4-ASG-N和虚设级ASG-D。
N个级ASG-1-ASG-N中的每一级的第二输入端IN2电连接到后面的多级中的一级的输出端OUT，以从其接收栅极电压。然而，虚设级ASG-D的第二输入端IN2接收起始信号STV。虚设级ASG-D用于将N个级ASG-1-ASG-N的栅极电压降低到截止电压电平。
除了虚设级ASG-D之外，N个级ASG-1-ASG-N接收第一时钟CKV1、第二时钟CKV2和第三时钟CKV3中的一个时钟以及第四时钟CKVB1、第五时钟CKVB2和第六时钟CKVB3中的一个时钟，其中，第四时钟CKVB1的相位不同于第一时钟CKV1的相位，第五时钟CKVB2的相位不同于第二时钟CKV2的相位，第六时钟CKVB3的相位不同于第三时钟CKV3的相位。具体地讲，例如，第一时钟CKV1被施加到N个级ASG-1-ASG-N中的第6N-5级ASG-1、ASG-7、……、ASG-6N-5的第一时钟端CK1，第四时钟CKVB1被施加到第6N-5级ASG-1、ASG-7、……、ASG-6N-5的第二时钟端CK2。第二时钟CKV2被施加到第6N-4级ASG-2、ASG-8、……、ASG-6N-4的第一时钟端CK1，第五时钟CKVB2被施加到第6N-4级ASG-2、ASG-8、……、ASG-6N-4的第二时钟端CK2。此外，第三时钟CKV3被施加到第6N-3级ASG-3、ASG-9、……、ASG-6N-3的第一时钟端CK1，第六时钟CKVB3被施加到第6N-3级ASG-3、ASG-9、……、ASG-6N-3的第二时钟端CK2。另外，第四时钟CKVB1被施加到N个级ASG-1-ASG-N中的第6N-2级ASG-4、ASG-10、……、ASG-6N-2的第一时钟端CK1，第一时钟CKV1被施加到第6N-2级ASG-4、ASG-10、……、ASG-6N-2的第二时钟端CK2。第五时钟CKVB2被施加到第6N-1级ASG-5、ASG-11、……、ASG-6N-1的第一时钟端CK1，第二时钟CKV2被施加到第6N-1级ASG-5、ASG-11、……、ASG-6N-1的第二时钟端CK2。此外，第六时钟CKVB3被施加到第6N级ASG-6、ASG-12、……、ASG-6N的第一时钟端CK1，第三时钟CKV3被施加到第6N级ASG-6、ASG-12、……、ASG-6N的第二时钟端CK2。后面将描述第一时钟CKV1至第三时钟CKV3的相位以及第四时钟CKVB1至第六时钟CKVB3的相位。
截止电压VSS被施加到N个级ASG-1-ASG-N和虚设级ASG-D的电压输入端Vin，以截止栅极线GL。此外，虚设级ASG-D的输出端OUT电连接到N个级ASG-1-ASG-N的重置端RE。
栅极线GL1-GLn一一对应地电连接到N个级ASG-1-ASG-N的输出端OUT。因此，N个级ASG-1-ASG-N通过输出端OUT顺序地向栅极线GL1-GLn输出栅极电压。如图2A和图2B中所示，在示例性实施例中，移位寄存器210a设置在栅极线GL1-GLn的端部，但是另外的示例性实施例不限于此。因此，移位寄存器210a可以设置在栅极线GL1-GLn另一相对端。另外，移位寄存器210a可在被划分成例如两个级组之后被设置在栅极线GL1-GLn的两端。
放电部件210b包括第一放电晶体管NT15，第一放电晶体管NT15将栅极线GL1-GLn中当前的栅极线放电至截止电压VSS。第一放电晶体管NT15包括连接到后面的栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。
图3是根据本发明的栅极驱动电路的级的示例性实施例的示意性电路图，图4是示出图2中示出的栅极驱动电路的每一级的节点电压和时钟信号的信号时序图。在示例性实施例中，栅极驱动电路的多个级具有基本相同的结构和功能(除了虚设级ASG-D之外)，因此将仅更详细地描述一个级，而将简化或省略其它级的更详细的描述。
参照图3，每一级包括用于向相应的栅极线施加栅极电压的电压输出部件211、用于驱动电压输出部件211的输出驱动部件212以及用于将相应的栅极线保持在第一电平的电压的第一保持部件213和第二保持部件214。
电压输出部件211包括上拉晶体管T01和下拉晶体管T02。上拉晶体管T01包括连接到输出驱动部件212的输出端QN(在下文中，称为“Q节点”)的控制电极、连接到第一时钟端CK1的输入电极和连接到输出端OUT的输出电极。
参照图4，每一级接收第一时钟CKV1至第三时钟CKV3中的一个时钟以及相位与第一时钟CKV1至第三时钟CKV3的相位不同的第四时钟CKVB 1至第六时钟CKVB3中的一个时钟。第一时钟CKV1至第六时钟CKVB3具有与栅极导通/截止电压对应的脉冲宽度。例如，第一时钟CKV1至第六时钟CKVB3具有大约30伏(V)至大约-8V的电压电平，并且该电压电平可根据用于驱动栅极的电压而改变。第一时钟CKV1至第三时钟CKV3中的一个时钟与第四时钟CKVB 1至第六时钟CKVB3中的一个时钟作为一对被施加到给定的级。更具体地讲，第一时钟CKV1和第四时钟CKVB 1被施加到第6N-5级和第6N-2级，第二时钟CKV2和第五时钟CKVB2被施加到第6N-4级和第6N-1级，第三时钟CKV3和第六时钟CKVB3被施加到第6N-3级和第6N级。
第一时钟CKV1至第三时钟CKV3的相位与第四时钟CKVB1至第六时钟CKVB3的相位不同。具体地讲，第一时钟CKV1和第四时钟CKVB1具有大约180度(°)的相位差，第二时钟CKV2和第五时钟CKVB2具有大约180度的相位差，第三时钟CKV3和第六时钟CKVB3具有大约180度的相位差。然而，以上列举的相位差可被设定在与180度不同的点，例如小于180度的点。第二时钟CKV2可以比第一时钟CKV1延迟1个水平(H)时间段(1 horizontal period)，第三时钟CKV3可以比第二时钟CKV2延迟1个H时间段。
第一时钟CKV1至第六时钟CKVB3中的每个时钟包括反冲(kick-back)补偿时间段CK-S，在反冲补偿时间段中，驱动电压被降低以补偿由栅极驱动器210的输出电压导致的反冲。
现在将更详细地描述响应于第一时钟CKV1和第四时钟CKVB1而操作的一级ASG-i。
再次参照图3，上拉晶体管T01响应于从输出驱动部件212输出的控制电压将向输出端OUT输出的当前级的栅极电压上拉至通过第一时钟端CK1施加的第一时钟CKV1(图4中示出)。上拉晶体管T01在一帧中的与第一时钟CKV1的高时间段对应的3个H时间段期间导通，从而将当前级的栅极电压保持在逻辑高状态，如图4所示。
下拉晶体管T02包括连接到第二输入端IN2的控制电极、连接到电压输入端Vin的输出电极和连接到输出端OUT的输入电极。因此，下拉晶体管T02响应于后面的级(例如，后面相邻的级)的栅极电压将被上拉至第一时钟CKV1的当前级的栅极电压下拉至通过电压输入端Vin施加的截止电压VSS(图2A和图2B)。换言之，下拉晶体管T02在3个H时间段之后导通，从而将当前级的栅极电压下拉至逻辑低状态。
输出驱动部件212包括缓冲晶体管T04、第一电容器C1、第二电容器C2、放电晶体管T09和重置晶体管T06。
缓冲晶体管T04包括共接到第一输入端IN1的输入电极和控制电极以及连接到Q节点QN的输出电极。第一电容器C1连接到Q节点QN与输出端OUT之间，第二电容器C2连接到进位晶体管T15的控制电极与进位端CR  之间。放电晶体管T09包括连接到缓冲晶体管T04的输出电极的输入电极、连接到第二输入端IN2的控制电极和连接到电压输入端Vin的输出电极。
重置晶体管T06包括连接到重置端RE的控制电极、连接到上拉晶体管T01的控制电极的输入电极和连接到电压输入端Vin的输出电极。重置晶体管T06响应于从最后一级ASG-D输出并且通过重置端RE输入的最后的进位电压将通过第一输入端IN1输入的波纹电压放电至截止电压。因此，上拉晶体管T01和进位晶体管T15响应于虚设级ASG-D的虚设进位电压而截止。因此，虚设进位电压被施加到布置在虚设级ASG-D前面的N个级的重置端RE，以截止N个级的上拉晶体管T01和进位晶体管T15，从而重置N个级。
当缓冲晶体管T04响应于前面的级的进位电压而导通时，第一电容器C1和第二电容器C2充有图4中的Q节点QN的电压。如果高于上拉晶体管T01的阈值电压Vth的电压被充到第一电容器C1，则Q节点QN的电势增大而高于阈值电压，从而导通上拉晶体管T01和进位晶体管T15。在这种情况下，因为第一时钟CKV1变为逻辑低状态，所以当前级的栅极电压和进位电压在低时间段期间(例如1个H时间段)保持在逻辑低的状态。随后，当第一时钟CKV1再次变为逻辑高状态时，第一时钟CKV1通过输出端OUT和进位端CR被输出，当前级的栅极电压和进位电压转变为高状态。换句话说，在第一时钟CKV1的高时间段(例如，1个H时间段)期间保持当前级的栅极电压和进位电压。
当放电晶体管T09响应于后面的级的栅极电压而导通时，充到第一电容器C1中的电压通过放电晶体管T09被释放至截止电压VSS。因此，Q节点QN的电势降低至截止电压VSS。结果，上拉晶体管T01和进位晶体管T15截止。换句话说，因为放电晶体管T09在3个H时间段之后导通以截止上拉晶体管T01和进位晶体管T15，所以放电晶体管T09防止当前级的逻辑高状态的栅极电压和进位电压被输出到输出端OUT和进位端CR。
根据示例性实施例的第一保持部件213包括第一倒相晶体管T13、第二倒相晶体管T07、第三倒相晶体管T12、第四倒相晶体管T08、第五倒相晶体管T03、第三电容器C3和第四电容器C4。
第一倒相晶体管T13的输入电极和控制电极共接到第一时钟端CK1，第一倒相晶体管T13的输出电极通过第四电容器C4连接到第二倒相晶体管T07的输出电极。第二倒相晶体管T07的输入电极连接到第一时钟端CK1，第二倒相晶体管T07的控制电极通过第三电容器C3连接到第二倒相晶体管T07的输入电极，第二倒相晶体管T07的输出电极连接到第五倒相晶体管T03的控制电极。第三倒相晶体管T12包括连接到第一倒相晶体管T13的输出电极的输入电极、连接到输出端OUT的控制电极和连接到电压输入端Vin的输出电极。第四倒相晶体管T08包括连接到第五倒相晶体管T03的控制电极的输入电极、连接到输出端OUT的控制电极和连接到电压输入端Vin的输出电极。第五倒相晶体管T03包括连接到第二倒相晶体管T07的输出电极的控制电极、连接到电压输入端Vin的输入电极和连接到输出端OUT的输出电极。
第三倒相晶体管T12响应于向输出端OUT输出的当前级的处于高状态的栅极电压而导通，并且从第一倒相晶体管T13输出的第一时钟CKV1被放电至截止电压VSS；第四倒相晶体管T08响应于向输出端OUT输出的当前级的处于高状态的栅极电压而导通，并且从第二倒相晶体管T07输出的第一时钟CKV1被放电至截止电压VSS。因此，在当前级的栅极电压保持在逻辑高状态的3个H时间段期间，第五倒相晶体管T03保持在截止状态。随后，在当前级的栅极电压转变成逻辑低状态时，第三倒相晶体管T12和第四倒相晶体管T08分别截止。因此，第五倒相晶体管T03响应于分别从第一倒相晶体管T13和第二倒相晶体管T07输出的第一时钟CKV1而导通。因此，在剩余时间段(例如，除了一帧的3个H时间段之外)期间，当前级的栅极电压在第一时钟CKV1的高时间段期间通过第五倒相晶体管T03保持在截止电压VSS。
根据一个或多个示例性实施例的第二保持部件214包括防止当前级的栅极电压和进位电压在(N-3)个H时间段期间由第一时钟CKV1或第四时钟CKVB 1而产生波纹的第一波纹防止晶体管T10、第二波纹防止晶体管T11和第三波纹防止晶体管T05。
第一波纹防止晶体管T10包括连接到第一时钟端CK1的控制电极、连接到输出端OUT的输入电极和连接到Q节点QN的输出电极。第二波纹防止晶体管T11包括连接到第二时钟端CK2的控制电极、连接到第一输入端IN1的输入电极和连接到Q节点QN的输出电极。第三波纹防止晶体管T05包括连接到第二时钟端CK2的控制电极、连接到输出端OUT的输入电极和连接到电压输入端Vin的输出电极。
第一波纹防止晶体管T10响应于第一时钟CKV1将从输出端OUT输出且电压电平与截止电压VSS的电压电平相同的当前级的栅极电压提供到Q节点QN。因此，Q节点QN的电势在((N-3)个H时间段中的)第一时钟CKV1的高时间段期间保持在截止电压VSS。结果，第一波纹防止晶体管T10防止上拉晶体管T01和进位晶体管T15在((N-3)个H时间段中的)第一时钟CKV1的高时间段期间导通。
第二波纹防止晶体管T11响应于通过第二时钟端CK2提供的第四时钟CKVB 1(图4)将通过第一输入端IN1输入且电压电平与截止电压VSS的电压电平基本相同的前面的级的输出电压提供到Q节点QN。因此，Q节点的电势在(N-3)个H时间段中的第四时钟CKVB1的高时间段期间保持在截止电压VSS。结果，第二波纹防止晶体管T11防止上拉晶体管T01和进位晶体管T15在(N-3)个H时间段中的第四时钟CKVB 1的高时间段期间导通。
第三波纹防止晶体管T05响应于第四时钟CKVB1将当前级的栅极电压放电至截止电压VSS。因此，在(N-3)个H时间段期间的第四时钟CKVB1的高时间段中，第三波纹防止晶体管T05将当前级的栅极电压保持在截止电压VSS。
在示例性实施例中，每一级还包括将当前级的输出电压传输到后面的级的进位部件215。进位部件215包括进位晶体管T15，进位晶体管T15具有连接到Q节点QN的控制电极、连接到第一时钟端CK1的输入电极和连接到进位端CR的输出电极。因此，进位晶体管T15响应于从输出驱动部件212输出的控制电压将向进位端CR输出的当前级的进位电压上拉至第一时钟CKV1。进位晶体管T15仅在一帧中的3个H时间段期间导通，从而在3个H时间段期间将当前级的进位电压保持在逻辑高状态。
图5A是示出施加到根据本发明的栅极驱动电路的示例性实施例的起始信号和时钟信号的信号时序图，图5B是示出当根据本发明的栅极驱动电路的示例性实施例初始操作时每一级的Q节点的电压的信号时序图。
参照图5A和图5B，当栅极驱动电路210初始操作时，栅极控制电路332(图1中示出)产生指示栅极信号的起始的起始信号STV、第一时钟CKV1至第三时钟CKV3及第四时钟CKVB1至第六时钟CKVB3，以将起始信号STV、第一时钟CKV1至第三时钟CKV3及第四时钟CKVB1至第六时钟CKVB3施加到每一级的第一时钟端CK1和第二时钟端CK2。当长时间和/或在高温下驱动栅极驱动电路210时，例如，会出现第二栅极线GL2和第三栅极线GL3与其它栅极线相比看起来相对较暗的可靠性缺陷。
具体地讲，因为当栅极驱动电路210被初始驱动时，被施加到第一级ASG-1至第三级ASG-3的多个时钟之间的时间间隔彼此不同，所以当充到Q节点QN的电荷通过连接到输出驱动部件212的缓冲晶体管T04的布线(例如，通过施加起始信号STV的布线)泄漏导致漏电流时，发生该可靠性缺陷。因此，通过缓冲晶体管T04泄漏的漏电流的量不同，并且栅极线的输出电压改变。结果，连接到第一级ASG-1至第三级ASG-3的栅极线与连接到第四级ASG-4或第四级ASG-4之后的级的其它栅极线相比看起来相对较暗，从而导致可靠性缺陷。具体地讲，缓冲晶体管T04的漏电流的量的增加导致Q节点QN的电压降低，因此在第一时钟CKV1的截止电压被施加到每一级的上拉晶体管T01的初始时间段，引起降压延时。因为与反冲补偿时间段CK-S对应的栅极电压由于降压时间被延迟而减小，所以反冲电压增大。反冲电压可被表示成等式1。
Vkb = ( Cgs Clc + Cst + Cgs ) × ( Von - Voff ) …【等式1】
在等式1中，Vkb表示反冲电压，Cgs表示栅极-源极电容，Clc表示液晶电容，Cst表示存储电容，Von表示栅极导通电压，Voff表示栅极截止电压。
在等式1中，当(Von-Voff)的值增大时，反冲电压增大，并且Q节点QN的偏差增大。此外，随着栅极导通电压Von变高，反冲电压增大，从而增大反冲电压的偏差。因此，栅极电压的变化导致亮度变差，因此当连接到第一级ASG-1至第三级ASG-3的栅极线与连接到第四级ASG-4和/或第四级ASG-4之后的级的栅极线相比看起来相对较暗时，出现可靠性缺陷。
为了防止该可靠性缺陷的出现，在示例性实施例中，改变(例如，减小)缓冲晶体管T04的尺寸，使得向Q节点QN提供充足的电荷充入时间。
图6是示出根据本发明的重新设置尺寸的缓冲晶体管的示例性实施例的平面图。图7A是示出根据现有技术的传统LCD的第一时钟至第三时钟的信号时序图，图7B是示出依照根据本发明的缓冲晶体管的示例性实施例的尺寸调整的第一时钟至第三时钟的信号时序图，图7C是示出根据本发明的第一级至第三级中的缓冲晶体管的示例性实施例的尺寸减小率和预充电时间的表格。
如图6中所示，在示例性实施例中，去除缓冲晶体管T04的切割区域CUT-A，以减小缓冲晶体管T04的尺寸。具体地讲，根据一个或多个示例性实施例的缓冲晶体管T04的尺寸比传统的缓冲晶体管的尺寸小大约百分之三十五(大约35％)。
如图6中所示，可以通过例如掩模修复(mask repair)法来形成切割区域CUT-A。具体地讲，根据示例性实施例的掩模修复法是如下一种方法：使用激光束切割通过制造工艺形成的晶体管的布线的一部分以使晶体管浮置，来减小晶体管的沟道宽度。因此，通过切割与晶体管有关的源极布线和漏极布线的一部分来减小晶体管的尺寸。因此，在示例性实施例中，可以使用激光束切割缓冲晶体管T04的布线的一部分，从而减小缓冲晶体管T04的尺寸。在示例性实施例中，掩模修复法减小了缓冲晶体管T04的尺寸，并且掩模修复法还降低了下基底110的制造成本。然而，在另外的示例性实施例中，可通过在设计布线的布局时减小掩模的尺寸来减小缓冲晶体管T04的尺寸。因为缓冲晶体管T04的尺寸的减小率取决于缓冲晶体管T04的驱动时序，所以使驱动晶体管T04的尺寸减小，以符合使第二栅极线GL2和第三栅极线GL3的Q节点QN的电压降低至截止电压VSS的时序以及使包括第四栅极线GL4的剩余栅极线的Q节点QN的电压降低至截止电压VSS的时序。
在第二级ASG-2的缓冲晶体管T04的尺寸减小的示例性实施例中，可减少Q节点QN的充电时间。因此，如图7A和图7B中所示，第二时钟CKV2的时序减少了预定的时间t1，使得响应于起始信号STV将电荷充到第二级ASG-2的Q节点QN的预充电时间可增至1个H时间段或更多。如图7C中所示，可通过将第二级ASG-2和第三级ASG-3的缓冲晶体管T04的尺寸减小大约35％并将第二时钟CKV2的预充电时间从大约6.3微秒(μs)(P1)变成大约7.45μs(P2)来补偿第二级ASG-2的Q节点QN的预充电容量。
图8是根据本发明的缓冲晶体管的示例性实施例的平面图，图9是沿图8的线A-A’截取的局部剖视图。
在图8和图9中，相同的标号表示与上面更详细地描述的元件相同或相似的元件，因此在下文中将省略或简化其任何重复性的详细描述。
如图8和图9中所示，在透明基底111的整个表面上方沉积金属层，并图案化金属层，从而在下基底110上形成栅电极线112。在图8和图9中，使用单层金属形成栅电极线112，但是应该注意，另外的示例性实施例不限于此。具体地讲，例如，可以使用多层金属或多种金属的多层来形成栅电极线112。在示例性实施例中，例如，栅电极线112包括金属(例如铝(Al)或铝合金、铜(Cu)或铜合金、银(Ag)或银合金和/或金(Au)或金合金)的导电层。另外，栅电极线112还可包括相对于氧化铟锡(ITO)或氧化铟锌(IZO)具有足够的物理性能、化学性能和电接触性能的另一金属导电层，从而具有多层结构，该金属例如为铬(Cr)、钛(Ti)、钽(Ta)、钼(Mo)及这些金属的合金，例如钼-钨合金(MoW)。作为示例，栅电极线112可具有下膜和上膜的双层结构，例如铝/钼、铝合金/钼、铝/钛、钛/铜或钼/铜，但是另外的示例性实施例不限于此。
随后，在透明基底111的其上形成有栅电极线112的整个表面上方沉积诸如氧化硅或氮化硅之类的绝缘材料，然后在该绝缘材料上形成本征半导体材料和掺有杂质的半导体材料。
蚀刻绝缘材料、本征半导体材料和掺有杂质的半导体材料，以形成栅极绝缘层113、半导体层114和掺有杂质的半导体层115。结果，栅极绝缘层113覆盖栅电极线112的整个表面，半导体层114和掺有杂质的半导体层115形成在栅极绝缘层113上，以具有与栅极绝缘层113的形状基本相同的形状。
在基底的其上形成有半导体层114和掺有杂质的半导体层115的整个表面上方沉积金属层。将该金属层图案化，从而在栅电极线112上形成漏电极线116-1和源电极线116-2。例如，漏电极线116-1和源电极线116-2包括诸如铝(Al)或铝合金、铜(Cu)或铜合金、银(Ag)或银合金和/或金(Au)或金合金之类的金属的导电层。另外，漏电极线116-1和源电极线116-2还可包括相对于ITO或IZO具有良好的物理性能、化学性能和电接触性能的另一金属导电层，从而具有多层结构，该金属例如为铬(Cr)、钛(Ti)、钽(Ta)、钼(Mo)和前述金属的任何合金或混合物，例如钼-钨合金(MoW)。漏电极线116-1和源电极线116-2可具有包括下膜和上膜的双层结构，例如铝/钼、铝合金/钼、铝/钛、钛/铜或钼/铜，但是另外的示例性实施例不限于此。
例如，在基底的其上形成有漏电极线116-1和源电极线116-2的整个表面上方沉积诸如氧化硅或氮化硅之类的绝缘材料，以形成保护层117。
例如，在保护层117上沉积包括诸如IZO或ITO之类的材料并且用作像素电极的透明导电层118，并蚀刻透明导电层118，从而形成像素电极与第二级ASG-2和第三级ASG-3的缓冲晶体管T04。在示例性实施例中，使用IZO作为透明导电层118。透明导电层118形成在漏电极线116-1与源电极线116-2之间，使得预定的电压(例如大约-7.5伏(V)的截止电压VSS)被施加到半导体层114和掺有杂质的半导体层115。另外，透明导电层118可形成为具有大约450埃至大约
Figure BSA00000400642500162
的厚度。如上面更详细地描述的，在示例性实施例中，当透明导电层118形成在第二级ASG-2和第三级ASG-3的缓冲晶体管T04上作为顶栅极以施加预定的电压Vtg时，通过缓冲晶体管T04的漏电流的量减小，从而显著地改善了可靠性缺陷，例如，减少了可靠性缺陷。
图10A和图10B是电流(单位为安培(A))—电压(单位为伏(V))的曲线图，这些曲线图示出了缓冲晶体管的示例性实施例的电流依照施加到根据本发明的缓冲晶体管的顶栅极的电压的变化。在图10A中，第一曲线G1表示当将大约-6V的顶栅极电压Vtg施加到缓冲晶体管T04的顶栅极时的漏电流Ids，第二曲线G2表示当将大约-2V的顶栅极电压Vtg施加到缓冲晶体管T04的顶栅极时的漏电流Ids，第三曲线G3表示当将大约2V的顶栅极电压施加到缓冲晶体管T04的顶栅极时的漏电流Ids，第四曲线G4表示当将大约6V的顶栅极电压施加到缓冲晶体管T04的顶栅极时的漏电流Ids。另外，第五曲线G5表示当顶栅极在大约60摄氏度(℃)的温度下处于浮置状态时的漏电流Ids，第六曲线G6表示当顶栅极在大约40℃的温度下处于浮置状态时的漏电流Ids，第七曲线G7表示当顶栅极在大约0℃的温度下处于浮置状态时的漏电流Ids。在图10B中，第八曲线G8表示根据施加到缓冲晶体管T04的顶栅极的顶栅极电压Vtg的电平的漏电流Ids，第九曲线G9表示当顶栅极处于浮置状态时根据温度的漏电流Ids。
参照图10A和图10B，当缓冲晶体管T04具有大约35V的源极-漏极电压Vds并处于大约60℃的温度下时，与施加到透明导电层118(在下文中称为“顶栅极118”)的顶栅极电压Vtg是正(+)电压时相比，在施加到顶栅极118的顶栅极电压Vtg是负(-)电压时，缓冲晶体管T04的漏电流Ids减小得更多。此外，当缓冲晶体管T04具有大约35V的源极-漏极电压和大约0V的栅极-源极电压Vgs并处于大约60℃的温度下时，与透明导电层118处于浮置状态时相比，在负(-)电压的顶栅极电压Vtg被施加到顶栅极118时，漏电流Ids减小得更多。
图11是根据本发明的栅极驱动电路的另一示例性实施例的框图。在图11中，相同的标号表示与上面更详细地描述的元件相同或相似的元件，因此在下文中将省略或简化其任何重复性的详细描述。
参照图11，根据另一示例性实施例的栅极驱动电路包括具有第一虚设级DASG-1、第二虚设级DASG-2和第三虚设级DASG-3的虚设级组DSG以及具有级ASG-1-ASG-N和ASG-D的级组SG。
第一虚设级DASG-1至第三虚设级DASG-3设置在第一级ASG-1至第三级ASG-3的前面。第一虚设级DASG-1至第三虚设级DASG-3将从每一级的进位晶体管T15输出的进位电压施加到第一级ASG-1至第三级ASG-3的第一时钟端CK1。施加到第一时钟端CK1的进位电压通过缓冲晶体管T04被提供到每一级的Q节点QN。
当起始信号STV被施加到第一虚设级DASG-1至第三虚设级DASG-3时，第一虚设级DASG-1至第三虚设级DASG-3中的每一虚设级在3个H时间段期间向相应的栅极线提供栅极电压，第一级ASG-1至第三级ASG-3分别响应于第一虚设级DASG-1至第三虚设级DASG-3的输出电压而操作。
如上面更详细地描述的，因为第一虚设级DASG-1至第三虚设级DASG-3设置在第一级ASG-1至第三级ASG-3的前面，所以由当直接接收传统的起始信号STV时操作的第一级ASG-1至第三级ASG-3的Q节点QN的漏电流导致的可靠性缺陷仅在第一虚设级DASG-1至第三虚设级DASG-3中可见。因此，在示例性实施例中，在第一级ASG-1至第三级ASG-3中看不到可靠性缺陷，因此在根据本发明示例性实施例的显示装置的显示区DA中看不到可靠性缺陷。应当注意，在另外的示例性实施例中，可根据驱动条件改变虚设级的数目。
因此，根据这里描述的示例性实施例，通过调整第一级组中的预定级中包括的缓冲晶体管的尺寸，显著地改善了LCD中的可靠性缺陷。此外，透明导电层设置在缓冲晶体管上以向其施加电压，从而进一步改善了可靠性缺陷。另外，甚至还可以通过形成向第一级组施加输出电压的虚设级组来改善可靠性缺陷。
虽然已经参照本发明的示例性实施例具体示出并描述了本发明，但是本领域的普通技术人员应该理解，在不脱离本发明的由权利要求书限定的精神或范围的情况下，在此可以做出形式上和细节上的各种改变。

Claims (12)

1.一种栅极驱动电路，所述栅极驱动电路包括：
N个级，其中，N是大于或等于2的自然数，N个级是级联的，N个级中的每级具有连接到该级的栅极线，N个级被划分成第一级组和第二级组，
第一级组包括N个级中的k个级并响应于起始信号输出第一输出信号，其中，k是小于N的自然数；
第二级组包括N-k个级，响应于第一输出信号产生第二输出信号，并向相应的栅极线输出第二输出信号，其中，
第一级组包括第一缓冲器和第二缓冲器，第一缓冲器和第二缓冲器中的每个缓冲器接收起始信号，第一缓冲器的尺寸小于第二缓冲器的尺寸。
2.如权利要求1所述的栅极驱动电路，其中，第一级组包括第一级、第二级和第三级，第二级组包括第四级至第N级。
3.如权利要求2所述的栅极驱动电路，其中，第一缓冲器被包括在第二级中，第二缓冲器被包括在第三级中。
4.如权利要求2所述的栅极驱动电路，其中，第一缓冲器的尺寸比第二缓冲器的尺寸小35％。
5.如权利要求2所述的栅极驱动电路，所述栅极驱动电路还包括虚设级，虚设级向第一级组和第二级组施加虚设输出信号，以将第一输出信号和第二输出信号降低至栅极截止电压的电平。
6.如权利要求5所述的栅极驱动电路，其中，第一级组和第二级组均包括：
电压输出部件，响应于从前面的级输出的输出信号和起始信号中的一个信号向栅极线施加时钟信号作为栅极电压；
输出驱动部件，接收从前面的级输出的输出信号和起始信号中的一个信号，以驱动电压输出部件；
保持部件，将栅极线保持在栅极截止电压；
放电部件，设置在栅极线的端部处，以响应于从后面的级的电压输出部件输出的栅极电压将栅极线放电至栅极截止电压。
7.如权利要求6所述的栅极驱动电路，其中，电压输出部件包括上拉晶体管和下拉晶体管，上拉晶体管的控制电极接收来自前面的级的输出信号和起始信号中的一个信号，上拉晶体管的输入电极接收时钟信号，上拉晶体管的输出电极连接到栅极线，下拉晶体管的控制电极接收来自后面的级的输出信号，下拉晶体管的输入电极连接到上拉晶体管的输出电极，下拉晶体管的输出电极连接到接收从虚设级输出的虚设输出信号的输入端。
8.如权利要求7所述的栅极驱动电路，其中，第一缓冲器和第二缓冲器均包括输入电极和控制电极从前面的级接收输出信号并且输出电极连接到上拉晶体管的控制电极的晶体管。
9.如权利要求6所述的栅极驱动电路，其中，所述时钟信号包括：
第一时钟信号、第二时钟信号和第三时钟信号，第一时钟信号、第二时钟信号和第三时钟信号以不同的延时时间段重复地导通和截止；
第四时钟信号、第五时钟信号和第六时钟信号，第四时钟信号、第五时钟信号和第六时钟信号中的每个时钟信号重复地导通和截止，第四时钟信号的相位与第一时钟信号的相位不同，第五时钟信号的相位与第二时钟信号的相位不同，第六时钟信号的相位与第三时钟信号的相位不同。
10.如权利要求9所述的栅极驱动电路，其中，所述不同的延时时间段包括1个水平时间段，第四时钟信号与第一时钟信号的相位差、第五时钟信号与第二时钟信号的相位差以及第六时钟信号与第三时钟信号的相位差中的每个相位差是180度。
11.一种包括级联的多个级的栅极驱动电路，所述栅极驱动电路包括：
虚设级组，接收起始信号并产生第一输出信号；
级组，接收从虚设级组输出的第一输出信号，产生第二输出信号，并向相应的栅极线施加第二输出信号，
其中，虚设级组在3个水平时间段期间驱动相应的栅极线。
12.如权利要求11所述的栅极驱动电路，其中，虚设级组包括第一虚设级、第二虚设级和第三虚设级。
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