WO2015106464A1 - 集成栅极驱动电路及具有集成栅极驱动电路的显示面板 - Google Patents

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gate
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electrically connected
driving unit
input terminal
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张盛东
胡治晋
廖聪维
曾丽媚
李长晔
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深圳市华星光电技术有限公司
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Definitions

  • the present invention relates to the field of display technologies, and in particular, to an integrated gate driving circuit (Gate Drive circuit display panel t
  • the liquid crystal display has many advantages such as thin body, low power consumption, low radiation, and the like, and has been widely used.
  • Most of the liquid crystal displays on the existing market are projection type liquid crystal displays, which include a liquid crystal panel and a backlight module.
  • the working principle of the liquid crystal panel is to place liquid crystal molecules in two parallel glass substrates, and apply driving voltages on the two glass substrates to control the rotation direction of the liquid crystal molecules, thereby modulating the light emission of the backlight module to generate a picture.
  • the integrated display driving circuit is a peripheral circuit such as a gate driving circuit and a data driving circuit, which is implemented by a thin film transistor (TFT) and is formed on a TFT substrate together with a pixel thin film transistor.
  • TFT thin film transistor
  • the integrated gate drive method not only reduces the number of peripheral drive chips and their pinch-off procedure compared to conventional circuit (IC) drive methods. It reduces costs and makes the display peripheral slimmer, making the display module more compact and enhancing mechanical and electrical reliability.
  • the integrated gate drive circuit based on amorphous silicon thin film transistor technology has been extensively studied.
  • amorphous silicon TFT technology has the advantages of low process temperature, good device uniformity, low cost, etc., and is currently the mainstream TFT technology; on the other hand, the mobility of amorphous silicon TFT can meet the requirements of the operating frequency of the gate drive circuit.
  • the stability of amorphous silicon TFTs is relatively poor, and severe threshold voltage drift occurs under long-term voltage stress bias, which seriously affects the life of the circuit.
  • a pull-down circuit In the integrated gate drive circuit, a pull-down circuit is usually required to maintain the circuit output signal low.
  • the pull-down thin film transistor in the pull-down circuit is usually subjected to a long time voltage stress, which is the key factor affecting the life of the integrated gate drive circuit.
  • Device The existing integrated gate drive circuit design usually adopts a low voltage DC bias, a double pull-down structure, a high frequency pulse offset or a reduced voltage signal duty ratio to reduce the threshold voltage drift of the pull-down thin film transistor.
  • the object of the present invention is to provide an integrated gate driving circuit which adopts a double pull-down structure, so that the thin film transistors in the pull-down unit and the pull-down unit in the circuit can be in a bipolar voltage biased working environment, effectively suppressing the pull-down unit and The threshold voltage drift of the thin film transistor in the additional pull-down unit prolongs the working life of the circuit, so that the circuit can better meet the requirements of large and medium-sized display panels, and at the same time, the circuit structure is simple, the power consumption is low, and the low temperature and high temperature are also suitable. jobs.
  • Another object of the present invention is to provide a display panel having an integrated gate driving circuit, which can reduce the number of peripheral driving chips and the sealing process thereof, reduce the cost, and can make the periphery of the display thinner and make the display mode
  • the group is more compact and the mechanical and electrical reliability is enhanced.
  • the present invention provides an integrated gate driving circuit including a cascaded multi-level gate driving unit and a multi-stage additional gate driving unit, wherein
  • the nth stage gate driving unit has a ⁇ -2 stage signal input end, an n+l level signal input end, an n+3th stage signal input end, a high frequency clock signal first input end, and a low frequency clock signal An input end, a low frequency clock signal, a second input end, a low level input end, and a first output end, a second output end, wherein the first output end of the nth stage array substrate row driving unit is used to drive the display panel.
  • the m-th stage additional cabinet driving unit has an m-1th stage plus signal input end, a high frequency clock signal first input end, a high frequency clock signal second input end, a low frequency clock signal first input end, and a low frequency clock signal a second input terminal, a low level input terminal, a first additional output terminal, and a second additional output terminal;
  • the nth stage cabinet driving unit is any one of the fourth stage to the fourth stage gate driving unit
  • the nth stage signal input end of the nth stage gate driving unit Electrically connected to the first output end of the 11-2th stage gate driving unit
  • the 11+1th stage signal input end of the nth stage gate driving unit is electrically connected to the n+1th stage gate driving unit a second output end
  • the n+3th stage signal input end of the nth stage ⁇ -pole driving unit is electrically connected to the n+3th stage.
  • the first output end of the gate driving unit; the nth stage The first output end of the gate driving unit is electrically connected Connected to the 1st to 2nd stage signal input end of the rH 2th stage gate driving unit and the nth to 3rd stage gate of the nth to 3rd stage driving unit; the nth stage tree driving unit
  • the second output terminal is electrically connected to the n+1th level signal input end of the n-1th stage gate driving unit;
  • the ⁇ -th stage signal input end of the n-th stage ⁇ -pole driving unit is configured to input a pulse activation signal;
  • the nth stage signal input end of the nth stage gate driving unit is electrically connected to the second output end of the nth stage driving unit;
  • the 11th to 3rd stage signals of the nth stage gate driving unit The input end is electrically connected to the first output end of the n+3th gate driving unit;
  • the first output end of the nth stage gate driving unit is electrically connected to the nth+2th stage driving unit ⁇ - level 2 signal input terminal;
  • the second output end of the nth stage ⁇ -pole driving unit is suspended;
  • the 1st-stage signal input end of the n-th stage ⁇ -pole driving unit is configured to input a pulse activation signal;
  • the rH-1 stage signal input end of the nth stage gate driving unit is electrically connected to the second output end of the nth + 4th stage gate driving unit;
  • the 11th-th row of the nth stage gate driving unit The level 3 signal input end is electrically connected to the first output end of the n+3th stage gate driving unit;
  • the first output end of the nth stage gate driving unit is electrically connected to the n+2th stage ⁇ -pole a ri-2 stage signal input end of the driving unit;
  • the second output end of the nth stage slab driving unit is electrically connected to the n+ lth stage signal input end of the 11th 1st stage driving unit;
  • the nth stage gate driving unit is a third stage gate driving unit
  • the ⁇ -2 stage signal input end of the nth stage gate driving unit is electrically connected to the n-2th stage gate driving a first output end of the unit
  • the n+1th stage signal input end of the nth stage gate driving unit is electrically connected to the second output end of the n+I stage cabinet driving unit
  • the nth stage gate The first signal input end of the pole drive unit is electrically connected to the first output end of the n+3th cabinet drive unit
  • the first output end of the nth stage tree drive unit is electrically connected to the rH-2
  • the n-th stage signal input end of the stage gate driving unit; the second output end of the 11th stage gate driving unit is electrically connected to the third stage
  • the first stage _ _ _ pole drive unit is the third-order gate drive unit, the n-th stage signal input terminal of the first-stage gate drive unit is electrically connected to the n- 2 a first output end of the stage gate driving unit; the n+th stage signal input end of the nth stage gate driving unit is electrically connected to the second output end of the n+l stage gate driving unit; The n-th-3th stage signal input end of the nth stage gate driving unit is electrically connected to the first additional output end of the first stage additional gate driving unit; the first output end of the nth stage gate driving unit are electrically connected to the second stage 11 + 2 gate driving unit of the n + ⁇ stage 3 stage 2 signal input terminal and the signal input stage of the gate driving unit of eta-3; n-th stage of the gate ⁇ I The second output end of the driving unit is electrically connected to the n-1th gate The n-th stage signal input terminal of the pole drive unit;
  • the nth stage gate driving unit is the penultimate stage cabinet driving unit
  • the nth level signal input end of the nth stage gate driving unit is electrically connected to the nth to 2nd stage gate driving a first output end of the unit
  • the n+1th stage signal input end of the nth stage porch pole driving unit is electrically connected to the second output end of the n+1th stage gate driving unit
  • the nf-3 stage signal input end of the bridge driving unit is electrically connected to the first additional output end of the second stage plus gate driving unit
  • the first output end of the nth stage tree driving unit is electrically connected a signal input terminal of the 11th-Kth grade driving unit of the n-th grade
  • the second output end of the 11th stage gate driving unit is electrically connected to the nth of the first-stage gate driving unit +1 level signal input;
  • the nth stage gate driving unit is a reciprocal first stage gate driving unit
  • the nth to 2th stage signal input end of the nth stage gate driving unit is electrically connected to the nth level 2 gate driving unit
  • the first output terminal of the nth stage gate driving unit is electrically connected to the second additional output terminal of the first stage additional gate driving unit;
  • the nth stage gate The n+3th stage signal input end of the driving unit is electrically connected to the first additional output end of the third stage additional gate driving unit;
  • the first output end of the nth stage gate driving unit is respectively connected to the nth level 3
  • the n+3th stage signal input end of the pole drive unit and the mth-stage additional signal input end of the first stage additional gate drive unit are electrically connected;
  • the second output end of the nth stage gate drive unit Electrically connected to the nth-th stage signal input terminal of the n-1th stage gate driving unit;
  • the m-th stage additional gate driving unit is any additional gate driving unit of the fourth stage to the last-numbered first-stage plus gate driving unit
  • the m-th of the m-th stage additional pole driving unit The first additional signal input end is electrically connected to the first additional output end of the m-th stage additional gate driving unit, and the first additional output end of the m-th stage additional gate driving unit is electrically connected to the m-th
  • the m-th stage-added signal input end of the l-stage additional gate driving unit, the second additional output end is suspended;
  • the m-th-stage plus signal input end of the m-th stage additional gate driving unit is electrically connected to the countdown first a first output end of the stage gate driving unit, a first output terminal of the mth stage additional gate driving unit and an m1 level additional signal input of the m+ith stage additional gate driving unit
  • the first and third output terminals of the third-stage gate driving unit are electrically connected, and the second additional output is electrically connected to the n-th level signal of the last-stage first-level driving unit.
  • the m-th stage additional gate driving unit is the second-stage additional gate driving unit
  • the m-th stage additional signal input end of the m-th stage additional ⁇ -pole driving unit is electrically connected to the m1th a first additional output of the stage additional gate drive unit
  • the mth stage additional gate drive unit The first additional output is electrically connected to the m-th stage additional signal input end of the m+1th additional gate driving unit and the ⁇ - ⁇ stage signal input end of the penultimate stage drain driving unit, respectively.
  • the second additional output is suspended;
  • the m-th stage additional signal input end of the m-th stage additional gate driving unit is electrically connected to the m-th stage additional a first additional output end of the gate driving unit, a first output terminal of the m-th stage-added gate driving unit and an m-th level of the m-th-th phase-added tree driving unit
  • the signal input terminal and the first stage signal input end of the first-order gate drive unit are electrically connected, and the second additional output terminal is suspended;
  • the gate driving unit further includes:
  • the driving unit is electrically connected to the ri-2 signal input end, the high frequency clock signal first input end, the n-th stage signal input end, the first output end and the second output end respectively;
  • the pull-down unit is electrically connected to the n+1th stage signal input end, the low frequency clock signal first input end, the low frequency clock signal second input end, the low level input end and the driving unit;
  • the m-th stage additional gate driving unit of the integrated gate driving circuit further includes:
  • the additional driving unit is electrically connected to the m-th level additional signal input end, the high frequency clock signal first input end, the high frequency clock signal second input end, the first additional output end and the second additional output end respectively;
  • the additional pull-down unit is electrically connected to the first input end of the low frequency clock signal, the second input end of the low frequency clock signal, the low level input end and the additional driving unit respectively.
  • the input signal of the low-level input terminal is a low-level signal;
  • the input signal of the first input end of the high-frequency clock signal and the second input end of the high-frequency clock signal is a second high-frequency clock signal of the first high-frequency clock signal, a third high frequency clock signal or a fourth high frequency clock signal, wherein the first high frequency clock signal is opposite in phase to the third high frequency clock signal, and the second high frequency clock signal is opposite in phase to the fourth high frequency clock signal,
  • the first high frequency clock signal and the third high frequency clock signal are the same as the second high frequency clock signal and the fourth high frequency clock signal waveform but have different initial phases;
  • the high frequency clock signal of the gate driving unit is the first high frequency clock signal when the input signal of the first input end is the first high frequency clock signal, the n+1th stage, n ⁇ 2 stage, 11+-3 stage gate driving unit
  • the input signal of the first input end of the high frequency clock signal is a second, third, and fourth high frequency clock signal;
  • the first input end of the high frequency clock signal of the mth stage additional gate driving unit of the integrated pole driving circuit and the input signal of the second input end of the high frequency clock signal are the kth and k-1th clock signals, respectively
  • the first input end of the high frequency clock signal of the m+th stage additional gate driving unit of the integrated bridge driving circuit and the input signal of the second input end of the high frequency clock signal are respectively k+I and
  • the kth clock signal, the k value is 1 to 4, the k-i value is 4 when k is i, and the k+1 value is 1 when k is 4.
  • the input signal of the first input end of the low frequency clock signal and the second input end of the low frequency clock signal is a first low frequency clock signal or a second low frequency clock signal, and the first low frequency clock signal is complementary to the second low frequency clock signal voltage;
  • the input signal of the low frequency clock signal of the nth stage cabinet driving unit of the integrated gate driving circuit and the second input end of the low frequency clock signal are the first low frequency clock signal and the second low frequency clock signal, respectively
  • the first input end of the low frequency clock signal of the n+1th stage gate driving unit and the input signal of the second input end of the low frequency clock signal are respectively a second low frequency clock signal and a first low frequency clock signal;
  • the input signal of the low frequency clock signal of the mth stage additional gate driving circuit of the integrated gate driving circuit and the second input end of the low frequency clock signal are respectively the first low frequency clock signal and the second low frequency clock signal
  • the first input end of the low frequency clock signal of the m+1th additional gate driving unit and the input signal of the second input end of the low frequency clock signal are respectively a second low frequency clock signal and a first low frequency clock signal.
  • the driving unit includes a capacitor, a first thin film transistor, a second thin film transistor, and a third thin film transistor, the first thin film transistor has a first first source and a first drain, and the second thin film transistor Having a second gate, a second source, and a second drain, the third thin film transistor has a third gate, a third source, and a third drain, wherein the first *pole and the first drain are both Electrically connected to the signal input end of the 1st to 2nd stages, the first source is electrically connected to one end of the capacitor, the second ⁇ -pole, the third drain, the second output end, and the pull-down unit, respectively
  • the second drain is electrically connected to the first input end of the high frequency clock signal, and the second source is electrically connected to the other end of the capacitor, the first output end and the pull-down unit, the third gate and the
  • the ⁇ + ⁇ 3 level signal input end is electrically connected
  • the third source is electrically connected to the low level input end;
  • the additional drive unit includes an additional capacitor. a twenty-first thin film transistor, a twenty-second thin film transistor, and a twenty-third thin film transistor, wherein the twenty-first thin film transistor has a second eleven gate, a twenty-first source, and a twenty-first drain
  • the twenty-second thin film transistor has a twenty-second gate, a twenty-second source, and a twenty-second drain
  • the twenty-third thin film transistor has a twenty-third gate, a twentieth a third source and a twenty-third drain
  • the second eleventh gate, the twenty-first drain, and the twenty-second drain are electrically connected to the m-th level additional signal input terminal
  • the twenty-first source is electrically connected to one end of the additional capacitor, the twenty-third gate, the second source, the third output, and the additional pull-down unit, and the second twelve-gate
  • the second input end of the high frequency clock signal is electrically connected
  • the second thirteenth drain is electrically connected to the first input end of the high frequency clock signal, and the other end
  • the pull-down unit includes a first pull-down unit, a first pull-down signal generating unit, a second pull-down unit, and a second pull-down signal generating unit.
  • the first pull-down unit and the driving unit and the first pull-down signal respectively The generating unit, the second pull-down unit and the low-level input end are electrically connected, and the first pull-down signal generating unit and the first pull-down unit, the first input end of the low-frequency clock signal, the second input end of the low-frequency clock signal, and the low-voltage
  • the second pull-down unit is electrically connected to the driving unit, the second pull-down signal generating unit, the first pull-down unit and the low-level input end, and the second pull-down signal generating unit respectively a second pull-down unit, a first input end of the low frequency clock signal, a second input end of the low frequency clock signal, and a low level input end are electrically connected;
  • the first pull-down unit includes a fourth thin film transistor and a fifth thin film transistor, the fourth thin film transistor has a fourth gate, a fourth source, and a fourth drain, and the fifth gate of the fifth thin film transistor a fourth source and a fifth drain, wherein the fourth gate and the fifth gate are electrically connected to the first pull-down signal generating unit, and the fourth drain and the first drain respectively
  • the source, the one end of the capacitor, the second gate, the third drain, the second output, the second pull-down signal generating unit, and the second pull-down unit are electrically connected, and the fourth source and the fifth source are both Electrically connected to the low-level input terminal, the fifth drain is electrically connected to the second source, the other end of the capacitor, the first output end, and the second pull-down unit;
  • the second pull-down unit includes a sixth thin film transistor and a seventh thin film transistor, the sixth thin film transistor has a sixth gate, a sixth source, and a sixth drain, and the seventh gate of the seventh thin film transistor, a seventh source and a seventh drain, wherein the sixth gate and the seventh gate are electrically connected to the second pull-down signal generating unit, the sixth source, the first The seven sources are electrically connected to the low level input terminal; the sixth drain is respectively connected to the first source, the end of the capacitor, the second gate, the third drain, the fourth drain, and the second output And the second pull-down signal generating unit is electrically connected, wherein the seventh source is electrically connected to the second source, the other end of the capacitor, the first output end, and the fifth drain;
  • the first pull-down signal generating unit includes an eighth thin film transistor, a ninth thin film transistor, a tenth thin film transistor, an eleventh thin film transistor, and a twelfth thin film transistor, and the eighth thin film transistor has an eighth cabinet eighth a source electrode and an eighth drain, the ninth thin film transistor has a ninth gate, a ninth source, and a ninth drain, and the tenth thin film transistor has a tenth cabinet tenth source and a tenth drain
  • the eleventh thin film transistor has an eleventh cabinet, an eleventh source and an eleventh drain, and the twelfth thin film transistor has a twelfth gate, a twelfth source, and a twelfth
  • the eighth gate, the eighth drain, the ninth drain, and the tenth cabinet are electrically connected to the second input end of the low frequency clock signal, and the eighth source is respectively connected to the ninth source
  • the tenth drain, the fourth gate, and the fifth gate are electrically connected, and the tenth source
  • the second pull-down signal generating unit includes a fourteenth thin film transistor, a fifteenth thin film transistor sixteenth thin film transistor, a seventeenth thin film transistor, and an eighteenth thin film transistor, and the tenth thin film transistor has a fourteenth gate a tenth source and a fourteenth drain, the fifteenth thin film transistor having a fifteenth gate, a fifteenth source and a fifteenth drain, and the sixteenth thin film transistor has a sixteenth a gate electrode, a sixteenth source electrode, and a sixteenth drain electrode, wherein the seventeenth thin film transistor has a seventeenth gate, a seventeenth source, and a seventeenth drain, and the eighteenth thin film transistor has a
  • the eighteenth gate, the eighteenth source, and the eighteenth drain, the fourteenth gate, the fourteenth drain, the fifteenth drain, and the sixteenth cabinet are all electrically connected to the low frequency clock signal
  • the first input end, the fourteenth source is electrically connected to the fifteenth source, the sixteenth drain,
  • the ninth cabinet is electrically connected to the first input end of the low frequency clock signal; the fifteenth gate is electrically connected to the second input end of the low frequency clock signal.
  • the ninth gate is electrically connected to the eighth source, the ninth source, the tenth drain, the fourth ⁇ -pole, and the fifth gate, respectively; the fifteenth gate and the The fourteenth source, the fifteenth source, the sixteenth drain, the sixth gate, and the seventh gate are electrically connected.
  • the first pull-down signal generating unit further includes a thirteenth thin film transistor, wherein the thirteenth thin film transistor has a thirteenth gate, a thirteenth source, and a thirteenth drain, and the thirteenth gate Electrically connecting to the first cabinet, the first drain, and the n-th level signal input end, respectively, the thirteenth drain and the tenth source, the eleventh drain a twelfth drain electrical connection; the thirteenth source is electrically connected to the low level input terminal;
  • the second pull-down signal generating unit further includes a nineteenth thin film transistor, wherein the nineteenth thin film transistor has a nineteenth*th, a nineteenth source, and a nineteenth drain, wherein the nineteenth gate respectively Electrically connecting with the thirteenth cabinet, the first gate, the first drain, and the first and second stage signal input ends, wherein the nineteenth drain and the sixteenth source respectively .
  • the eighteenth drain is electrically connected; the nineteenth source is electrically connected to the low level input end.
  • the nth stage gate driving unit further has an nth to 1st stage signal input end, and a third output End, when the nth stage gate driving unit is any one of the second stage to the last stage gate driving unit, the nth-th level signal of the nth stage* driving unit
  • the input end is electrically connected to the third output end of the n-1th stage gate driving unit; when the 11th stage gate driving unit is the first stage gate driving unit, the nth stage shed_
  • the pole driving unit does not have an n-th stage signal input end; when the nth stage gate driving unit is any one of the first stage to the penultimate stage ⁇ .
  • the third output end of the class II gate driving unit is electrically connected to the nth level signal input end of the n+1th stage gate driving unit; when the 11th stage gate driving unit is the last stage In the gate driving unit, the third output end of the nth stage gate driving unit is suspended;
  • the pull-down unit includes a first pull-down unit, a second pull-down unit, and a second pull-down signal generating unit, where the first pull-down unit and the driving unit, the n1-th stage signal input end, and the low-level input end respectively
  • the second pull-down unit is electrically connected to the driving unit, the second pull-down signal generating unit, the first pull-down unit and the low-level input end, and the second pull-down signal generating unit and the driving unit are respectively a second pull-down unit, a first input end of the low frequency clock signal, a second input end of the low frequency clock signal, and a low level input end are electrically connected;
  • the first pull-down unit includes a fourth thin film transistor and a fifth thin film transistor, the fourth thin film transistor has a fourth gate, a fourth source, and a fourth drain, and the fifth thin film transistor has a fifth gate a fourth, a fifth, and a fifth drain, wherein the fourth and second terminals are electrically connected to the signal input terminal of the 11th to the first stage, and the fourth drain and the first
  • the source, the one end of the capacitor, the second gate, the third drain, the second output, the second pull-down signal generating unit and the second pull-down unit are electrically connected, and the fourth source and the fifth source are electrically connected Connected to the low-level input terminal, the fifth drain is electrically connected to the second source, the other end of the capacitor, the first output end, and the second pull-down unit;
  • the second pull-down unit includes a sixth thin film transistor and a seventh thin film transistor, the sixth thin film transistor has a sixth gate, a sixth source, and a sixth drain, and the seventh thin film transistor has a seventh cabinet a seventh source and a seventh drain, wherein the sixth gate is electrically connected to the second pull-down signal generating unit, the seventh gate, and the third output, and the sixth drain is respectively connected to the first The source, the capacitor, the second gate, the third drain, the fourth drain, the second output, and the second pull-down signal generating unit are electrically connected, and the sixth source and the seventh source are electrically connected Connected to the low level input terminal, the seventh drain is electrically connected to the second source, the other end of the capacitor, the first output end and the fifth drain;
  • the second pull-down signal generating unit includes a tenth thin film transistor, a fifteenth thin film transistor, a sixteenth thin film transistor, a seventeenth thin film transistor, and an eighteenth thin film transistor, and the fourteenth thin film transistor has a fourteenth gate a pole, a fourteenth source, and a fourteenth drain, the fifteenth The thin film transistor has a fifteenth gate, a fifteenth source and a fifteenth drain, and the sixteenth thin film transistor has a sixteenth gate, a sixteenth source, and a tenth drain, the The seventeenth thin film transistor has a seventeenth gate, a seventeenth source, and a seventeenth drain, and the eighteenth thin film transistor has an eighteenth bridge, an eighteenth source, and an eighteenth drain.
  • the fourteenth gate, the fourteenth drain, the fifteenth drain, and the sixteenth shed are electrically connected to the first input end of the low frequency clock signal, and the fourteenth source and the The fifteenth source, the sixteenth drain, the sixth gate, the seventh gate and the third output are electrically connected, and the sixteenth source and the seventeenth drain and the eighteenth drain respectively An electrically connected, the seventeen gates are electrically connected to the first source, the one end of the capacitor, the second cabinet, the third drain, the fourth drain, and the sixth drain, respectively
  • the seven source and the eighteenth source are electrically connected to the low level input end, and the eighteenth pole is electrically connected to the n+1th stage signal input end.
  • the fifteenth gate is electrically connected to the second input end of the low frequency clock signal.
  • the fifteenth t-pole is electrically connected to the fourteenth source, the fifteenth source, the sixteenth drain, the sixth gate, the seventh tree, and the third output.
  • the second pull-down signal generating unit further includes a nineteenth thin film transistor, wherein the nineteenth thin film transistor has a nineteenth gate, a nineteenth source, and a nineteenth drain, wherein the nineteenth gate respectively Electrically connecting with the first gate, the first drain, and the first and second stage signal input ends, wherein the nineteenth drain and the sixteenth source and the seventeenth drain respectively The eighteenth drain is electrically connected; the nineteenth drain is electrically connected to the low level input end.
  • the additional pull-down unit includes a first additional pull-down unit, a first additional pull-down signal generating unit, a second additional pull-down unit, and a second additional pull-down signal generating unit; wherein the first additional pull-down unit and the additional driving unit respectively
  • An additional pull-down signal generating unit, a second additional pull-down unit and a low-level input terminal are electrically connected, and the first additional pull-down signal generating unit and the first additional pull-down unit, the first input end of the low-frequency clock signal, and the second low-frequency clock signal respectively
  • the input terminal and the low-level input terminal are electrically connected, and the second additional pull-down unit is electrically connected to the additional driving unit, the second ⁇ -add-down signal generating unit, the first additional pull-down unit, and the low-level input terminal respectively.
  • the second additional pull-down signal generating unit is electrically connected to the second additional pull-down unit, the first input end of the low-frequency clock signal, the second input end of the low-frequency clock signal, and
  • the first additional pull-down unit includes a twentieth is? thin film transistor and a twenty-fifth thin film transistor, and the twenty-fourth thin film transistor has a second fourteen gate, a twenty-fourth source, and a twenty-fourth a second drain of the twenty-fifth thin film transistor, a twenty-fifth source, and a twenty-fifth drain, the second fourteen gate and the first additional pull-down signal generating unit And the twenty-fifth gate is electrically connected, the twenty-fourth drain is respectively connected to the second eleventh source, the twenty-second source, one end of the additional capacitor, the twenty-third gate, and the second additional Output, second additional pull-down signal
  • the second unit is electrically connected to the second additional pull-down unit, and the second fifteenth drain is electrically connected to the other end of the additional capacitor, the first additional output end, and the second additional pull-down unit, and the twenty-fifth source
  • the pole is electrically connected to the low level input terminal;
  • the second additional pull-down unit includes a twenty-sixth thin film transistor and a twenty-seventh thin film transistor, and the twenty-sixth thin film transistor has a twenty-sixth smear, a twenty-sixth source, and a second sixteen a drain, a twenty-seventh gate, a twenty-seventh source, and a twenty-seventh drain of the twenty-seventh thin film transistor, the second sixteenth drain and the second additional pull-down signal generating unit
  • the twenty-seventh gate is electrically connected, and the twenty-sixth drain is respectively connected to the twenty-fourth source, the twenty-first source, the twenty-second source, one end of the additional capacitor, and the twentieth
  • the third cabinet, the second additional output, and the second additional pull-down signal generating unit are electrically connected, wherein the twenty-seventh drain and the other end of the additional capacitor, the first additional output, and the twenty-fifth drain
  • the twenty-third source is electrically connected, and the twenty-
  • the twenty-fourth source is electrically connected to the low-level input terminal; the second sixteenth source is electrically connected to the low-level input terminal.
  • the twenty-fourth source is respectively opposite to the other end of the twenty-fifth drain and the additional capacitor.
  • the first additional output terminal and the second additional pull-down unit are electrically connected; the second sixteen source and the second seventeenth drain, the other end of the additional capacitor, the first additional output, and the twenty-fifth drain
  • the pole and the twenty-third source are electrically connected.
  • the first additional pull-down signal generating unit includes a twenty-eighth thin film transistor, a twenty-ninth thin film transistor, a thirtieth thin film transistor, and a thirty-first thin film transistor, and the second twenty-eighth thin film transistor has a first a twenty-eighth-pole, a twenty-eighth source, and a twenty-eighth drain, the first one twenty-nineth thin film transistor having a second nineteenth gate, a twenty-ninth source, and a second Nineteen drains, said one by one; "" ""-
  • the thirty-th thin film transistor has a thirtieth gate, a thirtieth source, and a thirtieth drain
  • the thirty-first thin film transistor has a thirty-first gate, a thirty-first source, and a third a thirty-first drain
  • the second eighteenth gate, the twenty-eighth drain, the twenty-ninth drain, and the thirtieth gate are electrically connected to the second input end of the low frequency clock signal
  • the twenty-eightth source is electrically connected to the twenty-ninth source, the thirtieth drain, the twenty-fourth gate, and the twenty-fifth gate, respectively
  • the thirtieth source is
  • the 31st drain is electrically connected, the 31st gate is respectively connected to the 21st source, the 22nd source, the end of the additional capacitor, the 23rd gate, and the second additional
  • the output end, the twenty-sixth drain and the twenty-fourth drain are electrically connected, and the thirty-one source is electrically connected to
  • the second additional pull-down signal generating unit includes a thirty-second thin film transistor, a thin film transistor, a thirty-fourth thin film transistor, and a thirty-fifth thin film transistor,
  • the thin film transistor has a thirty-second cabinet, a thirty-second source, and a thirty-second drain.
  • the thirteenth thin film transistor has a thirty-third gate, a thirty-third source, and a thirty-third drain
  • the thirty-fourth thin film transistor has a thirty-fourth gate, a thirty-fourth source, and a third a thirty-fourth drain
  • the thirty-fifth thin film transistor has a thirty-fifth gate, a thirty-fifth source, and a thirty-fifth drain
  • the third, third, and fourth power gates are electrically connected to the first input end of the low frequency clock signal, and the thirty third source and the third power source are respectively
  • the thirty-fourth drain, the twenty-sixth gate and the twenty-seventh gate are electrically connected
  • the thirty-fourth source is electrically connected to the thirty-fifth drain, the thirtieth Five gates respectively and a third eleventh gate, a twenty-
  • the twenty-ninth gate is electrically connected to the first input end of the low frequency clock signal; the thirteenth gate is electrically connected to the second input end of the low frequency clock signal.
  • the twenty-ninth gate is electrically connected to the twenty-eighth source, the twenty-ninth source, the thirtieth drain, the twenty-fourth gate, and the twenty-fifth* pole
  • the thirty-third* pole is respectively associated with the thirty-second source, the thirty-third source, the thirty-fourth drain, the twenty-sixth cabinet, the twenty-seventh shed Electrical connection.
  • the present invention also provides a display panel having an integrated cabinet driving circuit, including a data driving circuit and a display panel body, the display panel body including the integrated gate driving circuit and the display panel pixel area, and the display panel pixel area includes A plurality of pixel units arranged in an array.
  • the integrated gate driving circuit of the present invention and the display panel having the integrated *polar driving circuit adopt a double pull-down structure, so that the thin film transistor in the pull-down unit and the additional pull-down unit in the circuit can be in a bipolar voltage
  • the biased working environment effectively suppresses the threshold voltage drift of the thin film transistor in the pull-down unit and the additional pull-down unit, which prolongs the working life of the circuit, so that the circuit can better meet the requirements of large and medium-sized display panels, and at the same time, the circuit structure Simple, low power consumption, also suitable for low temperature and high temperature operation.
  • Figure i is a schematic structural view of an integrated gate driving circuit of the present invention
  • 2A is a timing diagram of an integrated gate driving circuit of the present invention
  • 2B is another timing diagram of the integrated drain driving circuit of the present invention.
  • FIG. 3 is a structural diagram of a gate driving unit of an integrated gate driving circuit of the present invention.
  • FIG. 4 is a structural diagram of an additional gate driving unit of the integrated gate driving circuit of the present invention.
  • FIG. 5 is a circuit diagram of the first embodiment of the samarium-pole driving unit of the present invention.
  • 6A is a timing diagram of a first embodiment of a gate driving unit of the present invention.
  • 6B is another timing diagram of the first embodiment of the drain driving unit of the present invention.
  • FIG. 7 is a test diagram of a threshold voltage drift of a thin film transistor in a pull-down unit
  • FIG. 8 is a test diagram of an on-state current degradation of a thin film transistor in a pull-down unit
  • Figure 9 is a circuit diagram of a second embodiment of the ⁇ -pole driving unit of the present invention.
  • Figure 0 is a circuit diagram of a third embodiment of a gate driving unit of the present invention.
  • FIG. 1 is a circuit diagram of a fourth implementation of the gate driving unit of the present invention.
  • FIG. 12A is a timing diagram of a fourth embodiment of a drain driving unit of the present invention.
  • 12B is another timing diagram of a fourth embodiment of the drain driving unit of the present invention.
  • FIG. 13 is a circuit diagram of a fifth embodiment of a gate driving unit of the present invention.
  • FIG. 4 is a circuit diagram of a sixth embodiment of a gate driving unit of the present invention.
  • FIG. 15 is a circuit diagram of a first embodiment of a gate driving unit of the present invention.
  • Figure 16 is a timing chart of the first embodiment of the additional tree-pole driving unit of the present invention.
  • 17 is a circuit diagram of a second embodiment of an additional gate driving unit of the present invention.
  • Figure 18 is a circuit diagram of a third embodiment of the gallium electrode driving unit of the present invention.
  • Figure 9 is a circuit diagram of a fourth embodiment of an additional drain driving unit of the present invention.
  • 20 is a schematic structural view of a display panel having an integrated cabinet driving circuit according to the present invention. detailed description
  • the present invention provides an integrated shed-pole driving circuit including a cascaded multi-level gate driving unit and a multi-stage additional ⁇ driving unit, wherein
  • the n-th gate driving unit has an n-th stage signal input terminal 21, an n+l-th stage signal input terminal 22, an n+3th stage signal input terminal 23, a high frequency clock signal first input terminal 24,
  • the low frequency clock signal has a first input terminal 25 and a low frequency clock signal has a second input terminal 26.
  • the m-th stage additional gate driving unit has an m-th stage additional signal input terminal 35, high Frequency clock signal first input terminal 24, high frequency clock signal second input terminal 34, low frequency clock signal first input terminal 25, low frequency clock signal second input terminal 26, low level input terminal 27, first additional output terminal 38 a second additional output 39;
  • the nth stage signal input of the nth stage drain driving unit The terminal 2 is electrically connected to the first output terminal 28 of the n-2th gate driving unit; the n+1th signal input terminal 22 of the nth gate driving unit is electrically connected to the n+1th a second output terminal 29 of the stage drain driving unit; the n-th stage signal input terminal 23 of the nth stage gate driving unit is electrically connected to the first output terminal 28 of the n+3th stage gate driving unit The first output terminal 28 of the nth-level gate driving unit is electrically connected to the n-th stage signal input terminal 21 of the n+2th ⁇ -pole driving unit and the n-th level gate driving The n+3th stage signal input terminal 23 of the unit; the second output end 29 of the nth stage slab-pole drive unit is electrically connected to the n+1th stage signal input end of the n-th stage gate drive unit twenty two;
  • the n-2th stage signal input end 21 of the nth stage drain driving unit is configured to input a pulse activation signal;
  • the n+1th stage signal input end 22 of the 11th stage gate driving unit is electrically connected to the second output end 29 of the n+1th stage gate driving unit;
  • the n+3 of the nth stage gate driving unit The first signal output terminal 23 is electrically connected to the first output terminal 28 of the rH-3th stage gate driving unit;
  • the first output terminal 28 of the nth level* pole driving unit is electrically connected to the ri+2th level gate
  • the n-2th stage signal input end 21 of the pole drive unit; the second output end 29 of the nth stage gate drive unit is suspended;
  • the n-th stage signal input end 21 of the nth-stage ⁇ -pole driving unit is used to input a pulse activation signal;
  • the first stage signal input end 22 of the nth stage gate driving unit is electrically connected to the second output end 29 of the n+ith stage gate driving unit; the n+3th stage of the nth stage gate driving unit
  • the signal input terminal 23 is electrically connected to the first output terminal 28 of the n+3th stage gate driving unit; the first output terminal 28 of the nth stage gate driving unit is electrically connected to the ri+2 level.
  • the nth stage signal input terminal 21 of the gate driving unit; the second output end 29 of the nth stage drain driving unit is electrically connected to the n+1th stage signal of the n-1th stage gate driving unit Input terminal 22;
  • the nth stage gate driving unit is a third stage gate driving unit
  • the nth to 2th stage signal input end 21 of the nth stage gate driving unit is electrically connected to the nth to 2nd stage gate
  • the first output end 28 of the driving unit; the n+1th stage signal input end 22 of the third stage driving unit is electrically connected to the second output end 29 of the n+1th stage driving unit;
  • the n+3th stage signal input end 23 of the nth stage gate driving unit is electrically connected to the first output end 28 of the nth thirteenth ⁇ -pole driving unit; the nth stage gate driving unit
  • the first output terminal 28 is electrically connected to the n+2th gate
  • the n-th stage signal input end 21 of the pole drive unit; the second output end 29 of the nth stage gate drive unit is electrically connected to the rH i level signal input end of the n-th stage cabinet drive unit twenty two;
  • the n-th stage signal input end 21 of the nth-stage gate driving unit is electrically connected to the n-th level dipole a first output end 28 of the driving unit;
  • the n+1th stage signal input end 22 of the nth stage gate driving unit is electrically connected to the second output end 29 of the n+1th stage driving unit;
  • the n-th stage signal input terminal 23 of the nth stage gate driving unit is electrically connected to the first additional output terminal 38 of the first stage additional drain driving unit;
  • the output terminal 28 is electrically connected to the ⁇ -2 stage signal input end 21 of the ⁇ +2 stage gate drive unit and the ⁇ +3 stage signal input end 23 of the ⁇ -3 stage gate drive unit, respectively;
  • the second output end 29 of the nth stage gate driving unit is electrically connected to the n+1th stage signal input end 22 of the nth-stage gate driving unit;
  • the ⁇ -2 stage signal input end 21 of the nth stage drain driving unit is electrically connected to the ⁇ -2 stage a first output terminal 28 of the tree drive unit;
  • the n+1th stage signal input end 22 of the nth stage gate drive unit is electrically connected to the second output end 29 of the n+1th stage gate drive unit;
  • the 11th to 3rd stage signal input terminal 23 of the nth stage gate driving unit is electrically connected to the first additional output terminal 38 of the second stage additional zeta electrode driving unit;
  • the first output terminal 28 is electrically connected to the n+3th stage signal input terminal 23 of the n-3th stage gate driving unit;
  • the second output end 29 of the nth stage gate driving unit is electrically connected to the 11th -n-level signal input terminal 22 of the 1-level pole drive unit;
  • the nth stage gate driving unit is the reciprocal first stage porch-pole driving unit
  • the 1st-stage signal input end 21 of the n-th stage porch-pole driving unit is electrically connected to the n-2 a first output terminal 28 of the stage gate driving unit
  • the n+1th stage signal input terminal 22 of the nth stage gate driving unit is electrically connected to the second additional output terminal 39 of the first stage additional gate driving unit
  • the 11th to 3rd stage signal input terminal 23 of the nth stage gate driving unit is electrically connected to the first additional output terminal 38 of the third stage additional cabinet driving unit
  • the first output end 28 of the unit is respectively electrically connected to the n+3th signal input end 23 of the nth stage gate drive unit and the mth to the i th stage add signal input end 35 of the first stage additional pedestal 'pole drive unit
  • the second output terminal 29 of the nth stage gate driving unit is electrically connected to the ⁇ stage signal input terminal 22 of the n-1th stage gate
  • the m-th stage additional gate driving unit is any additional gate driving unit of the fourth stage to the last-numbered first-stage plus gate driving unit
  • the m-th of the m-th stage additional pole driving unit The level additional signal input terminal 35 is electrically connected to the first additional output terminal 38 of the m-th stage additional ⁇ -pole driving unit, and the first additional output terminal 38 of the m-th stage additional gate driving unit is electrically connected Up to the m-1th stage additional signal input terminal 35 of the m+1th stage additional gate driving unit, the second summing output terminal 39 is suspended;
  • the m-th stage additional signal input end 35 of the m-th stage additional pole driving unit is electrically connected to the reciprocal a first output terminal 28 of the first stage gate driving unit, a first additional output terminal 38 of the mth stage additional gate driving unit and a mth level addition of the first level additional gate driving unit
  • the signal input terminal 35 and the n+3th stage signal input terminal 23 of the third-order ⁇ -terminal driving unit are electrically connected, and the second additional output terminal 39 is electrically connected to the reciprocal first-stage gate driving unit.
  • the m-th stage additional signal input terminal 35 of the m-th stage additional ⁇ -pole driving unit is electrically connected to the The first additional output 38 of the m- 1 stage plus the gate driving unit, the first additional output 38 of the m-th stage additional gate driving unit and the m+1th additional gate driving unit respectively
  • the m+th stage additional signal input terminal 35 and the n+3th stage signal input terminal 23 of the penultimate stage* pole drive unit are electrically connected, and the second additional output terminal 39 is suspended;
  • the m-th stage-stage sing-in signal input terminal 35 of the m-th stage additional singal driving unit is electrically connected to a first additional output 38 of the m-th stage additional gate driving unit, the first additional output 38 of the m-th stage additional gate driving unit and the m+1th additional gate driving unit
  • the m+th stage additional signal input terminal 35 and the n+3th stage signal input terminal 23 of the last stage gate drive unit are electrically connected, and the second additional output terminal 39 is suspended;
  • the second stage gate driving unit of the integrated gate driving circuit further includes:
  • the driving unit 42 is electrically connected to the nth level 2 signal input end 21, the high frequency clock signal 'number first input end 24, the nth third level signal input end 23, the first output end 28 and the second output end 29, respectively. ;
  • the pull-down unit 44 is electrically connected to the n+1th stage signal input terminal 22, the low frequency clock signal first input terminal 25, the low frequency clock signal second input terminal 26, the low level input terminal 27 and the driving unit 42 respectively.
  • the mth stage plus the cabinet driving unit of the integrated gate driving circuit further includes:
  • An additional driving unit 52 respectively, and an m-i-stage additional signal input terminal 31, a high-frequency clock signal first input terminal 24, a high-frequency clock signal second input terminal 25, a first additional output terminal 38, and a second additional output terminal 39 electrical connection;
  • the additional pull-down unit 54 is electrically connected to the low frequency clock signal first input terminal 25, the low frequency clock signal second input terminal 26, the low level input terminal 27 and the additional driving unit 52, respectively.
  • the low The input signal of the level input terminal 27 is a low level signal V ss ;
  • the input signal of the first input terminal 24 of the high frequency clock signal and the second input end 34 of the high frequency clock signal is the first high frequency clock signal C, two high frequency clock signal C, the third high-frequency clock signal CK 3 or the fourth high frequency clock signal CK 4, the first high frequency clock signal C to the third high frequency clock signal CK 2 opposite in phase to the second
  • the high frequency clock signal CK 2 is opposite in phase to the fourth high frequency clock signal, and the first high frequency clock signal and the third high frequency clock signal are the same as the second high frequency clock signal and the fourth high frequency clock signal waveform but The initial phase is different (as shown in FIG.
  • the input signals of the first input terminal 24 of the high frequency clock signal of the 11+2 stage, 11+3 stage gate drive unit are the second, third and fourth high frequency clock signals respectively; when the mth of the integrated gate drive circuit
  • the integrated gate drive circuit When the first input terminal 24 of the high frequency clock signal of the polar drive unit and the input signal of the second input terminal 34 of the high frequency clock signal are the kth and k-1th clock signals, respectively, the integrated gate drive circuit
  • the input signal of the first input terminal 24 of the high frequency clock signal of the in+1th stage additional gate driving unit and the second input terminal 34 of the high frequency clock signal are respectively the k+1th and kth:th clock signals, the k The value is 1 to 4, the k-1 value is 4 when k is, and the k+1 value is 1 when k is 4.
  • the input signal of the low frequency clock signal first input terminal 25 and the low frequency clock signal second input terminal 26 is a first low frequency clock signal ECK or a second low frequency clock signal EXCK, the first low frequency clock signal and the second low frequency clock signal
  • the voltage is reversed, that is, when the first low frequency clock signal is a high potential signal, the second low frequency clock signal is a low potential signal, and when the first low frequency clock signal is a low potential signal, the second low frequency clock signal is a high potential signal;
  • the input signal of the low frequency clock signal of the nth stage gate driving unit of the integrated gate driving circuit and the second input terminal 26 of the low frequency clock signal is the first low frequency clock signal and the second low frequency clock signal respectively
  • the input signal of the first input terminal 25 of the low-frequency clock signal of the n+1th-level drain driving unit and the second input terminal 26 of the low-frequency clock signal are respectively a second low-frequency clock signal and a first low-frequency clock signal; a low frequency clock signal of the mth stage additional gate driving
  • FIG. 5 to FIG. 8 are the first embodiment of the gate driving unit of the present invention, and refer to FIG. 1 to FIG. 3 in combination.
  • the driving unit 42 includes a capacitor C bi , a first thin film transistor ⁇ , a second thin film transistor ⁇ 2 and a third thin film transistor ⁇ 3 , the first thin film transistor T1 has a first gate, a first a source and a first drain, the second thin film transistor T2 has a second gate, a second source; a second drain, the third thin film transistor T3 has a third drain and a third source And the third drain, the first gate and the first drain are electrically connected to the n-th stage signal input end, and the first source is respectively connected to one end and the second gate of the capacitor C bl
  • the second drain, the second output terminal 29 and the pull-down unit 44 are electrically connected, the second drain is electrically connected to the first input end 24 of the high-frequency clock signal, and the second source and the capacitor C bi The other end, the first output terminal 28 and the pull-down unit 44 are electrically connected, the third gate is electrically connected to the n-th level signal input terminal 23, and the third source and the low
  • the pull down unit 44 includes a first pull down unit 45.
  • the first pull-down signal generating unit 46 a second pull-down unit 47 and a second pull-down signal generating unit 48; wherein the first pull-down unit 45 and the driving unit 42, the first pull-down signal generating unit 46, the second pull-down unit 47, and the low-level input terminal
  • the first pull-down signal generating unit 46 is electrically connected to the first pull-down unit 45, the low-frequency clock signal first input terminal 25, the low-frequency clock signal second input terminal 26, and the ⁇ level input terminal 27, respectively.
  • the second pull-down unit 47 is electrically connected to the driving unit 42, the second pull-down signal generating unit 48, the first pull-down unit 45, and the low-level input terminal 27, and the second pull-down signal generating unit 48 is connected.
  • the second pull-down unit 47, the low frequency clock signal first input terminal 25, the low frequency clock signal second input terminal 26 and the low level input terminal 27 are electrically connected to each other;
  • the first pull-down unit 45 includes a fourth thin film transistor T4 and a fifth thin film transistor T5, and the fourth thin film transistor T4 has a fourth gate, a fourth source, and a fourth drain, and the fifth thin film transistor
  • the fifth gate, the fifth source, and the fifth drain are electrically connected to the first pull-down signal generating unit 46, and the fourth The drain is electrically connected to the first source, the capacitor (the end of the second gate, the second gate, the third drain, the second output 29, the second pull-down signal generating unit 48, and the second pull-down unit 47, a fourth source, a fifth source electrically connected to the low level input terminal 27, the fifth drain and the second source, the other end of the capacitor, the first output end 28 and the second pull down Unit 47 is electrically connected;
  • the second pull-down unit 47 includes a sixth thin film transistor ⁇ 6 and a seventh thin film transistor ⁇ 7, and the sixth thin film transistor ⁇ 6 has a sixth porphyrium, a sixth source, and a sixth drain, and the seventh thin film transistor a seventh gate, a seventh source, and a seventh drain, wherein the sixth gate and the seventh cabinet are electrically connected to the second pull-down signal generating unit 48, and the The sixth source and the seventh source are electrically connected to the low level input terminal 27; the sixth drain is respectively connected to the first source, the end of the capacitor, the second gate, the third drain, and the The fourth drain, the second output terminal 29 and the second pull-down signal generating unit 48 are electrically connected, and the seventh source is electrically connected to the second source, the other end of the capacitor, the first output terminal 28 and the fifth drain Sexual connection
  • the first pull-down signal generating unit 46 includes an eighth thin film transistor ⁇ 8 and a ninth thin film crystal
  • the ninth thin film transistor T9 has a ninth pole, a ninth source and a ninth drain, and the ninth pole is electrically connected to the first input terminal 25 of the low frequency clock signal, and the tenth thin film transistor ⁇ 0
  • the tenth, tenth, and tenth drains, the eleventh thin film transistor T1 has an eleventh gate, an eleventh source, and an eleventh drain, and the twelfth thin film transistor T12 The twelfth gate.
  • the input terminal 26 has the eighth source and the ninth source and the tenth drain, respectively.
  • the fourth gate and the fifth gate are electrically connected, and the tenth source is electrically connected to the eleventh drain and the twelfth drain, respectively, and the eleven gates are respectively connected to the first
  • the source, the capacitor c bi , the second gate, the third drain, the fourth drain, the sixth drain, and the second output 29 are electrically connected, the eleventh source and the twelfth source Connected to the low-level input terminal 27, the twelfth* pole and the 11th-level signal input terminal are electrically connected
  • the second pull-down signal generating unit 48 includes a fourteenth thin film transistor T14, a fifteenth thin film transistor ⁇ 5 , a sixteenth thin film transistor ⁇ 6, a seventeenth thin film transistor T17, and an eighteenth thin film transistor T18,
  • the fourteenth thin film transistor ⁇ 4 has a fourteenth gate, a fourteenth source, and a fourteenth drain
  • the fifteenth thin film transistor T15 has a fifteenth drain, a fifteenth source, and a fifteenth drain
  • the sixteenth thin film transistor T16 has a sixteenth gate, a sixteenth source, and a sixteenth drain
  • the seventeenth thin film transistor T17 has a seventeenth cabinet, a seventeenth source, and a seventeenth drain
  • the eighteenth thin film transistor ⁇ 8 has an eighteenth smear, an eighteenth source, and an eighteenth drain
  • the fourteenth gate, the fourteenth drain The fifteenth drain and the sixteenth gate are electrically connected to the first input terminal 25 of the low frequency
  • the high/low voltage of the input signal CKA of the first input terminal 24 of the high frequency clock signal is V ffl /V L i , respectively, and the first and second low frequency clock signals ECK and EXCK are complementary, and their high/low voltage
  • the magnitude of the voltage is Vffi/Vu
  • the signal input by the low-level input terminal 27 is a low-level input signal V SS whose voltage is VL, where V m ⁇ V H2 , V L > V L1 > VL2O
  • the input signal CKA of the first input terminal 24 of the high frequency clock signal is any one of the first high frequency clock signal CK, the second high frequency clock signal CK 2 , the third high frequency clock signal CK 3 or the fourth high frequency clock signal CK4 Clock signal.
  • the signal CK A input by the first input terminal 24 of the high-frequency clock signal is taken as an example of the first high-frequency clock signal C ⁇ ⁇ , when the voltage of the first low-frequency clock signal EC ⁇ is V H2 , and the second low-frequency clock signal
  • the working process of the gate driving unit is as follows:
  • CKi voltage becomes V u
  • V G ⁇ is the voltage V m.
  • the first thin film transistor Ti is turned on, and the signal V G(n charges Q to V m - V Tm , where V TH1 is the threshold voltage of the first thin film transistor ⁇ .
  • the second thin film transistor ⁇ 2 is turned on, V Gin)
  • the voltage drop is u; meanwhile, the fourteenth, sixteenth, and seventeenth thin film transistors ⁇ 14, ⁇ 16, and ⁇ 7 are turned on, pulling the potential of ⁇ to a low level, and the sixth and seventh thin film transistors ⁇ 6, 1 are turned off.
  • V Gtn _ 2 the potential of V Gtn _ 2 ) drops to a low level, the voltage of ⁇ 3 ⁇ 4 rises from ⁇ to V H1 , and the signal output terminal is charged by the turned-on second thin film transistor T2, and the voltage of V G(n ) rises.
  • V Hi the voltage of V ffl V Tm due to the function of the capacitor bootstrap, which increases the charging capability of the second thin film transistor T2 and accelerates the V The rising process of GW .
  • V G(n _ 3 ) rises to a high level, and the third thin film transistor T3 is turned on and the voltage of ( ⁇ ) is pulled down until the seventeenth thin film transistor T17 is turned off. Since ( 3 ⁇ 4 Clean + ⁇ ) is normally high, the eighteenth thin film transistor T18 is still turned on, and the potential of the pull-down 1%) is low.
  • the gate driving unit After the high-level pulse output of the V GW , the gate driving unit is in the non-strobe state, and the voltage of the V GW needs to be maintained at V L to prevent the switching thin film transistor in the pixel connected to the signal output terminal from being turned on, resulting in a signal.
  • Write error Theoretically, the potential of ⁇ ( ⁇ and ( ⁇ ) should be kept low, but due to the parasitic capacitance between the source and the drain of the second thin film transistor T2, when the clock 03 ⁇ 4 transitions from a low level to a high level , a coupling voltage A VQ will be generated at the Q terminal. ⁇ ⁇ ( ; ⁇ may cause 03 ⁇ 4 to incorrectly charge the signal output, so that the potential of V G(n) cannot be kept low. Level Therefore, a dedicated pull-down unit must be set to maintain the potential of V G low.
  • the thin film transistors T6 and ⁇ 7 are forward biased, and the thin film transistors ⁇ 4 and ⁇ 5 are negatively biased; at time ⁇ .5, Q( n+i ) falls to a low level, and the eighteenth thin film transistor T18 is turned off.
  • the ECK charges 13 ⁇ 4 through the fourteenth thin film transistor T1 4 , and the voltage at the P w terminal rises so that the sixth and seventh thin film transistors T6 and ⁇ 7 are turned on, and the voltages of the ⁇ and ⁇ are maintained at V L ; the sixth and seventh thin film transistors T6 ⁇ 7 is in a forward bias state (V GS :>0 ), and the magnitude of the forward bias voltage is V+ «V H2 - for the fourth thin film transistor T4 and the fifth thin film transistor T5, due to the ninth thin film transistor T9 Turn on, ! The voltage at the ⁇ terminal is maintained at Vu.
  • Vg S ⁇ () negative bias
  • ⁇ _- ⁇ 2 A schematic diagram of V+ and V- is shown in Fig. 5B. It should be noted that although the voltage Vu at the K( N) terminal is less than the voltage V L of V ss , since the tenth thin film transistor T10 is turned off, V ss is prevented from flowing through the eleventh and twelfth thin film transistors T1 l, ⁇ 2. The reverse charging current of K w , therefore, the voltage at the terminal 1 can be maintained at V L2 , so that the fourth thin film transistor T4 and the fifth thin film transistor T5 are in a negative bias.
  • the thin film transistors T6 and ⁇ 7 are negatively biased, and the thin film transistors ⁇ 4 and ⁇ 5 are forward biased similarly.
  • the voltage of the low frequency clock EXCK is V H2 and the voltage of the ECK is V L2 ; after the time t5, K w is high, so that the fourth and fifth thin film transistors T4, ⁇ 5 are forward biased, and the Q (n) and V G(n ) voltages are maintained at V L .
  • the fifteenth thin film transistor T15 is turned on, and at the same time, because the sixteenth thin film transistor T1 6 is turned off, the reverse charging current of V ss flowing to the P w through the seventeenth and eighteenth thin film transistors T17 and T18 is prevented, therefore, the fifteenth The thin film transistor T15 is capable of pulling P (n ) down to 1 ⁇ 4 so that the sixth and seventh thin film transistors T6, ⁇ 7 are in a negative bias state.
  • the integrated gate driving circuit adopts a double pull-down structure.
  • ECK is high level
  • the first pull-down unit 45 is in a negative bias state
  • the second pull-down unit 47 is used to pull down V G(n) and (3 ⁇ 4 n voltage.)
  • EXCK is high
  • the first pull-down unit 45 is used to pull down the voltages of V G and Q w
  • the second pull-down unit 47 is in a negative bias state. Therefore, throughout the working process.
  • the thin film transistors in each pull-down unit can be under positive and negative bipolar voltage bias, according to the results of the thin film transistor electrical stress test in the pull-down unit.
  • the threshold voltage drift of the pull-down thin film transistor can be effectively suppressed, extending the operating life of the integrated gate drive circuit.
  • Figure 7 shows the DC voltage (25 V), unipolar pulse voltage (25V ⁇ 0V), bipolar pulse voltage (25V ⁇ 10V) threshold voltage drift curve of thin film transistor in pull-down unit under three stress conditions
  • Figure 8 shows DC voltage (25V), unipolar pulse voltage (25V ⁇ 0V), bipolar pulse voltage (25V ⁇ 10V)
  • the degradation rate curve of the on-state current of the thin film transistor in the three stress condition pull-down units can be seen from the test compared with the conventional DC voltage unipolar pulse voltage ,
  • the threshold voltage drift of the thin film transistor in the pull-down unit at the silent polarity pulse voltage is significantly improved, and the degradation of the on-state current is also weakened.
  • FIG. 9 is a second embodiment of the cabinet driving unit of the present invention.
  • the embodiment is basically the same as the first embodiment, and the difference is: in this embodiment, The ninth ⁇ -pole of the ninth thin film transistor T9 in the first pull-down signal generating unit 46 and the eighth source, the ninth source tenth drain, the fourth gate, and the fifth gate, respectively Electrical connection; the fifteenth drain of the fifteenth thin film transistor T15 in the second pull-down signal generating unit 48 and the fourteenth source, the fifteenth source, the sixteenth drain
  • the sixth grid and the seventh cabinet are electrically connected.
  • the ninth thin film transistor T9 and the fifteenth thin film transistor T15 can still perform the pull-down ⁇ ⁇ ⁇ ) and ?
  • the voltage ofenfin acts, and such a connection can reduce the load of the low-frequency clock input ECK/EXCK., which helps to reduce the power consumption of the circuit.
  • the circuit working process of this embodiment is basically the same as the first embodiment of the cabinet driving unit, and therefore will not be described again.
  • FIG. 10 is a third embodiment of the cabinet driving unit of the present invention.
  • the pull signal generating unit 46 further includes a thirteenth thin film transistor T13 having a thirteenth gate, a thirteenth source, and a thirteenth drain, the thirteenth cabinet Electrically connecting to the first gate, the first drain, and the n-th level signal input end 21, respectively, the thirteenth drain and the tenth source, the eleventh drain pole.
  • the twelfth drain is electrically connected; the thirteenth source is electrically connected to the low level input terminal 27; the second pulldown signal generating unit 48 further includes a nineteenth thin film transistor T9, the nineteenth The thin film transistor ⁇ 9 has a nineteenth source and a nineteenth drain of the nineteenth cabinet, and the nineteenth gate and the thirteenth gate, the first cabinet, the first drain, and the The ⁇ - 2 signal input terminal 21 is electrically connected, and the 19th drain is electrically connected to the 16th source, the 17th drain, and the 18th drain respectively; The nineteenth source is electrically connected to the low level input terminal 27.
  • Such a connection can enhance the ability of the tl ⁇ t2 phase to ⁇ ⁇ ) or P w terminal pull-down, making the circuit more suitable for low temperature operation. The reasons are as follows:
  • the threshold voltage of the thin film transistor in the circuit increases, and the mobility decreases, so that the conductivity of the transistor is weakened.
  • ECK is at a high level and EXCK is at a low level, refer to FIG. 5, FIG. 6A and FIG. 10; in the ti ⁇ t2 phase of the circuit operation, ⁇ 2) rises to a high level, and passes through the thin film transistor.
  • T1 charges ⁇ 3 ⁇ 4 ⁇ ) , the voltage rise of Q turns on the thin film transistor T17, so that the voltage at the P(ri) terminal is pulled down and the thin film transistor ⁇ 6 is turned off, and the charge at the Q w terminal does not leak through the thin film transistor T6, which in turn Promotes (3 ⁇ 4 radical) charging, which is a positive feedback process; however, in low temperature environments, the thin film transistor T1's conductivity is weakened, As a result, the charging speed of (3 ⁇ 4 n ) is weakened, and the ability of the thin film transistor T17 to pull down the voltage at the P( n ) terminal is weakened, so that the thin film transistor T6 cannot be turned off well, and the leakage of the thin film transistor T6 causes the charging failure of ( ⁇ ).
  • V G ⁇ 2 can directly pull down the 1%) terminal through the thin film transistor ⁇ 9, which can better suppress the leakage of the thin film transistor T6; when the EXCK is high level, ECK When it is low, increasing the thin film transistor T13 can better suppress the leakage of the thin film transistor T4. Therefore, the gate driving unit of the present embodiment is suitable for low temperature operation.
  • the J ⁇ -level gate driving unit 3 ⁇ 4 has an n-th stage signal input terminal 32 and a third output terminal 33, when the first!
  • the n-1th stage signal input end 32 of the nth stage gate driving unit is electrically connected to a third output terminal 33 of the n-th stage gate driving unit;
  • the second-level gate driving unit is the first-stage gate driving unit, the nth-level bridge driving unit does not have the nth a stage signal input terminal 32;
  • the nth stage gate driving unit is any one of the first stage to the penultimate stage gate driving unit, the third stage of the nth stage gate driving unit
  • the output terminal 33 is electrically connected to the nth-stage signal input terminal 32 of the n+1th-level gate driving unit; when the n-th gate driving unit is the last-numbered gate driving unit, The third output end 33 of the second-stage gate driving unit is suspended;
  • the pull-down unit 44 includes a first pull-down unit 45, a second pull-down unit 47, and a second pull-down signal generating unit 48, wherein the first pull-down unit 45' and the driving unit 42 and the nth are respectively - a 1-stage signal input terminal 32 and a low-level input terminal 27 are electrically connected, and the second pull-down unit 47' is respectively coupled to the driving unit 42, the second pull-down signal generating unit 48, the first pull-down unit 45', and the low level
  • the input terminal 27 is electrically connected, and the second pull-down signal generating unit 48' is respectively connected to the driving unit 42, the second pull-down unit 47', the low frequency clock signal first input terminal 25, the low frequency clock signal second input terminal 26, and the low battery
  • the flat input terminal 27 is electrically connected;
  • the first pull-down unit 45 includes a fourth thin film transistor T4 and a fifth thin film transistor T5, and the fourth thin film transistor T4 has a fourth gate, a fourth source, and a fourth drain, and the fifth film
  • the transistor T5 has a fifth* pole, a fifth source, and a fifth drain, and the fourth drain and the fifth gate are electrically connected to the 1-1st stage signal input end 32, wherein the The four drains are respectively electrically connected to the first source, the end of the capacitor, the second gate, the third drain, the second output 29, the second pull-down signal generating unit 48, and the second pull-down unit 47.
  • the fourth source and the fifth source are electrically connected to the low level input terminal 27, and the fifth drain and the second source and the capacitor Cw are respectively The other end, the first output terminal 28 and the second pull-down unit 47' are electrically connected;
  • the second pull-down unit 46 includes a sixth thin film transistor T6 and a seventh thin film transistor T7, and the sixth thin film transistor T6 has a a sixth gate, a sixth source, and a sixth drain, wherein the seventh thin film transistors T, 7 have a seventh gate, a seventh source, and a seventh drain, the sixth gate and the second
  • the pull-down signal generating unit 48, the seventh bridge, and the third output 33 are electrically connected, and the sixth drain is respectively connected to the first source, the end of the capacitor C bi , the second gate, the third drain, and the first
  • the fourth drain, the second output terminal 29 and the second pull-down signal generating unit 48 are electrically connected, and the sixth source and the seventh source are electrically connected to the low-level input terminal 27, and the seventh drain
  • the second pull-down signal generating unit 48 includes a fourteenth thin film transistor T14, a fifteenth thin film transistor ⁇ 5, a sixteenth thin film transistor ⁇ 6, a seventeenth thin film transistor T18, and an eighteenth thin film transistor T18,
  • the fourteenth thin film transistor Ti4 has a fourteenth gate, a fourteenth source and a fourteenth drain
  • the fifteenth thin film transistor T15 has a fifteenth drain, a fifteenth source, and a fifteenth drain
  • the sixteenth thin film transistor T16 has a sixteenth gate, a sixteenth source, and a tenth drain
  • the seventeenth thin film transistor has a seventeenth gate, a seventeenth source, and a seventeenth drain
  • the eighteenth thin film transistor ⁇ 8 has an eighteenth gate, an eighteenth source, and an eighteenth drain
  • the five drains and the sixteenth gates are electrically connected to the first input terminal 25 of the low frequency clock
  • the gate driving unit adopts a double pull-down sharing structure, that is, a pull-down signal generating unit is shared by the adjacent two-stage gate driving units.
  • the single-stage gate driving unit omits a first pull-down signal generating unit, and the number of transistors of the single-stage porch-pole driving unit is reduced, and the circuit structure is simplified.
  • T6/T7 tube, T4/T5 tube under positive and negative bipolar voltage bias its threshold voltage drifts JH Effective suppression.
  • FIG. 13 is a fifth embodiment of the cabinet driving unit of the present invention.
  • the embodiment is basically the same as the fourth embodiment, and the difference is:
  • the fifteenth gate of the fifteenth thin film transistor T15 in the second pull-down signal generating unit 48' is respectively connected to the fourteenth source, the fifteenth source, The sixteenth drain, the sixth gate, the seventh gate, and the third output terminal 33 are electrically connected. This connection reduces the load on the clock EC /EXCK and helps reduce circuit power consumption.
  • circuit operation process of this embodiment is substantially the same as that of the fourth embodiment of the gate driving unit, and therefore will not be described again.
  • FIG. 14 is a sixth embodiment of the gate driving unit of the present invention.
  • the second pull-down signal generating unit 48 of the embodiment further includes a nineteenth thin film transistor T19 having a nineteenth gate, a nineteenth source, and a nineteenth drain.
  • the nineteenth cabinet electrode is electrically connected to the first * pole, the first drain, and the n-th grade signal input end 21, respectively, and the nineteenth drain and the tenth
  • the sixteenth source, the seventeenth drain and the eighteenth drain are electrically connected; the nineteenth drain is electrically connected to the low level input terminal 27.
  • Such a connection can enhance the tl ⁇ t2 phase, right? ⁇ The ability to pull down the voltage to make the circuit more suitable. The reasons are as follows:
  • the threshold voltage of the thin film transistor in the circuit increases, and the mobility decreases, so that the conductivity of the transistor is weakened.
  • ECK is at a high level and EXCK is at a low level
  • V G ⁇ 2 rises to a high level.
  • Level, and charge Q through the thin film transistor TI the voltage rise of Q w turns on the thin film transistor T17, so that the voltage of the P(n) terminal is pulled down to turn off the thin film transistor T6, and the charge of the Q (n ) terminal does not pass.
  • the gate driving unit of the embodiment is suitable for low temperature operation.
  • circuit working process of this embodiment is basically the same as the fourth embodiment of the cabinet driving unit, and therefore will not be described again.
  • the additional driving unit 52 includes an additional capacitor C b2 , a twenty-first thin film transistor T21, a twenty-second thin film transistor T22, and a twenty-third thin film transistor T23, wherein the twenty-first thin film transistor T21 has a second eleventh gate, a twenty-first source, and a second a twenty-first drain, the twenty-second thin film transistor ⁇ 22 has a second twelve-gate, a twenty-second source, and a twenty-second drain, and the twenty-third thin film transistor ⁇ 23 has a twentieth a third gate, a twenty-third source, and a twenty-third drain, wherein the second eleven gate, the twenty-first drain, and the twenty-second drain are electrically connected to the mth
  • the additional pull-down unit 54 includes a first additional pull-down unit 55, a first additional pull-down signal generating unit 56, a second additional pull-down unit 57, and a second additional pull-down signal generating unit 58; wherein the first additional pull-down unit 55
  • the first additional pull-down signal generating unit 56 and the first additional pull-down signal generating unit 56 are electrically connected to the first additional pull-down signal generating unit 56 and the first additional pull-down signal generating unit 56, respectively.
  • the low frequency clock signal first input terminal 25, the low frequency clock signal second input terminal 26 and the low level input terminal 27 are electrically connected, and the second additional pulldown unit 57 is respectively coupled to the additional driving unit 52 and the second additional pulldown signal generating unit.
  • the first additional pull-down unit 55 and the low-level input terminal 27 are electrically connected, the second additional pull-down signal generating unit 58 and the second additional pull-down unit 57, the low-frequency clock signal first input terminal 25, and the low-frequency clock signal.
  • the second input terminal 26 and the low level input terminal 27 are electrically connected;
  • the first additional pull-down unit 55 includes a twenty-fourth thin film transistor T24 and a twenty-fifth a film transistor T25, the twenty-fourth thin film transistor T24 has a second fourteenth gate, a twenty-fourth source and a twenty-fourth drain, and the twenty-fifth thin film transistor T25 has a twenty-fifth gate, a twenty-fifth source and a twenty-fifth drain, wherein the twenty-fourth gate is electrically connected to the first additional pull-down signal generating unit 56 and the twenty-fifth pole, the twenty-fourth a drain and a second eleventh source, a twenty-second source, an end of the additional capacitor
  • the second additional pull-down unit 56 includes a second sixteen thin film transistor T26 and a twenty-seventh thin film transistor T27, and the second sixteen thin film transistor T26 has a twenty-sixth bridge, a twenty-sixth source, and a second Twenty-sixth drain, the twenty-seventh thin film transistor T27 twenty-seventh gate, the first a twenty-seventh source and a twenty-seventh drain, wherein the second sixteenth gate is electrically connected to the second additional pull-down signal generating unit 58 and the twenty-seventh pole, the second sixteen source
  • the poles are electrically connected to the low-level input terminal 27; the second sixteen drains are respectively connected to the second fourteenth source, the twenty-first source, the twenty-second source, and one end of the additional capacitor C b2
  • the twenty-third gate, the second additional output 39 and the second additional pull-down signal generating unit 58 are electrically connected, and the twenty-seventh drain and the other end of the additional capacitor C b2 are
  • the first additional pull-down signal generating unit 56 includes a twenty-eighth thin film transistor T28, a twenty-ninth thin film transistor ⁇ 29, a thirtieth thin film transistor ⁇ 30, and a thirty-first thin film transistor T31, and the twenty-eighth thin film transistor
  • the ⁇ 28 has a twenty-eighth gate, a twenty-eighth source, and a twenty-eighth drain
  • the twenty-ninth thin film transistor ⁇ 29 has a second nineteenth gate, a twenty-ninth source, and a twentieth a thirteenth thin film transistor ⁇ 30 having a thirtieth gate, a thirtieth source, and a thirtieth drain
  • the thirty-first thin film transistor T31 has a third eleventh gate and a third An eleventh source and a thirty-first drain, wherein the second eighteenth gate, the twenty eightth drain, the twenty nineth drain, and the thirtieth gate are electrically connected to the low frequency clock signal a second input
  • the second additional pull-down signal generating unit 58 includes a thirty-second thin film transistor T32, a thirty-third thin film transistor ⁇ 33, a thirty-fourth thin film transistor ⁇ 34, and a thirty-fifth thin film transistor ⁇ 35, and the thirty-second film
  • the transistor ⁇ 32 has a thirty-second gate, a thirty-second source, and a thirty-second drain
  • the thirty-third thin film transistor ⁇ 33 has a thirteenth gate, a thirteenth source, and a third a thirteenth drain
  • the thirty-fourth thin film transistor ⁇ 34 has a thirty-fourth gate, a thirty-fourth source, and a thirty-fourth drain
  • the thirty-fifth thin film transistor ⁇ 35 has a thirty-fifth a gate, a thirty-fifth source, and a thirty-fifth drain
  • the thirty-second gate, the thirty-second drain, the thirty-third source drain, and the thirty-fourth gate are all electrically Connected to the low frequency
  • the thirty-fourth source is electrically connected to the thirty-fifth drain, and the thirty-fifth gate is respectively connected to the third eleventh gate, the twenty-first source, and the twenty-second source Adding one end of the capacitor C b2 , the twenty-third gate, the second output terminal 39 , The twenty-sixth drain and the twenty-fourth drain are electrically connected, and the thirty-fifth source is electrically connected to the low-level input terminal 27.
  • the working process of the circuit of this embodiment is different from that of the first embodiment of the gate driving unit.
  • the transistors ⁇ 21 and ⁇ 22 are simultaneously turned on for the Q DM(N ). Charging is performed; at time t4, transistor T22 is substituted for transistor D3 of the first embodiment of the gate driving unit to discharge Q DWN) ; after time t4, transistor T22 is controlled by a signal input by second signal terminal CKB of the clock signal, pull-down Q
  • the voltage at the DM(N) terminal effectively suppresses the clock feedthrough effect of the circuit.
  • This embodiment does not need to additionally provide the signal V G(N ⁇ 3 ), and does not need to provide the signal Q (N+ ;) additionally. Therefore, in the multi-stage cascade, the advantage of the gate driving unit of this embodiment is that it is not required
  • the level unit provides a feedback signal.
  • FIG. 7 which is a second embodiment of the additional gate driving unit of the present invention, and referring to FIG. 15 to FIG. 16 and FIG. 1 to FIG. 4, the embodiment is substantially the same as the first embodiment of the additional driving unit.
  • the difference is: in this embodiment, the twentieth source of the twenty-fourth thin film transistor of the first additional pull-down unit 55 and the other end of the second fifteenth drain and the capacitor C b2 respectively
  • the first additional output 38 and the second additional pull-down unit 57 are electrically connected; the second sixteen source of the second sixteen thin film transistor of the second additional pull-down unit 56 and the second seventeen respectively
  • the other end of the drain and the additional capacitor C b2 , the first additional output 38 , the twenty-fifth drain and the twenty-third source are electrically connected.
  • This connection helps to suppress leakage of the twenty-fourth thin film transistor and the twenty-sixth transistor at the high temperature in the t2 to t3 stage, making the circuit suitable for high temperature operation.
  • the reasons are as follows:
  • the threshold voltage of the thin film transistor in the circuit is reduced, and the mobility is increased, so that the conductivity of the transistor is enhanced.
  • ECK at high, low level EXCK as an example, referring to FIG 15, FIG 16, FIG 17; t2 ⁇ t3 stage in the circuit, CK V DM is charged through the thin film transistor T23, V DM(n _t rises to a high level and boosts the voltage of Q DM(n ) by the bootstrap effect of the capacitor, which in turn accelerates the rise of V DM(:n) , which is a positive feedback
  • the high conductivity of the transistor T26 at high temperature causes the Q DMW to leak through the transistor T26, thus destroying the above process, resulting in circuit failure.
  • the twenty-sixth source is connected to V DMW , so that In the t2 ⁇ t3 phase of the circuit operation, the gate-source voltage of the thin film transistor T26 is negative, thus effectively suppressing the leakage of the thin film transistor T26; when the EXCK is high level and ECK is low level, the film The leakage of the transistor T24 can also be suppressed. Therefore, the additional gate driving unit of the present embodiment is suitable for high temperature operation.
  • the circuit working process of this embodiment is basically the same as the first embodiment of the additional gate driving unit.
  • FIG. 8 which is a third embodiment of the additional gate driving unit of the present invention, and with reference to FIG. 15 to FIG. 16 and FIG. 1 to FIG. 4, this embodiment is basically related to the first embodiment of the additional driving unit. The difference is that: in this embodiment, the second nineteenth cabinet of the first additional pull-down signal generating unit 56 and the twenty-eighth source, the second nineteen source, a thirty-drain, a twenty-fourth cabinet, and a twenty-fifth gate electrical connection; the second additional pull-down signal generating unit
  • the thirty-third bridge of 58 is respectively associated with the thirty-second source, the thirty-third source, the thirty-fourth drain, the twenty-sixth gate, and the twenty-seventh gate electrical connection. This connection reduces the load on the low-frequency clock input ECK/EXCK and helps reduce circuit power consumption.
  • circuit operation process of this embodiment is basically the same as that of the additional gate drive unit, and therefore will not be described again.
  • FIG. 19 which is a fourth embodiment of an additional cabinet driving unit of the present invention, and in conjunction with FIG. 15 to FIG. 16 and FIG. 18 and FIG. 1 to FIG. 4, the third embodiment of the present embodiment and the additional driving unit are basically The same, the difference is: in this embodiment, the twenty-fourth source of the twenty-fourth thin film transistor of the first additional pull-down unit 55 and the second fifteenth drain, the capacitor C b2 The other end, the first additional output 38 and the second additional pull-down unit 57 are electrically connected; the second sixteen source of the second sixteen thin film transistor of the second additional pull-down unit 56 and the first The other end of the twenty-seventh drain, the additional capacitor C b2 , the first additional output 38 , the twenty-fifth drain and the twenty-third source are electrically connected.
  • This connection helps to suppress leakage of the twenty-fourth thin film transistor and the twenty-sixth transistor in the bootstrap phase at high temperatures, making the circuit suitable for high temperature operation.
  • circuit operation process of this embodiment is substantially the same as that of the first embodiment of the additional gate driving unit, and therefore will not be described again.
  • the present invention provides a display panel having an integrated gate driving circuit, which may be a liquid crystal display panel or an OLED display panel, which includes data.
  • the driving circuit II and the display panel main body 12 the display panel main body 12 includes the integrated gate driving circuit and the display panel pixel region 16, and the display panel pixel region 16 includes a plurality of pixel units 18 arranged in an array.
  • the integrated cabinet driving circuit and the display panel with the integrated gate driving circuit of the invention adopt a double pull-down structure, so that the thin film transistors in the pull-down unit and the additional pull-down unit in the circuit can be in a bipolar voltage bias.
  • the working environment effectively suppresses the threshold voltage drift of the thin film transistor in the pull-down unit and the additional pull-down unit, which prolongs the working life of the circuit, so that the circuit can better meet the requirements of the large and medium-sized display panels, and at the same time, the circuit structure is simple , low power consumption, also suitable for low temperature and high temperature work.

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Abstract

一种集成栅极驱动电路及具有集成栅极驱动电路的显示面板，该驱动电路包括级联的多级栅极驱动单元以及多级附加栅极驱动单元，其中，所述第n级栅极驱动单元包括驱动单元（42）和下拉单元（44），所述第m级附加栅极驱动单元包括附加驱动单元（52）和附加下拉单元（54）。所述集成栅极驱动电路采用双下拉结构，使电路中下拉单元和附加下拉单元中的薄膜晶体管可以处于双极性电压偏置的工作环境，有效抑制下拉单元和附加下拉单元中的薄膜晶体管的阈值电压漂移，延长了电路的工作寿命，使得电路可以更好的满足大、中尺寸显示面板的需求，同时，电路结构简单，功耗低，还适合低温和高温工作。

Description

柵极驱动电路及具有集成栅极驱动电路的显示面板
本发明涉及显示技术领域， 尤其涉及一种集成柵极驱动电路 （Gate
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驱动电路的显示面板 t
液晶显示器具有机身薄、 省电、 辐射少等众多优点， 得到了广泛的应 用。 现有市场上的液晶显示器大部分为投射式液晶显示器， 其包括液晶面 板及背光模组 ( backlight module ) 。 液晶面板的工作原理是在两片平行的 玻璃基板当中放置液晶分子， 并在两片玻璃基板上施加驱动电压来控制液 晶分子的旋转方向， 对背光模组的发光进行调制产生画面。
近些年来液晶显示器的发展呈现出了高集成度， 低成本的发展趋势， 集成显示驱动电路逐渐成为平板显示技术的研究热点。 所谓集成显示驱动 电路是指将栅极驱动电路和数据驱动电路等外围电路釆用薄膜晶体管 ( TFT ) 实现并与像素薄膜晶体管一起制作于 TFT基板上。 与传统的电路 ( IC )驱动方式相比， 采用集成栅极驱动的方法不仅可以减少外围驱动芯 片的数量及其压封程序。 降低成本， 而且能使得显示器外围更加纤薄， 使 显示器模组更加紧凑， 机械和电学可靠性得以增强。 其中， 基于非晶硅薄 膜晶体管技术的集成栅极驱动电路得到了广泛的研究。 一方面因为非晶硅 TFT技术具有工艺温度低、 器件均匀性良好 成本低廉等优势， 是目前的 主流 TFT技术； 另一方面， 非晶硅 TFT 的迁移率可以满足柵极驱动电路 工作频率的要求„ 但是， 非晶硅 TFT的稳定性比较差， 在长时间的电压应 力偏置下会发生严重的阈值电压漂移现象， 严重地影响电路的寿命。
在集成柵极驱动电路中， 通常需要一个下拉电路来维持电路输出信号 为低电平， 该下拉电路中的下拉薄膜晶体管通常受到较长时间的电压应 力， 成为影响集成柵极驱动电路寿命的关键器件。 现有的集成柵极驱动电 路设计中通常采用低压直流偏置、 双下拉结构、 高频脉沖偏置或降低电压 信号占空比等方式来减小下拉薄膜晶体管的阈值电压漂移。 这些方式在一 定程度上能够达到延长集成栅极驱动电路寿命的目的， 但是由于下拉薄膜 晶体管往往处于单极性（电压为正)的偏置下， 会受到较长时间正极性的直 流电压应力或者脉冲电压应力， 在长时间工作之后下拉薄膜晶体管的阔值 电压漂移仍然较大， 且会发生导电能力的退化， 从而严重影响集成柵极驱 动电路的工作寿命。 在大、 中尺寸面板显示应用中， 集成 *极驱动电路需 要在很长时间内处于工作状态， 这对电路的寿命的要求更高。 因此， 如何 更加有效的抑制电路中关键薄膜晶体管的阈值电压漂移， 延长集成栅极驱 动电路的寿命， 以满足大、 中尺寸面板显示的需求， 是面向电视面板 GO A设计的关键问题。 发明内容
本发明的目的在于提供一种集成栅极驱动电路， 其采用双下拉结构， 使电路中下拉单元和 加下拉单元中的薄膜晶体管可以处于双极性电压偏 置的工作环境， 有效抑制下拉单元和附加下拉单元中的薄膜晶体管的阈值 电压漂移， 延长了电路的工作寿命， 使得电路可以更好的满足大、 中尺寸 显示面板的需求， 同时， 电路结构简单， 功耗低， 还适合低温和高温工 作。
本发明的另一目的在于提供一种具有集成栅极驱动电路的显示面板， 该面板可以减少外围驱动芯片的数量及其压封程序、 降低成本， 而且能使 得显示器外围更加纤薄， 使显示器模组更加紧凑， 机械和电学可靠性得以 增强。
为实现上述目的， 本发明提供一种集成柵极驱动电路， 包括级联的多 级栅极驱动单元以及多级附加柵极驱动单元， 其中，
所述第 n級柵极驱动单元具有第 Ώ- 2级信号输入端、 第 n+l級信号输 入端、 第 n+3级信号输入端、 高频时钟信号第一输入端、 低频时钟信号第 一输入端、 低频时钟信号第二输入端 低电平输入端、 第一输出端 第二 输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于驱动显 示面板.的 ·ί象素区；
所述第 m级附加櫥极驱动单元具有第 m-1级 加信号输入端、 高频时 钟信号第一输入端、 高频时钟信号第二输入端、 低频时钟信号第一输入 端、 低频时钟信号第二输入端、 低电平输入端、 第一附加输出端、 第二附 加输出端；
当所述第 n级櫥极驱动单元为第四级至倒数第四级栅极驱动单元中任 一栅极驱动单元时， 所述第 n级栅极驱动单元的第 n-2级信号输入端电性 连接至第 11-2级柵极驱动单元的第一输出端； 所述第 n级栅极驱动单元的 第 11+1级信号输入端电性连接至第 n+l级柵极驱动单元的第二输出端； 所 述第 n级楣-极驱动单元的第 n+3级信号输入端电性连接至第 n+3级.柵极驱 动单元的第一输出端； 所述第 n级柵极驱动单元的第一输出端分别电性连 接至第 rH 2级栅极驱动单元的第 11-2級信号输入端以及第 η- 3级栅极.驱动 单元的第 η+3級信号输入端； 所述第 η级树极驱动单元的第二输出端电性 连.接至第 η-1级栅极驱动单元的第 η+1级信号输入端；
当所述第 η级楣-极驱动单元为第一级橋极驱动单元时， 所述第 η级楣- 极驱动单元的第 η 2级.信号输入端用于输入一脉沖激活信号； 所述第 η级 柵极驱动单元的第 η 级信号输入端电性连接至第 η· _级栅极驱动单元的 第二输出端； 所述第 η级栅极驱动单元的第 11-— 3级信号输入端电性连接至 第 η+3级栅极驱动单元的第一输出端； 所述第 η级柵极驱动单元的第一输 出端电性连接至第 η+2级柵极驱动单元的第 Ώ- 2级信号输入端； 所述第 η 级楣-极驱动单元的第二输出端悬空；
当所述第 η级楣-极驱动单元为第二级橋极驱动单元时， 所述第 η级楣- 极驱动单元的第 11-2级信号输入端用于输入一脉冲激活信号； 所述第 η级 栅极驱动单元的第 rH- 1级信号输入端电性连接至第 n-+4级栅极驱动单元的 第二输出端； 所述第 n级栅极驱动单元的第 11-— 3级信号输入端电性连接至 第 n+3级栅极驱动单元的第一输出端； 所述第 n级柵极驱动单元的第一输 出端电性连接至第 n+2级楣-极驱动单元的第 ri-2级信号输入端； 所述第 n 级棚极驱动单元的第二输出端电性连接至第 11- 1 级柵极驱动单元的第 n+ l 级信号输入端；
当所述第 n级柵极驱动单元为第三级柵极驱动单元时， 所述第 n級柵 极驱动单元的第 Ώ-2 级信号输入端电性连接至第 n-2级栅极驱动单元的第 一输出端； 所述第 n级柵极驱动单元的第 n+l级信号输入端电性连接至第 n+I级櫥极驱动单元的第二输出端； 所述第 n级栅极驱动单元的第 级 信号输入端电性连接至第 n+3级櫥极驱动单元的第一输出端； 所述第 n级 树极驱动单元的第一输出端电性连接至第 rH- 2级栅极驱动单元的第 n- 2级 信号输入端； 所述第 11級柵极驱动单元的第二输出端电性连.接至第 Ώ- 级
： ^"所 第 | 级棚_极驱动单元为倒数第三级栅极驱动单元时， 所述第 ！1 级栅极驱动单元的第 n-2级信号输入端电性连接至第 n- 2级栅极驱动单元 的第一输出端； 所述第 n级柵极驱动单元的第 n+ i 级信号输入端电性连接 至第 n+l 级栅极驱动单元的第二输出端； 所述第 n级栅极驱动单元的第 η-ί-3 级信号输入端电性连接至第一级附加栅极驱动单元的第一附加输出 端； 所述第 η級柵极驱动单元的第一输出端分别电性连接至第 11+2级栅极 驱动单元的第 η 2级信号输入端以及第 η- 3级栅极驱动单元的第 n+3级信 号输入端； 所述第 n级栅^ I驱动单元的第二输出端电性连接至第 n- 1 级柵 极驱动单元的第 n- H级信号输入端；
当所述第 n级栅极驱动单元为倒数第二级櫥极驱动单元时， 所述第 n 级柵极驱动单元的第 n 2级信号输入端电性连接至第 n- 2級柵极驱动单元 的第一输出端； 所述第 n级棚 .极驱动单元的第 n+1级信号输入端电性连接 至第 n+1 级栅极驱动单元的第二输出端； 所述第 n 级橋极驱动单元的第 n-f-3 级信号输入端电性连接至第二级 †加柵极驱动单元的第一附加输出 端； 所述第 n级树极驱动单元的第一输出端电性连接至第 n- 3 级櫥极驱动 单元的第 11-K 级信号输入端； 所述第 11级栅极驱动单元的第二输出端电性 连接至第 Ώ- 1级栅极驱动单元的第 n+1级信号输入端；
当所述第 n级柵极驱动单元为倒数第一级栅 驱动单元时， 所述第 η 级栅极驱动单元的第 n- 2级信号输入端电性连接至第 n 2级栅极驱动单元 的第一输出端； 所述第 n级柵极驱动单元的第 n+i级信号输入端电性连接 至第一级附加栅极驱动单元的第二附加输出端； 所述第 n级栅极驱动单元 的第 n+3 级信号输入端电性连接至第三级附加栅极驱动单元的第一附加输 出端； 所述第 n级柵极驱动单元的第一输出端分别与第 n 3级 *极驱动单 元的第 n+3级信号输入端及第一级附加柵极驱动单元的第 m -】级附加信号 输入端电性连接； 所述第 n级栅极驱动单元的第二输出端电性连接至第 n- 1级栅极驱动单元的第 n- H级信号输入端；
当所述第 m级附加柵极驱动单元为第四級至倒数第一级 加栅极驱动 单元中任一附加柵极驱动单元时， 所述第 m级附加极极驱动单元的第 m- 1 级附加信号输入端电性连接至第 m 级附加栅极驱动单元的第一附加输出 端， 所述第 m 级附加柵极驱动单元的第一 †加输出端电性连接至所述第 m- l级附加柵极驱动单元的第 m- i级酎加信号输入端， 所述第二附加输出 端悬空；
当所述第 m級附加栅极驱动单元为第一级附加柵极驱动单元时， 所述 第 m级附加栅极驱动单元的第 m- 级 加信号输入端电性连接至所述倒数 第一级栅极驱动单元的第一输出端， 所述第 m级附加柵极驱动单元的第一 †加输出端分别与所述第 m+i 级附加柵极驱动单元的第 m 1 级附加信号 输入端及倒数第三级柵极驱动单元的第 ιι β 级信号输入端电性连接， 所述 第二附加输出端电性连接至所述倒数第一级櫥极驱动单元的第 n- H 级信号 输入端；
当所述第 m級附加栅极驱动单元为第二级附加柵极驱动单元时， 所述 第 m级附加楣-极驱动单元的第 m- 1 级附加信号输入端电性连接至第 m 1 级附加柵极驱动单元的第一附加输出端， 所述第 m级附加柵极驱动单元的 第一附加输出端分别与所述第 m+1 级附加栅极驱动单元的第 m- 1 级附加 信号输入端及倒数第二级櫪极驱动单元的第 η- β级信号输入端电性连接， 所述第二附加输出端悬空；
当所述第 m级附加楣-极驱动单元为第三级附加柵极驱动单元时， 所述 第 m级附加栅极驱动单元的第 m 1 级附加信号输入端电性连接至第 m 级附加柵极驱动单元的第一附加输出端， 所述第 m级酎加柵极驱动单元的 第一酎加输出端分别与所述第 m- H 级酎加树极驱动单元的第 m- i 级酎加 信号输入端及倒数第一級栅极驱动单元的第 級信号输入端电性连接， 所述第二附加输出端悬空；
所述集成栅极驱动电路的第 n级,栅极驱动单元还包括：
驱动单元， 分别与第 ri— 2 级信号输入端、 高频时钟信号第一输入端、 第 n- 级信号输入端、 第一输出端及第二输出端电性连接；
下拉单元， 分别与第 n+1 级信号输入端， 低频时钟信号第一输入端、 低频时钟信号第二输入端、 低电平输入端及驱动单元电性连接；
所述集成栅极驱动电路的第 m级附加柵极驱动单元还包括：
附加驱动单元， 分别与第 m -】 级附加信号输入端、 高频时钟信号第一 输入端、 高频时钟信号第二输入端、 第一附加输出端及第二附加输出端电 性连接；
附加下拉单元， 分别与低频时钟信号第一输入端、 低频时钟信号第二 输入端、 低电平输入端及附加驱动单元电性连接。
所述低电平输入端的输入信号为低电平信号； 所述高频时钟信号第一 输入端与高频时钟信号第二输入端的输入信号为第一高频时钟信号 第二 高频时钟信号、 第三高频时钟信号或第四高频时钟信号， 所述第一高频时 钟信号与第三高频时钟信号相位相反， 所述第二高频时钟信号与第四高频 时钟信号相位相反， 且， 所述第一高频时钟信号、 第三高频时钟信号与第 二高频时钟信号、 第四高频时钟信号波形相同但初始相位不同；
当所述集成橋极驱动电路的第 ！1级.柵极驱动单元的高频时钟信号第一 输入端的输入信号为第一高频时钟信号时， 所述第 n+1 级、 n- -2 级、 11+-3 级栅极驱动单元的高频时钟信号第一输入端的输入信号分别为第二， 三、 四高频时钟信号；
当所述集成 极驱动电路的第 m級附加栅极驱动单元的高频时钟信号 第一输入端与高频时钟信号第二输入端的输入信号分别为第 k与第 k- 1 时 钟信号时， 所述集成橋极驱动电路的第 m+〗级附加柵极驱动单元的高频时 钟信号第一输入端与高频时钟信号第二输入端的输入信号分别为第 k+I 与 第 k时钟信号， 所述 k值为 1至 4, 当 k为 i时 k- i值为 4, 当 k为 4时 k+1值为 1 ;
所述低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号 为第一低频时钟信号或第二低频时钟信号， 所述第一低频时钟信号与第二 低频时钟信号电压互补；
当所述集成柵极驱动电路的第 n级櫥极驱动单元的低频时钟信号第一 输入端与低频时钟信号第二输入端的输入信号分别为第一低频时钟信号及 第二低频时钟信号时, 所述第 n+1级栅极驱动单元的低频时钟信号第一输 入端与低频时钟信号第二输入端的输入信号分别为第二低频时钟信号及第 一低频时钟信号；
当所述集成柵极驱动电路的第 m级附加栅^!驱动单元的低频时钟信号 第一输入端与低频时钟信号第二输入端的输入信号分别为第一低频时钟信 号及第二低频时钟信号时， 所述第 m+1级附加栅极驱动单元的低频时钟信 号第一输入端与低频时钟信号第二输入端的输入信号分别为第二低频时钟 信号及第一低频时钟信号。
所述驱动单元包括一电容、 第一薄膜晶体管、 第二薄膜晶体管及第三 薄膜晶体管， 所述第一薄膜晶体管具有第一櫥极 第一源极及第一漏极， 所述第二薄膜晶体管具有第二栅极、 第二源极及第二漏极， 所述第三薄膜 晶体管具有第三柵极、 第三源极及第三漏极， 所述第一 *极、 第一漏极均 电性连接至所述第 11-2 级信号输入端， 所述第一源极分别与电容的一端、 第二楣 -极、 第三漏极、 第二输出端及下拉单元电性连接， 所述第二漏极与 高频时钟信号第一输入端电性连接， 所述第二源极与电容的另一端， 第一 输出端及下拉单元电性连接， 所述第三栅极与所述第 η+·3级信号输入端电 性连接， 所述第三源极与低电平输入端电性连接；
所述附加驱动单元包括一附加电容。 第二十一薄膜晶体管、 第二十二 薄膜晶体管、 第二十三薄膜晶体管， 所述第二十一薄膜晶体管具有第二十 一柵极、 第二十一源极及第二十一漏极， 所述第二十二薄膜晶体管具有第 二十二柵极、 第二十二源极及第二十二漏极， 所述第二十三薄膜晶体管具 有第二十三栅极、 第二十三源极及第二十三漏极， 所述第二十一柵极、 第 二十一漏极， 第二十二漏极均电性连接至所述第 m- 1级附加信号输入端， 所述第二十一源极分别与附加电容的一端、 第二十三栅极、 第二十二源 极、 第三输出端及附加下拉单元电性连接， 所述第二十二栅极与高频时钟 信号第二输入端电性连接， 所述第二十三漏极与高频时钟信号第一输入端 电性连接， 所述第二十三源极与附加电容的另一端、 第一附加输出端及附 力口下拉单.元电性连接 tl
所述下拉单元包括第一下拉单元， 第一下拉信号产生单元、 第二下拉 单元及第二下拉信号产生单元； 其中， 所述第一下拉单元分别与驱动单 元、 第一下拉信号产生单元、 第二下拉单元及低电平输入端电性连接， 第 一下拉信号产生单元分别与第一下拉单元、 低频时钟信号第一输入端、 低 频时钟信号第二输入端及低电平输入端电性连接， 所述第二下拉单元分别 与驱动单元， 第二下拉信号产生单元， 第一下拉单元及低电平输入端电性 连接， 所述第二下拉信号产生单元分别与第二下拉单元、 低频时钟信号第 一输入端、 低频时钟信号第二输入端及低电平输入端电性连接；
所述第一下拉单元包括第四薄膜晶体管及第五薄膜晶体管， 所述第四 薄膜晶体管具有第四栅极、 第四源极及第四漏极， 所述第五薄膜晶体管第 五栅极、 第五源极及第五漏极， 所述第四柵极、 第五柵极均电性连接至所 述第一下拉信号产生单元电性连接， 所述第四漏极分别与第一源极、 电容 的一端、 第二栅极、 第三漏极.、 第二输出端、 第二下拉信号产生单元及第 二下拉单元电性连接， 所述第四源极、 第五源极均电性连接至所述低电平 输入端， 所述第五漏极分别与第二源极、 电容的另一端、 第一输出端及第 二下拉单元电性连接；
所述第二下拉单元包括第六薄膜晶体管及第七薄膜晶体管， 所述第六 薄膜晶体管具有第六栅极、 第六源极及第六漏极， 所述第七薄膜晶体管第 七栅极、 第七源极及第七漏极， 所述第六栅极、 所述第七栅极均电性连接 至所述第二下拉信号产生单元电性连接， 所述第六源极、 所述第七源极均 电性连接至低电平输入端； 所述第六漏极分别与第一源极、 电容的一端、 第二柵极、 第三漏极， 第四漏极、 第二输出端及第二下拉信号产生单元电 性连接， 所述第七源极分别与第二源极、 电容的另一端、 第一输出端及第 五漏极电性连接；
所述第一下拉信号产生单元包括第八薄膜晶体管、 第九薄膜晶体管、 第十薄膜晶体管、 第十一薄膜晶体管及第十二薄膜晶体管， 所述第八薄膜 晶体管具有第八櫥极 第八源极及第八漏极， 所述第九薄膜晶体管具有第 九栅极、 第九源极及第九漏极， 所述第十薄膜晶体管具有第十櫥极 第十 源极及第十漏极， 所述第十一薄膜晶体管具有第十一櫥极， 第十一源极及 第十一漏极， 所述第十二薄膜晶体管具有第十二栅极、 第十二源极及第十 二漏极， 所述第八柵极、 第八漏极、 第九漏极、 第十櫥极均电性连接至低 频时钟信号第二输入端， 所述第八源极分别与所述第九源极、 第十漏极、 第四柵极、 第五柵极电性连接， 所述第十源极分别与所述第十一漏极、 第 十二漏极电性连接， 所述十一栅极分别与所述第一源极、 电容的一端、 第 二栅极、 第三漏极、 第四漏极.、 第六漏极、 第二输出端电性连接， 所述十 一源极、 第十二源极均电性连接至所述低电平输入端所述第十二 *极与所 述第 n+1级信号输入端电性连接；
所述第二下拉信号产生单元包括第十四薄膜晶体管、 第十五薄膜晶体 管 第十六薄膜晶体管、 第十七薄膜晶体管及第十八薄膜晶体管， 所述第 十 薄膜晶体管具有第十四栅极、 第十 源极及第十四漏极， 所述第十五 薄膜晶体管具有第十五栅极， 第十五源极及第十五漏极， 所述第第十六薄 膜晶体管具有第十六栅极、 第十六源极及第十六漏极， 所述第十七薄膜晶 体管具有第十七柵极、 第十七源极及第十七漏极， 所述第十八薄膜晶体管 具有第十八栅极、 第十八源极及第十八漏极， 所述第十四栅极、 第十四漏 极、 第十五漏极、 第十六櫥极均电性连接至低频时钟信号第一输入端， 所 述第十四源极分别与所述第十五源极、 第十六漏极、 第六櫥极、 第七槲极 电性连接， 所述第十六源极分别与所述第十七漏极、 第十八漏极电性连 接， 所述十七柵极分别与所述十一 *极、 所述第一源极、 电容的一端、 第 二栅极、 第三漏极、 第四漏极、 第六漏极、 第二输出端电性连接， 所述十 七源极、 第十八源极均电性连接至所述低电平输入端电性连接， 所述第十 八槲极与所述第 n H级信号输入端电性连接。
所述第九櫥极电性连接至所述低频时钟信号第一输入端； 所述第十五 栅极电性连接至所述低频时钟信号第二输入端。
所述第九柵极分别与所述第八源极、 第九源极、 第十漏极、 第四楣- 极、 第五柵极电性连接； 所述第十五柵极分别与所述第十四源极、 第十五 源极、 第十六漏极、 第六栅极、 第七栅极电性连接。
所述第一下拉信号产生单元还包括第十三薄膜晶体管， 所述第十三薄 膜晶体管具有第十三栅极、 第十三源极及第十三漏极， 所述第十三栅极分 别与第一櫥极、 第一漏极、 及所述第 n— 2 级信号输入端电性连接， 所述第 十三漏极分别与所述第十源极、 所述第十一漏极、 第十二漏极电性连接； 所述第十三源极与低电平输入端电性连接；
所述第二下拉信号产生单元还包括第十九薄膜晶体管， 所述第十九薄 膜晶体管具有第十九 *极、 第十九源极及第十九漏极， 所述第十九栅极分 别与所述第十三櫥极、 第一柵极、 第一漏极、 及所述第 11-2 级信号输入端 电性连接， 所述第十九漏极分别与所述第十六源极。 所述第十七漏极。 第 十八漏极电性连接； 所述第十九源极与低电平输入端电性连接。
所述第 n级栅极驱动单元还具有第 n- 1 级信号输入端、 及第三输出 端， 当所述第 n級柵极驱动单元为第二级至倒数第一级栅极驱动单元中任 一栅极驱动单元时， 所述第 n级 *极驱动单元的第 n- i级信号输入端电性 连.接至第 n- 1 级栅极驱动单元的第三输出端； 当所述第 11級柵极驱动单元 为第一级柵极驱动单元时， 所述第 n级棚 _极驱动单元不具有第 n -】 级信号 输入端； 当所述第 n级栅极驱动单元为第一级至倒数第二级楣.极驱动单元 中任一柵极驱动单元时， 所述第 II级柵极驱动单元的第三输出端电性连接 至所述第 n+1級柵极驱动单元的第 n 1级信号输入端； 当所述第 11级栅极 驱动单元为倒数第一级栅极驱动单元中时， 所述第 n级栅极驱动单元的第 三输出端悬空；
所述下拉单元包括第一下拉单元、 第二下拉单元及第二下拉信号产生 单元； 其中， 所述第一下拉单元分别与驱动单元、 第 n 1级信号输入端及 低电平输入端电性连接， 所述第二下拉单元分别与驱动单元、 第二下拉信 号产生单元、 第一下拉单元及低电平输入端电性连接， 所述第二下拉信号 产生单元分别与驱动单元、 第二下拉单元、 低频时钟信号第一输入端、 低 频时钟信号第二输入端及低电平输入端电性连接；
所述第一下拉单元包括第四薄膜晶体管及第五薄膜晶体管， 所述第四 薄膜晶体管具有第四栅极、 第四源极及第四漏极， 所述第五薄膜晶体管具 有第五柵极、 第五源极及第五漏极， 所述第四 t极.、 第五 *极均电性连接 至所述第 11-1 级信号输入端， 所述第四漏极分别与第一源极、 电容的一 端、 第二栅极、 第三漏极、 第二输出端、 第二下拉信号产生单元及第二下 拉单元电性连接， 所述第四源极、 第五源极均电性连接至低电平输入端， 所述第五漏极分别与第二源极、 电容的另一端、 第一输出端及第二下拉单 元电性连接；
所述第二下拉单元包括第六薄膜晶体管及第七薄膜晶体管， 所述第六 薄膜晶体管具有第六栅极、 第六源极及第六漏极， 所述第七薄膜晶体管具 有第七櫥极、 第七源极及第七漏极， 所述第六柵极与所述第二下拉信号产 生单元、 第七栅极、 第三输出端电性连接， 所述第六漏极分别与第一源 极、 电容的一端、 第二栅极、 第三漏极、 第四漏极、 第二输出端及第二下 拉信号产生单元电性连接， 所述第六源极、 第七源极均电性连接至低电平 输入端， 所述第七漏极分别与第二源极， 电容的另一端、 第一输出端及第 五漏极电性连接；
所述第二下拉信号产生单元包括第十 薄膜晶体管、 第十五薄膜晶体 管、 第十六薄膜晶体管、 第十七薄膜晶体管及第十八薄膜晶体管， 所述第 十四薄膜晶体管具有第十四栅极、 第十四源极及第十四漏极， 所述第十五 薄膜晶体管具有第十五栅极， 第十五源极及第十五漏极， 所述第第十六薄 膜晶体管具有第十六栅极、 第十六源极及第十漏极， 所述第十七薄膜晶体 管具有第十七柵极、 第十七源极及第十七漏极， 所述第十八薄膜晶体管具 有第十八橋极、 第十八源极及第十八漏极， 所述第十四柵极、 第十四漏 极、 第十五漏极、 第十六棚'极均电性连接至低频时钟信号第一输入端， 所 述第十四源极分别与所述第十五源极、 第十六漏极、 第六柵极、 第七柵极 及第三输出端电性连接， 所述第十六源极分别与所述第十七漏极、 第十八 漏极电性连接， 所述十七柵极分别与所述第一源极、 电容的一端、 第二櫥 极、 第三漏极、 第四漏极、 第六漏极电性连接， 所述十七源极、 第十八源 极与低电平输入端电性连接， 所述第十八棚 ·极与所述第 n+1 级信号输入端 电性连接。
所述第十五柵极电性连接至所述低频时钟信号第二输入端。
所述第十五 t极分别与所述第十四源极、 第十五源极.， 第十六漏极、 第六栅极、 第七树极及第三输出端电性连接。
所述第二下拉信号产生单元还包括第十九薄膜晶体管， 所述第十九薄 膜晶体管具有第十九栅极、 第十九源极及第十九漏极， 所述第十九柵极分 别与所述第一柵极、 第一漏极、 及所述第 11-2 级信号输入端电性连接， 所 述第十九漏极分别与所述第十六源极、 第十七漏极、 第十八漏极电性连 接； 所述第十九漏极与低电平输入端电性连接。
所述附加下拉单元包括第一附加下拉单元、 第一附加下拉信号产生单 元、 第二附加下拉单元及第二附加下拉信号产生单元； 其中， 所述第一附 加下拉单元分别与附加驱动单元、 第一附加下拉信号产生单元、 第二附加 下拉单元及低电平输入端电性连接， 第一附加下拉信号产生单元分别与第 一附加下拉单元、 低频时钟信号第一输入端、 低频时钟信号第二输入端及 低电平输入端电性连接， 所述第二附加下拉单元分别与附加驱动单元、 第 二酎加下拉信号产生单元、 第一附加下拉单元及低电平输入端电性连接， 所述第二附加下拉信号产生单元分别与第二附加下拉单元、 低频时钟信号 第一输入端、 低频时钟信号第二输入端及低电平输入端电性连接。
所述第一附加下拉单元包括第二十 is?薄膜晶体管及第二十五薄膜晶体 管， 所述第二十四薄膜晶体管具有第二十四栅极、 第二十四源极及第二十 四漏极， 所述第二十五薄膜晶体管第二十五櫥极、 第二十五源极及第二十 五漏极， 所述第二十四栅极与所述第一附加下拉信号产生单元及第二十五 柵极电性连接， 所述第二十四漏极分别与第二十一源极、 第二十二源极、 附加电容的一端、 第二十三栅极、 第二附加输出端、 第二附加下拉信号产 生单元及第二附加下拉单元电性连接， 所述第二十五漏极.与附加电容的另 一端、 第一附加输出端及第二附加下拉单元电性连接， 所述第二十五源极 与低电平输入端电性连接；
所述第二附加下拉单元包括第二十六薄膜晶体管及第二十七薄膜晶体 管， 所述第二十六薄膜晶体管具有第二十六棚 '极、 第二十六源极及第二十 六漏极， 所述第二十七薄膜晶体管第二十七柵极、 第二十七源极及第二十 七漏极， 所述第二十六槲极与所述第二附加下拉信号产生单元、 第二十七 栅极电性连接， 所述第二十六漏极分别与第二十四源极、 第二十一源极、 第二十二源极、 附加电容的一端、 第二十三櫥极、 第二附加输出端及第二 附加下拉信号产生单元电性连接， 所述第二十七漏极分别与附加电容的另 一端、 第一附加输出端、 第二十五漏极及第二十三源极电性连接， 所述第 二十七源极与低电平输入端电性连接。
所述第二十四源极与低电平输入端电性连接； 所述第二十六源极与低 电平输入端电性连接。
所述第二十四源极分别与所述第二十五漏极、 附加电容的另一端。 第 一附加输出端及第二附加下拉单元电性连接； 所述第二十六源极分别与所 述第二十七漏极、 附加电容的另一端 第一附加输出端、 第二十五漏极及 第二十三源极电性连接。
所述第一附加下拉信号产生单元包括第二十八薄膜晶体管、 第二十九 薄膜晶体管、 第三十薄膜晶体管及第三十一薄膜晶体管， 所述第二 ^第第十八薄 膜晶体管具有第二十八楣 -极、 第二十八源极及第二十八漏极， 所述一 ^第一一二十 九薄膜晶体管具有第二十九栅极、 第二十九源极及第二十九漏极， 所述一一 ； "" ""- 第
, .三 三十薄膜晶体管具有第三十柵极、 第三十源极及第三十漏极， 所述第三十 一薄膜晶体管具有第三十一栅极、 第三十一源极及第三十一漏极， 所述第 二十八栅极、 第二十八漏极、 第二十九漏极及第三十栅极均电性连接至所 述低频时钟信号第二输入端， 所述第二十八源极分别与所述第二十九源 极、 第三十漏极、 第二十四柵极及第二十五棚.极电性连接， 所述第三十源 极与所述第三十一漏极电性连接， 所述第三十一柵极分别与第二十一源 极、 第二十二源极、 附加电容的一端 第二十三柵极、 第二附加输出端、 第二十六漏极及第二十四漏极电性连接， 所述三十一源极与低电平输入端 电性.连.接；
所述第二附加下拉信号产生单元包括第三十二薄膜晶体管、 薄膜晶体管、 第三十四薄膜晶体管及第三十五薄膜晶体管， 所述
薄膜晶体管具有第三十二櫥极、 第三十二源极及第三十二漏极， 十三薄膜晶体管具有第三十三栅极、 第三十三源极及第三十三漏极， 所述 第三十四薄膜晶体管具有第三十四栅极、 第三十四源极及第三十四漏极， 所述第三十五薄膜晶体管具有第三十五栅极、 第三十五源极及第三十五漏 极， 所述第三十二栅极、 第三十二漏极、 第三十三源漏极及第三十四栅极 均电性连接至所述低频时钟信号第一输入端， 所述第三十二源极分别与所 述第三十三源极， 第三十四漏极、 第二十六栅极及第二十七柵极电性连 接， 所述第三十四源极与所述第三十五漏极电性连接， 所述第三十五栅极 分别与第三十一栅极, 第二十一源极、 第二十二源极、 附加电容的一端、 第二十三栅极、 第二附加输出端、 第二十六漏极及第二十四漏极电性连 接， 所述三十五源极与低电平输入端电性连接。
所述第二十九栅极电性连接至所述低频时钟信号第一输入端； 所述第 三十三栅极电性连接至所述低频时钟信号第二输入端。
所述第二十九栅极分别与所述第二十八源极、 所述第二十九源极、 第 三十漏极、 第二十四栅极、 第二十五 *极电性连接； 所述第三十三 *极分 别与所述第三十二源极、 第三十三源极、 所述第三十四漏极、 第二十六櫥 极、 第二十七棚 ·极电性连接。
本发明还提供一种具有集成櫥极驱动电路的显示面板， 包括数据驱动 电路及显示面板主体， 所述显示面板主体包括上述集成栅极驱动电路及显 示面板像素区， 所述显示面板像素区包括阵列排布的多个像素单元。
本发明的有益效果： 本发明的集成柵极驱动电路及具有集成 *极驱动 电路的显示面板， 电路采用双下拉结构， 使电路中下拉单元和附加下拉单 元中的薄膜晶体管可以处于双极性电压偏置的工作环境， 有效抑制下拉单 元和附加下拉单元中的薄膜晶体管的阈值电压漂移， 延长了电路的工作寿 命， 使得电路可以更好的满足大、 中尺寸显示面板的需求， 同时， 电路结 构简单， 功耗低， 还适合低温和高温工作。
为了能更进一步了解本发明的特征以及技术内容， 请参阔以下有关本 发明的详细说明与附图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。
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将使本发明 的技术方案及其它有益效果显而易见。
附图中，
图 i为本发明集成栅极驱动电路的结构示意图; 图 2A为本发明集成柵极驱动电路的时序图；
图 2B为本发明集成槲极驱动电路的另一时序图；
图 3为本发明集成栅极驱动电路的栅极驱动单元结构图；
图 4为本发明集成栅极驱动电路的附加栅极驱动单元结构图； 图 5为本发明楣-极驱动单元第一实施例的电路图；
图 6A为本发明柵极驱动单元第一实施例的时序图；
图 6B为本发明櫪极驱动单元第一实施例的另一时序图；
图 7为下拉单元中的薄膜晶体管的阔值电压漂移测试图；
图 8为下拉单元中的薄膜晶体管的开态电流退化测试图；
图 9为本发明楣-极驱动单元第二实施例的电路图；
图 0为本发明柵极驱动单元第三实施例的电路图；
图 I I为本发明柵极驱动单元第四实施. 的电路图；
图 12A为本发明槲极驱动单元第四实施例的时序图；
图 12B为本发明槲极驱动单元第四实施例的另一时序图；
图 13为本发明栅极驱动单元第五实施例的电路图；
图 4为本发明柵极驱动单元第六实施例的电路图；
图 15为本发明酎加柵极驱动单元第一实施例的电路图；
图 16为本发明附加树极驱动单元第一实施例的时序图；
图 17为本发明附加柵极驱动单元第二实施例的电路图；
图 18为本发明酎加 极驱动单元第三实施例的电路图；
图 9为本发明附加楣极驱动单元第四实施例的电路图；
图 20为本发明具有集成櫥极驱动电路的显示面板结构示意图。 具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进行详细描述。
请参阅图 〗 至 4， 本发明提供一种集成棚_极驱动电路， 包括级联的多 级栅极驱动单元以及多级附加槲极驱动单元， 其中，
所述第 η级柵极驱动单元具有第 η- 2级信号输入端 21、 第 n+l级信号 输入端 22、 第 n+3级信号输入端 23、 高频时钟信号第一输入端 24、 低频 时钟信号第一输入端 25、 低频时钟信号第二输入端 26。 低电平输入端 27, 第一输出端 28、 第二输出端 29, 其中， 所述第 n级集成极极驱动电 路单元的第一输出端 28用于驱动显示面板的像素区；
所述第 m级附加柵极驱动单元具有第 m- 1 级附加信号输入端 35、 高 频时钟信号第一输入端 24、 高频时钟信号第二输入端 34 , 低频时钟信号 第一输入端 25、 低频时钟信号第二输入端 26、 低电平输入端 27 , 第一附 加输出端 38、 第二附加输出端 39;
当所述第 η级,槲极驱动单元为第四级至倒数第四级楣.极驱动单元中任 一楣-极驱动单元时， 所述第 n级楣极驱动单元的第 n- 2级信号输入端 2】 电 性连接至第 n-2级栅极驱动单元的第一输出端 28; 所述第 n级柵极驱动单 元的第 n+1级信号输入端 22电性连接至第 n+1级櫪极驱动单元的第二输 出端 29; 所述第 n級柵极驱动单元的第 n - 3级信号输入端 23电性连接至 第 n+3级柵极驱动单元的第一输出端 28; 所述第 n级栅极驱动单元的第一 输出端 28分别电性连接至第 n+2级楣-极驱动单元的第 n- 2级信号输入端 21 以及第 n- 3级栅极驱动单元的第 n+3级信号输入端 23; 所述第 η级棚- 极驱动单元的第二输出端 29 电性连接至第 n- 1 级柵极驱动单元的第 n+1 级信号输入端 22;
当所述第 n级栅极驱动单元为第一级栅极驱动单元时， 所述第 n級槲 极驱动单元的第 n-2级信号输入端 21用于输入一脉冲激活信号； 所述第 11 级栅极驱动单元的第 n+1级信号输入端 22电性连接至第 n+1 级栅极驱动 单元的第二输出端 29; 所述第 η级柵极驱动单元的第 n+3 级信号输入端 23 电性连接至第 rH- 3级栅极驱动单元的第一输出端 28; 所述第 n级 *极 驱动单元的第一输出端 28 电性连接至第 ri+2级栅极驱动单元的第 n-2级 信号输入端 21 ; 所述第 n级栅极驱动单元的第二输出端 29悬空;
当所述第 n级楣-极驱动单元为第二级橋极驱动单元时， 所述第 n级楣- 极驱动单元的第 n- 2级信号输入端 21用于输入一脉冲激活信号； 所述第 η 级栅极驱动单元的第 级信号输入端 22电性连接至第 n+i级栅极驱动 单元的第二输出端 29; 所述第 n级栅极驱动单元的第 n+3 级信号输入端 23 电性连接至第 n+3级栅极驱动单元的第一输出端 28; 所述第 n级栅极 驱动单元的第一输出端 28 电性连.接至第 ri+2级栅极驱动单元的第 n-2级 信号输入端 21 ; 所述第 n级楣极驱动单元的第二输出端 29电性连接至第 n-1级栅极驱动单元的第 n+1级信号输入端 22;
当所述第 n级栅极驱动单元为第三级柵极驱动单元时， 所述第 n级柵 极驱动单元的第 n- 2級信号输入端 21电性连接至第 n- 2级栅极驱动单元的 第一输出端 28; 所述第 Ώ级 *极驱动单元的第 n+1级信号输入端 22电性 连.接至第 n+1级櫥极驱动单元的第二输出端 29; 所述第 n級柵极驱动单元 的第 n+3级信号输入端 23 电性连接至第 n十 3级楣-极驱动单元的第一输出 端 28; 所述第 n级栅极驱动单元的第一输出端 28电性连接至第 n+2级柵 极驱动单元的第 n- 2级信号输入端 21 ; 所述第 n级栅极驱动单元的第二输 出端 29电性连接至第 n- i级櫥极驱动单元的第 rH i级信号输入端 22;
当所述第 n级栅极驱动单元为倒数第三级栅极驱动单元时， 所述第 n 级栅极驱动单元的第 n- 2级信号输入端 21电性连接至第 n 2级楣极驱动单 元的第一输出端 28; 所述第 n级栅极驱动单元的第 n+1级信号输入端 22 电性连接至第 η+·1级栅极驱动单元的第二输出端 29; 所述第 n级柵极驱动 单元的第 η- β 级信号输入端 23 电性连接至第一级附加槲极驱动单元的第 一附加输出端 38; 所述第 η级櫥极驱动单元的第一输出端 28分别电性连 接至第 Ώ+2级栅极驱动单元的第 η-2级信号输入端 21以及第 η-3级栅极驱 动单元的第 η+3级信号输入端 23 ; 所述第 η级柵极驱动单元的第二输出端 29电性连接至第 η-】级栅极驱动单元的第 η+1级信号输入端 22;
当所述第 η级栅极驱动单元为倒数第二级栅^ I驱动单元时， 所述第 η 级槲极驱动单元的第 η- 2级信号输入端 21电性连接至第 η- 2级树极驱动单 元的第一输出端 28; 所述第 η级栅极驱动单元的第 η+1级信号输入端 22 电性连接至第 η+1级柵极驱动单元的第二输出端 29; 所述第 η级栅极驱动 单元的第 11+3 级信号输入端 23 电性连接至第二级附加楣-极驱动单元的第 一附加输出端 38; 所述第 II级栅极驱动单元的第一输出端 28 电性连接至 第 η-3级栅极驱动单元的第 η+3级信号输入端 23; 所述第 η级栅极驱动单 元的第二输出端 29 电性连接至第 11-1 级极极驱动单元的第 η+ί 级信号输 入端 22；
当所述第 η级栅极驱动单元为倒数第一级棚 _极驱动单元时， 所述第 η 级棚 _极驱动单元的第 11-2级信号输入端 21电性连接至第 η-2级柵极驱动单 元的第一输出端 28; 所述第 η级栅极驱动单元的第 η+1级信号输入端 22 电性连接至第一级附加栅极驱动单元的第二附加输出端 39; 所述第 η级栅 极驱动单元的第 11+3 级信号输入端 23 电性连.接至第三级附加櫥极驱动单 元的第一附加输出端 38; 所述第 η级栅极驱动单元的第一输出端 28分别 与第 η 3级柵极驱动单元的第 η+3级信号输入端 23及第一级附加棚'极驱 动单元的第 m- i级 †加信号输入端 35 电性连接； 所述第 n级柵极驱动单 元的第二输出端 29 电性连接至第 n- 1 级柵极驱动单元的第 η·Η 级信号输 入.端 22;
当所述第 m级附加柵极驱动单元为第四級至倒数第一级 加栅极驱动 单元中任一附加柵极驱动单元时， 所述第 m级附加极极驱动单元的第 m- 1 级附加信号输入端 35 电性连接至第 m- 1 级附加楣-极驱动单元的第一附加 输出端 38， 所述第 m级附加栅^ I驱动单元的第一附加输出端 38电性连接 至所述第 m+1级附加栅极驱动单元的第 m-1级附加信号输入端 35 , 所述 第二酎加输出端 39悬空；
当所述第 m級附加栅极驱动单元为第一级附加柵极驱动单元时， 所述 第 m级附加棚.极驱动单元的第 m 1级附加信号输入端 35电性连接至所述 倒数第一级栅极驱动单元的第一输出端 28, 所述第 m级附加栅极驱动单 元的第一附加输出端 38分别与所述第 ιη·Η 级附加柵极驱动单元的第 m i 级附加信号输入端 35及倒数第三级 *极驱动单元的第 n+3 级信号输入端 23 电性连接， 所述第二附加输出端 39 电性连接至所述倒数第一級柵极驱 动单元的第 n+1級信号输入端 22;
当所述第 m级附加栅极驱动单元为第二级附加棚.极驱动单元时， 所述 第 m级附加楣-极驱动单元的第 m- 1级附加信号输入端 35电性连接至第 m- 1级酎加柵极驱动单元的第一附加输出端 38, 所述第 m级附加柵极驱动单 元的第一附加输出端 38分别与所述第 m+1级附加栅极驱动单元的第 m-1 级附加信号输入端 35及倒数第二级 *极驱动单元的第 n+3 级信号输入端 23电性连接, 所述第二附加输出端 39悬空;
当所述第 m级附加楣-极驱动单元为第三级附加柵极驱动单元时， 所述 第 m级附加栅^ I驱动单元的第 m- 1级酎加信号输入端 35电性连接至第 m- 1级附加栅极驱动单元的第一附加输出端 38, 所述第 m级附加栅极驱动单 元的第一附加输出端 38分别与所述第 m+1 级附加栅极驱动单元的第 m-1 级附加信号输入端 35及倒数第 级柵极驱动单元的第 n+3 级信号输入端 23电性连接， 所述第二附加输出端 39悬空；
所述集成栅 驱动电路的第 II级柵极驱动单元还包括：
驱动单元 42, 分别与第 n 2级信号输入端 21、 高频时钟信'号第一输入 端 24、 第 n 3级信号输入端 23、 第一输出端 28及第二输出端 29电性连 ；
下拉单元 44， 分别与第 n+1 级信号输入端 22、 低频时钟信号第一输 入端 25、 低频时钟信号第二输入端 26、 低电平输入端 27 及驱动单元 42 电性连接。
所述集成栅 驱动电路的第 m级†加櫥极驱动单元还包括：
附加驱动单元 52 , 分别与第 m- i 级附加信号输入端 31 , 高频时钟信 号第一输入端 24、 高频时钟信号第二输入端 25、 第一附加输出端 38及第 二附加输出端 39电性连接；
附加下拉单元 54， 分别与低频时钟信号第一输入端 25、 低频时钟信 号第二输入端 26、 低电平输入端 27及附加驱动单元 52电性连接。 所述低 电平输入端 27 的输入信号为低电平信号 Vss； 所述高频时钟信号第一输入 端 24 与高频时钟信号第二输入端 34 的输入信号为第一高频时钟信号 C 、 第二高频时钟信号 C 、 第三高频时钟信号 CK3或第四高频时钟信号 CK4 , 所述第一高频时钟信号 C 与第三高频时钟信号 CK2相位相反， 所述 第二高频时钟信号 CK2与第四高频时钟信号相位相反， 且， 所述第一高频 时钟信号、 第三高频时钟信号与第二高频时钟信号、 第四高频时钟信号波 形相同但初始相位不同（如图 2A及图 2B所示)； 当所述集成 *极驱动电路 的第 n级 *极驱动单元的高频时钟信号第一输入端 24 的输入信号为第一高 频时钟信号时， 所述第 n+l 級。 11+2 级、 11+3 级栅极驱动单元的高频时钟 信号第一输入端 24 的输入信号分别为第二、 三、 四高频时钟信号; 当所 述集成栅极驱动电路的第 m级附加楣.极驱动单元的高频时钟信号第一输入 端 24与高频时钟信号第二输入端 34的输入信号分别为第 k与第 k- 1 时钟信 号时, 所述集成栅极驱动电路的第 in+1 级附加栅极驱动单元的高频时钟信 号第一输入端 24与高频时钟信号第二输入端 34 的输入信号分别为第 k+1 与第 k:时钟信号， 所述 k值为 1至 4， 当 k为 时 k- 1值为 4， 当 k为 4时 k+1 值为 1。
所述低频时钟信号第一输入端 25与低频时钟信号第二输入端 26的输 入信号为第一低频时钟信号 ECK或第二低频时钟信号 EXCK, 所述第一 低频时钟信号与第二低频时钟信号电压相反， 即当第一低频时钟信号为高 电位信号时， 第二低频时钟信号为低电位信号， 当第一低频时钟信号为低 电位信号时， 第二低频时钟信号为高电位信号； 当所述集成楣 ·极驱动电路 的第 n级栅极驱动单元的低频时钟信号第一输入端 25 与低频时钟信号第 二输入端 26 的输入信号分别为第一低频时钟信号及第二低频时钟信号 时， 所述第 n+1 级槲极驱动单元的低频时钟信号第一输入端 25 与低频时 钟信号第二输入端 26 的输入信号分别为第二低频时钟信号及第一低频时 钟信号； 当所述集成柵极驱动电路的第 m级附加栅极驱动单元的低频时钟 信号第一输入端 25与低频时钟信号第二输入端 26的输入信号分别为第一 低频时钟信号及第二低频时钟信号时， 所述第 m+i级酎加柵极驱动单元的 低频时钟信号第一输入端 25与低频时钟信号第二输入端 26的输入信号分 别为第二低频时钟信号及第一低频时钟信号。
请参阅图 5 至图 8， 其为本发明栅极驱动单元第一实施例， 并结合参 阅图 1至图 3 ,
所述驱动单元 42 包括一电容 Cb i、 第一薄膜晶体管 ΤΊ、 第二薄膜晶体 管 Τ2 及第三薄膜晶体管 Τ3， 所述第一薄膜晶体管 T1 具有第一柵极、 第一 源极及第一漏极， 所述第二薄膜晶体管 T2具有第二柵极、 第二源极;? i第二 漏极， 所述第三薄膜晶体管 T3具有第三槲极、 第三源极及第三漏极， 所述 第一栅极、 第一漏极均电性连接至所述第 n- 2 级信号输入端， 所述第一源 极分别与电容 Cbl的一端、 第二栅极、 第三漏极、 第二输出端 29及下拉单 元 44电性连接， 所述第二漏极与高频时钟信号第一输入端 24电性连接， 所述第二源极与电容 Cbi的另一端、 第一输出端 28 及下拉单元 44 电性连 接， 所述第三柵极与所述第 n- 3级信号输入端 23电性连接， 所述第三源极 与低电平输入端 27电性连接;
所述下拉单元 44包括第一下拉单元 45。 第一下拉信号产生单元 46。 第二下拉单元 47及第二下拉信号产生单元 48; 其中， 所述第一下拉单元 45分别与驱动单元 42、 第一下拉信号产生单元 46、 第二下拉单元 47及低 电平输入端 27电性连接， 第一下拉信号产生单元 46分别与第一下拉单元 45 , 低频时钟信号第一输入端 25、 低频时钟信号第二输入端 26及^ ^电平 输入端 27电性连接， 所述第二下拉单元 47分别与驱动单元 42、 第二下拉 信号产生单元 48、 第一下拉单元 45及低电平输入端 27电性连.接， 所述第 二下拉信号产生单元 48 分别与第二下拉单元 47、 低频时钟信号第一输入 端 25、 低频时钟信号第二输入端 26及低电平输入端 27电性连接；
所述第一下拉单元 45 包括第四薄膜晶体管 Τ4及第五薄膜晶体管 Τ5 , 所述第四薄膜晶体管 Τ4具有第四栅极、 第四源极及第四漏极， 所述第五薄 膜晶体管 Τ5第五栅极、 第五源极及第五漏极， 所述第四栅极、 第五柵极均 电性连接至所述第一下拉信号产生单元 46 电性连接， 所述第四漏极分别 与第一源极、 电容 (¾的一端、 第二栅极、 第三漏极、 第二输出端 29、 第 二下拉信号产生单元 48及第二下拉单元 47电性连接， 所述第四源极， 第 五源极均电性连接至所述低电平输入端 27， 所述第五漏极分别与第二源 极、 电容的另一端、 第一输出端 28及第二下拉单元 47电性连接；
所述第二下拉单元 47 包括第六薄膜晶体管 Τ6 及第七薄膜晶体管 Τ7 , 所述第六薄膜晶体管 Τ6 具有第六棚 '极、 第六源极及第六漏极， 所述 第七薄膜晶体管 Τ7 第七柵极、 第七源极及第七漏极， 所述第六栅极、 所 述第七櫥极均电性连接至所述第二下拉信号产生单元 48 电性连接， 所述 第六源极、 所述第七源极均电性连接至低电平输入端 27; 所述第六漏极分 别与第一源极、 电容的一端、 第二柵极、 第三漏极、 第四漏极、 第二输出 端 29及第二下拉信号产生单元 48电性连接， 所述第七源极分别与第二源 极、 电容的另一端、 第一输出端 28及第五漏极电性连接；
所述第一下拉信号产生单元 46 包括第八薄膜晶体管 Τ8、 第九薄膜晶 体管 T9、 第十薄膜晶体管 Τ10、 第十一薄膜晶体管 Tl i 及第十二薄膜晶体 管 Ti2， 所述第八薄膜晶体管 T8 具有第八栅极、 第八源极及第八漏极， 所 述第九薄膜晶体管 T9具有第九极极、 第九源极及第九漏极， 所述第九极极 电性连接至所述低频时钟信号第一输入端 25， 所述第十薄膜晶体管 ΤΊ 0具 有第十 极、 第十源极及第十漏极， 所述第十一薄膜晶体管 T1 具有第十 一柵极、 第十一源极及第十一漏极， 所述第十二薄膜晶体管 T12 具有第十 二栅极. 第十二源极及第十二漏极， 所述第八栅极、 第八漏极, 第九漏 极、 第十柵极均电性连接至低频时钟信号第二输入端 26, 所述第八源极分 别与所述第九源极、 第十漏极。 第四柵极、 第五栅极电性连接， 所述第十 源极分别与所述第十一漏极、 第十二漏极电性连接， 所述十一栅极分别与 所述第一源极、 电容 cbi的一端、 第二柵极、 第三漏极、 第四漏极、 第六漏 极、 第二输出端 29 电性连接， 所述十一源极、 第十二源极均电性连接至 所述低电平输入端 27 所述第十二 *极与所述第 11 1 级信号输入端电性连 子
所述第二下拉信号产生单元 48 包括第十四薄膜晶体管 T14、 第十五薄 膜晶体管 ΤΊ 5、 第十六薄膜晶体管 ·Π6、 第十七薄膜晶体管 T17 及第十八薄 膜晶体管 T18 , 所述第十四薄膜晶体管 ΤΙ4 具有第十四柵极、 第十四源极 及第十四漏极， 所述第十五薄膜晶体管 T15 具有第十五槲极、 第十五源极 及第十五漏极， 所述第第十六薄膜晶体管 T16 具有第十六柵极、 第十六源 极及第十六漏极， 所述第十七薄膜晶体管 T17 具有第十七櫥极、 第十七源 极及第十七漏极， 所述第十八薄膜晶体管 ΊΊ 8 具有第十八棚 '极、 第十八源 极及第十八漏极， 所述第十四柵极、 第十四漏极， 第十五漏极、 第十六柵 极均电性连接至低频时钟信号第一输入端 25 , 所述第十四源极分别与所述 第十五源极, 第十六漏极、 第六栅极, 第七栅极电性连接， 所述第十五栅 极电性连接至所述低频时钟信号第二输入端 26, 所述第十六源极分别与所 述第十七漏极、 第十八漏极电性连接， 所述十七櫥极分别与所述十一柵 极、 所述第一源极、 电容 Cbl的一端、 第二栅极、 第三漏极、 第四漏极、 第 六漏极、 第二输出端 29 电性连接， 所述十七源极、 第十八源极均电性连 接至所述低电平输入端 27电性连接， 所述第十八柵极与所述第 in I级信号 输入端 22电性连接。
本实施例中， 高频时钟信号第一输入端 24 的输入信号 CKA的高 /低电 压大小分别为 Vffl/VLi， 第一和二低频时钟信号 ECK和 EXCK电压互补， 其 高 /低电压的大小分别为 Vffi/Vu， 所述低电平输入端 27输入的信号为低电 平输入信号 VSS， 其电压大小为 VL， 其中 Vm≥VH2, VL> VL1 > VL2O 所述高频时钟信号第一输入端 24 的输入信号 CKA为第一高频时钟信 号 CK 第二高频时钟信号 CK2、 第三高频时钟信号 CK3或第四高频时钟信 号 CK4任一时钟信号。 具体地， 以高频时钟信号第一输入端 24输入的信号 CK A为第一高频时钟信号 C Κ ί为例， 当第一低频时钟信号 EC Κ的电压为 VH2， 第二低频时钟信号 EXCK的电压大小为 时， 栅极驱动单元的工作 过程如下：
如图 6A及 6B所示， 在 il 时刻， CKi电压变为 Vu , VG^ 的电压为 Vm。 第一薄膜晶体管 Ti 导通， 信号 VG(n将 Q 充电至 Vm- VTm， 其中 VTH1 为第一薄膜晶体管 Τί 的阈值电压。 此时第二薄膜晶体管 Τ2 导通， VGin)的 电压下降为 u ; 同时， 第十四、 十六、 十七薄膜晶体管 Τ14、 Τ16、 ΤΊ7 管导通， 将 Ρ 的电位下拉至低电平， 第六、 七薄膜晶体管 Τ6、 1 被关 断。 由于 ECK为高电平， 所以第九薄膜晶体管 Τ9 导通， Kw点的电压被第 九薄膜晶体管 T9 下拉至 VL2; 同时由于 EXCK为低电平， 第八、 十薄膜晶 体管 T8、 T10被关断， 因此尽管 Q(n)使第十一薄膜晶体管 Tl i 导通， Κ(η)点 的电压不会被第十一薄膜晶体管 Tl 1下拉至低电平输入信号 Vss的电压 VL， 而是仍然保持在 VL2。 此时， 第四、 五薄膜晶体管 T4、 Τ5被关断。
在 t2 时刻， VGtn_2)电位下降为低电平， α¾的电压由¥ 上升为 VH1， 并 通过导通的第二薄膜晶体管 T2 对信号输出端充电， VG(n)的电压上升为 VHi。 同时， 由于 (¾n)由于处于浮空状态， 由于电容自举的作用， 的电 压被抬高比 Vffl VTm更高的电压， 增大了第二薄膜晶体管 T2 的充电能力， 加速了 VGW的上升过程。
在 t3 时刻， （ 的电压由 VHrF降为 Vu , 由于(¾1仍然保持为高电平， 因此第二薄膜晶体管 T2仍然导通， 信号输出端通过导通的第二薄膜晶体管 T2放电， νο 的电压快速下降为 Vu。 由于电容自举效应， 的电压下降 为 VHi VTH：〗。
在 t4 时刻， VG(n_3) 上升为高电平， 第三薄膜晶体管 T3 导通并将(^)的 电压下拉至 此时第十七薄膜晶体管 T17 关断。 由于 (¾„+ί) ^然为高电 平， 因此第十八薄膜晶体管 T18仍然导通， 继续下拉1%)的电位为低电平。
在 VGW的高电平脉冲输出之后， 柵极驱动单元处于非选通状态， VGW 的电压需要保持在 VL, 以防止与信号输出端相连的像素中的开关薄膜晶体 管导通， 导致信号写入错误。 理论上， ¥(^和(^)的电位应当保持为低电 平， 但是由于第二薄膜晶体管 T2 的源、 漏极之间存在寄生电容， 当时钟 0¾由低电平跳变为高电平时， 会在 Q 端产生一个耦合电压 A VQ 。 △ ¥(；^可能导致 0¾对信号输出端错误充电， 使得 VG(n)的电位无法保持在低 电平 因此， 必须设置专门的下拉单元， 以维持 VG 的电位为低电平。
( 1 )薄膜晶体管 T6、 Τ7正向偏置， 薄膜晶体管 Τ4、 Τ5负向偏置； 在 ί.5 时刻， Q(n+i)下降为低电平， 第十八薄膜晶体管 T18 关断， ECK通 过第十四薄膜晶体管 T14 对1¾充电， Pw端的电压上升使得第六、 七薄膜 晶体管 T6、 Τ7 导通， 将 ^和^^^电压维持在 VL; 第六、 七薄膜晶体管 T6、 Τ7 处于正向偏置状态 （VGS:>0 ) ， 正向偏置电压的大小为 V+«VH2- 对于第四薄膜晶体管 T4 和第五薄膜晶体管 T5 来说， 由于第九薄膜 晶体管 T9 导通， ！^^端的电压保持在 Vu , 当 VL>VL2时， 第四薄膜晶体管 T4和第五薄膜晶体管 T5 处于负向偏置 (VgS<())， 负向偏置电压的大小为¥ = ^_-\^2。 V+和 V-的示意图如图 5B所示。 应当注意的.是， 虽然 K(N)端的电压 Vu小于 Vss的电压 VL， 但是由于第十薄膜晶体管 T10关断， 阻止了 Vss通过 第十一、 十二薄膜晶体管 Tl l、 ΤΙ2流向 Kw的反向充电电流， 因此：^1端的 电压才可以保持在 VL2, 从而使第四薄膜晶体管 T4和第五薄膜晶体管 T5处 于负向偏置。
( 2 )薄膜晶体管 T6、 Τ7负向偏置， 薄膜晶体管 Τ4、 Τ5正向偏置 类似的， 当低频时钟 EXCK的电压为 VH2 , ECK的电压大小为 VL2时； 在 t5 时刻之后， Kw为高电平， 使得第四、 五薄膜晶体管 T4、 Τ5 处于正向 偏置， 将 Q(n)和 VG(n)电压维持在 VL。 第十五薄膜晶体管 T15导通， 同时由于 第十六薄膜晶体管 T16 截止， 阻止了 Vss通过第十七、 十八薄膜晶体管 T17、 T18 流向 Pw的反向充电电流， 因此， 第十五薄膜晶体管 T15 得以将 P(n)下拉至 ¼ 从而使得第六、 七薄膜晶体管 T6、 Τ7处于负向偏置状态。
在本实施例中， 集成柵极驱动电路采用双下拉结构， 当 ECK为高电平 时， 第一下拉单元 45处于负向偏置状态， 第二下拉单元 47用于下拉 VG(n) 和 (¾n 电压。 而当 EXCK为高电平时， 第一下拉单元 45 用于下拉 VG 和 Qw的电压， 第二下拉单元 47 处于负向偏置状态。 因此， 在整个工作过程. 中， 随着低频时钟信号 ECK和 EXCK的高低电平的转换， 每一下拉单元中 的薄膜晶体管都可以处于正、 负双极性电压偏置下， 根据下拉单元中的薄 膜晶体管电应力测试的结果 (如图 7及图 8所示）， 下拉薄膜晶体管的阈值 电压漂移可以得到有效抑制， 延长了集成柵极驱动电路的工作寿命。 图 7 显示了直流电压（25 V)、 单极性脉冲电压（25V〜0V)、 双极.性脉冲电压 (25V〜 10V)三种应力条件下的下拉单元中的薄膜晶体管的阈值电压漂移曲 线， 图 8 显示了直流电压 (25V)、 单极性脉冲电压 (25V〜0V)、 双极性脉冲 电压 （25V〜 10V)三种应力条件下拉单元中的薄膜晶体管的开态电流的退 化率曲线， 从测试中可以看出和传统的直流电压 单极性脉沖电压相比， 在默极性脉冲电压下的下拉单元中的薄膜晶体管的阈值电压漂移得到显著 制， 开态电流的退化也减弱。
请参阅图 9 , 其为本发明櫥极驱动单元第二实施例， 并结合参阅图 1 至图 6， 本实施例与第一实施例基本相同， 所不同的是： 本实施例中， 所 述第一下拉信号产生单元 46 中的第九薄膜晶体管 T9 的第九楣-极分别与所 述第八源极、 所述第九源极 第十漏极， 第四柵极、 第五柵极电性连接； 所述第二下拉信号产生单元 48中的第十五薄膜晶体管 T15的第十五櫪极分 别与所述第十四源极， 所述第十五源极， 第十六漏极、 第六栅极、 第七櫥 极电性连.接。 此时， 第九薄膜晶体管 T9和第十五薄膜晶体管 T15仍然可以 完成下拉 κ<η)和？(„)的电压作用， 并且这样的连接可以减小低频时钟输入端 ECK/EXCK.的负载， 有助于降低电路功耗。
本实施例的电路工作过程与櫥极驱动单元第一实施例基本相同， 因此 不再赘述。
请参阅图 10, 其为本发明櫥极驱动单元第三实施例， 并结合参阅图 1 至图 6, 本实施例与第一实施例基本相同， 所不同的是： 本实施例的第一 下拉信号产生单元 46还包括一第十三薄膜晶体管 T13 , 所述第十三薄膜晶 体管 ΤΙ 3 具有第十三柵极、 第十三源极及第十三漏极， 所述第十三櫥极分 别与第一柵极、 第一漏极、 及所述第 η- 2級信号输入端 21 电性连接， 所述 第十三漏极分别与所述第十源极、 所述第十一漏极.。 第十二漏极电性连 接； 所述第十三源极与低电平输入端 27 电性连接； 所述第二下拉信号产 生单元 48还包括第十九薄膜晶体管 ΤΊ9 , 所述第十九薄膜晶体管 ΤΊ9具有 第十九櫥极 第十九源极及第十九漏极， 所述第十九柵极分别与所述第十 三栅极、 第一櫥极、 第一漏极、 及所述第 η- 2级信号输入端 21 电性连接， 所述第十九漏极分别与所述第十六源极、 所述第十七漏极、 第十八漏极电 性连接； 所述第十九源极与低电平输入端 27 电性连接。 这样的连接可以 增强 tl〜t2 阶段对 Κ<Ώ)或者 Pw端电压下拉的能力， 使电路更适合低温工作。 原因如下：
在低温环境下， 电路中薄膜晶体管的阈值电压增大， 迁移率降低， 因 此晶体管的导电能力减弱。 以 ECK为高电平， EXCK为低电平的情况为 例， 请参照图 5 , 图 6A与图 10; 在电路工作的 ti〜t2阶段， ν 2)上升为高 电平， 并通过薄膜晶体管 T1 对 ί¾η)充电， Q 的电压上升将薄膜晶体管 T17 导通， 从而下拉 P(ri)端的电压进而使薄膜晶体管 Τ6 关断， Qw端的充电电 荷不会经过薄膜晶体管 T6 泄漏， 反过来又促进了(¾„)的充电， 这是一个正 反馈的过程； 但是， 在低温环境下， 薄膜晶体管 T1的导电能力的减弱， 会 导致 (¾n)的充电速度减弱， 薄膜晶体管 T17 对 P(n)端电压下拉的能力减弱， 从而导致薄膜晶体管 T6不能很好的关断， 薄膜晶体管 T6漏电会导致(^)的 充电失败， 电路失效。 然而， 在本实施例中， VG^2)可以直接通过薄膜晶 体管 ΤΊ9 对 1%)端进行下拉， 可以更好的抑制薄膜晶体管 T6 的漏电； 类^ 的， 当 EXCK为高电平， ECK为低电平时, 增加薄膜晶体管 T13 可以更好 的抑制薄膜晶体管 T4 的漏电。 因此本实施 的柵极驱动单元适合低温工 作。
本实施例的电路工作过程与栅极驱动单元第一实施例基本相同， 因此 不再赘述。 至图 5 ^本 ^施例 第一实施例相比， 述 J η级柵极驱动单元 ¾具 第 n- 1级信号输入端 32、 及第三输出端 33 , 当所述第 ]！级柵极驱动单元为第 二级至倒数第一级栅极驱动单元中任一栅极驱动单元时， 所述第 η级栅极 驱动单元的第 η- 1级信号输入端 32电性连接至第 n- i級柵极驱动单元的第 三输出端 33; 当所述第 Ώ级柵极驱动单元为第一級柵极驱动单元时， 所述 第 n级橋极驱动单元不具有第 n 1级信号输入端 32; 当所述第 n级柵极驱 动单元为第一级至倒数第二级柵极驱动单元中任一柵极驱动单元时， 所述 第 n级栅极驱动单元的第三输出端 33 电性连接至所述第 n+1 级栅极驱动 单元的第 n 1級信号输入端 32; 当所述第 n级柵极驱动单元为倒数第一级 柵极驱动单元中时， 所述第 Ώ级栅极驱动单元的第三输出端 33悬空；
所述下拉单元 44，包括第一下拉单元 45，、 第二下拉单元 47，及第二下 拉信号产生单元 48，； 其中， 所述第一下拉单元 45'分别与驱动单元 42、 第 n- 1级信号输入端 32及低电平输入端 27电性连接， 所述第二下拉单元 47'分别与驱动单元 42、 第二下拉信号产生单元 48 第一下拉单元 45'及 低电平输入端 27电性连接， 所述第二下拉信号产生单元 48'分别与驱动单 元 42、 第二下拉单元 47'、 低频时钟信号第一输入端 25、 低频时钟信号第 二输入端 26及低电平输入端 27电性连接；
所述第一下拉单元 45，包括第四薄膜晶体管 T4及第五薄膜晶体管 T5 , 所述第四薄膜晶体管 T4具有第四栅极、 第四源极及第四漏极， 所述第五薄 膜晶体管 T5具有第五 *极、 第五源极及第五漏极， 所述第四槲极、 第五栅 极均电性连接至所述第] 1-1 級信号输入端 32， 所述第四漏极分别与第一源 极、 电容€^的一端、 第二栅极、 第三漏极、 第二输出端 29、 第二下拉信 号产生单元 48， 及第二下拉单元 47，电性连接， 所述第四源极、 第五源极 均电性连接至低电平输入端 27 , 所述第五漏极分别与第二源极、 电容 Cw 的另一端、 第一输出端 28及第二下拉单元 47' 电性连接； 所述第二下拉单元 46，包括第六薄膜晶体管 T6及第七薄膜晶体管 T7 , 所述第六薄膜晶体管 T6具有第六栅极、 第六源极及第六漏极， 所述第七薄 膜晶体管 T，7具有第七栅极、 第七源极及第七漏极， 所述第六栅极与所述第 二下拉信号产生单元 48、 第七橋极、 第三输出端 33 电性连接， 所述第六 漏极分别与第一源极、 电容 Cbi的一端、 第二栅极、 第三漏极、 第四漏极、 第二输出端 29及第二下拉信号产生单元 48， 电性连接， 所述第六源极、 第七源极均电性连 至低电平输入端 27 , 所述第七漏极分别与第二源极、 电容€^的另一端、 第 输出端 28及第五漏极电性连.接；
所述第二下拉信号产生单元 48，包括第十四薄膜晶体管 T14、 第十五 薄膜晶体管 ΊΊ 5、 第十六薄膜晶体管 ΊΊ 6、 第十七薄膜晶体管 T18及第十 八薄膜晶体管 T18, 所述第十四薄膜晶体管 Ti4具有第十四柵极， 第十四 源极及第十四漏极， 所述第十五薄膜晶体管 T15具有第十五槲极、 第十五 源极及第十五漏极， 所述第第十六薄膜晶体管 T16具有第十六柵极、 第十 六源极及第十漏极， 所述第十七薄膜晶体管 ΤΠ具有第十七柵极、 第十七 源极及第十七漏极， 所述第十八薄膜晶体管 ΊΊ 8具有第十八栅极、 第十八 源极及第十八漏极， 所述第十四櫥极， 第十四漏极、 第十五漏极、 第十六 栅极均电性连接至低频时钟信号第一输入端 25 , 所述第十四源极分别与所 述第十五源极、 第十六漏极、 第六柵极、 第七柵极及第三输出端 33 电性 ίέ , 所述第十五柵极电性连接至所述低频时钟信号第二输入端 26， 所述 第十六源极分别与所述第十七漏极、 第十八漏极电性连接， 所述十七栅极 分别与所述第一源极、 电容的一端、 第二柵极、 第三漏极、 第四漏极、 第 六漏极电性连接， 所述十七源极、 第十八源极与低电平输入端 27 电性连 接， 所述第十八栅极与所述第 η+1级信号输入端 22电性连接。
本实施例中栅极驱动单元采用双下拉共享结构 , 即， 相邻两级栅极驱 动单元中共享一个下拉信号产生单元。 这样， 单级栅极驱动单元省略了一 个第一下拉信号产生单元， 单级棚.极驱动单元的晶体管数目减少， 电路结 构得到了精简。
如图 Ι2Α所示， 当 ECK为高电平时， t4时刻之后 Ρ(η 端的电压为高电 平， 第 η级栅极驱动单元的 Τ4、 Τ5 管导通， 将 Q(n)和 VGW电压维持在 VL。 如图 12B所示， 当 EXCK为高电平时， ί:4 时刻之后 Ρ(η) 端的电压为高电 平， 第 η级栅极驱动电路单元的 Τ6。 Τ7 管导通， 将 VG(n-i ) , Q(il)^ VGW电压维持在 对 n级栅极驱动电路单元来说， 在整个工作过程中，
T6/T7 管、 T4/T5 管处于正、 负双极性电压偏置下， 其阈值电压漂移得 JH 了有效抑制。
请参阅图 13 , 其为本发明櫥极驱动单元第五实施例， 并结合参阅图 1 至图 5及图 11至图 12B, 本实施例与第四实施例基本相同， 所不同的是： 本实施例中， 所述所述第二下拉信号产生单元 48'中的第十五薄膜晶体管 T15 的所述第十五柵极分别与所述第十四源极、 所述第十五源极、 第十六 漏极、 第六栅极、 第七栅极及第三输出端 33 电性连接。 这样的连接可以 减小时钟 EC /EXCK的负载， 有助于降低电路功耗。
本实施例的电路工作过程与栅极驱动单元第四实施例基本相同， 因此 不再赘述。
请参阅图 14， 其为本发明栅极驱动单元第六实施例， 并结合参阅图 1 至图 5及图 1】至图 1213， 本实施例与第四实施例基本相同， 所不同的是： 本实施例的所述第二下拉信号产生单元 48，还包括第十九薄膜晶体管 T19 , 所述第十九薄膜晶体管 T19 具有第十九栅极、 第十九源极及第十九漏极， 所述第十九櫥极分别与所述第一 *极、 第一漏极、 及所述第 n- 2 級信号输 入端 21 电性连接， 所述第十九漏极分别与所述第十六源极、 所述第十七 漏极、 第十八漏极电性连接； 所述第十九漏极与低电平输入端 27 电性连 接。 这样的连接可以增强 tl~t2 阶段， 对？^端电压下拉的能力， 使电路更 适.合低温工作。 原因如下：
在低温环境下， 电路中薄膜晶体管的阈值电压增大， 迁移率降低， 因 此晶体管的导电能力减弱。 以 ECK.为高电平， EXCK为低电平的情况为 例， 请参照图 11、 图 】2A、 图 12B与图 14; 在电路工作的 il〜t2 阶段， VG^2)上升为高电平， 并通过薄膜晶体管 TI 对 Q 充电， Qw的电压上升将 薄膜晶体管 T17 导通， 从而下拉 P(n)端的电压进而使薄膜晶体管 T6 关断， Q(n)端的充电电荷不会经过薄膜晶体管 T6 泄漏， 反过来又促进了 Q(n)的充 电， 这是一个正反馈的过.程； 但是， 在低温环境下， 薄膜晶体管 ΊΊ的导电 能力的减弱， 会导致 Q 的充电速度减弱， 薄膜晶体管 T17 对 Ρίη)端电压下 拉的能力减弱， 从 ,¾导致薄膜晶体管 Τ6 不能很好的关断， 薄膜晶体管 Τ6 漏电会导致(¾«)的充电失败， 电路失效。 然而， 在本实施例中， VG(n_ 可以 直接通过薄膜晶体管 T19对]¾)端进行下拉， 可以更好的抑制薄膜晶体管 T6 的漏电。 因此本实施例的柵极驱动单元适合低温工作„
本实施例的电路工作过程与櫥极驱动单元第四实施例基本相同， 因此 不再贅述。
请参阅图 15 至图 6， 其为本发明附加栅极驱动单元第一实施例， 并 结合参阅图 4及图 1至图 2B , 所述附加驱动单元 52包括一附加电容 Cb2、 第二十一薄膜晶体管 T21、 第二十二薄膜晶体管 Τ22、 第二十三薄膜晶体管 Τ23 , 所述第二十一薄膜晶体管 T21 具有第二十一栅极、 第二十一源极.及 第二十一漏极， 所述第二十二薄膜晶体管 Τ22 具有第二十二栅极、 第二十 二源极及第二十二漏极， 所述第二十三薄膜晶体管 Τ23 具有第二十三柵 极、 第二十三源极及第二十三漏极， 所述第二十一栅极、 第二十一漏极、 第二十二漏极均电性连接至所述第 m—i 级附加信号输入端 35 , 所述第二十 一源极分别与附加电容 Cb2的一端、 第二十三 *极、 第二十二源极、 第二附 加输出端 39及附加下拉单元 54电性连接， 所述第二十二栅极与高频时钟 信号第二输入端 34 电性连接， 所述第二十三漏极与高频时钟信号第一输 入端 24 电性连接， 所述第二十三源极与附加电容 Cb2的另一端、 第一附加 输出端 38及附加下拉单元 54电性连接；
所述附加下拉单元 54 包括第一附加下拉单元 55、 第一附加下拉信号 产生单元 56、 第二附加下拉单元 57及.第二附加下拉信号产生单元 58; 其 中， 所述第一附加下拉单元 55 分别与附加驱动单元 52、 第一附加下拉信 号产生单元 56、 第二附加下拉单元 57及低电平输入端 27电性连接， 第一 附加下拉信号产生单元 56分别与第一附加下拉单元 55、 低频时钟信号第 一输入端 25、 低频时钟信号第二输入端 26及低电平输入端 27电性连接， 所述第二附加下拉单元 57分别与附加驱动单元 52、 第二附加下拉信号产 生单元 58、 第一附加下拉单元 55及低电平输入端 27电性连接， 所述第二 附加下拉信号产生单元 58分别与第二附加下拉单元 57、 低频时钟信号第 一输入端 25、 低频时钟信号第二输入端 26及低电平输入端 27电性连接； 所述第一附加下拉单元 55包括第二十四薄膜晶体管 T24及第二十五薄 膜晶体管 T25 , 所述第二十四薄膜晶体管 T24 具有第二十四柵极 第二十 四源极及第二十四漏极， 所述第二十五薄膜晶体管 T25 第二十五栅极、 第 二十五源极及第二十五漏极， 所述第二十四柵极与所述第一附加下拉信号 产生单元 56及第二十五极极电性连接， 所述第二十四漏极分别与第二十 一源极、 第二十二源极、 附加电容 Cb2的一端、 第二十三栅极、 第二附加输 出端 39、 第二附加下拉信号产生单元 58 及第二 †加下拉单元 56 电性连 接， 所述第二十四源极与低电平输入端 27 电性连接； 所述第二十五漏极 与附加电容 Cb2的另一端、 第一附加输出端 38及第二附加下拉单元 57电性 连接， 所述第二十五源极与低电平输入端 27电性连.接；
所述第二附加下拉单元 56包括第二十六薄膜晶体管 T26及第二十七薄 膜晶体管 T27 , 所述第二十六薄膜晶体管 T26 具有第二十六橋极、 第二十 六源极及第二十六漏极， 所述第二十七薄膜晶体管 T27 第二十七柵极、 第 二十七源极及第二十七漏极， 所述第二十六栅极与所述第二附加下拉信号 产生单元 58、 第二十七槲极电性连接， 所述第二十六源极与低电平输入端 27 电性连接； 所述第二十六漏极分别与第二十四源极、 第二十一源极、 第 二十二源极、 附加电容 Cb2的一端、 第二十三栅极、 第二附加输出端 39及 第二附加下拉信号产生单元 58 电性连接， 所述第二十七漏极分别与附加 电容 Cb2的另一端、 第一酎加输出端 38、 第二十五漏极及第二十三源极电 性连接， 所述第二十七源极与低电平输入端 27电性连接；
所述第一附加下拉信号产生单元 56 包括第二十八薄膜晶体管 T28、 第 二十九薄膜晶体管 Τ29、 第三十薄膜晶体管 Τ30 及第三十一薄膜晶体管 T31 , 所述第二十八薄膜晶体管 Τ28 具有第二十八栅极、 第二十八源极及 第二十八漏极， 所述第二十九薄膜晶体管 Τ29 具有第二十九柵极、 第二十 九源极及第二十九漏极， 所述第三十薄膜晶体管 Τ30 具有第三十柵极、 第 三十源极及第三十漏极， 所述第三十一薄膜晶体管 T31 具有第三十一栅 极、 第三十一源极及第三十一漏极， 所述第二十八栅极、 第二十八漏极、 第二十九漏极及第三十柵极均电性连接至所述低频时钟信号第二输入端 26 , 所述第二十八源极分别与所述第二十九源极、 第三十漏极、 第二十四 柵极及第二十五柵极电性连接， 所述第二十九柵极电性连接至所述低频时 钟信号第一输入端 25 , 所述第三十源极与所述第三十一漏极电性连接 , 所 述第三十一柵极分别与第二十一源极、 第二十二源极、 附加电容 Cb2的一 端、 第二十三裰极。 第二附加输出端 39、 第二十六漏极及第二十四漏极电 性连接， 所述三十一源极与低电平输入端 27电性连接；
所述第二附加下拉信号产生单元 58 包括第三十二薄膜晶体管 T32、 第 三十三薄膜晶体管 Τ33、 第三十四薄膜晶体管 Τ34 及第三十五薄膜晶体管 Τ35 , 所述第三十二薄膜晶体管 Τ32 具有第三十二栅极、 第三十二源极及 第三十二漏极， 所述第三十三薄膜晶体管 Τ33 具有第三十三柵极、 第三十 三源极及第三十三漏极， 所述第三十四薄膜晶体管 Τ34 具有第三十四栅 极、 第三十四源极及第三十四漏极， 所述第三十五薄膜晶体管 Τ35 具有第 三十五柵极、 第三十五源极及第三十五漏极， 所述第三十二柵极、 第三十 二漏极、 第三十三源漏极及第三十四柵极均电性连接至所述低频时钟信号 第一输入端 25 , 所述第三十二源极分别与所述第三十三源极、 第三十四漏 极、 第二十六栅极及第二十七栅极电性连接, 所述第三十三栅极电性连接 至所述低频时钟信号第二输入端 26, 所述第三十四源极与所述第三十五漏 极电性连接， 所述第三十五栅极分别与第三十一柵极、 第二十一源极、 第 二十二源极、 †加电容 Cb2的一端、 第二十三栅极、 第二 †加输出端 39、 第二十六漏极及第二十四漏极电性连接， 所述三十五源极与低电平输入端 27电性连接。
如图 16 所示， 本实施例电路的工作过程与栅极驱动单元第一实施例 类^, 所不同的是： 在 ί 时刻， 晶体管 Τ21、 Τ22 同时导通， 用于对 QDM(N) 进行充电； 在 t4 时刻， 由晶体管 T22 代替栅 驱动单元第一实施例的晶体 管 T3对 QDWN)进行放电； 在 t4时刻之后， 晶体管 T22 由时钟信号第二输入 端 CKB输入的信号控制， 下拉 QDM(N)端的电压为 有效抑制了电路的时 钟馈通效应。 本实施例不需要额外提供信号 VG(N÷3)， 不需要额外提供信号 Q(N+；)， 因此， 在多级级联中， 本实施例的柵极驱动单元的优势在于不需要 后级单元提供反馈信号。
请参阅图 〗7， 其为本发明附加柵极驱动单元第二实施例， 并结合参阅 图 15至图 16及图 1至图 4, 本实施例与附加驱动单元第一实施例基本相 同， 所不同的是: 本实施例中， 所述第一附加下拉单元 55 的第二十四薄 膜晶体管的第二十 源极分别与所述第二十五漏极、 酎加电容 Cb2的另一 端■' 第一附加输出端 38及第二附加下拉单元 57电性连接； 所述所述第二 附加下拉单元 56 的第二十六薄膜晶体管的第二十六源极分别与所述第二 十七漏极、 附加电容 Cb2的另一端、 第一附加输出端 38、 第二十五漏极及 第二十三源极电性连接。 此连接有助于抑制高温下在 t2〜t3阶段第二十四薄 膜晶体管和第二十六晶体管的漏电， 使电路适合高温工作。 原因如下：
在高温环境下， 电路中薄膜晶体管的阈值电压减小， 迁移率增大， 因 此晶体管的导电能力增强。 以 ECK为高电平， EXCK为低电平的情况为 例， 请参照图 15 , 图 16、 与图 17; 在电路工作的 t2〜t3 阶段， CK通过薄 膜晶体管 T23 对 VDM 进行充电， VDM(n _t升为高电平， 并通过电容的自举 效应， 将 QDM(n)的电压提升， 反过来又加速了 VDM(:n)上升， 这是一个正反馈 的过.程。 然而， 高温下晶体管 T26的导电能力增强， 导致 QDMW通过晶体管 T26 漏电， 因此破坏了上述过程， 导致电路失效。 然而， 在本实施例中， 第二十六源极连接至 VDMW， 使得在电路工作的 t2〜t3 阶段， 薄膜晶体管 T26的柵-源电压为负值， 因此有效的抑制了薄膜晶体管 T26的漏电； 类^ 的， 当 EXCK为高电平， ECK为低电平时， 薄膜晶体管 T24 的漏电也可以 得到抑制。 因此本实施例的附加栅极驱动单元适合高温工作。
本实施例的电路工作过程与附加栅极驱动单元第一实施例基本相同，
' 请参阅图 〗8， 其为本发明附加柵极驱动单元第三实施例， 并结合参阅 图 15至图 16及图 1至图 4, 本实施例与附加驱动单元第一实施例基本相 同， 所不同的是： 本实施例中， 所述第一附加下拉信号产生单元 56 的第 二十九櫥极分别与所述第二十八源极， 所述第二十九源极、 第三十漏极、 第二十四橱极、 第二十五柵极电性连接； 所述第二附加下拉信号产生单元
58的第三十三橋极分别与所述第三十二源极、 第三十三源极、 所述第三十 四漏极、 第二十六栅极、 第二十七栅极电性连接。 这样的连接可以减小低 频时钟输入端 ECK/EXCK的负载， 有助于降低电路功耗。
本实施例的电路工作过程与附加栅极驱动单元第―实施例基本相同， 因此不再赘述。
请参阅图 19， 其为本发明附加櫥极驱动单元第四实施例， 并结合参阔 图 15至图 16及图 18及图 1至图 4， 本实施例与附加驱动单元第三实施例 基本相同， 所不同的是: 本实施例中， 所述第一附加下拉单元 55 的第二 十四薄膜晶体管的第二十四源极分别与所述第二十五漏极、 酎加电容 Cb2的 另一端、 第一附加输出端 38及第二附加下拉单元 57电性连接; 所述所述 第二附加下拉单元 56 的第二十六薄膜晶体管的第二十六源极分别与所述 第二十七漏极、 附加电容 Cb2的另一端、 第一附加输出端 38、 第二十五漏 极及第二十三源极电性连接。 此连接有助于抑制高温下在自举阶段第二十 四薄膜晶体管和第二十六晶体管的漏电， 使电路适合高温工作。
本实施例的电路工作过程与附加栅极驱动单元第一实施例基本相同， 因此不再赘述。
请参阅图 20 , 并结合参阔图 1 至图 19， 本发明提供一种具有集成栅 极驱动电路的显示面板， 所述显示板可以为液晶显示面板， 也可以为 OLED显示面板， 其包括数据驱动电路 I I 及显示面板主体 12， 所述显示 面板主体 12 包括上述集成柵极驱动电路及显示面板像素区 16, 所述显示 面板像素区 16包括阵列排布的多个像素单元 18。
综上所述， 本发明的集成櫥极驱动电路及具有集成柵极驱动电路的显 示面板， 电路采用双下拉结构， 使电路中下拉单元和附加下拉单元中的薄 膜晶体管可以处于双极性电压偏置的工作环境， 有效抑制下拉单元和附加 下拉单元中的薄膜晶体管的阈值电压漂移， 延长了电路的工作寿命， 使得 电路可以更好的满足大、 中尺寸显示面板的需求， 同时， 电路结构简单， 功耗低， 还适合低温和高温工作。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围。

Claims

权 利 要 求 一种集成柵极驱动电路， 包括级联的多级柵极驱动单元以及多级 附加柵极驱动单元， 其中，
所述第 η级栅 *J区动单元具有第 11-2级信号输入端、 第 n+1级信号输 入端、 第 n- 级信号输入端、 高频时钟信号第一输入端、 低频时钟信号第 一输入端、 低频时钟信号第二输入端、 低电平输入端、 第一输出端、 第二 输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于驱动显 示面板的像素区；
所述第 m级附加棚'极驱动单元具有第 m 1级附加信号输入端、 高频时 钟信号第一输入端、 高频时钟信号第二输入端、 低频时钟信号第一输入 端, 低频时钟信号第二输入端、 低电平输入端、 第一附加输出端、 第二附 加输出端；
当所述第 n級柵极驱动单元为第四级至倒数第四级栅极驱动单元中任 一栅极驱动单元时， 所述第 n级柵极驱动单元的第 n 2级信号输入端电性 连接至第 n-2级栅极驱动单元的第一输出端； 所述第 n级栅极驱动单元的 第 n+1级信号输入端电性连接至第 n+1级栅极驱动单元的第二输出端; 所 述第 Ώ级柵极驱动单元的第 n+3级信号输入端电性连接至第 n+3级櫥极驱 动单元的第一输出端; 所述第 n级栅极驱动单元的第一输出端分别电性连 接至第 n+2级楣-极驱动单元的第 n- 2级信号输入端以及第 n 3级楣-极驱动 单元的第 n+3级信号输入端； 所述第 n级柵极驱动单元的第二输出端电性 连接至第 n- 1级棚 _极驱动单元的第 ϋ·Η级信号输入端；
当所述第 η级栅极驱动单元为第一级栅极驱动单元时， 所述第 η級槲 极驱动单元的第 η— 2级信号输入端用于输入一脉沖激活信号； 所述第 Ώ级 栅极驱动单元的第 n+1级信号输入端电性连.接至第 n+1级栅极驱动单元的 第二输出端； 所述第 n级棚 _极驱动单元的第 n+3级信号输入端电性连接至 第 η+·3级棚极驱动单元的第一输出端； 所述第 η级柵极驱动单元的第一输 出端电性连接至第 η+·2级栅极驱动单元的第 η- 2级信号输入端； 所述第 η 级槲极驱动单元的第二输出端悬空；
当所述第 η级柵极驱动单元为第二級柵极驱动单元时， 所述第 η級柵 极驱动单元的第 η— 2级信号输入端用于输入一脉沖激活信号； 所述第 Ώ级 柵极驱动单元的第 η+ ΐ级信号输入端电性连接至第 n+ 级柵极驱动单元的 第二输出端； 所述第 n级棚 _极驱动单元的第 n+3级信号输入端电性连接至 第 n+3级栅极驱动单元的第一输出端； 所述第 n级柵极驱动单元的第一输 出端电性连接至第 n-—2级槲极驱动单元的第 n- 2级信号输入端； 所述第 n 级柵极驱动单元的第二输出端电性连.接至第 11-1 级櫥极驱动单元的第 n+1 级信号输入端；
当所述第 n级栅极驱动单元为第三级,栅极驱动单元时， 所述第 n级栅 极驱动单元的第 11-2级信号输入端电性连接至第 11-2级櫥极驱动单元的第 一输出端； 所述第 n级 *极驱动单元的第 n+1级信号输入端电性连接至第 n+1级栅极驱动单元的第二输出端; 所述第 n级栅极驱动单元的第 n+3级 信号输入端电性连接至第 n十 3級柵极驱动单元的第 输出端； 所述第 Ώ级 橋极驱动单元的第一输出端电性连接至第 11+2级楣-极驱动单元的第 n- 2级 信号输入端； 所述第 n级柵极驱动单元的的第二输出端电性连接至第 n 1 级棚 _极驱动单元的第 η·Η级信号输入端；
当所述第 η级 *极驱动单元为倒数第三级栅极驱动单元时， 所述第 11 级栅极.驱动单元的第 η-2级信号输入端电性连接至第 η-2级栅极.驱动单元 的第一输出端； 所述第 η级櫥极驱动单元的第 n+1级信号输入端电性连接 至第 n+1 级楣-极驱动单元的第二输出端； 所述第 n级柵极驱动单元的第 n+3 级信号输入端电性连接至第一级附加栅极驱动单元的第一附加输出 端； 所述第 n級柵极驱动单元的第一输出端分别电性连接至第 ιΗ- 2级櫥极 驱动单元的第 n 2级信号输入端以及第 n-3级栅极驱动单元的第 n+3級信 号输入端； 所述第 n级栅极驱动单元的第二输出端电性连接至第 n 1 级栅 极驱动单元的第 n+i级信号输入端；
当所述第 n级栅极驱动单元为倒数第二级栅^ I驱动单元时， 所述第 η 级栅极驱动单元的第 η-2级信号输入端电性连接至第 η- 2级栅极驱动单元 的第一输出端； 所述第 η級柵极驱动单元的第 η- Η级信号输入端电性连接 至第 n+1 级栅极驱动单元的第二输出端； 所述第 11 级柵极驱动单元的第 η-ί-3 级信号输入端电性连接至第二级附加栅极驱动单元的第一附加输出 端； 所述第 η级楣极驱动单元的第一输出端电性连接至第 η- 3级栅极驱动 单元的第 ιή·3级信号输入端； 所述第 11级柵极驱动单元的第二输出端电性 连接至第 η- 1级栅极驱动单元的第 l级信号输入端；
当所述第 η级 *极驱动单元为倒数第一级栅极驱动单元时， 所述第 η 级栅极驱动单元的第 η-2级信号输入端电性连.接至第 η-2级栅极驱动单元 的第一输出端； 所述第 η级櫥极驱动单元的第 n+1级信号输入端电性连接 至第一级附加棚'极驱动单元的第二附加输出端； 所述第 η级栅极驱动单元 的第 n+3级信号输入端电性连接至第三级附加柵极驱动单元的第一附加输 出端； 所述第 n级槲极驱动单元的第一输出端分别与第 n 3级 t极驱动单 元的第 ιή-3级信号输入端及第一级附加櫪极驱动单元的第 m- i级附加信号 输入端电性连接； 所述第 n级柵极驱动单元的第二输出端电性连.接至第 n- 1级楣-极驱动单元的第 n+1级信号输入端；
当所述第 m级附加栅极驱动单元为第四级至倒数第一级附加栅极驱动 单元中任一酎加柵极驱动单元时， 所述第 m级 †加柵极驱动单元的第 m 1 级附加信号输入端电性连接至第 m- 1 級附加栅极驱动单元的第一附加输出 端， 所述第 m级附加栅极驱动单元的第一附加输出端电性连接至所述第 m-i-1级附加柵极驱动单元的第 m- 1级 加信号输入端， 所述第二附加输出 端悬空；
当所述第 m级附加楣-极驱动单元为第一级附加柵极驱动单元时， 所述 第 m级酎加栅极驱动单元的第 m- i级附加信号输入端电性连接至所述倒数 第一级栅极驱动单元的第一输出端， 所述第 m级附加櫥极驱动单元的第一 附加输出端分别与所述第 m+ 1 级附加栅极驱动单元的第 m 1 级附加信号 输入端及倒数第三级 *极驱动单元的第 n+3级信号输入端电性连接， 所述 第二附加输出端电性连接至所述倒数第一级栅 驱动单元的第 n+1 级信号 输入端；
当所述第 m級附加栅极驱动单元为第二级附加柵极驱动单元时， 所述 第 m级附加柵极驱动单元的第 m- 1 级附加信号输入端电性连接至第 m 1 级附加栅极驱动单元的第一附加输出端， 所述第 m级附加柵极驱动单元的 第一附加输出端分别与所述第 m+1 级附加柵极驱动单元的第 m- 1 级附加 信号输入端及倒数第二级櫥极驱动单元的第 η·β级信号输入端电性连接， 所述第二附加输出端悬空；
当所述第 m级附加栅极驱动单元为第三级附加栅极驱动单元时， 所述 第 m级附加栅极驱动单元的第 m-1 级附加信号输入端电性连接至第 m-1 级附加柵极驱动单元的第一附加输出端， 所述第 m级 加极极驱动单元的 第一附加输出端分别与所述第 m+1 级附加橋极驱动单元的第 m 1 级附加 信号输入端及倒数第一级柵极驱动单元的第 n+3级信号输入端电性连接， 所述第二附加输出端悬空；
所述集成栅极驱动电路的第 n级栅极驱动单元还包括:
驱动单元， 分别与第 11-2 級信号输入端、 高频时钟信号第一输入端。 第 n十 3级信号输入端、 第一输出端及第二输出端电性连接；
下拉单元， 分别与第 n+1 级信号输入端、 低频时钟信号第一输入端、 低频时钟信号第二输入端、 低电平输入端及驱动单元电性连接； 所述集成栅极驱动电路的第 m级附加栅极驱动单元还包括:
附加驱动单元， 分别与第 m- i 级附加信号输入端、 高频时钟信号第一 输入端、 高频时钟信号第二输入端、 第一附加输出端及第二附加输出端电 性连接 ξ
附加下拉单元， 分别与低频时钟信号第一输入端、 低频时钟信号第二 输入端、 低电平输入端及附加驱动单元电性连接。
2、 如权利要求 1 所述的集成栅极驱动电路， 其中， 所述低电平输入 端的输入信号为低电平信号； 所述高频时钟信号第一输入端与高频时钟信 号第二输入端的输入信号为第一高频时钟信号、 第二高频时钟信号、 第三 高频时钟信号或第四高频时钟信号， 所述第一高频时钟信号与第三高频时 钟信号相位相反， 所述第二高频时钟信号与第四高频时钟信号相位相反， 且， 所述第一高频时钟信号、 第三高频时钟信号与第二高频时钟信号、 第 四高频时钟信号波形相同但初始相位不同；
当所述集成树极驱动电路的第 n級柵极驱动单元的高频时钟信号第一 输入端的输入信号为第一高频时钟信号时， 所述第 n十 1 级、 n+2 级、 n+3 级栅极驱动单元的高频时钟信号第一输入端的输入信号分别为第二、 三、 四高频时钟信号；
当所述集成栅极驱动电路的第 m级附加櫥极驱动单元的高频时钟信号 第一输入端与高频时钟信号第二输入端的输入信号分别为第 k与第 k 1 时 钟信号时， 所述集成 *极驱动电路的第 m+i级附加柵极驱动单元的高频时 钟信号第一输入端与高频时钟信号第二输入端的输入信号分别为第 k+1 与 第 k时钟信号， 所述 k值为 1至 4, 当 k为 ί时 k- 1值为 4， 当 k为 4时 k- l值为 1 ;
所述低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号 为第一低频时钟信号或第二低频时钟信号， 所述第一低频时钟信号与第二 低频时钟信号电压互补；
当所述集成橋极驱动电路的第 ！1级.柵极驱动单元的低频时钟信号第一 输入端与低频时钟信号第二输入端的输入信号分别为第一低频时钟信号及 第二低频时钟信号时， 所述第 n+1 级栅极驱动单元的低频时钟信号第一输 入端与低频时钟信号第二输入端的输入信号分别为第二低频时钟信号及第 一低频时钟信号；
当所述集成柵极驱动电路的第 m级附加栅极驱动单元的低频时钟信号 第一输入端与低频时钟信号第二输入端的输入信号分别为第一低频时钟信 号及第二低频时钟信号时， 所述第 m+i级附加柵极驱动单元的低频时钟信 号第一输入端与低频时钟信号第二输入端的输入信号分别为第二低频时钟 信号及第一低频时钟信号。
3、 如权利要求 1 所述的集成 *极驱动电路， 其中， 所述驱动单元包 括一电容、 第一薄膜晶体管、 第二薄膜晶体管及第三薄膜晶体管， 所述第 一薄膜晶体管具有第一柵极、 第一源极及第一漏极， 所述第二薄膜晶体管 具有第二柵极、 第二源极及第二漏极， 所述第三薄膜晶体管具有第三柵 极、 第三源极及第三漏极， 所述第一 *极、 第一漏极均电性连接至所述第 n- 2 级信号输入端， 所述第一源极分别与电容的一端、 第二 f极， 第三漏 极、 第二输出端及下拉单元电性连接， 所述第二漏极与高频时钟信号第一 输入端电性连接， 所述第二源极与电容的另一端、 第一输出端及下拉单元 电性连接， 所述第三橋极与所述第 11+3级信号输入端电性连接， 所述第三 源极与低电平输入端电性连接；
所述附加驱动单元包括一附加电容、 第二十一薄膜晶体管、 第二十二 薄膜晶体管， 第二十三薄膜晶体管， 所述第二十一薄膜晶体管具有第二十 一栅极、 第二十一源极及第二十一漏极， 所述第二十二薄膜晶体管具有第 二十二槲极、 第二十二源极及第二十二漏极， 所述第二十三薄膜晶体管具 有第二十三栅极、 第二十三源极及第二十三漏极， 所述第二十一柵极、 第 二十一漏极， 第二十二漏极均电性连接至所述第 m- 1级附加信号输入端， 所述第二十一源极分别与附加电容的一端、 第二十三栅极、 第二十二源 极、 第二附加输出端及附加下拉单元电性连接， 所述第二十二柵极与高频 时钟信号第二输入端电性连接， 所述第二十三漏极与高频时钟信号第一输 入端电性连接， 所述第二十三源极与酎加电容的另一端、 第一附加输出端 及附加下拉单元电性连接。
4、 如权利要求 3 所述的集成栅极驱动电路， 其中, 所述下拉单元包 括第一下拉单元、 第一下拉信号产生单元、 第二下拉单元及第二下拉信号 产生单元； 其中， 所述第一下拉单元分别与驱动单元、 第一下拉信号产生 单元、 第二下拉单元及低电平输入端电性连接， 第一下拉信号产生单元分 别与第一下拉单元、 低频时钟信号第一输入端、 低频时钟信号第二输入端 及低电平输入端电性连接， 所述第二下拉单元分别与驱动单元、 第二下拉 信号产生单元、 第一下拉单元及低电平输入端电性连接， 所述第二下拉信 号产生单元分别与第二下拉单元、 低频时钟信号第一输入端。 低频时钟信 号第二输入端及低电平输入端电性连接；
所述第一下拉单元包括第四薄膜晶体管及第五薄膜晶体管， 所述第四 薄膜晶体管具有第四栅极、 第四源极及第四漏极， 所述第五薄膜晶体管第 五栅极、 第五源极及第五漏极， 所述第四栅极、 第五栅极均电性连接至所 述第一下拉信号产生单元电性连接， 所述第四漏极分别与第一源极， 电容 的一端、 第二柵极、 第三漏极、 第二输出端、 第二下拉信号产生单元及第 二下拉单元电性连接， 所述第四源极、 第五源极均电性连接至所述低电平 输入端， 所述第五漏极分别与第二源极、 电容的另一端、 第一输出端及第 二下拉单元电性连接；
所述第二下拉单元包括第六薄膜晶体管及第七薄膜晶体管， 所述第六 薄膜晶体管具有第六 *极、 第六源极及第六漏极， 所述第七薄膜晶体管第 七栅极、 第七源极及第七漏极， 所述第六柵极、 所述第七栅极均电性连接 至所述第二下拉信号产生单元电性连接， 所述第六源极、 所述第七源极均 电性连接至低电平输入端； 所述第六漏极分别与第一源极、 电容的一端、 第二柵极、 第三漏极、 第四漏极、 第二输出端及第二下拉信号产生单元电 性连接， 所述第七源极分别与第二源极， 电容的另一端、 第一输出端及第 五漏极.电性连接；
所述第一下拉信号产生单元包括第八薄膜晶体管、 第九薄膜晶体管、 第十薄膜晶体管、 第十一薄膜晶体管及第十二薄膜晶体管， 所述第八薄膜 晶体管具有第八柵极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第 九櫥极、 第九源极及第九漏极， 所述第十薄膜晶体管具有第十柵极、 第十 源极及第十漏极， 所述第十一薄膜晶体管具有第十一柵极、 第十一源极及 第十一漏极， 所述第十二薄膜晶体管具有第十二栅极、 第十二源极及第十 二漏极， 所述第八栅极、 第八漏极、 第九漏极、 第十棚 ·极均电性连接至低 频时钟信号第二输入端， 所述第八源极分别与所述第九源极、 第十漏极、 第四栅极、 第五栅极电性连接， 所述第十源极分别与所述第十一漏极、 第 十二漏极电性连接, 所述十一栅极分别与所述第一源极、 电容的一端、 第 二栅极、 第三漏极、 第四漏极、 第六漏极、 第二输出端电性连接， 所述十 一源极、 第十二源极均电性连接至所述低电平输入端所述第十二柵极与所 述第 n+1级信号输入端电性连接；
所述第二下拉信号产生单元包括第十四薄膜晶体管、 第十五薄膜晶体 管、 第十六薄膜晶体管、 第十七薄膜晶体管及第十八薄膜晶体管， 所述第 十四薄膜晶体管具有第十四 *极、 第十四源极及第十四漏极， 所述第十五 薄膜晶体管具有第十五柵极、 第十五源极及第十五漏极， 所述第第十六薄 膜晶体管具有第十六栅极、 第十六源极及第十六漏极， 所述第十七薄膜晶 体管具有第十七棚 ·极、 第十七源极及第十七漏极， 所述第十八薄膜晶体管 具有第十八栅极、 第十八源极及第十八漏极， 所述第十四栅极、 第十四漏 极, 第十五漏极、 第十六栅极均电性连接至低频时钟信号第一输入端， 所 述第十四源极分别与所述第十五源极, 第十六漏极、 第六栅极、 第七栅极 电性连接， 所述第十六源极分别与所述第十七漏极、 第十八漏极电性连 接， 所述十七栅极分别与所述十一栅极、 所述第一源极、 电容的一端、 第 二柵极、 第三漏极、 第四漏极、 第六漏极、 第二输出端电性连接， 所述十 七源极、 第十八源极均电性连接至所述低电平输入端电性连接， 所述第十 八栅极与所述第 ιΗ- 1级信号输入端电性连接。
5 > 如权利要求 4 所述的集成树极.驱动电路， 其中， 所述第九栅极电 性连接至所述低频时钟信号第一输入端； 所述第十五柵极电性连接至所述 低频时钟信号第二输入端。
6、 如权利要求 4 所述的集成橋极驱动电路， 其中， 所述第九柵极分 别与所述第八源极、 所述第九源极、 第十漏极、 第四柵极、 第五柵极电性 连接； 所述第十五栅极分别与所述第十四源极.、 第十五源极、 第十六漏 极、 第六櫪极.、 第七栅极电性连接。
7、 如权利要求 5 所述的集成 *极驱动电路， 其中， 所述第一下拉信 号产生单元还包括第十三薄膜晶体管， 所述第十三薄膜晶体管具有第十三 栅极、 第十三源极及第十三漏极， 所述第十三栅极分别与第一栅极、 第一 漏极、 及所述第 n 2 级信号输入端电性连接， 所述第十三漏极分别与所述 第十源极、 第十一漏极、 第十二漏极电性连接； 所述第十三源极与低电平 输入端电性连接;
所述第二下拉信号产生单元还包括第十九薄膜晶体管， 所述第十九薄 膜晶体管具有第十九栅极、 第十九源极及第十九漏极， 所述第十九柵极分 别与所述第十三柵极、 第一柵极、 第一漏极、 及所述第 n- 2 级信号输入端 电性连接， 所述第十九漏极分别与所述第十六源极、 所述第十七漏极、 第 十八漏极电性连接； 所述第十九源极与低电平输入端电性连.接。
8 如权利要求 3 所述的集成栅极驱动电路， 其中， 所述第 n级栅极 驱动单元还具有第 n―】 级信号输入端、 及第三输出端， 当所述第 n级棚-极 驱动单元为第二级至倒数第一级柵极驱动单元中任一槲极驱动单元时， 所 述第 n级栅极驱动单元的第 11 i 级信号输入端电性连接至第 η- 1级櫥极驱 动单元的第三输出端; 当所述第 n级栅极驱动单元为第一级栅极驱动单元 时， 所述第 11级栅极驱动单元不具有第 Ώ- 1级信号输入端； 当所述第 11级 柵极驱动单元为第一级至倒数第二级柵极驱动单元中任一栅极驱动单元 时， 所述第 n级.槲极驱动单元的第三输出端电性连接至所述第 n+1级栅极 驱动单元的第 n- 1 级信号输入端； 当所述第 n级栅极驱动单元为倒数第一 级槲极驱动单元中时， 所述第 11級柵极驱动单元的第三输出端悬空； 所述下拉单元包括第一下拉单元， 第二下拉单元及第二下拉信号产生 单元； 其中， 所述第一下拉单元分别与驱动单元、 第 Γί- 1级信号输入端及 低电平输入端电性连接， 所述第二下拉单元分别与驱动单元、 第二下拉信 号产生单元、 第一下拉单元及低电平输入端电性连接， 所述第二下拉信号 产生单元分别与驱动单元、 第二下拉单元、 低频时钟信号第一输入端、 低
'所述第 下拉单元包括第四薄膜晶体管及第五薄膜晶体管， 所述第四 薄膜晶体管具有第四栅极、 第 源极及第 漏极， 所述第五薄膜晶体管具 有第五栅极、 第五源极及第五漏极， 所述第四栅极、 第五栅极均电性连接 至所述第 n- 1 级信号输入端， 所述第四漏极分别与第一源极、 电容的一 端、 第二柵极、 第三漏极、 第二输出端、 第二下拉信号产生单元及第二下 拉单元电性连接， 所述第四源极、 第五源极均电性连接至低电平输入端， 所述第五漏极分别与第二源极、 电容的另一端、 第一输出端及第二下拉单 元电性连接；
所述第二下拉单元包括第六薄膜晶体管及第七薄膜晶体管， 所述第六 薄膜晶体管具有第六栅极、 第六源极及第六漏极， 所述第七薄膜晶体管具 有第七柵极、 第七源极及第七漏极， 所述第六 t极与所述第二下拉信号产 生单元、 第七柵极、 第三输出端电性连接， 所述第六漏极分别与第一源 极、 电容的一端、 第二栅极、 第三漏极、 第四漏极、 第二输出端及第二下 拉信号产生单元电性连接， 所述第六源极、 第七源极均电性连接至低电平 输入端， 所述第七漏极分别与第二源极、 电容的另一端、 第一输出端及第 五漏极电性连接；
所述第二下拉信号产生单元包括第十四薄膜晶体管、 第十五薄膜晶体 管、 第十六薄膜晶体管、 第十七薄膜晶体管及第十八薄膜晶体管， 所述第 十四薄膜晶体管具有第十 栅极、 第十四漏极及第十四源极， 所述第十五 薄膜晶体管具有第十五栅极、 第十五漏极及第十五源极， 所述第第十六薄 膜晶体管具有第十六柵极、 第十六源极及第十漏极， 所述第十七薄膜晶体 管具有第十七柵极、 第十七源极及第十七漏极， 所述第十八薄膜晶体管具 有第十八 *极、 第十八源极及第十八漏极， 所述第十四栅极、 第十四漏 极、 第十五漏极、 第十六櫥极均电性连接至低频时钟信号第一输入端， 所 述第十四源极分别与所述第十五源极、 第十六漏极、 第六栅极、 第七柵极 及第三输出端电性连接， 所述第十六源极分别与所述第十七漏极、 第十八 漏极电性连接， 所述十七櫥极分别与所述第一源极、 电容的一端、 第二柵 极， 第三漏极、 第四漏极、 第六漏极电性连接， 所述十七源极、 第十八源 极与低电平输入端电性连接, 所述第十八櫪极与所述第 ΓΗ i 级信号输入端 电性连接。
9、 如权利要求 8 所述的集成橋极驱动电路， 其中， 所述第十五栅极 电性连接至所述低频时钟信号第二输入端。
10、 如权利要求 8所述的集成柵极驱动电路， 其中， 所述第十五柵极 分别与所述第十四源极、 第十五源极, 第十六漏极、 第六栅极、 第七栅极 及第三输出端电性连接。
1 1、 如权利要求 9 所述的集成櫥极驱动电路， 其中， 所述第二下拉信 号产生单元还包括第十九薄膜晶体管， 所述第十九薄膜晶体管具有第十九 柵极、 第十九源极及第十九漏极， 所述第十九橋极分别与所述第一柵极、 第一漏极、 及所述第 n- 2 级信号输入端电性连接， 所述第十九漏极分别与 所述第十六源极、 所述第十七漏极、 第十八漏极电性连接； 所述第十九漏 极与低电平输入端电性连接。
12、 如权利要求 3 所述的集成柵极驱动电路， 其中， 所述附加下拉单 元包括第一附加下拉单元、 第一附加下拉信号产生单元、 第二附加下拉单 元及第二 †加下拉信号产生单元； 其中， 所述第一附加下拉单元分别与附 加驱动单元、 第一酎加下拉信号产生单元、 第二附加下拉单元及低电平输 入端电性连接， 第一 加下拉信号产生单元分别与第一附加下拉单元、 低 频时钟信号第一输入端、 低频时钟信号第二输入端及低电平输入端电性连 接， 所述第二附加下拉单元分别与附加驱动单元、 第二附加下拉信号产生 单元、 第一酎加下拉单元及低电平输入端电性连接， 所述第二附加下拉信 号产生单元分别与第二附加下拉单元、 低频时钟信号第一输入端、 低频时 钟信号第二输入端及低电平输入端电性连接。
13、 如权利要求 12 所述的集成栅极驱动电路， 其中， 所述第一附加 下拉单元包括第二十四薄膜晶体管及第二十五薄膜晶体管， 所述第二十四 薄膜晶体管具有第二十四棚.极、 第二十四源极及第二十四漏极， 所述第二 十五薄膜晶体管第二十五柵极、 第二十五源极及第二十五漏极， 所述第二 十四柵极与所述第一附加下拉信号产生单元及第二十五柵极电性连接， 所 述第二十四漏极分别与第二十一源极、 第二十二源极、 酎加电容的一端、 第二十三柵极、 第二 加输出端、 第二 加下拉信号产生单元及第二附加 下拉单元电性连接， 所述第二十五漏极与附加电容的另一端、 第一 加输 出端及第二附加下拉单元电性连接， 所述第二十五源极与低电平输入端电 性连接； 所述第二附加下拉单元包括第二十六薄膜晶体管及第二十七薄膜晶体 管， 所述第二十六薄膜晶体管具有第二十六櫥极， 第二十六源极及第二十 六漏极， 所述第二十七薄膜晶体管第二十七柵极、 第二十七源极及第二十 七漏极， 所述第二十六楣-极与所述第二附加下拉信号产生单元、 第二十七 橋极电性连接， 所述第二十六漏极分别与第二十四源极、 第二十一源极、 第二十二源极、 附加电容的一端、 第二十三柵极、 第二 †加输出端及第二 附加下拉信号产生单元电性连接， 所述第二十七漏极分别与附加电容的另 一端、 第一附加输出端、 第二十五漏极及第二十三源极电性连接， 所述第 二十七源极与低电平输入端电性连接。
14、 如权利要求 13 所述的集成栅极驱动电路， 其中， 所述第二十四 源极与低电平输入端电性连接； 所述第二十六源极与低电平输入端电性连
15、 如权利要求 13 所述的集成栅极驱动电路， 其中， 所述第二十四 源极分别与所述第二十五漏极、 附加电容的另一端、 第一附加输出端及第 二附加下拉单元电性连接； 所述第二十六源极分别与所述第二十七漏极、 附加电容的另一端、 第一附加输出端、 第二十五漏极及第二十三源极电性 连接。
16、 如权利要求 13 所述的集成栅极驱动电路， 其中， 所述第一附加 下拉信号产生单元包括第二十八薄膜晶体管、 第二十九薄膜晶体管、 第三 十薄膜晶体管及第三十一薄膜晶体管， 所述第二十八薄膜晶体管具有第二 十八楣 -极、 第二十八源极及第二十八漏极， 所述第二十九薄膜晶体管具有 第二十九柵极、 第二十九源极及第二十九漏极， 所述第三十薄膜晶体管具 有第三十柵极、 第三十源极及第三十漏极， 所述第三十一薄膜晶体管具有 第三十一栅极、 第三十一源极.及第三十一漏极， 所述第二十八栅极, 第二 十八漏极、 第二十九漏极及第三十 *极均电性连接至所述低频时钟信号第 二输入端， 所述第二十八源极分别与所述第二十九源极、 第三十漏极、 第 二十四棚.极及第二十五栅极电性连接， 所述第三十源极与所述第三十一漏 极电性连接， 所述第三十一柵极分别与第二十一源极、 第二十二源极、 附 加电容的一端、 第二十三櫥极、 第二酎加输出端， 第二十六漏极及第二十 四漏极电性连接， 所述三十一源极与低电平输入端电性连接；
所述第二附加下拉信号产生单元包括第三十二薄膜晶体管、 第三十三 薄膜晶体管、 第三十四薄膜晶体管及第三十五薄膜晶体管， 所述第三十二 薄膜晶体管具有第三十二柵极、 第三十二源极及第三十二漏极， 所述第三 十三薄膜晶体管具有第三十三柵极、 第三十三源极及第三十三漏极， 所述 第三十四薄膜晶体管具有第三十四栅极, 第三十四源极及第三十四漏极， 所述第三十五薄膜晶体管具有第三十五栅极、 第三十五源极及第三十五漏 极， 所述第三十二柵极、 第三十二漏极、 第三十三源漏极及第三十四柵极 均电性连接至所述低频时钟信号第一输入端， 所述第三十二源极分别与所 述第三十三源极、 第三十四漏极、 第二十六栅极及第二十七楣.极电性连 接， 所述第三十四源极与所述第三十五漏极电性连接， 所述第三十五柵极 分别与第三十一栅极、 第二十一源极, 第二十二源极、 附加电容的一端、 第二十三树极、 第二附加输出端、 第二十六漏极及第二十四漏极电性连 接， 所述三十五源极与低电平输入端电性连接。
17、 如权利要求 16 所述的集成栅极驱动电路， 其中， 所述第二十九 栅极电性连接至所述低频时钟信号第一输入端； 所述第三十三栅极电性连 接至所述低频时钟信号第二输入端。
18、 如权利要求 16 所述的集成栅极驱动电路， 其中， 所述第二十九 *极分别与所述第二十八源极、 所述第二十九源极、 第三十漏极、 第二十 四栅极、 第二十五柵极电性连接； 所述第三十三栅极分别与所述第三十二 源极、 第三十三源极、 所述第三十四漏极、 第二十六栅极、 第二十七栅极
19、 一种具有集成櫪极驱动电路的显示面板， 包括数据驱动电路及显 示面板主体， 所述显示面板主体包括如权利要求 1 所述的集成栅极驱动电 路及显示面板像素区， 所述显示面板像素区包括阵列排布的多个像素单 元。
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