KR101641721B1 - 표시장치의 구동회로 - Google Patents

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Abstract

구동 회로에서, 개시신호에 응답하여 동작을 개시하는 N(2 이상의 자연수)개의 스테이지들 각각은 Q-노드의 전위에 따라서 게이트 신호 및 캐리 신호를 출력하고, 이전 스테이지의 이전 캐리 신호에 응답하여 Q-노드의 전위를 상승시키고, 다음 스테이지들 중 하나의 캐리 신호에 응답하여 게이트 신호를 제1 전원 전압까지 다운시킨다. 또한, 각 스테이지는 다음 스테이지들 중 하나의 캐리 신호를 수신하여 Q-노드에 제1 전원 전압보다 낮은 제2 전원 전압을 공급한다. 제1 더미 스테이지는 N개의 스테이지 중 N번째 스테이지의 N번째 캐리신호 및 개시신호에 응답하여 N-1번째 스테이지 및 N번째 스테이지에 제1 더미 캐리신호를 각각 제공하고, 제2 더미 스테이지는 제1 더미 캐리신호 및 개시신호에 응답하여 N번째 스테이지에 제2 더미 캐리신호를 제공한다.

Description

표시장치의 구동회로{DRIVING CIRCUIT FOR DISPLAY DEVICE}
본 발명은 표시장치의 구동회로에 관한 것으로, 더욱 상세하게는 고온 환경에서 안정적으로 동작 가능한 구동회로에 관한 것이다.
액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 데이터 신호를 출력하기 위한 데이터 구동회로가 연결된다.
최근 들어, 액정표시장치는 게이트 구동회로를 액정표시패널 상에 박막 공정을 통해 직접적으로 형성하는 구조를 채용하고 있다. 이러한 액정표시장치에서, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 각 스테이지는 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 다수의 트랜지스터를 포함한다. 그러나, 고온 환경에서 트랜지스터들의 문턱 전압이 감소하여, 고온 환경에서 게이트 구동회로가 오동작할 수 있다.
따라서, 본 발명의 목적은 고온 환경에서 안정적으로 동작 가능한 표시장치의 구동회로를 제공하는 것이다.
본 발명에 따른 표시장치의 구동회로는 개시신호에 응답하여 동작을 개시하는 N(2 이상의 자연수)개의 스테이지, 제1 더미 스테이지 및 제2 더미 스테이지를 포함한다.
상기 N개의 스테이지들 각각은 Q-노드의 전위에 따라서 게이트 신호를 출력하는 제1 출력부, 상기 Q-노드의 전위에 따라서 캐리 신호를 출력하는 제2 출력부, 이전 스테이지들 중 하나의 스테이지의 이전 캐리 신호에 응답하여 상기 Q-노드의 전위를 상승시키고, 다음 스테이지들 중 하나의 스테이지(이하 제1 다음 스테이지)의 캐리 신호(이하, 제1 다음 캐리 신호)에 응답하여 상기 게이트 신호를 제1 전원 전압까지 다운시키는 제어부, 및 상기 제1 다음 스테이지의 다음 스테이지들 중 하나의 스테이지(이하, 제2 다음 스테이지)의 캐리 신호(이하, 제2 다음 캐리 신호)를 수신하여 상기 Q-노드에 상기 제1 전원 전압보다 낮은 제2 전원 전압을 공급하는 제1 홀딩부를 포함한다.
상기 제1 더미 스테이지는 상기 N개의 스테이지 중 N번째 스테이지의 N번째 캐리신호 및 상기 개시신호에 응답하여 N-1번째 스테이지 및 상기 N번째 스테이지에 제1 더미 캐리신호를 상기 제1 및 제2 다음 캐리신호로써 각각 제공한다. 상기 제2 더미 스테이지는 상기 제1 더미 캐리신호 및 상기 개시신호에 응답하여 상기 N번째 스테이지에 제2 더미 캐리신호를 상기 제2 다음 캐리신호로써 출력한다.
본 발명에 따르면, 구동회로는 제1 및 제2 더미 스테이지는 개시신호에 의해서 제어됨으로써, 고온 환경에서 정상적으로 제1 및 제2 더미 캐리 신호를 출력할 수 있다.
또한, 상기 제1 및 제2 더미 스테이지는 각각 N번째 스테이지의 N번째 캐리신호 및 상기 제1 더미 캐리 신호를 각각 이용하여 제1 및 제2 더미 캐리신호를 각각 방전시킴으로써, 상기 제1 및 제2 더미 캐리신호의 리플을 감소시킬 수 있다.
도 1a 및 도 1b은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 2는 도 1b에 도시된 개시신호, 제1 및 제2 더미 캐리신호의 파형도이다.
도 3은 도 1a에 도시된 다수의 스테이지 중 N번째 스테이지의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 제1 더미 스테이지의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 제1 더미 스테이지의 회로도이다.
도 6은 도 4에 도시된 제1 더미 스테이지의 출력 파형도이다.
도 7은 도 5에 도시된 제1 더미 스테이지의 출력 파형도이다.
도 8은 본 발명의 일 실시예에 따른 제2 더미 스테이지의 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 제2 더미 스테이지의 회로도이다.
도 10은 도 8에 도시된 제2 더미 스테이지의 출력 파형도이다.
도 11은 도 9에 도시된 제2 더미 스테이지의 출력 파형도이다.
도 12는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 1a를 참조하면, 게이트 구동회로(100)는 서로 종속적으로 연결된 다수의 스테이지(SRC1~SRCn)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 여기서, n은 1이상의 정수이다. 상기 다수의 스테이지(SRC1~SRCn)는 다수의 게이트 라인(GL1~GLn)의 제1 단부에 각각 연결되고, 순차적으로 게이트 신호를 출력하여 대응하는 게이트 라인으로 공급한다.
상기 다수의 스테이지(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 및 제2 전압입력단자(V1, V2), 제1 및 제2 제어단자(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
각 스테이지(SRC1~SRCn)의 입력단자(IN)는 이전 스테이지들 중 하나인 제1 이전 스테이지의 캐리단자(CR)에 전기적으로 연결되어 이전 캐리신호를 수신한다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지가 존재하지 않으므로, 이전 캐리신호 대신에 상기 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)가 제공된다.
상기 각 스테이지(SRC1~SRCn)의 제1 제어단자(CT1)는 다음 스테이지들 중 하나인 제1 다음 스테이지의 캐리단자(CR)에 전기적으로 연결되어 제1 다음 캐리신호를 수신한다. 상기 각 스테이지(SRC1~SRCn)의 제2 제어단자(CT2)는 상기 제1 다음 스테이지의 다음 스테이지들 중 하나인 제2 다음 스테이지의 캐리단자(CR)에 전기적으로 연결되어 제2 다음 캐리신호를 수신한다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 N번째 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)로 입력되는 신호에 대해서는 이후 도 1b를 참조하여 설명하기로 한다.
상기 다수의 스테이지(SRC1~SRCn) 중 홀수번째 스테이지(SRC1, SRC3)의 클럭단자(CK)에는 제1 클럭 신호(CLK1)가 제공되고, 상기 다수의 스테이지(SRC1~SRCn) 중 짝수번째 스테이지(SRC2,...SRCn)의 클럭단자(CK)에는 제2 클럭 신호(CLK2)가 제공된다. 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)는 서로 다른 위상을 갖고, 본 발명의 일 예로, 상기 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반전된 위상을 갖는다.
상기 각 스테이지(SRC1~SRCn)의 제1 전압입력단자(V1)에는 제1 전압(VSS1)이 인가되고, 상기 각 스테이지(SRC1~SRCn)의 제2 전압입력단자(V2)에는 상기 제1 전압(VSS1)보다 낮은 전압레벨을 갖는 제2 전압(VSS2)이 인가된다. 상기 제1 전압(VSS1)은 그라운드 전압 또는 마이너스 전압일 수 있다. 본 발명의 일 예로, 상기 제1 전압(VSS1)은 -6V이고, 상기 제2 전압(VSS2)은 -12V일 수 있다.
상기 각 스테이지(SRC1~SRCn)의 출력단자(OUT)는 대응하는 게이트 라인이 연결된다. 따라서, 상기 출력단자(OUT)를 통해 출력된 게이트 신호는 상기 대응하는 게이트 라인으로 인가된다.
상기 각 스테이지(SRC1~SRCn)의 캐리단자(CR)는 상기 제1 다음 스테이지의 입력단자(IN)에 전기적으로 연결되고, 상기 제1 이전 스테이지의 제1 제어단자(CT1)에 전기적으로 연결되며, 상기 제1 이전 스테이지의 이전 스테이지들 중 하나인 제2 이전 스테이지의 제2 제어단자(CT2)에 전기적으로 연결되어 캐리신호를 제공한다.
한편, 상기 게이트 라인들(GL1~GLn)의 제2 단부에는 다수의 방전 트랜지스터(NT_D)들이 각각 연결된다. 상기 다수의 방전 트랜지스터(NT_D) 각각은 대응하는 게이트 라인의 다음 게이트 라인에 연결된 제어전극, 상기 제1 전압(VSS1)을 수신하는 입력전극 및 상기 대응하는 게이트 라인에 연결된 출력전극을 구비한다. 따라서, 상기 각 방전 트랜지스터(NT_D)는 상기 다음 게이트 라인으로 인가된 다음 게이트 신호에 응답하여 대응하는 게이트 라인의 게이트 신호를 상기 제1 전압(VSS1)으로 방전시킨다.
도 1b를 참조하면, 상기 게이트 구동회로(100)는 상기 다수의 스테이지(SRC1~SRCn) 이외에 제1 및 제2 더미 스테이지(Dum1, Dum2)를 더 포함한다.
상기 제1 더미 스테이지(Dum1)는 입력단자(IN), 클럭단자(CK), 제1 및 제2 전압입력단자(V1, V2), 제1 및 제2 제어단자(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 제1 더미 스테이지(Dum1)는 입력단자(IN)를 통해 상기 n번째 스테이지(SRCn)의 캐리 신호를 수신하고, 상기 n번째 스테이지(SRCn)의 캐리 신호에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제1 더미 캐리신호(Cr(dum1))를 출력한다.
특히, 상기 제1 더미 스테이지(Dum1)의 캐리 단자(CR)는 상기 N번째 스테이지(SRCn)의 제1 제어단자(CT1) 및 상기 제2 더미 스테이지(Dum2)의 입력 단자(IN)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 공급한다. 도면에 도시하지는 않았지만, 상기 제1 더미 스테이지(Dum1)의 캐리 단자(CR)는 상기 다수의 스테이지(SRC1~SRCn) 중 N-1번째 스테이지(SRCn-1)의 제2 제어 단자(CT2)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 공급할 수 있다.
또한, 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)는 다수의 게이트 라인 중 마지막 게이트 라인(GLn)에 연결된 방전 트랜지스터(NT_D)의 제2 전극에 연결된다. 따라서, 마지막 방전 트랜지스터(NT_D)는 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)를 통해 출력된 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 턴-온되고, 턴-온된 마지막 방전 트랜지스터(NT_D)는 상기 마지막 게이트 라인(GLn)의 전위를 상기 제1 전압(VSS1)으로 다운시킨다.
한편, 상기 제2 더미 스테이지(Dum2)는 입력단자(IN), 클럭단자(CK), 제1 및 제2 전압입력단자(V1, V2), 제1 제어단자(CT1), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 제2 더미 스테이지(Dum2)는 입력단자(IN)를 통해 상기 제1 더미 스테이지(Dum2)로부터 상기 제1 더미 캐리신호(Cr(dum1))를 수신하고, 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제2 더미 캐리신호(Cr(dum2))를 출력한다.
상기 제2 더미 스테이지(Dum2)의 캐리 단자(CR)는 상기 N번째 스테이지(SRCn)의 제2 제어 단자(CT2) 및 상기 제1 더미 스테이지(Dum1)의 제1 제어 단자(CT1)에 연결되어 상기 제2 더미 캐리신호(Cr(dum2))를 공급한다.
따라서, 상기 N번째 스테이지(SRCn)의 제1 및 제2 제어 단자(CT1, CT2)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)로부터 각각 상기 제1 및 제2 더미 캐리신호(Cr(dum1), Cr(dum2))를 수신할 수 있다. 이로써, 상기 N번째 스테이지(SRCn)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)에 의해서 정상적으로 동작할 수 있다.
도 1b에 도시된 바와 같이, 상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2)에는 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력 단자(IN)로 공급되는 개시 신호(STV)가 제공된다. 또한, 상기 제2 더미 스테이지(Dum2)의 제1 제어 단자(CT1)에도 상기 개기 신호(STV)가 제공될 수 있다. 상기 제2 더미 스테이지(Dum2)는 상기 제1 더미 스테이지(Dum1)와는 달리 상기 제2 제어 단자(CT2)를 구비하지 않는다.
도 2는 도 1b에 도시된 개시신호, 제1 및 제2 더미 캐리신호의 파형도이다.
도 2를 참조하면, 상기 개시신호(STV)는 한 프레임 구간(FRA) 단위로 1H 구간동안 하이 상태로 발생된다. 상기 한 프레임 구간(FRA)은 게이트 구동회로(100)로부터 캐리 신호들이 출력되지 않는 블랭크 구간(BLA)을 포함한다
상기 제1 및 제2 더미 캐리신호(Cr(dum1), Cr(dum2))는 순차적으로 발생되고, 상기 제1 및 제2 더미 캐리신호(Cr(dum1), Cr(dum2)) 각각은 1H 구간동안 하이 상태를 유지한다.
상기 제2 더미 캐리신호(Cr(dum2))가 로우 상태로 전환된 시점부터 상기 개기신호(STV)가 하이 상태로 전환되는 시점까지가 상기 블랭크 구간으로 정의될 수 있다.
도 1b에서 설명한 바에 따르면, 상기 개시신호(STV)는 상기 제1 더미 스테이지(Dum1)의 제2 제어단자(CT2) 및 상기 제2 더미 스테이지(Dum2)의 제1 제어단자(CT1)로 공급된다.
도 2에 도시된 바와 같이, 상기 개시 신호(STV)는 다음 프레임이 시작됨을 알리는 신호이므로, 상기 제2 더미 캐리신호(Cr(dum2))가 로우 상태로 전환되고 소정 시간 경과된 이후에 하이 상태로 발생된다. 따라서, 상기 개시 신호(STV)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)의 구동을 제어하기 위하여 사용될 수 있다.
도 3은 도 1a에 도시된 다수의 스테이지 중 N번째 스테이지의 회로도이다. 단, 도 3에서는 다수의 스테이지 중 N번째 스테이지만을 도시하였으나, 나머지 N-1개의 스테이지는 이와 유사한 구조를 가지며, 도 1a에 도시된 바와 같이 각 스테이지별로 입력되는 신호의 차이만 있을 뿐이다.
도 3을 참조하면, N번째 스테이지(SRCn)는 제1 출력부(101), 제2 출력부(102), 제어부(103), 제1 홀딩부(104), 인버터부(105), 제2 홀딩부(106), 및 안정화부(107)를 포함한다.
상기 제1 출력부(101)는 Q-노드(QN)의 전위에 따라서 게이트 신호(OUT(n))를 출력하고, 상기 제2 출력부(102)는 상기 Q-노드(QN)의 전위에 따라서 캐리신호(Cr(n))를 출력한다. 상기 게이트 신호(OUT(n)) 및 상기 캐리신호(Cr(n))는 서로 동일한 위상 및 동일한 크기를 갖는다.
상기 제1 출력부(101)는 제1 출력 트랜지스터(NT1)를 포함하고, 상기 제2 출력부(102)는 제2 출력 트랜지스터(NT2)를 포함한다. 상기 제1 출력 트랜지스터(NT1)는 제2 클럭 신호(CLK2)를 수신하는 입력 전극, 상기 Q-노드(QN)에 연결된 제어 전극 및 상기 출력단자(OUT)에 연결된 출력전극을 포함한다. 상기 제2 출력 트랜지스터(NT2)는 상기 제2 클럭 신호(CLK2)를 수신하는 입력전극, 상기 Q-노드(QN)에 연결된 제어 전극 및 상기 캐리단자(CR)에 연결된 출력전극을 포함한다.
상기 Q-노드(QN)의 전위가 상승하면 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 턴-온되어 상기 제2 클럭 신호(CLK2)를 상기 게이트 신호(OUT(n)) 및 캐리 신호(Cr(n))로써 각각 출력한다.
상기 제어부(103)는 이전 캐리신호(Cr(n-1))에 응답하여 상기 Q-노드(QN)의 전위를 상승시키고, 상기 제1 다음 스테이지의 제1 다음 캐리신호(Cr(dum1)에 응답하여 상기 게이트 신호(OUT(n))를 제1 전원 전압(VSS1)까지 다운시킨다.
본 발명의 일 예로, 상기 제어부(103)는 버퍼 트랜지스터(NT3), 제1 및 제2 풀다운 트랜지스터(NT4, NT7), 제1 및 제2 방전 트랜지스터(NT5, NT6)를 포함한다.
상기 버퍼 트랜지스터(NT3)는 입력단자(IN)에 공통으로 연결되어 N-1번째 캐리신호(Cr(n-1))를 수신하는 입력전극 및 제어전극을 포함하고, 상기 Q-노드(QN)에 연결된 출력전극을 포함한다. 따라서, 상기 버퍼 트랜지스터(NT3)는 상기 N-1번째 캐리 신호(Cr(n-1))에 응답하여 상기 Q-노드(QN)의 전위를 상승시킬 수 있다.
상기 제1 풀다운 트랜지스터(NT4)는 상기 출력단자(OUT)에 연결되어 상기 게이트 신호(OUT(n))를 수신하는 입력 전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1)를 수신하는 제어 전극 및 상기 제1 전압입력단자(V1)에 연결된 출력전극을 포함한다. 따라서, 상기 제1 풀다운 트랜지스터(NT4)는 상기 제1 더미 캐리신호(Cr(dum1)에 응답하여 상기 게이트 신호(OUT(n))를 상기 제1 전원전압(VSS1)까지 다운시킬 수 있다.
상기 제1 방전 트랜지스터(NT5)는 상기 Q-노드(QN)에 연결된 입력전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 수신하는 제어전극 및 상기 제2 방전 트랜지스터(NT6)에 연결된 출력전극을 포함한다. 상기 제2 방전 트랜지스터(NT6)는 상기 제1 방전 트랜지스터(NT5)의 출력전극에 공통으로 연결된 입력전극 및 제어전극을 포함하고, 상기 제2 전원전압(VSS2)을 수신하는 제2 전원전압단자(V2)에 연결된 출력전극을 포함한다. 따라서, 상기 제1 및 제2 방전 트랜지스터(NT5, NT6)는 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 상기 Q-노드(QN)의 전위를 상기 제2 전원전압(VSS2)까지 방전시킬 수 있다.
상기 제2 풀다운 트랜지스터키(NT7)는 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 입력전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)을 수신하는 상기 제2 전원전압단자(V2)에 연결된 출력전극을 포함한다. 따라서, 상기 제2 풀다운 트랜지스터(NT7)는 상기 제1 더미 캐리신호(Cr(dum1)에 응답하여 상기 캐리신호(Cr(n))를 상기 제2 전원전압(VSS2)까지 다운시킬 수 있다.
상기 제어부(103)는 제1 및 제2 커패시터(C1, C2)를 더 포함한다. 상기 제1 커패시터(C1)는 상기 제1 출력 트랜지스터(NT1)의 제어 전극 및 출력 전극 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 제2 출력 트랜지스터(NT2)의 제어 전극 및 출력 전극 사이에 연결된다.
상기 버퍼 트랜지스터(NT3)가 상기 이전 캐리신호(Cr(n-1))에 응답하여 턴-온되면, 상기 Q-노드(QN)의 전위가 상승하여 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 턴-온된다. 상기 턴-온된 제1 및 제2 출력 트랜지스터(NT1, NT2)에 의해서 상기 출력단자(OUT) 및 상기 캐리단자(CR)의 전위가 상승하면, 상기 Q-노드(NQ)의 전위는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 부스트 업(Boost-up)된다. 따라서, 이러한 부스트 업에 따른 부트스트래핑 동작에 의해서 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)는 턴-온 상태를 계속 유지할 수 있고, 상기 게이트 신호(OUT(n)) 및 상기 캐리 신호(Cr(n))는 상기 제2 클럭 신호(CLK2)의 하이 구간 동안 하이 상태로 발생될 수 있다.
상기 제1 홀딩부(104)는 상기 제2 다음 캐리신호(Cr(dum2))를 수신하여 상기 Q-노드(QN)에 상기 제1 전원 전압(VSS1)보다 낮은 상기 제2 전원 전압(VSS2)을 공급한다. 상기 제1 홀딩부(104)는 상기 Q-노드(QN)에 연결된 입력전극, 상기 제2 제어단자(CT2)에 연결되어 상기 제2 더미 캐리신호(Cr(dum2))를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)을 수신하는 제2 전원전압단자(V2)에 연결된 출력전극을 포함하는 제1 홀딩 트랜지스터(NT8)를 포함한다.
상기 인버터부(105)는 상기 캐리신호(Cr(n))에 응답하여 A-노드(AN)에 제2 클럭 신호(CLK2)를 출력하고, 상기 제2 홀딩부(106)는 상기 A-노드(AN)를 통해 수신된 상기 제2 클럭 신호(CLK2)에 응답하여, 상기 게이트 신호(OUT(n)) 및 상기 캐리신호(Cr(n))를 상기 제1 전원전압(VSS1)으로 홀딩시킨다.
상기 인버터부(105)는 제1 내지 제4 트랜지스터(NT9, NT10, NT11, NT12), 제3 및 제4 커패시터(C3, C4)를 포함한다.
상기 제1 트랜지스터(NT9)는 제2 클럭 신호(CLK2)를 수신하는 입력 전극 및 제어 전극을 포함하고, 제3 트랜지스터(NT11)에 연결된 출력 전극을 포함한다. 상기 제2 트랜지스터(NT10)는 상기 제2 클럭 신호(CLK2)를 수신하는 입력 전극, 상기 제1 트랜지스터(NT9)의 출력 전극에 연결된 제어 전극 및 상기 A-노드(QN)에 연결된 출력 전극을 포함한다. 상기 제3 커패시터(C3)는 상기 제2 트랜지스터(NT10)의 입력 전극과 제어 전극 사이에 구비되고, 상기 제4 커패시터(C4)는 상기 제2 트랜지스터(NT10)의 제어 전극과 출력 전극 사이에 구비된다.
상기 제3 트랜지스터(NT11)는 상기 제1 트랜지스터(NT9)의 출력전극에 연결된 입력전극, 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 제어 전극, 및 상기 제1 전원전압(VSS1)을 수신하는 제1 전압입력단자(V1)에 연결된 출력 전극을 구비한다. 상기 제4 트랜지스터(NT12)는 상기 A-노드(AN)에 연결된 입력전극, 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 제어 전극, 및 상기 제1 전원전압(VSS1)을 수신하는 제1 전압입력단자(V1)에 연결된 출력 전극을 구비한다.
상기 제2 홀딩부(106)는 제2 및 제3 홀딩 트랜지스터(NT13, NT14)를 포함한다. 상기 제2 홀딩 트랜지스터(NT13)는 상기 출력단자(OUT)에 연결되어 상기 게이트 신호(OUT(n))를 수신하는 입력 전극, 상기 A-노드(AN)를 통해 상기 제2 클럭 신호(CLK2)를 수신하는 제어 전극 및 상기 제1 전압입력단자(V1)에 연결된 출력 전극을 포함한다. 상기 제3 홀딩 트랜지스터(NT14)는 상기 캐리단자(CR)에 연결되어 상기 캐리 신호(CR(n))를 수신하는 입력 전극, 상기 A-노드(AN)를 통해 상기 제2 클럭 신호(CLK2)를 수신하는 제어 전극 및 상기 제2 전압입력단자(V2)에 연결된 출력 전극을 포함한다.
상기 제3 및 제4 커패시터(C3, C4)는 상기 제2 클럭 신호(CLK2)에 의해서 서서히 전압을 충전한다. 이후, 충전된 전압에 의해서 상기 제2 트랜지스터(NT10)가 턴-온되고, 상기 제3 및 제4 트랜지스터(NT11, NT12)가 턴-오프되면, 상기 A-노드(AN)의 전위가 상승한다.
상기 A-노드(AN)의 전위가 상승하면, 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)가 턴-온되고, 턴-온된 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)에 의해서 상기 게이트 신호(OUT(n)) 및 캐리 신호(Cr(n))가 각각 제1 및 제2 전원전압(VSS1, VSS2)으로 홀딩될 수 있다.
따라서, 상기 제2 홀딩부(106)는 상기 제1 출력부(111)의 턴-오프 구간에서 상기 게이트 신호(OUT(n))를 상기 제1 전원전압(VSS1)으로 홀딩시키고, 상기 캐리 신호(Cr(n))를 상기 제2 전원전압(VSS2)로 홀딩시킬 수 있다.
상술한 바와 같이, 각 스테이지의 인버터부(105)는 자신의 스테이지로부터 출력된 캐리 신호(Cr(n))에 응답하여 상기 A-노드(AN)의 전위를 상기 제1 전원전압(VSS1)으로 홀딩시킴으로써 상기 제2 노드(NA)의 전위를 안정화시킬 수 있다. 이로써, 부트스트래핑 동작이 정상적으로 이루어질 수 있고, 고온에서 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 비정상적으로 동작하는 것을 방지할 수 있다.
한편, 상기 안정화부(107)는 상기 Q-노드(QN)의 전위를 안정화시키기 위한 제1 안정화 트랜지스터(NT15) 및 상기 A-노드(AN)의 전위를 안정화시키기 위한 제2 안정화 트랜지스터(NT16)를 포함한다.
상기 제1 안정화 트랜지스터(NT15)는 상기 Q-노드(QN)에 연결된 입력 전극, 상기 A-노드(AN)에 연결된 제어 전극, 및 상기 제2 전압입력단자(V2)에 연결된 출력 전극을 포함한다. 따라서, 상기 제1 안정화 트랜지스터(NT15)는 상기 A-노드(AN)의 전위가 상승되면, 상승된 A-노드(AN)의 전위에 의해서 턴-온되어 상기 Q-노드(QN)의 전위를 상기 제2 전원전압(VSS2)으로 홀딩시킬 수 있다. 또한, 상기 제1 안정화 트랜지스터(NT15)는 상기 제1 출력 트랜지스터(NT1)의 누설 전류를 감소시킬 수 있고, 또한, 고온에서 상기 제1 출력 트랜지스터(NT1)가 비정상적으로 턴-온되는 것을 방지할 수 있다.
한편, 상기 제2 안정화 트랜지스터(NT16)는 상기 A-노드(AN)에 연결된 입력 전극, 상기 입력 단자(IN)에 연결되어 이전 캐리신호(Cr(n-1))를 수신하는 제어전극 및 상기 제2 전압입력단자(V2)에 연결된 출력전극을 포함한다. 상기 제2 안정화 트랜지스터(NT16)는 상기 이전 캐리신호(Cr(n-1))에 응답하여 상기 A-노드(AN)의 전위를 상기 제2 전원전압(VSS2)으로 다운시킨다. 구체적으로, 상기 이전 캐리신호(Cr(n-1))가 하이 상태로 전환되면, 상기 A-노드(AN)의 전위는 상기 제2 전원전압(VSS2)으로 다운되고, 그 결과 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)는 턴-온 상태에서 턴-오프 상태로 전환될 수 있다.
도 4는 본 발명의 일 실시예에 따른 제1 더미 스테이지의 회로도이다.
도 4를 참조하면, 제1 더미 스테이지(Dum1)는 제3 출력부(111), 제4 출력부(112), 제1 더미 제어부(113), 제1 더미 홀딩부(114), 제1 더미 인버터부(115), 제2 더미 홀딩부(116), 및 제1 더미 안정화부(117)를 포함한다. 상기 제1 더미 스테이지(Dum1)는 상기 다수의 스테이지(SRC1~SRCn)들 각각과 동일한 회로 구성을 갖는다. 따라서, 상기 제1 더미 스테이지(Dum1)의 회로 구성에 대한 구체적인 설명은 생략한다.
상기 제3 출력부(121)는 제1 더미 Q-노드(DQN1)의 전위에 따라 상기 제1 더미 게이트 신호(OUT(dum1))를 출력하고, 상기 제4 출력부(122)는 제1 더미 Q-노드(DQN1)의 전위에 따라 상기 제1 더미 캐리신호(Cr(dum1))를 출력한다. 상기 제1 더미 캐리신호(Cr(dum1))는 다수의 스테이지(SRC1~SRCn) 중 N번째 스테이지(SRCn)의 제1 제어 단자(CT1) 및 N-1번째 스테이지(SRCn-1)의 제2 제어 단자(CT2)로 제공된다.
상기 제1 더미 제어부(113)는 이전 캐리신호(Cr(n))에 응답하여 상기 제1 더미 Q-노드(DQN1)의 전위를 상승시키고, 상기 제2 더미 스테이지(Dum2, 도 1b에 도시됨)의 제2 더미 캐리신호(Cr(dum2)에 응답하여 상기 더미 게이트 신호(OUT(dum1))를 상기 제1 전원 전압(VSS1)까지 다운시킨다. 상기 제1 더미 제어부(113)의 회로 구성은 도 3에 도시된 제어부(103)와 동일하므로, 회로 구성에 대한 설명은 구체적인 생략한다.
상기 제1 더미 홀딩부(114)는 상기 개시신호(STV)를 수신하여 상기 제1 더미 Q-노드(DQN1)에 상기 제2 전원 전압(VSS2)을 공급한다. 구체적으로, 다음 프레임이 시작되어 상기 개시신호(STV)가 하이 상태로 전환되면, 상기 제1 더미 홀딩부(114)는 상기 제1 더미 Q-노드(DQN1)의 전위를 상기 제2 전원 전압(VSS2)까지 다운시킨다.
상기 제1 더미 인버터부(115)는 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 제1 더미 A-노드(DAN1)에 제1 클럭 신호(CLK1)를 출력한다. 구체적으로, 상기 제1 더미 캐리신호(Cr(dum1))가 하이 상태이면, 상기 제1 더미 인버터부(115)는 상기 제1 더미 A-노드(DAN1)를 상기 제1 전원전압(VSS1)까지 다운시키고, 상기 제1 더미 캐리신호(Cr(dum1))가 로우 상태이면, 상기 제1 더미 인버터부(115)는 상기 제1 더미 A-노드(DAN1)에 상기 제 클럭 신호(CLK1)를 출력한다.
상기 제1 더미 캐리신호(Cr(dum1))가 하이 상태이면, 상기 제2 더미 홀딩부(116)는 턴-오프되지만, 상기 제1 더미 캐리신호(Cr(dum1))가 로우 상태로 전환되면, 상기 제2 더미 홀딩부(116)는 턴-온되어 상기 제1 더미 게이트 신호(OUT(dum1)) 및 상기 제1 더미 캐리 신호(Cr(dum1))를 상기 제1 전원전압(VSS1)으로 홀딩시킬 수 있다.
상기 제1 더미 안정화부(117)는 상기 제1 더미 A-노드(DAN1)의 전위에 따라 상기 제1 더미 Q-노드(DQN1)의 전위를 상기 제2 전원전압(VSS2)으로 홀딩시키고, 상기 N번째 캐리신호(Cr(n))에 응답하여 상기 제1 더미 A-노드(DAN1)의 전위를 상기 제2 전원전압(VSS2)으로 홀딩시킨다.
앞서 상술한 바와 같이, 상기 제1 더미 스테이지(Dum1)는 상기 N번째 스테이지(SRCn)와 동일한 구성을 갖는다. 그러나, 상기 제1 더미 스테이지(Dum1)의 상기 제1 제어 단자(CT1)에 제2 더미 스테이지(Dum2)의 제2 더미 캐리신호(Cr(dum1))가 제공되고, 상기 제2 제어 단자(CT2)에는 상기 개시신호(STV)가 제공된다는 측면에서는 상이하다.
따라서, 상기 제1 더미 스테이지(Dum1)의 상기 제2 제어 단자(CT2)에 상기 개시신호(STV)가 공급되면, 상기 제1 더미 Q-노드(DQN1)의 전위가 상기 제2 전원 전압(VSS2)으로 안정적으로 홀딩될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 제1 더미 스테이지의 회로도이다. 도 5에 도시된 구성요소 중 도 4에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고 그에 대한 설명은 생략한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 제1 더미 스테이지(Dum1)는 제3 출력부(111), 제4 출력부(112), 제1 더미 제어부(118), 제1 더미 홀딩부(114), 제1 더미 인버터부(115), 제2 더미 홀딩부(116), 및 제1 더미 안정화부(117)를 포함한다.
구체적으로, 상기 제1 더미 스테이지(Dum1)은 상기 제1 더미 제어부(118)의 구조를 제외하고는 도 4에 도시된 제1 더미 스테이지(Dum1)과 동일한 구성을 갖는다.
상기 제1 더미 제어부(118)는 버퍼 트랜지스터(NT3), 제1 풀다운 트랜지스터(NT4), 제2 풀다운 트랜지스터(NT7-1), 및 제1 방전 트랜지스터(NT5)를 포함한다.
상기 버퍼 트랜지스터(NT3)는 입력단자(IN)에 공통으로 연결되어 N-1번째 캐리신호(Cr(n-1))를 수신하는 입력전극 및 제어전극을 포함하고, 상기 Q-노드(QN)에 연결된 출력전극을 포함한다. 따라서, 상기 버퍼 트랜지스터(NT3)는 상기 N-1번째 캐리 신호(Cr(n-1))에 응답하여 상기 Q-노드(QN)의 전위를 상승시킬 수 있다.
상기 제1 풀다운 트랜지스터(NT4)는 상기 출력단자(OUT)에 연결되어 상기 게이트 신호(OUT(n))를 수신하는 입력 전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1)를 수신하는 제어 전극 및 상기 제1 전압입력단자(V1)에 연결된 출력전극을 포함한다. 따라서, 상기 제1 풀다운 트랜지스터(NT4)는 상기 제1 더미 캐리신호(Cr(dum1)에 응답하여 상기 게이트 신호(OUT(n))를 상기 제1 전원전압(VSS1)까지 다운시킬 수 있다.
상기 제1 방전 트랜지스터(NT5)는 상기 Q-노드(QN)에 연결된 입력전극, 상기 제1 제어단자(CT1)에 연결되어 상기 제1 더미 캐리신호(Cr(dum1))를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)이 공급되는 상기 제2 전압입력단자(V2)에 연결된 출력전극을 포함한다. 따라서, 상기 제1 방전 트랜지스터(NT5)는 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 상기 Q-노드(QN)의 전위를 상기 제2 전원전압(VSS2)까지 방전시킬 수 있다.
상기 제2 풀다운 트랜지스터(NT7-1)는 상기 캐리단자(CR)에 연결되어 상기 캐리신호(Cr(n))를 수신하는 입력전극, 상기 입력단자(IN)에 연결되어 상기 N번째 캐리신호(Cr(n))를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)을 수신하는 상기 제2 전원전압단자(V2)에 연결된 출력전극을 포함한다. 따라서, 상기 제2 풀다운 트랜지스터(NT7-1)는 상기 N번째 캐리신호(Cr(n)에 응답하여 상기 캐리신호(Cr(n))를 상기 제2 전원전압(VSS2)까지 다운시킬 수 있다.
도 6은 도 4에 도시된 제1 더미 스테이지의 출력 파형도이고, 도 7은 도 5에 도시된 제1 더미 스테이지의 출력 파형도이다. 구체적으로, 도 6은 제2 풀다운 트랜지스터(NT7)가 제2 더미 캐리신호(Cr(dum2))에 응답하여 동작할 경우에 제1 더미 캐리신호(Cr(dum1))를 나타낸 파형도이고, 도 7은 제2 풀다운 트랜지스터(NT7-1)가 N번째 캐리신호(Cr(n))에 응답하여 동작할 경우에 제1 더미 캐리신호(Cr(dum1))를 나타낸 파형도이다.
도 6 및 도 7을 참조하면, 상기 제2 풀다운 트랜지스터(NT7)가 제2 더미 캐리신호(Cr(dum2))에 응답하여 동작하는 구조에서는 상기 제1 더미 캐리신호(Cr(dum1))의 리플이 -5.6V로 나타난 반면, 상기 N번째 캐리신호(Cr(n))에 응답하여 동작하는 구조에서는 상기 제1 더미 캐리신호(Cr(dum1))의 리플이 -7.35V로 작게 나타났다. 따라서, 상기 제2 풀다운 트랜지스터(NT7-1)의 제어전극을 N번째 캐리신호(Cr(n))가 제공되는 입력단자(IN)에 연결시키면, 상기 제1 더미 스테이지(Dum1)가 고온 환경에서도 안정적인 상기 제1 더미 캐리 신호(Cr(dum1))를 출력할 수 있다.
도 8은 본 발명의 일 실시예에 따른 제2 더미 스테이지의 회로도이다.
도 8을 참조하면, 상기 제2 더미 스테이지(Dum2)는 제5 출력부(121), 제6 출력부(122), 제2 더미 제어부(123), 제2 더미 인버터부(125), 제3 더미 홀딩부(126) 및 제2 더미 안정화부(124)를 포함한다.
상기 제2 더미 스테이지(Dum2)는 도 4에 도시된 상기 제1 더미 스테이지(Dum1)와 유사한 구성을 가지나, 제1 더미 홀딩부(114)를 구비하지 않는다는 측면에서 상이하다. 즉, 상기 제2 더미 스테이지(Dum2)에는 제2 제어 단자(CT2, 도 1b에 도시됨)가 구비되지 않기 때문에 상기 제1 더미 홀딩부(114)가 생략될 수 있다.
상기 제2 더미 스테이지(Dum2)는 상기 제1 제어 단자(CT1)를 통해 개시신호(STV)를 수신한다. 따라서, 상기 제2 더미 제어부(123)는 상기 개시신호(STV)에 응답하여 제2 더미 Q-노드(DQN2)의 전위를 상기 제2 전원전압(VSS2)까지 방전시킬 수 있고, 상기 제2 더미 캐리신호(Cr(dum2))를 상기 제2 전원전압(VSS2)으로 홀딩시킬 수 있다.
상기 제2 더미 스테이지(Dum2)의 나머지 구성은 도 4에 도시된 제1 더미 스테이지(Dum1)와 동일하므로, 구체적인 설명은 생략한다.
도 9는 본 발명의 다른 실시예에 따른 제2 더미 스테이지의 회로도이다. 도 9에 도시된 구성요소 중 도 8에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고 그에 대한 설명은 생략한다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 제2 더미 스테이지(Dum2)는 제5 출력부(121), 제6 출력부(122), 제2 더미 제어부(123), 제3 더미 인버터부(129), 제3 더미 홀딩부(126), 제2 더미 안정화부(124), 제4 더미 홀딩부(127) 및 리셋부(128)를 포함한다.
상기 제3 더미 인버터부(129)는 제1 내지 제4 트랜지스터(NT9, NT10, NT11, NT12), 제3 및 제4 커패시터(C3, C4)를 포함한다.
상기 제1 트랜지스터(NT9)는 제2 클럭 신호(CLK2)를 수신하는 입력 전극 및 제어 전극을 포함하고, 제3 트랜지스터(NT11)에 연결된 출력 전극을 포함한다. 상기 제2 트랜지스터(NT10)는 상기 제2 클럭 신호(CLK2)를 수신하는 입력 전극, 상기 제1 트랜지스터(NT9)의 출력 전극에 연결된 제어 전극 및 상기 A-노드(QN)에 연결된 출력 전극을 포함한다. 상기 제3 커패시터(C3)는 상기 제2 트랜지스터(NT10)의 입력 전극과 제어 전극 사이에 구비되고, 상기 제4 커패시터(C4)는 상기 제2 트랜지스터(NT10)의 제어 전극과 출력 전극 사이에 구비된다.
상기 제3 트랜지스터(NT11)는 상기 제1 트랜지스터(NT9)의 출력전극에 연결된 입력전극, 상기 제2 더미 Q-노드(DQN2)에 연결된 제어 전극, 및 상기 제1 전원전압(VSS1)을 수신하는 제1 전압입력단자(V1)에 연결된 출력 전극을 구비한다. 상기 제4 트랜지스터(NT12)는 상기 A-노드(DAN2)에 연결된 입력전극, 상기 제2 더미 Q-노드(DQN2)에 연결된 제어 전극, 및 상기 제1 전원전압(VSS1)을 수신하는 제1 전압입력단자(V1)에 연결된 출력 전극을 구비한다.
상기 제3 및 제4 트랜지스터(NT11, NT12)는 상기 제2 더미 Q-노드(DQN2)의 전위에 따라 턴-온 또는 턴-오프된다. 상기 제2 더미 Q-노드(DQN2)의 전위가 상승하면, 상기 제3 및 제4 트랜지스터(NT11, NT12)가 턴-온되고, 턴-온된 상기 제3 및 제4 트랜지스터(NT11, NT12)에 의해서 상기 A-노드(AN)의 전위는 낮아진다. 반면, 상기 제2 더미 Q-노드(DQN2)의 전위가 낮아지면, 상기 제3 및 제4 트랜지스터(NT11, NT12)가 턴-오프되고, 턴-오프된 상기 제3 및 제4 트랜지스터(NT11, NT12)에 의해서 상기 제2 더미 A-노드(DAN2)의 전위는 점차 상승한다.
상기 제2 더미 A-노드(DAN2)의 전위가 상승하면, 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)가 턴-온되고, 턴-온된 상기 제2 및 제3 홀딩 트랜지스터(NT13, NT14)에 의해서 상기 제2 더미 게이트 신호(OUT(dum2)) 및 제2 더미 캐리 신호(Cr(dum2)가 각각 제1 및 제2 전원전압(VSS1, VSS2)으로 홀딩될 수 있다.
한편, 상기 제2 더미 스테이지(Dum2)는 상기 제4 더미 홀딩부(127) 및 상기 리셋부(128)를 더 포함한다.
상기 제4 더미 홀딩부(127)는 상기 개시신호(STV)에 응답하여 상기 제2 더미 캐리신호를 상기 제2 전원전압으로 홀딩시킨다. 구체적으로, 상기 제4 더미 홀딩부(127)는 상기 캐리단자(CR)에 연결되어 상기 제2 더미 캐리신호(Cr(dum2))를 수신하는 입력전극, 제1 제어단자(CT1)에 연결되어 상기 개시신호(STV)를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)이 제공되는 제2 전압입력단자(V2)에 연결된 출력전극을 포함하는 제4 홀딩 트랜지스터(NT17)로 이루어진다. 따라서, 상기 개시신호(STV)가 하이 상태로 발생되면, 상기 제4 홀딩 트랜지스터(NT17)가 턴-온되고, 턴-온된 상기 제4 홀딩 트랜지스터(NT17)에 의해서 상기 제2 더미 캐리신호(Cr(dum2))가 상기 제2 전원전압(VSS2)까지 다운될 수 있다. 결국, 상기 제4 홀딩 트랜지스터(NT17)가 상기 제2 더미 스테이지(Dun2)에 추가됨으로써, 상기 제2 더미 캐리신호(Cr(dum2))를 방전시키는 능력을 향상시킬 수 있다.
한편, 상기 리셋부(128)는 상기 제2 더미 캐리신호(Cr(dum2))에 응답하여 상기 제2 더미 Q-노드(DQN2)의 전위를 상기 제2 전원전압(VSS2)으로 리셋시킨다. 구체적으로, 상기 리셋부(128)는 상기 제2 더미 Q-노드(DQN2)에 연결된 입력전극, 상기 캐리단자(CR)에 연결되어 상기 제2 더미 캐리신호(Cr(dum2))를 수신하는 제어전극 및 상기 제2 전원전압(VSS2)이 공급되는 상기 제2 전압입력단자(V2)에 연결된 출력전극을 포함하는 리셋 트랜지스터(NT18)로 이루어진다. 따라서, 상기 제2 더미 캐리신호(Cr(dum2))가 하이 상태로 전환되면, 상기 리셋 트랜지스터(NT18)가 턴-온되고, 턴-온된 상기 리셋 트랜지스터(NT18)에 의해서 상기 제2 더미 Q-노드(DQN2)의 전위가 상기 제2 전원전압(VSS2)까지 다운될 수 있다.
즉, 상기 제2 더미 스테이지(Dum2)는 자신의 캐리 신호(제2 더미 캐리신호(Cr(dum2)))에 의해서 상기 제2 더미 Q-노드(DQN2)를 상기 제1 전원전압(VSS1)보다 낮은 상기 제2 전원전압(VSS2)으로 리셋시킬 수 있다. 따라서, 고온 상태에서 상기 제3 더미 인버터부(129)의 제3 및 제4 트랜지스터(NT11, NT12)가 턴-온되는 것을 방지할 수 있고, 그 결과, 상기 제2 더미 스테이지(Dum2)의 고온구동 마진을 확보할 수 있다.
도 10은 도 8에 도시된 제2 더미 스테이지의 출력 파형도이고, 도 11은 도 9에 도시된 제2 더미 스테이지의 출력 파형도이다. 구체적으로, 도 10은 제2 풀다운 트랜지스터(NT7)가 개시신호(STV)에 응답하여 동작할 경우에 제2 더미 캐리신호(Cr(dum2))를 나타낸 파형도이고, 도 11은 제2 풀다운 트랜지스터(NT7-1)가 제1 더미 캐리신호(Cr(dum1))에 응답하여 동작할 경우에 제2 더미 캐리신호(Cr(dum2))를 나타낸 파형도이다.
도 10 및 도 11을 참조하면, 상기 제2 풀다운 트랜지스터(NT7)가 개시신호(STV)에 응답하여 동작하는 구조에서는 상기 제2 더미 캐리신호(Cr(dum2))의 리플이 -4.6V로 나타난 반면, 상기 제1 더미 캐리신호(Cr(dum1))에 응답하여 동작하는 구조에서는 상기 제2 더미 캐리신호(Cr(dum2))의 리플이 -8.11V로 작게 나타났다. 따라서, 상기 제2 풀다운 트랜지스터(NT7-1)의 제어전극을 제1 더미 캐리신호(Cr(dum1))가 제공되는 입력단자(IN)에 연결시키면, 상기 제2 더미 스테이지(Dum2)가 고온 환경에서도 안정적인 상기 제2 더미 캐리 신호(Cr(dum2))를 출력할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 표시장치(400)는 영상을 표시하는 액정표시패널(200), 상기 액정표시패널(200)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(200)에 게이트 신호를 출력하는 게이트 구동회로(100)를 포함한다.
상기 액정표시패널(200)은 제1 기판(210), 상기 제1 기판(210)과 마주보는 제2 기판(220) 및 상기 제1 기판(210)과 상기 제2 기판(220)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(200)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 표시영역(DA)에는 다수의 화소(P1)가 더 구비되고, 각 화소(P1)는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 대응하는 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 대응하는 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결될 수 있다.
상기 게이트 구동회로(100)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 드라이버(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 인가한다.
상기 표시장치(400)는 도 1 내지 도 9에서 설명한 구성을 갖는 상기 게이트 구동회로(100)를 채용하므로, 상기 게이트 구동회로(100)에 대한 설명은 생략한다.
본 발명의 일 실시예로, 상기 게이트 구동회로(100)는 상기 제1 기판(210)에 화소(P1)들을 형성하는 박막 공정을 통해 상기 제1 기판(210)의 상기 주변영역(PA) 상에 직접적으로 형성된다. 이처럼, 상기 게이트 구동회로(100)가 상기 제1 기판(210)에 집적되면, 상기 표시장치(400)에서 상기 게이트 구동회로(100)를 내장하기 위한 구동칩들이 제거될 수 있고, 그 결과로 상기 액정표시장치(400)의 생산성이 향상되며 전체적인 사이즈를 감소시킬 수 있다.
한편, 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.
상기 액정표시장치(400)는 상기 게이트 구동회로(100)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(100)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 다수의 데이터 구동칩(320)은 상기 데이터측 제어신호에 동기하여 상기 영상 데이터를 입력받고, 상기 영상 데이터를 상기 데이터 전압으로 변환하여 출력한다. 한편, 상기 게이트 구동회로(100)는 상기 TCP(310)를 통해 게이트측 제어신호를 입력받고, 상기 게이트측 제어신호에 응답하여 상기 게이트 신호를 순차적으로 출력한다.
이로써, 상기 액정표시패널(200)은 상기 게이트 신호에 응답하여 상기 데이터 전압을 액정 커패시터(Clc)에 충전함으로써, 액정층의 투과율을 제어하고, 그 결과 원하는 영상을 표시할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 표시장치(410)는 도 12에 도시된 다수의 데이터 구동칩(320)을 하나의 구동칩(340)으로 통합한 구조를 갖는다. 표시패널(200)의 제1 기판(210)의 제1 주변영역(PA1)에는 게이트 구동회로(100)가 제공되고, 제2 주변영역(PA2)에는 상기 구동칩(340)이 실장될 수 있다.
이러한 구조에서 상기 표시장치(410)는 구동칩(340)을 인쇄회로기판(360)에 연결하기 위한 연성회로기판(350)을 더 구비한다. 따라서, 상기 인쇄회로기판(360)으로부터 출력된 제어신호들은 상기 연성회로기판(350)을 통해 상기 구동칩(340) 및 상기 게이트 구동회로(100)로 제공될 수 있다.
도 1 내지 도 9에 제시된 게이트 구동회로(100)는 도 12 및 도 13에서 제시된 표시장치(400, 410) 이외의 다른 구성을 갖는 표시장치에도 충분히 적용 가능할 것이다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 게이트 구동회로 111: 제1 출력부
112 : 제2 출력부 113 : 제어부
114 : 홀딩부 115 : 인버터부
116 : 안정화부 200 : 액정표시패널
400, 410 : 표시장치

Claims (16)

  1. 개시신호에 응답하여 동작을 개시하는 N(2 이상의 자연수)개의 스테이지,
    각 스테이지는,
    Q-노드의 전위에 따라서 게이트 신호를 출력하는 제1 출력부,
    상기 Q-노드의 전위에 따라서 캐리 신호를 출력하는 제2 출력부,
    이전 스테이지들 중 하나의 스테이지의 이전 캐리 신호에 응답하여 상기 Q-노드의 전위를 상승시키고, 다음 스테이지들 중 하나의 스테이지(이하 제1 다음 스테이지)의 캐리 신호(이하, 제1 다음 캐리 신호)에 응답하여 상기 게이트 신호를 제1 전원 전압까지 다운시키는 제어부, 및
    상기 제1 다음 스테이지의 다음 스테이지들 중 하나의 스테이지(이하, 제2 다음 스테이지)의 캐리 신호(이하, 제2 다음 캐리 신호)를 수신하여 상기 Q-노드에 상기 제1 전원 전압보다 낮은 제2 전원 전압을 공급하는 제1 홀딩부를 포함하고;
    상기 N개의 스테이지 중 N번째 스테이지의 N번째 캐리신호 및 상기 개시신호에 응답하여 N-1번째 스테이지 및 상기 N번째 스테이지에 제1 더미 캐리신호를 상기 제1 및 제2 다음 캐리신호로써 각각 제공하는 제1 더미 스테이지; 및
    상기 제1 더미 캐리신호 및 상기 개시신호에 응답하여 상기 N번째 스테이지에 제2 더미 캐리신호를 상기 제2 다음 캐리신호로써 출력하는 제2 더미 스테이지를 포함하는 구동회로.
  2. 제1항에 있어서, 상기 제1 더미 스테이지는,
    제1 더미 Q-노드의 전위에 따라서 제1 더미 게이트 신호를 출력하는 제1 더미 출력부;
    상기 제1 더미 Q-노드의 전위에 따라서 상기 제1 더미 캐리 신호를 출력하는 제2 더미 출력부;
    상기 N번째 캐리 신호에 응답하여 상기 제1 더미 Q-노드의 전위를 상승시키고, 상기 제2 더미 캐리신호에 응답하여 상기 제1 더미 게이트 신호를 상기 제1 전원 전압까지 다운시키는 제1 더미 제어부; 및
    상기 개시신호를 수신하여 상기 제1 더미 Q-노드에 상기 제2 전원 전압을 공급하는 제1 더미 홀딩부를 포함하는 것을 특징으로 하는 구동회로.
  3. 제2항에 있어서, 상기 제1 더미 제어부는,
    상기 N번째 캐리 신호에 응답하여 상기 제1 더미 Q-노드의 전위를 상승시키는 버퍼부;
    상기 제2 더미 캐리신호에 응답하여 상기 제1 더미 게이트 신호를 상기 제1 전원전압까지 다운시키는 제1 풀다운부; 및
    상기 제2 더미 캐리신호에 응답하여 상기 제1 더미 Q-노드의 전위를 상기 제2 전원전압까지 방전시키는 방전부를 포함하는 것을 특징으로 하는 구동회로.
  4. 제3항에 있어서, 상기 제1 더미 제어부는 상기 제2 더미 캐리신호에 응답하여 상기 제1 더미 캐리 신호를 상기 제2 전원전압까지 다운시키는 제2 풀다운부를 더 포함하는 것을 특징으로 하는 구동회로.
  5. 제3항에 있어서, 상기 제1 더미 제어부는 상기 N번째 캐리신호에 응답하여 상기 제1 더미 캐리 신호를 상기 제2 전원전압까지 다운시키는 제2 풀다운부를 더 포함하는 것을 특징으로 하는 구동회로.
  6. 제2항에 있어서, 상기 제1 더미 스테이지는,
    상기 제1 더미 캐리신호에 응답하여 제1 더미 A-노드에 클럭신호를 출력하는 제1 더미 인버터부; 및
    상기 제1 더미 A-노드의 전위에 따라 상기 더미 게이트 신호 및 상기 제1 더미 캐리신호를 상기 제1 전원전압으로 홀딩시키는 제2 더미 홀딩부를 더 포함하는 것을 특징으로 하는 구동회로.
  7. 제6항에 있어서, 상기 제1 더미 스테이지는,
    상기 제1 더미 A-노드의 전위에 따라 상기 제1 더미 Q-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제1 더미 안정화부; 및
    상기 N번째 캐리신호에 응답하여 상기 제1 더미 A-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제2 더미 안정화부를 더 포함하는 것을 특징으로 하는 구동회로.
  8. 제1항에 있어서, 상기 제2 더미 스테이지는,
    제2 더미 Q-노드의 전위에 따라서 제2 더미 게이트 신호를 출력하는 제3 더미 출력부;
    상기 제2 더미 Q-노드의 전위에 따라서 상기 제2 더미 캐리 신호를 출력하는 제4 더미 출력부; 및
    상기 제1 더미 캐리신호에 응답하여 상기 제2 더미 Q-노드의 전위를 상승시키고, 상기 개시신호에 응답하여 상기 제2 더미 게이트 신호를 상기 제1 전원 전압까지 다운시키는 제2 더미 제어부를 포함하는 것을 특징으로 하는 구동회로.
  9. 제8항에 있어서, 상기 제2 더미 제어부는,
    상기 N번째 캐리 신호에 응답하여 상기 제1 더미 Q-노드의 전위를 상승시키는 버퍼부;
    상기 제2 더미 캐리신호에 응답하여 상기 제1 더미 게이트 신호를 상기 제1 전원전압까지 다운시키는 제1 풀다운부;
    상기 제2 더미 캐리신호에 응답하여 상기 제1 더미 Q-노드의 전위를 상기 제2 전원전압까지 방전시키는 방전부; 및
    상기 이전 캐리신호에 응답하여 상기 제1 더미 캐리 신호를 상기 제2 전원전압까지 다운시키는 제2 풀다운부를 포함하는 것을 특징으로 하는 구동회로.
  10. 제8항에 있어서, 상기 제2 더미 스테이지는,
    상기 제2 더미 캐리신호에 응답하여 제2 더미 A-노드에 클럭신호를 출력하는 제2 더미 인버터부; 및
    상기 제2 더미 A-노드의 전위에 따라 상기 제2 더미 게이트 신호 및 상기 제2 더미 캐리신호를 상기 제1 전원전압으로 홀딩시키는 제3 더미 홀딩부를 더 포함하는 것을 특징으로 하는 구동회로.
  11. 제8항에 있어서, 상기 제2 더미 스테이지는,
    상기 제2 더미 Q-노드의 전위에 따라서 제2 더미 A-노드에 클럭신호를 출력하는 제3 더미 인버터부;
    상기 제2 더미 A-노드의 전위에 따라 상기 제2 더미 게이트 신호 및 상기 제2 더미 캐리신호를 상기 제1 전원전압으로 홀딩시키는 제3 더미 홀딩부; 및
    상기 개시신호에 응답하여 상기 제2 더미 캐리신호를 상기 제2 전원전압으로 홀딩시키는 제4 더미 홀딩부를 더 포함하는 것을 특징으로 하는 구동회로.
  12. 제11항에 있어서, 상기 제2 더미 스테이지는 상기 제2 더미 캐리신호에 응답하여 상기 제2 더미 Q-노드의 전위를 상기 제2 전원전압으로 리셋시키는 리셋부를 더 포함하는 것을 특징으로 하는 구동회로.
  13. 제11항에 있어서, 상기 제2 더미 스테이지는,
    상기 제2 더미 A-노드의 전위에 따라 상기 제2 더미 Q-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제3 더미 안정화부; 및
    상기 제1 더미 캐리신호에 응답하여 상기 제2 더미 A-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제4 더미 안정화부를 더 포함하는 것을 특징으로 하는 구동회로.
  14. 제1항에 있어서, 상기 제어부는,
    상기 이전 캐리 신호에 응답하여 상기 Q-노드의 전위를 상승시키는 버퍼부;
    상기 제1 다음 캐리신호에 응답하여 상기 게이트 신호를 상기 제1 전원전압까지 다운시키는 제1 풀다운부;
    상기 제1 다음 캐리신호에 응답하여 상기 Q-노드의 전위를 상기 제2 전원전압까지 방전시키는 방전부; 및
    상기 제1 다음 캐리신호에 응답하여 상기 캐리 신호를 상기 제2 전원전압까지 다운시키는 제2 풀다운부를 포함하는 것을 특징으로 하는 구동회로.
  15. 제14항에 있어서, 상기 각 스테이지는,
    상기 캐리신호에 응답하여 A-노드에 클럭신호를 출력하는 인버터부; 및
    상기 A-노드의 전위에 따라 상기 게이트 신호 및 상기 캐리신호를 상기 제1 전원전압으로 홀딩시키는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 구동회로.
  16. 제15항에 있어서, 상기 각 스테이지는,
    상기 A-노드의 전위에 따라 상기 Q-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제1 안정화부; 및
    상기 이전 캐리신호에 응답하여 상기 A-노드의 전위를 상기 제2 전원전압으로 홀딩시키는 제2 안정화부를 더 포함하는 것을 특징으로 하는 구동회로.
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