KR102309493B1 - 게이트 구동회로 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

각각이 게이트 신호를 출력하며 순차적으로 종속적으로 연결된 m개의 스테이지들(여기서, m은 4 이상의 정수)을 포함하는 게이트 구동회로에 있어서, 턴-오프를 제어하기 위해서 외부로부터 제1 시간 동안 제1 더미 신호를 인가 받는 제 m-1 스테이지, 상기 턴-오프를 제어하기 위해서 상기 외부로부터 상기 제1 시간 동안 제2 더미 신호를 인가 받는 제 m 스테이지, 상기 턴-오프를 제어하기 위해서 상기 제m 스테이지로부터 제2 시간 동안 제m 캐리 신호 및 상기 외부로부터 상기 제2 시간 동안 상기 제2 더미 신호를 인가 받는 제 m-2 스테이지 및 상기 턴-오프를 제어하기 위해서 상기 제m-1 스테이지로부터 상기 제2 시간 동안 제m-1 캐리 신호 및 상기 외부로부터 제1 시간 동안 상기 제1 더미 신호를 인가 받는 제 m-3 스테이지를 포함하되, 상기 제1 시간은 상기 제2 시간보다 길다.

Description

게이트 구동회로 및 그것을 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것으로 더욱 상세하게는 더미 드라이버를 포함하지 않는 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.
표시 장치는 표시 패널과 표시 패널을 구동하기 위한 구동부를 포함한다. 표시 패널은 영상을 표시하는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함한다. 표시 영역은 제1 방향으로 연장된 게이트 라인들과 제1 방향에 수직한 제2 방향으로 연장된 데이터 라인들을 포함한다.
구동부는 타이밍 컨트롤러, 게이트 구동회로, 및 데이터 드라이버를 포함한다. 게이트 구동회로는 표시 영역의 상기 제1 방향 외측에 위치한 비표시 영역에 구비되며 게이트 라인들에 연결된다. 데이터 드라이버는 COF 패키지 또는 인쇄회로기판에 실장되고, COF 패키지 또는 인쇄회로기판은 표시 영역의 제2 방향 외측에 위치한 비표시 영역에 연결된다.
본 발명의 목적은 일 방향 베젤 폭이 감소된 표시 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 각각이 게이트 신호를 출력하며 순차적으로 종속적으로 연결된 m개의 스테이지들(여기서, m은 4 이상의 정수)을 포함하는 게이트 구동회로에 있어서, 턴-오프를 제어하기 위해서 외부로부터 제1 시간 동안 제1 더미 신호를 인가 받는 제 m-1 스테이지, 상기 턴-오프를 제어하기 위해서 상기 외부로부터 상기 제1 시간 동안 제2 더미 신호를 인가 받는 제 m 스테이지, 상기 턴-오프를 제어하기 위해서 상기 제m 스테이지로부터 제2 시간 동안 제m 캐리 신호 및 상기 외부로부터 상기 제2 시간 동안 상기 제2 더미 신호를 인가 받는 제 m-2 스테이지 및 상기 턴-오프를 제어하기 위해서 상기 제m-1 스테이지로부터 상기 제2 시간 동안 제m-1 캐리 신호 및 상기 외부로부터 제1 시간 동안 상기 제1 더미 신호를 인가 받는 제 m-3 스테이지를 포함하되, 상기 제1 시간은 상기 제2 시간보다 길다.
실시 예로서 상기 제m-3 스테이지는 상기 제m-1 캐리 신호를 상기 제2 시간 동안 인가 받은 직 후, 상기 제1 더미 신호를 상기 제1 시간 동안 인가 받는다.
실시 예로서, 상기 제m-2 스테이지는 상기 제m 캐리 신호를 상기 제2 시간 동안 인가 받은 직 후, 상기 제2 더미 신호를 상기 제1 시간 동안 인가 받는다.
실시 예로서 상기 제1 시간은 상기 제2 시간보다 2배 긴 시간이다.
실시 예로서, 상기 제m 캐리 신호는 상기 제 m-1 캐리 신호의 상기 제2 시간보다 절반만큼 지연된 시점에서 인가된다.
실시 예로서, 상기 m 개 이상의 스테이지들 각각은 복수의 게이트 라인들과 연결되어 복수의 게이트 신호를 출력한다.
실시 예로서, 상기 m개의 스테이지들 각각에 게이트 신호를 출력하기 위해 복수의 클럭 신호들이 순차적으로 인가된다.
실시 예로서, 상기 m개의 스테이지들 각각은 게이트 신호를 출력하는 타이밍을 정하기 위해 이전 스테이지로부터 캐리 신호를 인가 받되, 제1 스테이지는 수직 개시 신호를 인가 받는다.
본 발명의 실시 예에 따른 표시 장치는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 상기 표시 영역에는 제1 방향으로 연장되는 게이트 라인들 및 상기 게이트 라인들과 절연되고 상기 제1 방향에 교차하는 제2 방향으로 연장된 데이터 라인들이 구비된 박막트랜지스터 기판, 상기 비 표시 영역에 배치되고 상기 게이트 라인들에 게이트 신호를 제공하기 위한 m 개의 스테이지들(여기서, m은 4 이상의 정수)을 포함하는 게이트 구동회로를 포함하되, 상기 게이트 구동회로는, 턴-오프를 제어하기 위해서 외부로부터 제1 시간 동안 제1 더미 신호를 인가 받는 제 m-1 스테이지, 상기 턴-오프를 제어하기 위해서 상기 외부로부터 상기 제1 시간 동안 제2 더미 신호를 인가 받는 제 m 스테이지, 상기 턴-오프를 제어하기 위해서 상기 제m 스테이지로부터 제2 시간 동안 제m 캐리 신호 및 상기 외부로부터 상기 제2 시간 동안 상기 제2 더미 신호를 인가 받는 제 m-2 스테이지 및 상기 턴-오프를 제어하기 위해서 상기 제m-1 스테이지로부터 상기 제2 시간 동안 제m-1 캐리 신호 및 상기 외부로부터 제1 시간 동안 상기 제1 더미 신호를 인가 받는 제 m-3 스테이지를 포함하되, 상기 제1 시간은 상기 제2 시간보다 길다.
실시 예로서, 상기 게이트 구동회로는 서로 이격된 제1 게이트 구동회로 및 제2 게이트 구동회로를 포함하고, 상기 제1 게이트 구동회로 및 상기 제2 게이트 구동회로 각각은 상기 m개 이상의 스테이지들을 포함한다.
실시 예로서, 상기 제1 게이트 구동회로는 상기 게이트 라인들과 연결하기 위한 제1 연결 라인들 및 상기 제2 게이트 드라이버는 상기 게이트 라인들과 연결하기 위한 제2 연결 라인들을 포함한다.
실시 예로서, 상기 게이트 구동 회로는 상기 비표시 영역 중 상기 제2 방향 외측에 위치한 제1 비표시 영역에 배치된다.
실시 예로서, 상기 게이트 구동 회로는 상기 비표시 영역 중 상기 제1 방향 외측에 위치한 제2 비표시 영역에 배치된다.
실시 예로서, 상기 게이트 구동회로는 더미 스테이지를 포함하지 않는다.
실시 예로서, 상기 박막트랜지스터 기판은 구동을 위한 인쇄회로기판 및 상기 박막트랜지스터 기판 및 상기 인쇄회로기판을 전기적으로 연결시키는 연성인쇄회로기판을 더 포함하되, 상기 연성인쇄회로기판은 베이스 필름 및 상기 베이스 필름 상에 형성된 집적 회로 칩을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 집적 회로 칩은 상기 제1 및 제2 더미 신호를 인가한다.
본 발명의 게이트 구동회로 및 그것을 포함하는 표시 장치에 의하면, 일 방향 베젤 폭을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 단면도이다.
도 2는 도 1의 표시 장치를 도시한 평면도이다.
도 3은 도 2의 표시 패널을 도시한 평면도이다.
도 4는 도 1 및 도 2의 게이트 구동회로를 도시한 블록도이다.
도 5는 도 3의 게이트 구동회로에 인가되는 신호에 대한 타이밍도이다.
도 6은 본 발명의 다른 실시 에에 따른 표시 장치의 평면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치(1000)의 단면도이고, 도 2는 도 1의 표시 장치(1000)의 평면도이고, 도 3은 도 2의 표시 패널(100)을 도시한 평면도이다. 도 1 내지 도 3를 참조하면, 표시 장치(1000)는 표시 패널(100), 인쇄회로기판(200), 및 연성인쇄회로기판(300)을 포함할 수 있다.
표시 패널(100)은 영상을 표시한다. 표시 패널(100)은 유기발광 표시 패널(organic light emitting display panel), 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoresis display panel), 및 일렉트로웨팅 표시 패널(lectrowetting display panel)등의 다양한 표시 패널들을 포함할 수 있으나, 이하에서 표시 패널(100)은 액정 표시 패널인 것을 일 예로 설명한다.
표시 패널(100)은 박막트랜지스터 기판(10), 대향 기판(20) 및 그 사이에 배치된 액정층(LC)을 포함한다.
박막트랜지스터 기판(10)은 표시 영역(DA)과 표시 영역을 둘러싸는 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 영상이 시인되는 영역이고, 비표시 영역(NA)은 블랙매트릭스 등으로 차폐되어 영상이 시인되지 않는 영역이다.
표시 영역(DA)은 복수의 데이터 라인들(D1~Dn), 복수의 게이트 라인들(G1~Gm), 및 데이터 라인들(D1~Dn)에 의해 매트릭스 형태로 배치된 복수의 화소들(PX)을 포함한다. 게이트 라인들(G1~Gm)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 수직한 제2 방향(DR2)으로 서로 이격된다. 데이터 라인들(D1~Dn)은 제1 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된다.
비표시 영역(NA)은 제1 비표시 영역(NA1) 및 제2 비표시 영역(NA2)을 포함할 수 있다. 제1 비표시 영역(NA1)은 표시 영역(DA)의 제1 방향(DR2) 외측 영역이다. 도 2 및 도 3을 기준으로, 제1 비표시 영역(NA1)은 표시 영역(DA)의 상부 및 하부영역이다. 제2 비표시 영역(NA2)은 표시 영역(DA)의 제1 방향(DR1) 외측 영역이다. 제2 비표시 영역(NA2)은 표시 영역(DA)의 좌측 및 우측 영역이다.
대향 기판(20)은 박막트랜지스터 기판(10)과 마주하게 배치된다. 대향 기판(20)은 영상에 색을 제공하는 컬러 필터와 비표시 영역(NA)에 중첩하는 블랙 매트릭스를 포함할 수 있다.
액정층(LC)은 유전율 이방성을 갖는 복수의 액정 분자들을 포함한다. 액정층(LC)의 액정 분자들은 액정층(LC)에 형성된 전계에 따라 특정 방향으로 회전하며, 액정층(LC)으로 입사되는 광의 투과도를 조절한다.
연성인쇄회로기판(200)은 표시 패널(100) 및 인쇄회로기판(300)을 전기적으로 연결한다. 연성인쇄회로기판(200)은 베이스 필름(220)과 베이스 필름(220) 상에 형성된 집적 회로 칩(210)을 포함한다.
도 1 및 도 2에서, 연성인쇄회로기판(200)은 2개로 이루어지고, 제1 방향(DR1)으로 이격된 것을 일 예로 도시하였다. 하지만, 연성인쇄회로기판(200)은 1개로 이루어질 수 있고, 3개 이상으로 이루어질 수 있다.
연성인쇄회로기판(200)은 "C"형상으로 휘어진 상태로 표시 패널(100)에 장착될 수 있다. 연성인쇄회로기판(200)은 박막트랜지스터 기판(10)의 상면에서 측면을 따라 연장되며 박막트랜지스터 기판(10)의 하면 상에 고정될 수 있다. 이를 위해, 연성인쇄회로기판(200)은 플렉시블(flexible)할 수 있다.
인쇄회로기판(300)은 표시 패널(100)을 구동하기 위한 역할을 한다. 인쇄회로기판(300)은 구동 기판(미 도시)과 구동 기판(미 도시) 상에 실장된 다수의 회로 부품들(미 도시)을 포함할 수 있다. 연성인쇄회로기판(200)이 휘어져 장착된 상태에서 연성회로기판(300)은 박막트랜지스터 기판(10)의 하면에 장착될 수 있다.
표시 장치(1000)는 타이밍 컨트롤러(미 도시), 게이트 구동회로(400), 및 데이터 드라이버(미 도시)를 더 포함할 수 있다.
타이밍 컨트롤러는 연성인쇄회로기판(200) 및 인쇄회로기판(300) 중 어느 하나 상에 실장될 수 있다. 타이밍 컨트롤러는 제어 신호를 수신하여 게이트 제어 신호 및 데이터 제어 신호를 생성한다. 타이밍 컨트롤러는 게이트 제어 신호를 게이트 구동회로(400)에 출력하고, 데이터 제어 신호를 데이터 드라이버에 출력한다. 타이밍 컨트롤러는 영상 신호를 수신하여 데이터 드라이버에 출력할 수 있다.
게이트 제어 신호는 게이트 구동회로(400)의 동작을 개시하는 수직 개시 신호 및 게이트 신호의 출력 시기를 결정하는 게이트 클럭 신호등을 포함할 수 있다.
데이터 제어 신호는 데이터 드라이버의 동작을 개시하는 수평 개시 신호, 데이터 드라이버에서 출력되는 데이터 전압의 극성을 제어하는 극성 반전 신호, 및 데이터 전압이 출력되는 시기를 결정하는 로드 신호등을 포함할 수 있다.
게이트 구동회로(400)는 박막트랜지스터 기판(10) 상에 실장될 수 있다. 구체적으로 게이트 구동회로(400)는 제1 비표시 영역(NA1)에 중첩하게 배치될 수 있다. 도 2 및 도 3에서, 게이트 구동회로(400)는 표시 영역(DA)과 연성인쇄회로기판(200) 사이의 제1 비표시 영역(NA1)에 중첩되게 배치되는 것을 일 예로 도시하였다.
게이트 구동회로(400)는 게이트 제어 신호를 기초로 게이트 신호를 생성할 수 있다. 게이트 구동회로(400)는 게이트 라인들(G1~Gm)에 각각 전기적으로 연결되어, 게이트 라인들(G1~Gm)에 게이트 신호를 순차적으로 출력한다.
표시 패널(100)은 게이트 구동회로(400)와 게이트 라인들(G1~Gm)을 서로 연결하는 연결 라인들(L1~L2m)을 더 포함할 수 있다. 연결 라인들(L1~L2m)은 제2 방향(DR2)으로 연장되고, 데이터 라인들(D1~Dn)과 서로 이격될 수 있다.
게이트 구동회로(400)는 서로 이격된 제1 게이트 구동회로(410) 및 제2 게이트 구동회로(420)를 포함할 수 있다.
제1 게이트 구동회로(410) 및 제2 게이트 구동회로(420) 각각은 게이트 라인들(G1~Gm)에 연결될 수 있다.
연결 라인들(L1~L2m)은 제1 연결 라인들(L1~Lm) 및 제2 연결 라인들(Lm+1~L2m)을 포함할 수 있다. 제1 연결 라인들(L1~Lm)은 제1 게이트 구동회로(410)와 게이트 라인들(G1~Gm)을 서로 연결하고, 제2 연결 라인들(Lm+1~L2m)은 제2 게이트 구동회로(420)와 게이트 라인들(G1~Gm)을 서로 연결한다. 제1 연결 라인들(L1~Lm) 각각의 개수는 게이트 라인들(G1~Gm)의 개수와 서로 동일할 수 있다. 제1 연결 라인들(L1~Lm) 각각은 게이트 라인들(G1~Gm) 각각에 연결되고, 제2 연결 라인들(Lm+1~L2m) 각각은 게이트 라인들(G1~Gm) 각각에 연결될 수 있다.
제1 연결 라인들(L1~Lm)은 서로 다른 길이를 가질 수 있고, 제2 연결 라인들(Lm+1~L2m)은 서로 다른 길이를 가질 수 있다. 도 2 및 도 3에서 제1 연결 라인들(L1~Lm)의 길이 및 제2 연결 라인들(Lm+1~L2m)의 길이는 순차적으로 증가하는 것을 일 예로 도시하였다.
제1 연결 라인들(L1~Lm) 각각은 제2 연결 라인들(Lm+1~L2m) 각각보다 짧은 길이를 가질 수 있다. 일 예로, 제1 연결 라인들(L1~Lm)은 제1 게이트 구동회로(410)로부터 제2 방향(DR1)으로 게이트 라인들(G1~Gm) 까지 최단 거리로 연결될 수 있다. 또한, 제2 연결 라인들(Lm+1~L2m)은 제2 게이트 구동회로(420)로부터 제2 방향(DR2)으로 연장되어 표시 영역(DA)을 지나 m번째 게이트 라인(Gm) 외측의 제1 비표시 영역(NA1)에서 굴곡되어 게이트 라인들(G1~Gm)에 연결될 수 있다.
하나의 게이트 라인은 하나의 메인 제1 연결 라인과 하나의 제2 연결 라인에 연결될 수 있다. 구체적으로, 첫 번째 게이트 라인(G1)은 첫 번째 제1 연결 라인(L1)과 2m번째 제2 연결 라인(L2m)에 연결될 수 있다. 마찬가지로, m번째 게이트 라인(Gm)은 m번째 제1 연결 라인(Lm)과 m+1번째 제2 연결 라인(Lm+1)에 연결될 수 있다.
일반적으로, 게이트 구동 회로는 게이트 라인들(GL1~GLm) 각각에 연결된 복수의 스테이지들 및 복수의 스테이지들 중 일부에 캐리 신호를 인가하기 위한 적어도 하나 이상의 더미 스테이지를 포함한다. 하지만, 도 1 내지 도 3을 참조하면, 데이터 드라이버(미 도시) 및 제1 및 제2 게이트 구동회로들(410, 420)은 제1 방향(DR1)으로 배치되어 있다. 그러므로, 제1 및 제2 게이트 구동회로들(410, 420) 사이에는 더미 스테이지가 위치할 수 있는 공간이 없다. 따라서, 더미 스테이지를 대신하여 외부로부터 캐리 신호가 인가되어야 한다.
도 4는 도 1 및 도 2의 게이트 구동회로를 도시한 블록도이다. 도 4에 도시된 스테이지들(STR1~STRm)은 제1 게이트 구동회로(410)에 포함된다고 가정한다. 그리고 제1 게이트 구동회로(410) 및 제2 게이트 구동회로(420)는 동일한 구성을 포함할 수 있다. 따라서, 제1 게이트 구동회로(410) 및 제2 게이트 구동회로(420)는 동일한 방법으로 구동될 수 있다.
복수의 스테이지들(SRC1~SRCm)의 각각은 게이트 라인들(G1~Gm)과 일 대 일로 연결된다. 즉 복수의 스테이지들(SRC1~SRCm)은 복수의 게이트 라인들(G1~Gm)의 각각에 게이트 신호(Gout1~Gout(m))를 제공할 수 있다.
복수의 스테이지들(SRC1~SRCm) 각각은 입력 단자(IN), 클럭 단자(CK), 제1 및 제2 전압 입력 단자들(V1, V2) 제1 및 제2 제어 단자들(CT1, CT2). 출력 단자(OUT) 및 캐리 단자(CR)를 포함한다.
복수의 스테이지들(SRC1~SRCm) 각각의 입력단자(IN)는 이전 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 이전 스테이지의 캐리 신호를 수신한다. 예컨대, i번째 스테이지(미 도시)의 입력단자(IN)는 i-1번째 스테이지의 캐리 단자(CR)에 전기적으로 연결된다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다.
단, 복수의 스테이지들(SRC1~SRCm) 중 첫 번째 스테이지(SRC1)의 입력 단자(IN)는 이전 스테이지의 캐리 신호 대신에 게이트 구동회로(410, 420)의 구동을 개시하는 개시신호(STV)를 수신한다.
복수의 스테이지들(SRC1~SRCm)의 각각의 클럭 단자(CK)에는 제1 내지 제4 클럭 신호(CK1~CK4) 중의 어느 한 클럭 신호가 입력된다. 구체적으로, 제1 스테이지(SRC1)는 제1 클럭 신호(CK1)를 입력 받고, 제2 스테이지(SRC2)는 제2 클럭 신호(CK2)를 입력 받는다. 제3 스테이지(SRC3)는 제3 클럭 신호(CK3)를 입력 받고, 제4 스테이지(SRC4)는 제4 클럭 신호(CK4)를 입력 받는다. 이와 같은 순서로, 제5 내지 제n 스테이지(SRC5~SRCm) 각각은 제1 내지 제4 클럭 신호(CK1~CK4)를 순차적으로 입력 받는다. 제1 내지 제4 클럭 신호(CK1~CK4)는 스테이지들(SRC1~SRCm) 각각의 게이트 전압으로 사용된다.
복수의 스테이지들(SRC1~SRCm) 각각의 제1 전압 입력 단자(V1)에는 제1 전압(VSS1, 또는 제1 로우 전압)이 인가되고, 복수의 스테이지들(SRC1~SRCm) 각각의 제2 전압 입력 단자(V2)에는 제2 전압(VSS2, 또는 제2 로우 전압)이 인가된다. 제2 전압(VSS2)은 제1 전압(VSS1)보다 낮은 전압레벨을 가질 수 있다. 제1 및 제2 전압(VSS1, VSS2)은 그라운드 전압 또는 마이너스 전압일 수 있다.
복수의 스테이지들(SRC1~SRCm) 중 홀수 번째 스테이지들(SRC1~SRCm-1) 각각의 제1 제어 단자(CT1)는 다음 홀수 번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 다음 홀수 번째 스테이지로부터 캐리 신호를 인가 받는다. 그리고, 홀수 번째 스테이지들(SRC1~SRCm-1) 각각의 제2 제어 단자(CT2)는 다 다음 홀수 번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 다 다음 홀수 번째 스테이지로부터 캐리 신호를 인가 받는다.
예시적으로, 제1 스테이지(SRC1)의 제1 제어 단자(CT1)는 제3 스테이지(SRC3)의 캐리 단자(CR)와 전기적으로 연결되어 제3 캐리 신호를 인가 받는다. 그리고, 제1 스테이지(SRC1)의 제2 제어 단자(CT2)는 제5 스테이지(SRC5)의 캐리 단자(CR)와 전기적으로 연결되어 제5 캐리 신호를 인가 받는다.
복수의 스테이지들(SRC1~SRCm) 중 짝수 번째 스테이지들(SRC2~SRCm) 각각의 제1 제어 단자(CT1)는 다음 짝수 번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 다음 짝수 번째 스테이지로부터 캐리 신호를 인가 받는다. 그리고, 짝수 번째 스테이지들(SRC2~SRCm) 각각의 제2 제어 단자(CT2)는 다 다음 짝수 번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 다 다음 짝수 번째 스테이지로부터 캐리 신호를 인가 받는다.
예시적으로, 제2 스테이지(SRC2)의 제2 제어 단자(CT2)는 제4 스테이지(SRC4)의 캐리 단자(CR)와 전기적으로 연결되어 제4 캐리 신호를 인가 받는다. 그리고, 제2 스테이지(SRC2)의 제2 제어 단자(CT2)는 제6 스테이지(SRC6)의 캐리 단자(CR)와 전기적으로 연결되어 제6 캐리 신호를 인가 받는다.
본 발명의 실시 예에서, 제(m-3) 및 제(m-2) 스테이지들(SRCm-3, SRCm-2)의 제2 제어 단자들(CT2), 그리고 제(m-1) 및 제m 스테이지들(SRCm-1, SRCm)의 제1 및 제2 제어 단자들(CT1, CT2)에 캐리 신호를 인가하기 위한 더미 스테이지들이 존재하지 않는다. 그러므로, 본 발명은 제(m-3) 내지 제m 스테이지들(SRC(m-3)~ SRCm)에 외부에서 더미 신호들(DUMMY1, DUMMY2)를 인가한다.
제(m-3) 스테이지(SRCm-3)의 제1 제어 단자(CT1)는 제(m-1) 스테이지(SRCm-1)의 캐리 단자(CR)와 전기적으로 연결되어, 제(m-1) 스테이지(SRCm)로부터 캐리 신호를 수신한다. 하지만, 본 발명의 실시 예에 따른 게이트 구동 회로(410, 420)는 더미 스테이지를 포함하지 않기 때문에, 제(m-3) 스테이지(SRm-3)의 제2 제어 단자(CT2)에 캐리 신호를 인가하는 스테이지가 존재하지 않는다. 따라서, 제(m-3) 스테이지(SRm-3)의 제2 제어 단자(CT2)에는 외부로부터 제1 더미 신호(DUMMY1)가 인가된다.
제(m-2) 스테이지(SRCm-2)의 제1 제어 단자(CT1)는 제m 스테이지(SRCm)의 캐리 단자(CR)와 전기적으로 연결되어, 제m 스테이지(SRCm)로부터 캐리 신호를 수신한다. 그리고, 제(m-2) 스테이지(SRm-2)의 제2 제어 단자(CT2)에는 외부로부터 제2 더미 신호(DUMMY2)가 인가된다.
제(m-1) 스테이지(SRCm-1)의 제1 및 제2 제어 단자들(CT1,CT2)의 각각은 외부로부터 제1 더미 신호(DUMMY1)를 인가 받는다.
제m 스테이지(SRCm)의 제1 및 제2 제어 단자들(CT1, CT2)의 각각은 외부로부터 제2 더미 신호(DUMMY2)를 인가 받는다.
캐리 신호, 제1 및 제2 더미 신호(DUMMY1, DUMMY2)는 복수의 스테이지들 (SRC1~SRCm)의 턴-오프(turn-off)를 위해 인가된다. 복수의 스테이지들(SRC1~SRCm)의 턴-오프 신호를 인가하기 위해, 복수의 스테이지들(SRC1~SRCm)의 각각에 두 개의 캐리 신호가 인가된다. 제(m-1) 스테이지(SRCm-1)의 제1 및 제2 제어 단자들(CT1, CT2)에는 제1 더미 신호(DUMMY1)가 캐리 신호로 인가되고, 제m 스테이지(SRCm)의 제1 및 제2 제어 단자들(CT1, CT2)에는 제2 더미 신호(DUMMY2)가 캐리 신호로 인가된다. 이와 같이, 제1 및 제2 더미 신호(DUMMY1, DUMMY2) 각각은 제1 및 제2 제어 단자들(CT1, CT2)에 동시에 인가되므로 캐리 신호보다 긴 시간 동안 인가된다. 예시적으로, 제1 및 제2 더미 신호(DUMMY1, DUMMY2)는 캐리 신호보다 2배 더 긴 시간 동안 인가될 수 있다.
제1 및 제2 더미 신호(DUMMY1, DUMMY2)는 게이트 구동 회로(410, 420)의 외부로부터 인가되는 신호이다. 실시 예로서, 제1 및 제2 더미 신호(DUMMY1, DUMMY2)는 집적 회로 칩(210)으로부터 출력될 수 있다.
도 5는 도 4의 게이트 구동회로에 인가되는 신호에 대한 타이밍도이다. 도 5를 참조하면, 제1 내지 제4 클럭 신호(CK1~CK4)는 복수의 스테이지들(SRC1~SRCm)의 클럭 단자(CK) 각각에 순차적으로 인가된다. 예시적으로, 제1 스테이지(SRC1)의 클럭 단자(CK)에 인가되는 제1 클럭 신호(CK1)가 하이(high) 상태로 천이 되면, 제1 스테이지(SRC1)의 캐리 단자(CR)에서 출력되는 제1 캐리 신호(CR1)는 하이 상태로 천이된다. 제1 클럭 신호(CK1)가 로우(low) 상태로 천이 되면, 제1 스테이지(SRC1)에서 출력되는 제1 캐리 신호(CR1)는 로우 상태로 천이된다.
제1 캐리 신호(CR1)가 로우 상태로 천이되면, 제1 스테이지(SRC1)를 턴-오프 하기 위해, 제3 스테이지(SRC3)에서 출력되는 제3 캐리 신호(CR3)가 제1 제어 단자(CT1)로 인가된다. 그리고, 제1 스테이지(SRC1)를 턴-오프 하기 위해, 제3 캐리 신호(CR3)가 로우 상태로 천이되면, 제5 스테이지(SRC5)에서 출력된 제5 캐리 신호(SRC5)가 제2 제어 단자(CT2)로 인가된다.
제2 스테이지(SRC2)의 클럭 단자(CK)로 인가되는 제2 클럭 신호(CK2)가 하이 상태로 천이 되면, 제2 스테이지(SRC2)의 캐리 단자(CR)에서 출력되는 제2 캐리 신호(CR2)는 하이 상태로 천이된다. 제2 클럭 신호(CK2)가 로우 상태로 천이 되면, 제2 캐리 신호(CR2)는 로우 상태로 천이된다.
제2 캐리 신호(CR2)가 로우 상태로 천이되면, 제2 스테이지(SRC2)를 턴-오프 하기 위해, 제4 스테이지(SRC4)에서 출력되는 제4 캐리 신호(CR4)가 제1 제어 단자(CT1)로 인가된다. 그리고, 제2 스테이지(SRC2)를 턴-오프 하기 위해, 제4 캐리 신호(CR4)가 로우 상태로 천이되면, 제6 스테이지(SRC6)(미 도시)에서 출력된 제6 캐리 신호(SRC6)(미 도시)가 제2 제어 단자(CT2)로 인가된다.
제3 스테이지(SRC3)의 클럭 단자(CK)에 인가되는 제3 클럭 신호(CK3)가 하이 상태로 천이 되면, 제3 스테이지(SRC3)의 캐리 단자(CR)에서 출력되는 제3 캐리 신호(CR3)는 하이 상태로 천이된다. 제3 클럭 신호(CK3)가 로우 상태로 천이 되면, 제3 캐리 신호(CR3)는 로우 상태로 천이된다.
제3 캐리 신호(CR3)가 로우 상태로 천이되면, 제3 스테이지(SRC3)를 턴-오프하 기 위해, 제5 스테이지(SRC5)에서 출력되는 제5 캐리 신호(CR5)가 제1 제어 단자(CT1)로 인가된다. 그리고, 제3 스테이지(SRC3)를 턴-오프 하기 위해, 제5 캐리 신호(CR5)가 로우 상태로 천이되면, 제7 스테이지(SRC7)(미 도시)에서 출력된 제7 캐리 신호(SRC7)(미 도시)가 제2 제어 단자(CT2)로 인가된다.
제4 스테이지(SRC4)의 클럭 단자(CK)에 인가되는 제4 클럭 신호(CK4)가 하이 상태로 천이 되면, 제4 스테이지(SRC4)의 캐리 단자(CR)에서 출력되는 제4 캐리 신호(CR4)는 하이 상태로 천이된다. 제4 클럭 신호(CK4)가 로우 상태로 천이 되면, 제4 캐리 신호(CR4)는 로우 상태로 천이된다.
제4 캐리 신호(CR4)가 로우 상태로 천이되면, 제4 스테이지(SRC4)를 턴-오프 하기 위해, 제6 스테이지(SRC6)(미 도시)에서 출력되는 제6 캐리 신호(CR6)가 제1 제어 단자(CT1)로 인가된다. 그리고, 제4 스테이지(SRC4)를 턴-오프 하기 위해, 제6 캐리 신호(CR6)가 로우 상태로 천이되면, 제8 스테이지(SRC8)(미 도시)에서 출력된 제8 캐리 신호(SRC8)(미 도시)가 제2 제어 단자(CT2)로 인가된다.
제5 스테이지(SRC5)부터 다시 제1 클럭 신호(CK1)가 인가되고, 위의 설명한 바와 같이 캐리 신호가 출력될 수 있다.
제1 시간(t1)에서, 제(m-1) 스테이지(SRCm-1)의 캐리 단자(CR)에서 출력되는 제(m-1) 캐리 신호(CR(m-1))는 하이 상태로 천이된다. 제(m-1) 캐리 신호(CR(m-1))가 하이 상태로 천이 될 때, 제(m-1) 스테이지(SRCm-1)의 클럭 단자(CK)에는 하이 상태로 천이된 제3 클럭 신호(CK3)가 인가된다.
제2 시간(t2)에서, 제m 스테이지(SRCm)의 캐리 단자(CR)에서 출력되는 제m 캐리 신호(CR(m))는 하이 상태로 천이된다. 제m 캐리 신호(CR(m))가 하이 상태로 천이 될 때, 제m 스테이지(SRCm)의 클럭 단자(CK)에는 하이 상태로 천이된 제4 클럭 신호(CK4)가 인가된다.
제3 시간(t3)에서 제(m-1) 스테이지(SRCm-1)의 캐리 단자(CR)에서 출력되는 제(m-1) 캐리 신호(CR(m-1))는 로우 상태로 천이된다. 제(m-1) 캐리 신호(CR(m-1))가 로우 상태로 천이되면, 제(m-1) 스테이지(SRCm-1)를 턴-오프 하기 위해 하이 상태로 천이된 제1 더미 신호(DUMMY1)가 제1 및 제2 제어 단자(CT1, CT2)로 인가된다. 하이 상태의 제1 더미 신호(DUMMY1)는 제(m-3) 스테이지(SRCm-3)의 제1 제어 단자(CT1)에도 인가된다.
제4 시간(t4)에서 제m 스테이지(SRCm)의 캐리 단자(CR)에서 출력되는 제m 캐리 신호(CR(m))는 로우 상태로 천이된다. 제m 캐리 신호(CR(m))가 로우 상태로 천이되면, 제m 스테이지(SRCm)를 턴-오프 하기 위해 하이 상태로 천이된 제2 더미 신호(DUMMY2)가 제1 및 제2 제어 단자(CT1, CT2)로 인가된다. 하이 상태의 제2 더미 신호(DUMMY1)는 제(m-2) 스테이지(SRCm-2)의 제1 제어 단자(CT1)에도 인가된다.
제5 시간(t5)에서 제1 더미 신호(DUMMY1)는 로우 상태로 천이된다. 그리고 제6 시간(t6)에서 제2 더미 신호(DUMMY2)는 로우 상태로 천이된다.
본 발명의 실시 예에 따른 게이트 구동회로들(410, 420)은 더미 스테이지를 포함하지 않기 때문에 제(m-3) 및 제(m-2) 스테이지들의 제2 제어 단자(CT2) 그리고 제(m-1) 및 제(m) 스테이지들의 제1 및 제2 제어 단자들(CT1, CT2)에 캐리 신호를 외부로부터 인가해야 한다. 그러므로, 본 발명은 외부로부터 제1 및 제2 더미 신호(DUMMY1, DUMMY2)가 인가된다.
도 6은 본 발명의 다른 실시 예에 따른 표시 장치의 평면도이다. 도 4, 내지 도 6을 참조하면, 표시 장치(2000)는 액정 표시 패널(DP) 및 액정 표시 패널(DP)에 게이트 신호를 출력하는 게이트 구동회로(500)를 포함한다.
액정 표시 패널(DP)은 하부 기판(DS1) 및 하부 기판(DS1)과 마주보는 상부 기판(DS2) 및 하부 기판(DS1)과 상부 기판(DS2) 사이에 위치하는 액정층(미 도시)을 포함한다.
표시 영역(DA)에는 복수의 게이트 라인(GL1~GLm) 및 복수의 게이트 라인들(GL1~GLm)과 절연되어 교차하는 복수의 데이터 라인들(DL1~DLn)에 의해서 매트릭스 형태의 다수의 화소 영역이 정의된다. 각 화소 영역에는 화소(PX11)가 구비된다. 게이트 구동회로(500)는 제1 방향(DR1)의 외측에 위치한다. 게이트 구동회로(500)는 복수의 게이트 라인들(GL1~GLm)에 게이트 신호를 순차적으로 인가한다.
게이트 구동회로(500)는 도 4에 도시된 복수의 스테이지들(SRC1~SRCm)을 포함할 수 있다. 복수의 스테이지들(SRC1~SRCm)은 더미 스테이지들을 포함하지 않으므로, 면적이 축소될 수 있다. 예시적으로, 게이트 구동 회로(500)는 제1 방향의 양쪽 외측에 위치할 수 있다.
복수의 데이터 라인들(DL1~DLn)에는 복수의 연성인쇄회로기판들(600)이 부착된다. 복수의 연성인쇄회로기판들(600) 각각은 베이스 필름(620) 및 베이스 필름(620) 상에 실장된 직접 회로 칩(610)을 포함한다. 집적 회로 칩(610)은 복수의 데이터 라인들(DL1~DLn)에 전기적으로 연결되어 데이터 전압을 출력한다. 그리고, 복수의 집적회로 칩들(610)은 게이트 구동회로(500)에 더미 신호(DUMMY1, DUMMY2)를 인가할 수 있다.
표시 장치(2000)는 게이트 구동회로(500) 및 복수의 집적 회로 칩들(610)을 제어하기 위한 인쇄회로기판(700)을 더 포함한다. 인쇄회로기판(700)은 복수의 집적 회로 칩들(610)의 구동을 제어하는 데이터 측 제어신호 및 영상 데이터를 출력하고, 게이트 구동회로(500)의 구동을 제어하는 제어신호를 출력한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000, 2000: 표시 장치
100: 표시 장치
200: 연성인쇄회로기판
300: 인쇄회로기판
400, 500: 게이트 구동회로
10: 박막트랜지스터 기판
20: 대향 기판
DA: 표시 영역
NA: 비표시 영역

Claims (16)

  1. 각각이 게이트 신호를 출력하며 순차적으로 종속적으로 연결된 m개의 스테이지들(여기서, m은 4 이상의 정수)을 포함하는 게이트 구동회로에 있어서,
    턴-오프를 제어하기 위해서 외부로부터 제1 시간 동안 제1 더미 신호를 인가 받는 제 m-1 스테이지;
    상기 턴-오프를 제어하기 위해서 상기 외부로부터 상기 제1 시간 동안 제2 더미 신호를 인가 받는 제 m 스테이지;
    상기 턴-오프를 제어하기 위해서 상기 제m 스테이지로부터 제2 시간 동안 제m 캐리 신호 및 상기 외부로부터 상기 제2 시간 동안 상기 제2 더미 신호를 인가 받는 제 m-2 스테이지; 및
    상기 턴-오프를 제어하기 위해서 상기 제m-1 스테이지로부터 상기 제2 시간 동안 제m-1 캐리 신호 및 상기 외부로부터 제1 시간 동안 상기 제1 더미 신호를 인가 받는 제 m-3 스테이지를 포함하되,
    상기 제1 시간은 상기 제2 시간보다 긴 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 제m-3 스테이지는 상기 제m-1 캐리 신호를 상기 제2 시간 동안 인가 받은 직 후, 상기 제1 더미 신호를 상기 제1 시간 동안 인가받는 게이트 구동회로.
  3. 제 1 항에 있어서,
    상기 제m-2 스테이지는 상기 제m 캐리 신호를 상기 제2 시간 동안 인가 받은 직 후, 상기 제2 더미 신호를 상기 제1 시간 동안 인가 받는 게이트 구동회로.
  4. 제 1 항에 있어서,
    상기 제2 시간은 상기 제1 시간보다 긴 시간인 게이트 구동회로.
  5. 제 1 항에 있어서,
    상기 제m 캐리 신호는 상기 제 m-1 캐리 신호의 상기 제2 시간보다 절반만큼 지연된 시점에서 인가되는 게이트 구동회로.
  6. 제 1 항에 있어서,
    상기 m 개 이상의 스테이지들 각각은 복수의 게이트 라인들과 연결되어 복수의 게이트 신호를 출력하는 게이트 구동회로.
  7. 제 1 항에 있어서,
    상기 m개의 스테이지들 각각에 게이트 신호를 출력하기 위해 복수의 클럭 신호들이 순차적으로 인가되는 게이트 구동회로.
  8. 제 1 항에 있어서,
    상기 m개의 스테이지들 각각은 게이트 신호를 출력하는 타이밍을 정하기 위해 이전 스테이지로부터 캐리 신호를 인가받되, 제1 스테이지는 수직 개시 신호를 인가받는 게이트 구동회로.
  9. 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 상기 표시 영역에는 제1 방향으로 연장되는 게이트 라인들 및 상기 게이트 라인들과 절연되고 상기 제1 방향에 교차하는 제2 방향으로 연장된 데이터 라인들이 구비된 박막트랜지스터 기판;
    상기 비 표시 영역에 배치되고 상기 게이트 라인들에 게이트 신호를 제공하기 위한 m 개의 스테이지들(여기서, m은 4 이상의 정수)을 포함하는 게이트 구동회로를 포함하되,
    상기 게이트 구동회로는,
    턴-오프를 제어하기 위해서 외부로부터 제1 시간 동안 제1 더미 신호를 인가 받는 제 m-1 스테이지;
    상기 턴-오프를 제어하기 위해서 상기 외부로부터 상기 제1 시간 동안 제2 더미 신호를 인가 받는 제 m 스테이지;
    상기 턴-오프를 제어하기 위해서 상기 제m 스테이지로부터 제2 시간 동안 제m 캐리 신호 및 상기 외부로부터 상기 제2 시간 동안 상기 제2 더미 신호를 인가 받는 제 m-2 스테이지; 및
    상기 턴-오프를 제어하기 위해서 상기 제m-1 스테이지로부터 상기 제2 시간 동안 제m-1 캐리 신호 및 상기 외부로부터 제1 시간 동안 상기 제1 더미 신호를 인가 받는 제 m-3 스테이지를 포함하되,
    상기 제1 시간은 상기 제2 시간보다 긴 표시 장치.
  10. 제 9 항에 있어서,
    상기 게이트 구동회로는 서로 이격된 제1 게이트 구동회로 및 제2 게이트 구동회로를 포함하고,
    상기 제1 게이트 구동회로 및 상기 제2 게이트 구동회로 각각은 상기 m개 이상의 스테이지들을 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제1 게이트 구동회로는 상기 게이트 라인들과 연결하기 위한 제1 연결 라인들 및 상기 제2 게이트 구동회로는 상기 게이트 라인들과 연결하기 위한 제2 연결 라인들을 포함하는 표시 장치.
  12. 제 9 항에 있어서,
    상기 게이트 구동회로는 상기 비표시 영역 중 상기 제2 방향 외측에 위치한 제1 비표시 영역에 배치되는 표시 장치.
  13. 제 9 항에 있어서,
    상기 게이트 구동회로는 상기 비표시 영역 중 상기 제1 방향 외측에 위치한 제2 비표시 영역에 배치되는 표시 장치.
  14. 제 9 항에 있어서,
    상기 게이트 구동회로는 더미 스테이지를 포함하지 않는 표시 장치.
  15. 제 9 항에 있어서,
    상기 박막트랜지스터 기판은 구동을 위한 인쇄회로기판; 및
    상기 박막트랜지스터 기판 및 상기 인쇄회로기판을 전기적으로 연결시키는 연성인쇄회로기판을 더 포함하되,
    상기 연성인쇄회로기판은 베이스 필름; 및
    상기 베이스 필름 상에 형성된 집적 회로 칩을 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서;
    상기 집적 회로 칩은 상기 제1 및 제2 더미 신호를 인가하는 표시 장치.
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