KR20170113935A - 표시 장치 - Google Patents

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윤지희
김강우
김범준
이종환
이홍우
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삼성디스플레이 주식회사
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Abstract

표시 장치는 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 상기 복수의 게이트 라인들로 복수의 게이트 신호들을 출력하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 복수의 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. 상기 복수의 픽셀들 각각은, 상기 복수의 게이트 신호들 중 제1 게이트 신호에 응답해서 상기 복수의 데이터 신호들 중 대응하는 데이터 신호를 수신하는 제1 서브 픽셀 및 상기 제1 게이트 신호에 응답해서 상기 복수의 데이터 신호들 중 대응하는 데이터 신호를 수신하고, 상기 복수의 게이트 신호들 중 제2 게이트 신호에 응답해서 상기 수신된 데이터 신호의 전위를 낮추는 제2 서브 픽셀을 포함하며, 상기 제2 게이트 신호는 상기 제1 게이트 신호보다 2*d*H (단, d, H 각각은 양의 정수, H는 수평 구간, d*H는 제1 및 제2 게이트 신호들의 펄스 폭)시간만큼 지연된 신호이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 픽셀들을 포함한다. 표시 장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. 표시 장치에는 액정 표시 장치(Liquid Crystal display, LCD), 플라즈마 표시 패널(Plasma Display Panel, PDP), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display, OLED) 등이 있다.
표시 장치 중 액정 표시 장치의 경우, 표시 장치의 시야각이 표시 품질을 좌우하는 주요한 요소이다. 액정 표시 장치의 시야각을 넓히기 위하여 광시야각을 달성할 수 있는 액정, 픽셀의 구조 및 구동 방법들이 개발되었다. 하나의 픽셀에 두 개 이상의 서브 픽셀을 형성하고 각각의 서브 픽셀에 서로 다른 데이터 전압을 인가하여 각각의 서브 픽셀에 포함된 액정 분자가 서로 다른 방향으로 배열되게 함으로써 광시야각을 달성할 수 있다. 이때 각각의 서브 픽셀에 서로 다른 데이터 전압을 인가하기 위하여 하나의 픽셀에 포함된 각각의 서브 픽셀을 서로 다른 데이터 라인에 연결하여 구동하거나 서로 다른 게이트 라인에 연결하는 경우, 액정 표시 장치 전체가 포함하는 게이트 라인과 데이터 라인의 수가 증가하여 각 픽셀의 개구율이 감소하고 구동 회로의 수가 증가하여 액정 표시 장치의 제조 비용이 증가하는 문제점이 있을 수 있다.
본 발명의 목적은 측면 시인성을 개선하되, 신뢰성이 향상된 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 상기 복수의 게이트 라인들로 복수의 게이트 신호들을 출력하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 복수의 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. 상기 복수의 픽셀들 각각은, 상기 복수의 게이트 신호들 중 제1 게이트 신호에 응답해서 상기 복수의 데이터 신호들 중 대응하는 데이터 신호를 수신하는 제1 서브 픽셀 및 상기 제1 게이트 신호에 응답해서 상기 복수의 데이터 신호들 중 대응하는 데이터 신호를 수신하고, 상기 복수의 게이트 신호들 중 제2 게이트 신호에 응답해서 상기 수신된 데이터 신호의 전위를 낮추는 제2 서브 픽셀을 포함한다. 상기 제2 게이트 신호는 상기 제1 게이트 신호보다 2*d*H (단, d, H 각각은 양의 정수, H는 수평 구간, d*H는 제1 및 제2 게이트 신호들의 펄스 폭)시간만큼 지연된 신호이다.
이 실시예에 있어서, 상기 제1 게이트 신호 및 상기 제2 게이트 신호의 펄스 폭이 2*H일 때 상기 제1 게이트 신호가 상기 복수의 게이트 신호들 중 i번째 게이트 신호이면 상기 제2 게이트 신호는 i+4번째 게이트 신호이다.
이 실시예에 있어서, 상기 제1 서브 픽셀은, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제1 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 상기 제1 노드와 공통 전압 사이에 연결된 제1 액정 커패시터, 및 상기 제1 노드와 스토리지 전압 사이에 연결된 제1 스토리지 커패시터를 포함한다.
이 실시예에 있어서, 상기 제2 서브 픽셀은, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제2 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터, 상기 제2 노드와 공통 전압 사이에 연결된 제2 액정 커패시터, 상기 제2 노드와 스토리지 전압 사이에 연결된 제2 스토리지 커패시터, 상기 제2 노드와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 복수의 게이트 라인들 중 제2 게이트 라인과 연결된 게이트 전극을 포함하는 제3 스위칭 트랜지스터 및 상기 제3 노드와 상기 스토리지 전극 사이에 연결된 다운 커패시터를 포함한다.
이 실시예에 있어서, 상기 제1 게이트 신호 및 상기 제2 게이트 신호의 펄스 폭이 2*H일 때 상기 제1 게이트 라인이 상기 복수의 게이트 라인들 중 i번째 게이트 라인이면 상기 제2 게이트 라인은 i+4번째 게이트 라인이다.
이 실시예에 있어서, 상기 제1 게이트 신호 및 상기 제2 게이트 신호의 펄스 폭이 4*H일 때 상기 제1 게이트 라인이 상기 복수의 게이트 라인들 중 i번째 게이트 라인이면 상기 제2 게이트 라인은 i+8번째 게이트 라인이다.
본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 상기 복수의 게이트 라인들로 복수의 게이트 신호들을 출력하고, 상기 복수의 게이트 신호들에 대응하는 복수의 캐리 신호들을 출력하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 복수의 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. 상기 복수의 픽셀들 각각은, 상기 복수의 게이트 신호들 중 대응하는 제1 게이트 신호에 응답해서 상기 데이터 신호들 중 대응하는 데이터 신호를 수신하는 제1 서브 픽셀 및 상기 제1 게이트 신호에 응답해서 상기 데이터 신호들 중 대응하는 데이터 신호를 수신하고, 상기 복수의 캐리 신호들 중 상기 제1 게이트 신호에 대응하는 제1 캐리 신호에 응답해서 상기 수신된 데이터 신호의 전위를 낮추는 제2 서브 픽셀을 포함한다.
이 실시예에 있어서, 상기 제1 캐리 신호는 상기 제1 게이트 신호보다 d*H+1 (단, d, H 각각은 양의 정수, H는 수평 구간, d*H는 게이트 신호의 펄스 폭)시간만큼 지연된 게이트 신호에 대응하는 캐리 신호이다.
이 실시예에 있어서, 상기 제1 게이트 신호의 펄스 폭이 2H(H는 수평 구간)일 때, 상기 제1 게이트 신호가 상기 복수의 게이트 신호들 중 i번째 게이트 신호이면 상기 제1 캐리 신호는 상기 복수의 캐리 신호들 중 i+3번째 캐리 신호이다.
이 실시예에 있어서, 상기 제1 서브 픽셀은, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제1 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 상기 제1 노드와 공통 전압 사이에 연결된 제1 액정 커패시터, 및 상기 제1 노드와 스토리지 전압 사이에 연결된 제1 스토리지 커패시터를 포함한다.
이 실시예에 있어서, 상기 제2 서브 픽셀은, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제2 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터, 상기 제2 노드와 공통 전압 사이에 연결된 제2 액정 커패시터, 상기 제2 노드와 스토리지 전압 사이에 연결된 제2 스토리지 커패시터, 상기 제2 노드와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 복수의 캐리 신호들 중 제1 캐리 신호를 수신하는 게이트 전극을 포함하는 제3 스위칭 트랜지스터, 및 상기 제3 노드와 상기 스토리지 전극 사이에 연결된 다운 커패시터를 포함한다.
이와 같은 구성을 갖는 표시 장치는 하나의 픽셀을 2개의 서브 픽셀들로 분할함으로써 측면 시인성을 개선할 수 있다. 특히, 서브 픽셀의 액정 커패시터와 주변 게이트 라인들 간의 커플링 커패시턴스의 영향을 최소화함으로써 표시 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 픽셀의 등가회로도이다.
도 5는 도 4에 도시된 픽셀의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4에 도시된 픽셀의 극성 반전 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 픽셀의 등가회로도이다.
도 8은 도 7에 도시된 픽셀의 동작을 설명하기 위한 타이밍도이다.
도 9는 제2 서브 픽셀의 제3 스위칭 트랜지스터와 연결되는 게이트 라인에 따른 제1 노드 및 제2 노드의 전압 변화를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 픽셀의 등가회로도이다.
도 11은 도 10에 도시된 픽셀의 동작을 설명하기 위한 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시 장치(DD)는 표시 패널(DP), 게이트 구동회로(100), 데이터 구동회로(200) 및 구동 컨트롤러(300)를 포함한다.
표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시 장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시 패널(DP)은 복수 개의 픽셀들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn+4) 및 게이트 라인들(GL1~GLn+4)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn+4)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn+4) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 픽셀들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 픽셀들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn+4) 중 대응하는 제1 게이트 라인, 제2 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 픽셀들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 픽셀들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 구동 컨트롤러(300)로부터 제어 신호를 수신한다. 구동 컨트롤러(300)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(300)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Ft, Ft+1) 동안에 구동 컨트롤러(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1~Gn+4)을 생성하고, 게이트 신호들(G1~Gn+4)을 복수 개의 게이트 라인들(GL1~GLn+4)에 출력한다. 게이트 신호들(G1~Gn+4)은 수평 구간들(H)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 픽셀들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn+4)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시 장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn+4)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn+4)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 구동 컨트롤러(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 라인들(DL1~DLm)로 제공되는 데이터 전압들은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(H) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)을 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 3에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4)을 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4)은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호(CKV)/제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 개시신호(STV)를 더 수신한다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결되고, 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4)은 더미 게이트 라인들(GLn+1, GLn+2, GLn+3, GLn+4)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4)은 복수 개의 게이트 라인들(GL1~GLn+4)에 게이트 신호들을 각각 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 제어 단자(CT), 클럭 단자(CK), 제1 접지 단자(V1) 및 제2 접지 단자(V2)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn+4) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4)로부터 생성된 게이트 신호들(G1~Gn+4)은 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn+4)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 캐리 단자(CR)는 이전 구동 스테이지들과 연결된다. 예컨대, 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지(SRCk)의 캐리 단자(CR)는 k-1번째 구동 스테이지(SRCk-1)의 제2 입력 단자(IN2) 및 k-2번째 구동 스테이지(SRCk-2)의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 캐리 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC2~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)로부터의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 또한 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 더미 구동 스테이지(SRCn+4)의 제2 입력 단자(IN2) 및 제3 입력 단자(IN3) 그리고 더미 구동 스테이지(SRCn+3)의 제3 입력 단자(IN3)는 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCn-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 제1 접지 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각의 제2 접지 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 레벨을 갖는다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4) 각각은 그 회로구성에 따라 출력 단자(OUT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 캐리 단자(CR), 제어단자(CT), 클럭 단자(CK), 제1 접지 단자(V1), 및 제2 접지 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 또한 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3, SRCn+4)의 상호 연결관계도 변경될 수 있다.
도 4는 본 발명의 일 실시예에 따른 픽셀의 등가회로도이다. 도 4에 도시된 픽셀(PXij)은 i번째 게이트 라인인 제1 게이트 라인(GLi), i+3번째 게이트 라인인 제2 게이트 라인(GLi+3) 및 j번째 데이터 라인(DLj)과 연결된다. 픽셀(PXij)은 한 쌍의 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)을 포함한다. 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)은 제1 게이트 라인(GLi)을 사이에 두고 서로 마주보며 형성된다. 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)은 제1 게이트 라인(GLi) 및 데이터 라인(DLj)에 공통으로 연결된다(단, i, j 각각은 양의 정수). 또한, 서브 픽셀들(PXa, PXb)은 서로 다른 크기로 형성될 수 있다. 예컨대, 게이트 라인(GLi)을 사이에 두고 상부에 위치한 제1 서브 픽셀(PXa)는 게이트 라인(GLi)의 하부에 위치한 제2 서브 픽셀(PXb)보다 작은 크기로 형성될 수 있다.
도 1에 도시된 복수의 픽셀들(PX11~PXnm) 중 인접하는 픽셀들 내 제1 및 제2 서브 픽셀들(PXa, PXb)의 위치는 서로 번갈아 배열될 수 있다. 예를 들어, 표시 패널(DP)의 가로 방향, 즉 게이트 라인들(GL1~GLn+4)의 신장 방향으로 배열된 복수의 픽셀들에서 제1 및 제2 서브 픽셀들(PXa, PXb)의 위치가 번갈아 배열될 수 있다. 또한 표시 패널(DP)의 세로 방향, 즉 데이터 라인들(DL1~DLm)의 신장 방향으로 배열된 복수의 픽셀들에서 제1 및 제2 서브 픽셀들(PXa, PXb)의 위치가 번갈아 배열될 수 있다. 이와 같은 배열에 의하면, 제1 및 제2 서브 픽셀들(PXa, PXb)의 레이아웃 차이에 의해 발생될 수 있는 시인성 저하를 감소시킬 수 있다.
제1 서브 픽셀(PXa)은 도 1에 도시된 게이트 라인들(GL1~GLn+4) 중 제1 게이트 라인(GLi)을 통해 수신되는 제1 게이트 신호(Gi)에 응답해서 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인(DLj)을 통해 데이터 신호(Dj)를 수신한다.
제2 서브 픽셀(PXb)은 도 1에 도시된 게이트 라인들(GL1~GLn+4) 중 제1 게이트 라인(GLi)을 통해 수신되는 제1 게이트 신호(Gi)에 응답해서 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인(DLj)을 통해 데이터 신호(Dj)를 수신하고, 제2 게이트 라인(GLi+3)을 통해 수신되는 제2 게이트 신호(Gi+3)에 응답해서 수신된 데이터 신호(Dj)의 전위를 낮춘다.
제1 서브 픽셀(PXa)은 제1 스위칭 트랜지스터(Ta), 제1 액정 커패시터(Clca), 및 제1 스토리지 커패시터(Csta)를 포함한다. 이하, 설명에서 스위칭 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 제1 스토리지 커패시터(Csta)는 생략될 수 있다.
제1 스위칭 트랜지스터(Ta)는 j번째 데이터 라인(DLj)과 연결된 제1 전극, 제1 노드(Na)와 연결된 제2 전극 및 i번째 게이트 라인인 제1 게이트 라인(GLi)과 연결된 게이트 전극을 포함한다. 제1 스위칭 트랜지스터(Ta)는 제1 게이트 라인(GLi)으로부터 수신한 제1 게이트 신호(Gi)에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호(Dj)에 대응하는 데이터 전압을 제1 노드(Na)로 출력한다.
제1 액정 커패시터(Clca)는 제1 노드(Na)와 공통 전압(VCOM)이 수신되는 공통 전극 사이에 연결된다. 제1 스토리지 커패시터(Csta)는 제1 노드(Na)와 스토리지 전압(VST)이 수신되는 스토리지 전극 사이에 연결된다. 제1 액정 커패시터(Clca)는 제1 스위칭 트랜지스터(Ta)로부터 출력된 제1 노드(Na)의 데이터 전압을 충전한다. 제1 액정 커패시터(Clca)에 충전된 전하량에 따라 제1 액정 커패시터(Clca)의 액정층(미 도시됨)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단될 수 있다. 제1 스토리지 커패시터(Csta)는 제1 액정 커패시터(Clca)에 병렬로 연결된다. 제1 스토리지 커패시터(Csta)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제2 서브 픽셀(PXb)은 제2 스위칭 트랜지스터(Tb), 제2 액정 커패시터(Clcb), 제2 스토리지 커패시터(Cstb), 제3 스위칭 트랜지스터(Tc) 및 다운 커패시터(Cdown)를 포함한다. 본 발명의 일 실시예에서 제2 스토리지 커패시터(Cstb)는 생략될 수 있다.
제2 스위칭 트랜지스터(Tb)는 j번째 데이터 라인(DLj)과 연결된 제1 전극, 제2 노드(Nb)와 연결된 제2 전극 및 i번째 게이트 라인인 제1 게이트 라인(GLi)과 연결된 게이트 전극을 포함한다. 제2 스위칭 트랜지스터(Tb)는 제1 게이트 라인(GLi)으로부터 수신한 제1 게이트 신호(Gi)에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호(Dj)에 대응하는 데이터 전압을 제2 노드(Nb)로 출력한다.
제2 액정 커패시터(Clcb)는 제2 노드(Nb)와 공통 전압(VCOM)이 수신되는 공통 전극 사이에 연결된다. 제2 스토리지 커패시터(Cstb)는 제2 노드(Nb)와 스토리지 전압(VST)이 수신되는 스토리지 전극 사이에 연결된다. 제2 액정 커패시터(Clcb)는 제2 스위칭 트랜지스터(Tb)로부터 출력된 제2 노드(Nb)의 데이터 전압을 충전한다. 제2 액정 커패시터(Clcb)에 충전된 전하량에 따라 제2 액정 커패시터(Clcb)의 액정층(미 도시됨)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단될 수 있다. 제2 스토리지 커패시터(Cstb)는 제2 액정 커패시터(Clcb)에 병렬로 연결된다. 제2 스토리지 커패시터(Cstb)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제3 스위칭 트랜지스터(Tc)는 제2 노드(Nb)와 연결된 제1 전극, 제3 노드(Nc)와 연결된 제2 전극 및 i+3번째 게이트 라인인 제2 게이트 라인(GLi+3)과 연결된 게이트 전극을 포함한다. 제3 스위칭 트랜지스터(Tc)는 제2 게이트 라인(GLi+3)으로부터 수신한 제2 게이트 신호(Gi+3)에 응답하여 제2 노드(Nb)의 데이터 전압을 제3 노드(Nc)로 출력한다. 다운 커패시터(Cdown)은 제3 노드(Nc)와 스토리지 전압(VST)이 수신되는 스토리지 전극 사이에 연결된다. 제3 스위칭 트랜지스터(Tc)가 턴 온될 때 제2 노드(Nb)의 데이터 전압은 제3 스위칭 트랜지스터(Tc)를 통하여 다운 커패시터(Cdown)로 전달되므로, 제2 노드(Nb)의 데이터 전압의 전위가 낮아질 수 있다.
도 5는 도 4에 도시된 픽셀의 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, 데이터 신호(Dj)가 j번째 데이터 라인(Dj)으로 제공되고 나서 i번째 게이트 신호(Gi)가 하이 레벨로 활성화되면 데이터 신호(Dj)가 제1 노드(Na) 및 제2 노드(Nb)로 각각 전달되므로 제1 노드(Na) 및 제2 노드(Nb)의 전위는 데이터 신호(Dj)의 전압 레벨만큼 상승한다.
i번째 게이트 신호(Gi)가 하이 레벨에서 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(Ta) 및 제2 스위칭 트랜지스터(Tb)는 각각 턴 오프된다. 제1 스위칭 트랜지스터(Ta) 및 제2 스위칭 트랜지스터(Tb)들이 턴 온 됨에 따라서 제1 액정 커패시터(Clca), 제1 스토리지 커패시터(Csta), 제2 액정 커패시터(Clcb) 및 제2 스토리지 커패시터(Cstb)에 인가된 데이터 전압은 제1 스위칭 트랜지스터(Ta) 및 제2 스위칭 트랜지스터(Tb)들이 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 제1 스위칭 트랜지스터(Ta)의 게이트 전극과 제1 노드(Na) 사이의 기생 커패시턴스 및 제2 스위칭 트랜지스터(Tb)의 게이트 전극과 제2 노드(Nb) 사이에 존재하는 기생 커패시턴스 때문에 제1 액정 커패시터(Clca), 제1 스토리지 커패시터(Csta), 제2 액정 커패시터(Clcb) 및 제2 스토리지 커패시터(Cstb)에 인가된 데이터 전압에 왜곡이 생길 수 있다. 이와 같은 전압 왜곡을 킥백(kickback) 전압이라 한다. 즉, 제1 스위칭 트랜지스터(Ta) 및 제2 스위칭 트랜지스터(Tb) 각각이 턴 오프될 때 제1 노드(Na) 및 제2 노드(Nb)의 전위는 킥백 전압만큼 낮아진다.
제3 스위칭 트랜지스터(Tc) 및 다운 커패시터(Cdown)에 의해 제2 노드(Nb)의 전위를 안정적으로 낮추기 위해서는 i번째 게이트 신호(Gi)가 하이 레벨에서 로우 레벨로 천이한 후 제3 스위칭 트랜지스터(Tc)가 턴 온되는 것이 바람직하다. 제3 스위칭 트랜지스터(Tc)의 게이트 전극으로 i+3번째 게이트 신호(Gi+3)가 제공되는 경우, i+3번째 게이트 신호(Gi+3)가 로우 레벨에서 하이 레벨로 천이할 때 제3 스위칭 트랜지스터(Tc)는 턴 온된다. 제3 스위칭 트랜지스터(Tc)가 턴 온될 때 제2 액정 커패시터(Clcb) 및 제2 스토리지 커패시터(Cstb)에 인가된 데이터 전압이 다운 커패시터(Cdown)로 제공된다. 한편, 제3 스위칭 트랜지스터(Tc)의 게이트 전극으로 하이 레벨의 i+3번째 게이트 신호(Gi+3)가 제공될 때 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 제2 노드(Nb) 사이의 커플링 커패시턴스 및 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 제3 노드(Nc) 사이의 커플링 커패시턴스에 의해서 제2 노드(N2) 및 제3 노드(N3)의 전위는 데이터 전압보다 높게 상승한다. i+3번째 게이트 신호(Gi+3)가 하이 레벨에서 로우 레벨로 천이하면 제2 노드(N2) 및 제3 노드(N3)의 전위는 낮아지게 된다.
앞서 설명한 도 3에서, 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 게이트 온 전압(VON)과 제2 접지 전압(VSS2) 사이를 스윙하는 신호들이다.
게이트 신호들(G1~Gn+4)의 파형 변화를 i+3번째 게이트 신호(Gi+3)를 일 예로 설명한다. i+3번째 게이트 신호(Gi+3)는 Pi 수평 구간까지 제1 접지 전압(VSS1)으로 유지되고, i+1번째 수평 구간(Pi+1)에서 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)의 제2 접지 전압(VSS2)으로 디스챠지된다. i+3번째 게이트 신호(Gi+3)는 i+3번째 수평 구간(Pi+3)에서 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)의 게이트 온 전압(VON)으로 상승한다. i번째 게이트 신호(Gi) 및 i+3번째 게이트 신호(Gi+3) 각각의 펄스 폭은 2*H이다. i+5번째 수평 구간(Pi+5)에서 i+3번째 게이트 신호(Gi+3)는 제1 접지 전압(VSS1)으로 디스챠지된다.
i+3번째 게이트 신호(Gi+3)는 i+3번째 수평 구간(Pi+3)에서 제2 접지 전압(VSS2)에서 게이트 온 전압(VON)으로 상승하고, i+5번째 수평 구간(Pi+5)에서 제1 접지 전압(VSS1)으로 디스챠지된다. 즉, i+3번째 게이트 신호(Gi+3)는 제2 접지 전압(VSS2), 게이트 온 전압(VON) 및 제1 접지 전압(VSS1) 순으로 전압 레벨이 변화한다. i+3번째 게이트 신호(Gi+3)가 제2 접지 전압(VSS2)에서 게이트 온 전압(VON)으로 변화할 때 i+3번째 게이트 라인(GLi+3)과 제2 노드(Nb) 사이의 커플링 커패시턴스와. i+3번째 게이트 신호(Gi+3)가 게이트 온 전압(VON)에서 제1 접지 전압(VSS1)으로 변화할 때 i+3번째 게이트 라인(GLi+3)과 제2 노드(Nb) 사이의 커플링 커패시턴스의 값이 서로 다르다.
그러므로 i+3번째 게이트 신호(Gi+3)가 제1 접지 전압(VSS1)으로 디스챠지된 후 제2 서브 픽셀(PXb) 내 제2 노드(Nb)의 전압 레벨은 제1 서브 픽셀(PXa)의 제1 노드(Na)의 전압 레벨보다 충분히 낮아지지 않을 수 있다.
도 6은 도 4에 도시된 픽셀의 극성 반전 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 6을 참조하면, 데이터 라인(DLj)으로 제공되는 데이터 신호(Dj)는 제1 프레임 구간(Ft) 동안 정극성 데이터 전압이고, 제2 프레임 구간(Ft+2) 동안 부극성 데이터 전압이다.
i+3번째 게이트 라인(GLi+3)과 제2 서브 픽셀(PXb) 내 제2 노드(Nb) 사이의 커플링 커패시턴스에 의해서 정극성 데이터 신호가 데이터 라인(DLj)으로 제공되는 제1 프레임 구간(Ft) 동안 제2 노드(Nb)의 전압이 제1 서브 픽셀(PXa) 내 제1 노드(Na)의 전압보다 충분히 낮아지지 않을 수 있다. 이 경우, 제1 프레임 구간(Ft)과 제2 프레임 구간(Ft+1)에서 동일한 계조에 대응하는 정극성 데이터 신호와 부극성 데이터 신호를 데이터 라인(DLj)으로 제공하더라도 공통 전압(VCOM)을 기준으로 제1 프레임 구간(Ft)과 제2 프레임 구간(Ft+1)에서 제2 노드(Nb)의 전압 레벨이 달라져서 플리커가 발생할 수 있다.
도 7은 본 발명의 일 실시예에 따른 픽셀의 등가회로도이다. 도 7에 도시된 픽셀(PXij)은 i번째 게이트 라인인 제1 게이트 라인(GLi), i+4번째 게이트 라인인 제2 게이트 라인(GLi+4) 및 j번째 데이터 라인(DLj)과 연결된다. 픽셀(PXij)은 한 쌍의 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)을 포함한다. 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)은 제1 게이트 라인(GLi)을 사이에 두고 서로 마주보며 형성된다. 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)은 제1 게이트 라인(GLi) 및 데이터 라인(DLj)에 공통으로 연결된다(단, i, j 각각은 양의 정수).
도 7에 도시된 픽셀(PXij)은 도 4에 도시된 픽셀(PXij)과 유사한 구성을 가지므로 중복되는 설명은 생략한다.
제1 서브 픽셀(PXa)은 도 1에 도시된 게이트 라인들(GL1~GLn+4) 중 제1 게이트 라인(GLi)을 통해 수신되는 제1 게이트 신호(Gi)에 응답해서 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인(DLj)을 통해 데이터 신호(Dj)를 수신한다.
제2 서브 픽셀(PXb)은 도 1에 도시된 게이트 라인들(GL1~GLn+4) 중 제1 게이트 라인(GLi)을 통해 수신되는 제1 게이트 신호(Gi)에 응답해서 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인(DLj)을 통해 데이터 신호(Dj)를 수신하고, 제2 게이트 라인(GLi+4)을 통해 수신되는 제2 게이트 신호(Gi+4)에 응답해서 수신된 데이터 신호(Dj)의 전위를 낮춘다.
여기서, 제1 게이트 신호(Gi)의 펄스 폭이 d*H(단, d, H 각각은 양의 정수, H는 수평 구간)일 때, 제1 게이트 신호(Gi)보다 2*d*H 시간만큼 지연된 게이트 신호가 제2 서브 픽셀(PXb)로 제공되는 것이 바람직하다. 예컨대, 제1 게이트 신호(Gi)의 펄스 폭이 2*H이고, i번째 게이트 신호(Gi)가 제1 게이트 신호로서 제1 및 제2 서브 픽셀들(PXa, PXb)로 제공되는 경우, 제2 서브 픽셀(PXb)로 제공되는 제2 게이트 신호는 i+4번째 게이트 신호(Gi+4)인 것이 바람직하다.
다른 예에서, 제1 게이트 신호(Gi)의 펄스 폭이 4*H이고, i번째 게이트 신호(Gi)가 제1 게이트 신호로서 제1 및 제2 서브 픽셀들(PXa, PXb)로 제공되는 경우, 제2 서브 픽셀(PXb)로 제공되는 제2 게이트 신호는 i+8번째 게이트 신호(Gi+8)인 것이 바람직하다. 이 경우, 제3 스위칭 트랜지스터(Tc)와 연결되는 게이트 라인은 i+8번째 게이트 라인(GLi+8)이다.
도 8은 도 7에 도시된 픽셀의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 8을 참조하면, 데이터 신호(Dj)가 j번째 데이터 라인(Dj)으로 제공되고 나서 i번째 수평 구간(Pi)에서 i번째 게이트 신호(Gi)가 하이 레벨로 활성화되면 데이터 신호(Dj)가 제1 노드(Na) 및 제2 노드(Nb)로 각각 전달되므로 제1 노드(Na) 및 제2 노드(Nb)의 전위는 데이터 신호(Dj)의 전압 레벨만큼 상승한다.
i+2 번째 수평 구간(Pi+2)에서 i번째 게이트 신호(Gi)가 하이 레벨에서 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(Ta) 및 제2 스위칭 트랜지스터(Tb)는 각각 턴 오프된다. 제1 스위칭 트랜지스터(Ta) 및 제2 스위칭 트랜지스터(Tb)들이 턴 온 됨에 따라서 제1 노드(Na) 및 제2 노드(Nb)의 전위는 킥백 전압만큼 낮아진다. 또한 i+2 번째 수평 구간(Pi+2)에서 i+4번째 게이트 신호(Gi+4)는 제1 접지 전압(VSS1)에서 제2 접지 전압(VSS2)으로 디스챠지된다. 제2 게이트 라인(GLi+4)과 제2 노드(N2) 사이의 커플링 커패시턴스에 의해서 제2 서브 픽셀(PXb) 내 제2 노드(N2)의 전위는 제1 서브 픽셀(PXa) 내 제1 노드(Na)의 전위보다 더 낮아진다.
i+4 번째 수평 구간(Pi+4)에서 i+4번째 게이트 신호(Gi+4)가 로우 레벨에서 하이 레벨로 천이할 때 제3 스위칭 트랜지스터(Tc)는 턴 온된다. 제3 스위칭 트랜지스터(Tc)가 턴 온될 때 제2 액정 커패시터(Clcb) 및 제2 스토리지 커패시터(Cstb)에 인가된 데이터 전압이 다운 커패시터(Cdown)로 제공된다. 한편, 제3 스위칭 트랜지스터(Tc)의 게이트 전극으로 하이 레벨의 i+4번째 게이트 신호(Gi+4)가 제공될 때 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 제2 노드(Nb) 사이의 커플링 커패시턴스 및 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 제3 노드(Nc) 사이의 커플링 커패시턴스에 의해서 제2 노드(N2) 및 제3 노드(N3)의 전위는 데이터 전압보다 높게 상승한다.
i+6 번째 수평 구간(Pi+6)에서 i+4번째 게이트 신호(Gi+4)가 하이 레벨에서 로우 레벨로 천이하면 제2 노드(N2) 및 제3 노드(N3)의 전위는 낮아지게 된다.
도 5 및 도 8을 비교하면, i+2 번째 수평 구간(Pi+2)에서 i+4번째 게이트 신호(Gi+4)가 제1 접지 전압(VSS1)에서 제2 접지 전압(VSS2)으로 디스챠지됨으로써 i+4번째 게이트 라인(GLi+4)과 제2 노드(Nb) 사이의 커플링 커패시턴스에 의해서 도 5에 도시된 제2 노드(Nb)의 전위보다 도 8에 도시된 제2 노드(Nb)의 전위가 더 낮다.
도 8에 도시된 i+4 번째 수평 구간(Pi+4)에서 i+4번째 게이트 신호(Gi+4)가 하이 레벨로 천이함에 따라서 제2 노드(Nb)의 전위가 상승하더라도 도 8에 도시된 제2 노드(Nb)의 전위는 도 5에 도시된 i+3 번째 수평 구간(Pi+3)의 제2 노드(Nb)의 전위보다 낮다.
도 8에 도시된 i+6 번째 수평 구간(Pi+6)에서 i+4번째 게이트 신호(Gi+4)가 로우 레벨로 천이함에 따라서 제2 노드(Nb)의 전위가 낮아질 때 도 8에 도시된 제2 노드(Nb)의 전위는 도 5에 도시된 i+5 번째 수평 구간(Pi+5)의 제2 노드(Nb)의 전위보다 낮다. 특히, i+6 번째 수평 구간(Pi+6)이후 제2 노드(Nb)의 전위는 제1 노드(Na)의 전위보다 충분히 낮아져서 픽셀(PXij)의 시인성이 개선될 수 있다.
도 9는 제2 서브 픽셀의 제3 스위칭 트랜지스터와 연결되는 게이트 라인에 따른 제1 노드 및 제2 노드의 전압 변화를 예시적으로 보여주는 도면이다.
도 4, 도 7 및 도 9를 참조하면, i+2 번째 수평 구간(Pi+2) 및 i+4 번째 수평 구간(Pi+4) 각각에서, 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 연결되는 게이트 라인이 i+4번째 게이트 라인(GLi+4)일 때 제2 노드(Nb)의 전압은 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 연결되는 게이트 라인이 i+3번째 게이트 라인(GLi+3)일 때 제2 노드(Nb)의 전압보다 낮다.
그러므로 i+6 번째 수평 구간(Pi+6)에서, 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 연결되는 게이트 라인이 i+4번째 게이트 라인(GLi+4)일 때 제2 노드(Nb)의 전압은 제3 스위칭 트랜지스터(Tc)의 게이트 전극과 연결되는 게이트 라인이 i+3번째 게이트 라인(GLi+3)일 때 제2 노드(Nb)의 전압보다 낮아질 수 있다. 그러므로 제2 노드(Nb)의 전위가 제1 노드(Na)의 전위보다 충분히 낮아져서 픽셀(PXij)의 시인성이 개선될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 픽셀의 등가회로도이다.
도 10에 도시된 픽셀(PXij)은 i번째 게이트 라인인 제1 게이트 라인(GLi), i+3번째 캐리 라인(CLi+3) 및 j번째 데이터 라인(DLj)과 연결된다. 도 10에 도시된 픽셀(PXij)은 도 4에 도시된 픽셀(PXij)과 유사한 구성을 가지므로 중복되는 설명은 생략한다.
픽셀(PXij)은 제1 서브 픽셀(PXa) 및 제2 서브 픽셀(PXb)을 포함한다. 제1 서브 픽셀(PXa)은 도 1에 도시된 게이트 라인들(GL1~GLn) 중 제1 게이트 라인(GLi)을 통해 수신되는 제1 게이트 신호(Gi)에 응답해서 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인(DLj)을 통해 데이터 신호(Dj)를 수신한다.
제2 서브 픽셀(PXb)은 도 1에 도시된 게이트 라인들(GL1~GLn) 중 제1 게이트 라인(GLi)을 통해 수신되는 제1 게이트 신호(Gi)에 응답해서 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인(DLj)을 통해 데이터 신호(Dj)를 수신하고, 제1 캐리 라인(CLi+3)을 통해 수신되는 제1 캐리 신호(GLi+3)에 응답해서 수신된 데이터 신호(Dj)의 전위를 낮춘다.
여기서, 제1 게이트 신호(Gi)의 펄스 폭이 d*H(단, d, H 각각은 양의 정수, H는 수평 구간)일 때, 제1 게이트 신호(Gi)보다 d*H+1 시간만큼 지연된 캐리 신호가 제1 캐리 신호(Ci+3)로서 제2 서브 픽셀(PXb)로 제공되는 것이 바람직하다.
도 1에 도시된 표시 패널(DP)의 픽셀들(PX11~PXnm) 각각이 도 10에 도시된 픽셀(PXij)을 포함할 때 표시 패널(DP)은 더미 게이트 라인을 제외한 게이트 라인들(GL1~GLn)만을 포함할 수 있다. 제1 캐리 라인(CLi+3)은 도 3에 도시된 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2, SRCn+3) 각각의 캐리 단자(CR)로부터 연장되어 표시 패널(DP)의 게이트 라인들(GL1~GLn)과 평행하게 배열될 수 있다.
도 11은 도10에 도시된 픽셀의 동작을 설명하기 위한 타이밍도이다.
도 10 및 도 11을 참조하면, 제1 게이트 신호(Gi)는 제1 접지 전압(VSS1)에서 제2 접지 전압(VSS2)으로 디스챠지된 후 게이트 온 전압(VON)으로 상승한다. i+3 번째 수평 구간(Pi+3)에서 제1 캐리 신호(Ci)는 제2 접지 전압(VSS2)에서 게이트 온 전압(VON)으로 상승한다. i+5 번째 수평 구간(Pi+5)에서 제1 캐리 신호(Ci)는 게이트 온 전압(VON)에서 제2 접지 전압(VSS2)으로 디스챠지된다.
제1 캐리 신호(Ci)는 게이트 온 전압(VON)으로 상승하기 이전과 이후의 전압 레벨이 제2 접지 전압(VSS2)으로 동일하므로 제2 노드(N2)의 커플링 커패시턴스를 변화시키지 않는다. 그러므로 i+5 번째 수평 구간(Pi+5)에서 i+3번째 캐리 신호(CRi+3)가 하이 레벨에서 로우 레벨로 천이하면 제2 노드(N2) 의 전위는 제1 노드(N1)의 전위보다 충분히 낮아져서 픽셀(PXij)의 시인성이 개선될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DS1: 제1 기판
DS2: 제2 기판 DP: 표시 패널
100: 게이트 구동회로 200: 데이터 구동회로
210: 구동칩 220: 연성회로기판
300: 구동 컨트롤러 SRC1~SRCn: 구동 스테이지
PXa: 제1 서브 픽셀 PXb: 제2 서브 픽셀

Claims (11)

  1. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들로 복수의 게이트 신호들을 출력하는 게이트 구동회로; 및
    상기 복수의 데이터 라인들을 구동하는 복수의 데이터 신호들을 출력하는 데이터 구동회로를 포함하되,
    상기 복수의 픽셀들 각각은,
    상기 복수의 게이트 신호들 중 제1 게이트 신호에 응답해서 상기 복수의 데이터 신호들 중 대응하는 데이터 신호를 수신하는 제1 서브 픽셀; 및
    상기 제1 게이트 신호에 응답해서 상기 복수의 데이터 신호들 중 대응하는 데이터 신호를 수신하고, 상기 복수의 게이트 신호들 중 제2 게이트 신호에 응답해서 상기 수신된 데이터 신호의 전위를 낮추는 제2 서브 픽셀을 포함하되,
    상기 제2 게이트 신호는 상기 제1 게이트 신호보다 2*d*H (단, d, H 각각은 양의 정수, H는 수평 구간, d*H는 제1 및 제2 게이트 신호들의 펄스 폭)시간만큼 지연된 신호인 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호의 펄스 폭이 2*H일 때 상기 제1 게이트 신호가 상기 복수의 게이트 신호들 중 i번째 게이트 신호이면 상기 제2 게이트 신호는 i+4번째 게이트 신호인 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 서브 픽셀은,
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제1 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터;
    상기 제1 노드와 공통 전압 사이에 연결된 제1 액정 커패시터; 및
    상기 제1 노드와 스토리지 전압 사이에 연결된 제1 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제2 서브 픽셀은,
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제2 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터;
    상기 제2 노드와 공통 전압 사이에 연결된 제2 액정 커패시터;
    상기 제2 노드와 스토리지 전압 사이에 연결된 제2 스토리지 커패시터;
    상기 제2 노드와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 복수의 게이트 라인들 중 제2 게이트 라인과 연결된 게이트 전극을 포함하는 제3 스위칭 트랜지스터; 및
    상기 제3 노드와 상기 스토리지 전극 사이에 연결된 다운 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호의 펄스 폭이 2*H일 때 상기 제1 게이트 라인이 상기 복수의 게이트 라인들 중 i번째 게이트 라인이면 상기 제2 게이트 라인은 i+4번째 게이트 라인인 것을 특징으로 하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호의 펄스 폭이 4*H일 때 상기 제1 게이트 라인이 상기 복수의 게이트 라인들 중 i번째 게이트 라인이면 상기 제2 게이트 라인은 i+8번째 게이트 라인인 것을 특징으로 하는 표시 장치.
  7. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들로 복수의 게이트 신호들을 출력하고, 상기 복수의 게이트 신호들에 대응하는 복수의 캐리 신호들을 출력하는 게이트 구동회로; 및
    상기 복수의 데이터 라인들을 구동하는 복수의 데이터 신호들을 출력하는 데이터 구동회로를 포함하되,
    상기 복수의 픽셀들 각각은,
    상기 복수의 게이트 신호들 중 대응하는 제1 게이트 신호에 응답해서 상기 데이터 신호들 중 대응하는 데이터 신호를 수신하는 제1 서브 픽셀; 및
    상기 제1 게이트 신호에 응답해서 상기 데이터 신호들 중 대응하는 데이터 신호를 수신하고, 상기 복수의 캐리 신호들 중 상기 제1 게이트 신호에 대응하는 제1 캐리 신호에 응답해서 상기 수신된 데이터 신호의 전위를 낮추는 제2 서브 픽셀을 포함하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 캐리 신호는 상기 제1 게이트 신호보다 d*H+1 (단, d, H 각각은 양의 정수, H는 수평 구간, d*H는 게이트 신호의 펄스 폭)시간만큼 지연된 게이트 신호에 대응하는 캐리 신호인 것을 특징으로 하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 게이트 신호의 펄스 폭이 2H(H는 수평 구간)일 때, 상기 제1 게이트 신호가 상기 복수의 게이트 신호들 중 i번째 게이트 신호이면 상기 제1 캐리 신호는 상기 복수의 캐리 신호들 중 i+3번째 캐리 신호인 것을 특징으로 하는 표시 장치.
  10. 제 7 항에 있어서,
    상기 제1 서브 픽셀은,
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제1 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터;
    상기 제1 노드와 공통 전압 사이에 연결된 제1 액정 커패시터; 및
    상기 제1 노드와 스토리지 전압 사이에 연결된 제1 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 7 항에 있어서,
    상기 제2 서브 픽셀은,
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 제2 노드와 연결된 제2 전극, 상기 복수의 게이트 라인들 중 대응하는 제1 게이트 라인과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터;
    상기 제2 노드와 공통 전압 사이에 연결된 제2 액정 커패시터;
    상기 제2 노드와 스토리지 전압 사이에 연결된 제2 스토리지 커패시터;
    상기 제2 노드와 연결된 제1 전극, 제3 노드와 연결된 제2 전극 및 상기 복수의 캐리 신호들 중 제1 캐리 신호를 수신하는 게이트 전극을 포함하는 제3 스위칭 트랜지스터; 및
    상기 제3 노드와 상기 스토리지 전극 사이에 연결된 다운 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
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