WO2015018149A1 - 移位寄存单元、移位寄存器、栅极驱动器和显示面板 - Google Patents

移位寄存单元、移位寄存器、栅极驱动器和显示面板 Download PDF

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WO2015018149A1
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transistor
shift register
down control
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谭文
祁小敬
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • Shift register unit shift register, gate driver and display panel
  • the present invention relates to the field of display, and in particular, to a shift register unit, a shift register including the shift register unit, and a display panel including the shift register. Background technique
  • the basic shift register unit includes a pull-up transistor T100, an output pull-down transistor ⁇ 200, The bootstrap capacitor C1, the pull-up control transistor T300, the pull-down control transistor ⁇ 400, the pull-down unit 13, the first clock signal input terminal CLK, the drive signal input terminal OUT(n-1), and the drive signal output terminal OUT(n).
  • the pull-up node PU point is a node connected to the gate of the pull-up transistor T100
  • the pull-down node PD is a node connected to the gate of the output pull-down transistor T200
  • the slave signal input terminal OUT (n-1) The start signal STV is input.
  • Fig. 2 Shown in Fig. 2 is a timing chart of the signals of the shift register unit of Fig. 1, in which VGL represents a low level and VGH represents a high level.
  • the basic shift register unit circuit shown in FIG. 1 when the basic shift register unit circuit shown in FIG. 1 is implemented using a Thin Film Transistor (TFT), the basic shift register unit can operate normally (as shown in FIG. 2). Shown in the solid line), where enhanced
  • the TFT is, for example, a thin film transistor made of amorphous silicon (a-si) and polycrystalline silicon (p-si).
  • the basic shift register unit circuit shown in Fig. 1 is realized using a depletion type TFT, the basic shift register unit does not operate normally (as shown by the broken line portion in Fig. 2). This is caused by the threshold voltage of the depletion mode TFT being less than zero.
  • 3 and 4 show the difference between the enhancement type thin film transistor and the depletion type thin film transistor.
  • 3 is a characteristic diagram of the enhancement type thin film transistor
  • the vertical axis is the drain current (i D ) of the thin film transistor
  • the horizontal axis is the gate-source voltage (V cs ).
  • V cs gate-source voltage
  • the vertical axis is the drain current (i D ) and the horizontal axis is the gate-source voltage (V cs ), but as can be seen from Figure 4, when ⁇ is 0 when, i D is much greater than 0, but only when the V es a constant negative voltage, i D was zero.
  • oxide thin film transistors with depletion characteristics have received increasing attention as a very promising semiconductor technology, which is simpler and less expensive than p-si thin film transistors.
  • the mobility is higher. Therefore, oxide thin film transistors are likely to become mainstream backplane driving technologies for various display panels (especially OLED (Organic Light Emitting Diode) and flexible display) in the future.
  • OLED Organic Light Emitting Diode
  • an object of the present invention is to provide a shift register unit, a shift register including the shift register unit, a gate driver including the shift register, and a display including the gate driver In the panel, a depletion thin film transistor can be used in the shift register unit.
  • a shift register unit including a first drive signal input end, a first drive signal output end, a first clock signal input end, and a first a pull-up transistor, a first output pull-down transistor, a switching transistor, a reset transistor, and a bootstrap capacitor, a drain of the switching transistor being coupled to the first driving signal input, a drain of the first output pull-down transistor and the The first driving signal output end is connected, one end of the bootstrap capacitor is connected to the gate of the first pull-up transistor, and the other end is connected to the first driving signal output end, and the gate of the first pull-up transistor is connected a pole connected to a source of the switching transistor, a drain of the first pull-up transistor being connected to the first clock signal input terminal, a drain of the first pull-up transistor and the first driving signal output Connected to the end, the drain of the reset transistor and the switch crystal
  • the source of the body tube is connected, wherein the shift register unit
  • the pull-down unit includes a first pull-down module and a second pull-down module
  • the first pull-down module is configured to output a second low level to the second end and the third end in a pre-charge phase a difference between the second low level and the third low level is less than a threshold voltage of the first output pull-down transistor
  • the second pull-down module is configured to be in the evaluation stage to the second end And the third end outputs the first low level.
  • the shift register unit includes a second drive signal output end, the second drive signal output end is synchronized with the first drive signal output end, and is capable of outputting a high level and the first low level.
  • the second pull-down module includes a first pull-down control transistor and a second driving signal input terminal, and a gate of the first pull-down control transistor is connected to the second driving signal output end, the first pull-down control transistor a source is connected to the first low level input, a drain of the first pull-down control transistor is connected to the second end and the third end, the second driving signal input end is The first driving signal input terminal is synchronized, and the second driving signal input end is capable of inputting a high level and the first low level, and the second driving signal input end is connected to the first end.
  • the second pull-down module further includes a second pull-down control transistor, a gate of the second pull-down control transistor is connected to the second driving signal output end, a source of the second pull-down control transistor and the The first low level input is connected, and the drain of the second pull down control transistor is connected to the first end.
  • a second pull-down control transistor a gate of the second pull-down control transistor is connected to the second driving signal output end, a source of the second pull-down control transistor and the The first low level input is connected, and the drain of the second pull down control transistor is connected to the first end.
  • the shift register unit further includes a second driving signal output module
  • the second driving signal output module includes a second pull-up transistor and a second output pull-down transistor
  • a gate of the second pull-up transistor is connected to a gate of the first pull-up transistor
  • a drain of the second pull-up transistor is connected to the input end of the first clock signal
  • the second pull-up a source of the transistor is coupled to the output of the second drive signal
  • a gate of the second output pull-down transistor is coupled to a gate of the first output pull-down transistor
  • a source of the second output pull-down transistor The first low level input terminal is connected
  • the drain of the second output pull-down transistor is connected to the second driving signal output end.
  • the shift register unit further includes a second clock signal input end, the second clock signal input end is opposite to the first clock signal input end, and the first pull-down module includes a third pull-down control transistor and a fourth pull-down control transistor, a resistance of the fourth pull-down control transistor is smaller than a resistance of the third pull-down transistor, and a gate and a drain of the third pull-down control transistor are connected to the second clock signal input end, a source of the three pull-down control transistor is connected to the second end, a gate of the fourth pull-down control transistor is connected to the second driving signal input end, a source of the fourth pull-down control transistor and the first Two low-level input terminals are connected, a drain of the fourth pull-down control transistor is connected to the second end, and the second end is connected to the third end.
  • the first pull-down module includes a third pull-down control transistor and a fourth pull-down control transistor, a resistance of the fourth pull-down control transistor is smaller than a resistance of the third pull-down transistor, and a
  • the shift register unit further includes a second clock signal input end, the second clock signal input end is opposite to the first clock signal input end, and the first pull-down module includes a third pull-down control transistor, a fourth pull-down control transistor, a fifth pull-down control transistor, and a sixth pull-down control transistor, wherein a resistance of the fourth pull-down control transistor is smaller than a resistance of the third pull-down transistor, and a resistance of the sixth pull-down control transistor is smaller than the fifth pull-down Controlling a resistance of the transistor, a gate and a drain of the third pull-down control transistor are connected to the second clock signal input end, a source of the third pull-down control transistor and a drain of the fourth pull-down control transistor Connected, the gate of the fourth pull-down control transistor is connected to the second driving signal input end, the source of the fourth pull-down control transistor is connected to the second low level input terminal, the fifth pull-down a drain of the control transistor is connected to the second clock signal input terminal, a gate of the fifth
  • the shift register unit further includes a second clock signal input end, the second clock signal input end being opposite to the first clock signal input end, the first pull-down module comprising a seventh pull-down control transistor and a pull-down capacitor having a resistance greater than a resistance of the seventh pull-down control transistor, one end of the pull-down capacitor being connected to the second clock signal input end, and the other end of the pull-down capacitor being connected to the second end a gate of the seventh pull-down control transistor is connected to the second driving signal input end, and a source of the seventh pull-down control transistor is connected to the second low-level input terminal, the seventh pull-down control A drain of the transistor is coupled to the second end, and the second end is coupled to the third end.
  • the first pull-down module comprising a seventh pull-down control transistor and a pull-down capacitor having a resistance greater than a resistance of the seventh pull-down control transistor, one end of the pull-down capacitor being connected to the second clock signal input end, and the other end of the pull-down capacitor being connected to the second
  • At least one of the first pull-up transistor, the first output pull-down transistor, the switching transistor, and the reset transistor is a depletion transistor.
  • the first pull-up transistor, the first output pull-down transistor, the switching transistor, and the reset transistor are all N-channel thin film transistors.
  • a shift register including a multi-stage shift register unit, wherein the shift register unit is the above-described shift register unit provided by the present invention, and the next The first driving signal input end of the shift register unit is connected to the first driving signal output end of the shift register unit of the previous stage.
  • a gate driver including the above shift register.
  • a display panel including a thin film transistor, a data line, a gate line, and a gate driver electrically connected to the gate line, wherein the gate driver is provided by the present invention
  • the gate driver, the first driving signal output terminal of the shift register unit in the shift register of the gate driver is connected to the gate line.
  • the gate potential of the first output pull-down transistor is the first low level, and the source potential is the third low level. Therefore, the first output pull-down transistor is The evaluation phase is completely turned off; the source potential of the reset transistor is the second low level, and the gate potential is the first low level. Therefore, the reset transistor is completely turned off; the source potential of the switching transistor is the same as the potential of the pull-up node ( Above the high level), the gate potential of the switching transistor is at the first low level, and therefore, the switching transistor is also completely turned off.
  • the first output pull-down transistor, the switching transistor, and the reset transistor are depletion transistors, the first output pull-down transistor, the switching transistor, and the reset transistor can be completely turned off during the evaluation phase, and no leakage occurs, so that the pull-up can be performed.
  • the node is coupled to a higher potential.
  • 1 is a circuit diagram of a conventional basic shift register unit
  • FIG. 2 is a timing chart of signals of the shift register unit shown in FIG. 1 during operation;
  • FIG. 3 is a characteristic diagram of the enhancement transistor;
  • Figure 4 is a characteristic diagram of a depletion transistor
  • Figure 5 is a schematic diagram of a shift register unit provided by the present invention.
  • Figure 6 is a circuit diagram of a first embodiment of a shift register unit provided by the present invention.
  • Figure 7 is a circuit diagram of a second embodiment of the shift register unit provided by the present invention.
  • Figure 8 is a circuit diagram of a third embodiment of the shift register unit provided by the present invention.
  • Figure 9 is a circuit diagram of a fourth embodiment of the shift register unit provided by the present invention.
  • Figure 10 is a timing diagram of signals when the shift register unit provided by the present invention operates;
  • Figure 11 is a schematic diagram of a shift register provided by the present invention. Description of the reference numerals
  • T1 first pull-up transistor T2: first output pull-down transistor T3: switching transistor T4: reset transistor
  • T5 second pull-up transistor T6: second output pull-down transistor T7: third pull-down control transistor T8: fourth pull-down control transistor T9: second pull-down control transistor T10: first pull-down control transistor T11: fifth pull-down control transistor T12: sixth pull-down control transistor T13: seventh pull-down control transistor C1: bootstrap capacitor
  • VGL Low level
  • VGL1 First low level
  • VGL2 second low level
  • VGL3 third low level
  • FIG. 5 is a schematic diagram of a shift register unit provided by the present invention.
  • the shift register unit includes a first driving signal input terminal 10, a first driving signal output terminal 11, a first clock signal input terminal CLK, a first pull-up transistor T1, and a first output pull-down transistor ⁇ 2.
  • the switching transistor ⁇ 3, the reset transistor ⁇ 4 and the bootstrap capacitor C1 the drain of the switching transistor T3 is connected to the first driving signal input terminal 10, and the drain of the first output pull-down transistor T2 is connected to the first driving signal output terminal.
  • One end of the capacitor C1 is connected to the gate of the first pull-up transistor T1, and the other end is connected to the first driving signal output terminal 11.
  • the gate of the first pull-up transistor T1 is connected to the source of the switching transistor T3, and the first pull-up is performed.
  • the drain of the transistor T1 is connected to the first clock signal input terminal CLK
  • the source of the first pull-up transistor T1 is connected to the first driving signal output terminal 11
  • the drain of the reset transistor T4 is connected to the source of the switching transistor T3, wherein
  • the shift register unit further includes a pull-down unit 13, the first end a of the pull-down unit 13 is connected to the gate of the switching transistor T3, the second end b of the pull-down unit 13 and the reset transistor T4 Connected to the gate, the third end c of the pull-down unit 13 is connected to the gate of the first output pull-down transistor T2, resetting the crystal
  • the source of the body tube T4 is connected to a second low level input capable of outputting a second low level VGL2, the source of the first output pull-down transistor ⁇ 2 and a third low level input capable of outputting a third low level VGL
  • VGL2 is smaller than the threshold voltage of the reset transistor ⁇ 4 (ie, VGL1-VGL2 ⁇ Vth>T4 ), and the difference between the first low level VGL1 and the third low level VGL3 is smaller than the threshold voltage of the first output pull-down transistor T2 (ie, VGLl-VGL3 ⁇ V th , T2 ).
  • the gate of the first pull-up transistor T1 is formed as a pull-up node PU
  • the gate of the first output pull-down transistor T2 is formed as a pull-down node PD
  • the pull-down node PD and the pull-down unit 13 The three ends c coincide (see Figures 6 to 9).
  • the gate potential of the first output pull-down transistor T2 is the first low level VGL1, and the source potential is the third low level VGL3, therefore, the first output pull-down
  • the transistor T2 is completely turned off in the evaluation phase;
  • the source potential of the reset transistor T4 is the second low level VGL2, and the gate potential is the first low level VGL1, therefore, the reset transistor T4 is completely turned off;
  • the source potential of the switching transistor T3 The same as the potential of the pull-up node PU (higher than the high level VGH), the gate potential of the switching transistor T3 is the first low level VGL1, and therefore, the switching transistor T3 is also completely turned off.
  • the first output pull-down transistor T2 the switching transistor ⁇ 3, and the reset transistor ⁇ 4 are depletion transistors, the first output pull-down transistor ⁇ 2, the switching transistor ⁇ 3, and the reset transistor ⁇ 4 can be completely turned off during the evaluation phase, and no leakage occurs. Thereby, the pull-up node can be coupled to a higher potential, the first pull-up transistor T1 is turned on, and the first drive signal output terminal can output a high level VGH.
  • the first terminal a of the pull-down unit 13 should be able to output a high level to the gate of the switching transistor T3, so that the switching transistor T3 is turned on, on the upper side.
  • the node PU is charged.
  • the reset transistor T4 and the first output pull-down transistor T2 should be at least substantially closed to ensure proper operation of the precharge phase.
  • the second terminal b of the pull-down unit 13 should be able to output a high level VGH to the gate of the reset transistor T4, so that the reset transistor T4 is turned on. Start, thereby discharging the pull-up node PU.
  • the pull-down unit may include a first pull-down module 13a and a second pull-down module 13b for use in a pre-charge phase (ie, phase 1 in FIG. 10).
  • a second low level VGL2 is outputted to the second end b of the pull-down unit and the third end c of the pull-down unit, the difference between the second low level VGL2 and the third low level VGL3 being smaller than the first output pull-down transistor T2 Threshold voltage V th , T2 , (ie, VGL2-VGL3 ⁇ V th>T2 ), the second pull-down module 13b is configured to pull down the first end & second end b and the third end c of the unit during the evaluation phase
  • the first low level VGL1 is output.
  • the first output pull-down transistor T2 is completely turned off, and the reset transistor T4 is substantially turned off, so that the pull-up node PU can be normally charged.
  • the shift register unit may further include a second driving signal output terminal 12, the second driving signal output terminal 12 is synchronized with the first driving signal output terminal 11, and is capable of outputting a high level VGH and a first low level VGL1
  • the second pull-down module 13b may include a first pull-down control transistor T10 and a second driving signal input terminal 14.
  • the gate of the first pull-down control transistor T10 is connected to the second driving signal output terminal 12, and the first pull-down control
  • the source of the transistor T10 is connected to the first low level input terminal
  • the drain of the first pull-down control transistor T10 is connected to the second end b and the third end c of the pull-down unit
  • the second driving signal input end 14 is connected to the first end a of the pull-down unit
  • the second driving signal input terminal 14 is synchronized with the first driving signal input terminal 10
  • the second driving signal input terminal 14 can input a high level VGH to the first terminal a and First low Level VGL1.
  • the synchronization of the second driving signal input terminal 14 with the first driving signal input terminal 10 means that when the high level VGH is input to the drain of the switching transistor T3 through the first driving signal input terminal 10, the second driving signal input terminal is passed. 14 inputs a high level VGH to the gate of the switching transistor T3, and when the low level is input to the drain of the switching transistor T3 through the first driving signal input terminal 10, passes through the second driving signal input terminal 14 to the gate of the switching transistor T3. Enter the first low level VGL1.
  • the second drive signal input terminal 14 ensures that the switching transistor T3 is in the precharge phase Turned on and turned off during the evaluation phase.
  • the synchronization of the second driving signal output terminal 12 with the first driving signal output terminal 11 means that when the first driving signal output terminal 11 outputs a high level, the second driving signal output terminal 12 also outputs a high level when the first driving When the signal output terminal 11 outputs a low level, the second drive signal output terminal 12 also outputs a low level.
  • the first drive signal output terminal 11 outputs a high level VGH only during the evaluation phase, so that the second drive signal output terminal 12 also outputs the high level VGH only during the evaluation phase.
  • the gate of the first pull-down control transistor T10 is the high level VGH outputted by the second driving signal output terminal 12, so the first pull-down control transistor T10 is turned on, and the drain of the first pull-down control transistor T10
  • the potential is the first low level VGL1 to enable the potential of the second terminal b and the third terminal c of the pull-down unit to be pulled down to the first low level VGL1.
  • the second pull-down module 13b may further include a second pull-down control transistor T9, and the gate of the second pull-down control transistor ⁇ 9 is connected to the second driving signal output terminal 12,
  • the source of the second pull-down control transistor ⁇ 9 is connected to the first low-level input terminal, and the drain of the second pull-down control transistor ⁇ 9 is connected to the first terminal a of the pull-down unit.
  • the second driving signal output terminal 12 outputs a high level to the gate of the second pull-down control transistor T9, turns on the second pull-down control transistor T9, and further turns the first end a of the pull-down unit The potential is pulled down to the first low level VGL1.
  • the shift register unit further includes a second driving signal output module 15, which includes a second pull-up transistor T5 and a second output pull-down transistor T6, on the second
  • the gate of the pull transistor ⁇ 5 is connected to the gate of the first pull-up transistor T1 (the pull-up node PU), the drain of the second pull-up transistor ⁇ 5 is connected to the first clock signal input terminal CLK, and the second pull-up transistor ⁇ 5
  • the source is connected to the second driving signal output terminal 12
  • the gate of the second output pull-down transistor ⁇ 6 is connected to the gate of the first output pull-down transistor ⁇ 2 (the pull-down node PD)
  • the source of the second output pull-down transistor ⁇ 6 is The first low level input is connected, and the second output pull down transistor ⁇ 6 is drained
  • the pole is connected to the second drive signal output terminal 12.
  • the gate of the second pull-up transistor T5 is connected to the pull-up node PU, and the gate of the second output pull-down transistor T6 is connected to the pull-down node PD. Therefore, in the evaluation phase, the second driving signal output terminal 12 can The high level VGH is output, and in the precharge phase, the reset phase, and the non-operation phase, the second driving signal output terminal 12 can output the first low level VGL1. Therefore, in the precharge phase, the reset phase, and the non-operation phase, the first pull-down control transistor T10 and the second pull-down control transistor T9 are substantially turned off (although there is leakage current, but is small).
  • the first pull-down module 13a has the following functions: First, the potential at the pull-down node PD is pulled up in the reset phase, so that the reset transistor T4 is turned on to discharge the pull-up node PU; second, in the shift register unit In the non-working phase, the pull-down node PD is pulled down by the AC, that is, the pull-down node PD can be in an alternating voltage state, avoiding the long-term DC bias causing the transmission curve of the first output pull-down transistor T2 to shift to the right and aging failure, and further Increase the life of the entire shift register unit.
  • the shift register unit further includes a second clock signal input terminal CLKB, which is opposite to the first clock signal input terminal CLK,
  • a pull-down module 13a includes a third pull-down control transistor T7 and a fourth pull-down control transistor T8.
  • the resistance of the fourth pull-down control transistor ⁇ 8 is smaller than the resistance of the third pull-down control transistor ⁇ 7, and the gate and drain of the third pull-down control transistor ⁇ 7 Connected to the second clock signal input terminal CLKB, the source of the third pull-down control transistor ⁇ 7 is connected to the second terminal b, and the gate of the fourth pull-down control transistor ⁇ 8 is connected to the second driving signal input terminal 14, the fourth pull-down control transistor The source of T8 is connected to the second low level input, the drain of the fourth pull-down control transistor T8 is connected to the second end b, and the second end b is connected to the third end c.
  • the first clock signal input terminal CLK and the second clock signal input terminal CLKB are opposite to each other, when a high level is input from the first clock signal input terminal CLK, a low level is input from the second clock signal input terminal CLKB, when When a low level is input from the first clock signal input terminal CLK, a high level is input from the second clock signal input terminal CLKB.
  • a high level VGH is input through the first driving signal input terminal 10
  • a high level VGH is input through the second driving signal input terminal 14, and is input through the first clock signal input terminal CLK.
  • the first low level VGL1 is input to the high level VGH through the second clock signal input terminal CLKB.
  • the switching transistor T3 is turned on, and charges the PU point of the pull-up node, so that the potential of the pull-up node PU is at a high level VGH.
  • the first pull-up transistor T1 and the second pull-up transistor T5 are turned on, first The driving signal input terminal 11 and the second driving signal output terminal 12 both output the first low level VGL1 input by the first clock signal input terminal CLK, and therefore, the first pull-down control transistor T10 and the second pull-down control transistor T9 are substantially turned off.
  • the third pull-down control transistor T7 and the fourth pull-down control transistor T8 are both turned on.
  • the resistance of the fourth pull-down control transistor T8 is smaller than the resistance of the third pull-down control transistor T7, the potential at the second end b of the pull-down unit is close to the second low level VGL2, due to the second end b and the third end c is connected, so the potential of the third terminal c (ie, the pull-down node PD) is the second low level VGL2. Therefore, the first output pull-down transistor T2 is completely turned off, the reset transistor T4 is substantially turned off, and the charging process can be performed normally.
  • a low level is input through the first driving signal input terminal 10
  • a first low level VGL1 is input through the second driving signal input terminal 14, through the first clock signal input terminal CLK.
  • the high level VGH is input
  • the first low level VGL1 is input through the second clock signal input terminal CLKB.
  • the potential at the pull-up node PU is coupled higher by the bootstrap capacitor C1, causing the first pull-up transistor T1 and the second pull-up transistor T5 to be turned on, and the first driving signal output terminal 11 and the second driving signal output terminal 12 can output
  • the high level VGH, the first pull-down control transistor T10 and the second pull-down control transistor T9 are both turned on because the gate potential is the high level VGH outputted by the second driving signal output terminal 12, and therefore, the third end c (ie The pull-down node PD) and the gate of the switching transistor T3 are both pulled down to the first low level VGL1, thereby causing the first output pull-down transistor T2 and the switching transistor T3 to be completely turned off.
  • the third pull-down control transistor T7 and the fourth pull-down control transistor T8 are turned off, and the second end b of the pull-down unit is connected to the third terminal c, so that the potential of the second terminal b and the electrical power of the third terminal c
  • the bits are the same, and both are the first low level VGL1, so that the reset transistor T4 is completely turned off. Therefore, in the evaluation phase, the first output pull-down transistor T2, the switching transistor ⁇ 3, and the reset transistor ⁇ 4 are all completely turned off, and there is no leakage phenomenon, so that the pull-up node PU can have a higher potential, ensuring the slave first driving signal.
  • the output terminal 11 outputs a sufficiently high level VGH.
  • a low level is input through the first driving signal input terminal 10
  • a low level is input through the second driving signal input terminal 14
  • a first low level VGL1 is input through the first clock signal input terminal CLK, and the second clock is passed.
  • the signal input terminal CLKB inputs a high level VGH.
  • the second driving signal output terminal 12 outputs a low level, the first pull-down control transistor T10 and the second pull-down control transistor T9 are turned off, the switching transistor T3 is turned off, and the high-level VGH is input from the second clock signal input terminal CLKB, from the second
  • the driving signal input terminal 14 inputs the first low level VGL1, the third pull-down control transistor T7 is turned on, and the fourth pull-down control transistor T8 is turned off, so the potential at the second terminal b is at the high level VGH, due to the second end b and the third The terminal c is connected. Therefore, the potential at the third terminal c is also a high level VGH.
  • the first output pull-down transistor T2 the second output pull-down transistor ⁇ 6, and the reset transistor ⁇ 4 are both turned on, and the reset transistor ⁇ 4 pairs the pull-up node.
  • the PU discharges, the first driving signal output terminal outputs a third low level VGL3, and the second driving signal output terminal outputs a first low level VGL1.
  • the third pull-down control transistor T7 is in an alternating state of being turned on and off, that is, the pull-down node PD can be in an alternating voltage state, avoiding a long-term DC bias causing the transmission curve of the first output pull-down transistor T2 to the right.
  • the aging fails due to the offset, thereby increasing the service life of the entire shift register unit.
  • the first pull-down module 13a includes a third pull-down control transistor T7, a fourth pull-down control transistor ⁇ 8, a fifth pull-down control transistor T11, and a sixth pull-down control transistor ⁇ 12
  • the resistance of the fourth pull-down control transistor ⁇ 8 is smaller than the resistance of the third pull-down control transistor ⁇ 7
  • the resistance of the sixth pull-down control transistor T12 is smaller than the resistance of the fifth pull-down control transistor T11
  • the second clock signal input terminal CLKB is connected
  • the source of the third pull-down control transistor T7 is connected to the drain of the fourth pull-down control transistor T8, and the fourth pull-down control
  • the gate of the transistor T8 is connected to the second driving signal input terminal 14
  • the source of the fourth pull-down control transistor ⁇ 8 is connected to the second low level input terminal
  • the drain of the fifth pull-down control transistor T11 is connected to the second clock.
  • the signal input terminal CLKB is connected, the gate of the fifth pull-down control transistor T11 is connected to the drain of the fourth pull-down control transistor ⁇ 8, and the source of the fifth pull-down control transistor T11 is connected to the second terminal b of the pull-down unit.
  • a gate of the pull-down control transistor T12 is connected to the second driving signal input terminal, a source of the sixth pull-down control transistor T12 is connected to the second low-level input terminal, and a drain of the sixth pull-down control transistor T12 is The second end b of the pull-down unit is connected, and the second end b of the pull-down unit is connected to the third end c of the pull-down unit.
  • the structures of the second pull-down module 13b and the second driving signal output module 15 are the same as those in the first embodiment, and the working principle is also the same. Therefore, only the first pull-down module 13a is moved here. The status of each working phase and non-working phase of the bit register unit.
  • the third pull-down control transistor T7, the fourth pull-down control transistor ⁇ 8, and the sixth pull-down control transistor T12 are both turned on, because the resistance of the third pull-down control transistor ⁇ 7 is greater than the resistance of the fourth pull-down control transistor ⁇ 8, therefore,
  • the gate potential of the five pull-down control transistor T11 is close to the second low level VGL2, and therefore, the fifth pull-down control transistor T11 is substantially turned off, so the drain potential of the sixth pull-down control transistor T12 (ie, the The second terminal b) is the second low level VGL2, so it can be ensured that the first output pull-down transistor T2 is completely turned off during the pre-charging phase to ensure smooth progress of the pre-charging phase.
  • the third pull-down control transistor T7, the fourth pull-down control transistor T8, the fifth pull-down control transistor T11, and the sixth pull-down control transistor T12 are all turned off.
  • the reset transistor T4 can be turned on to discharge the pull-up node.
  • the third pull-down control transistor T7 and the fifth pull-down control transistor T11 are in an alternate state of being turned on and off, that is, the pull-down node PD may be in an alternating voltage state.
  • the pull-down node PD may be in an alternating voltage state.
  • the first pull-down module 13a may include a seventh pull-down control transistor T13 and a pull-down capacitor C2, and one end of the pull-down capacitor C2 is The second clock signal input terminal CLKB is connected, the other end of the pull-down capacitor C2 is connected to the second terminal b of the pull-down unit, and the gate of the seventh pull-down control transistor T13 is connected to the second driving signal input terminal 14, and the seventh pull-down control
  • the source of the transistor T13 is connected to the second low level input terminal
  • the drain of the seventh pull-down control transistor T13 is connected to the second end b of the pull-down unit
  • the second end b of the pull-down unit is The third end c of the pull-down unit is connected.
  • the pull-down capacitor C2 In the pre-charging phase, the pull-down capacitor C2 is charged, and the seventh pull-down control transistor T13 is turned on. Since the resistance of the pull-down capacitor C2 is greater than the resistance of the seventh pull-down control transistor T13, the potential at the second end b of the pull-down unit is close. The second low level VGL2.
  • the seventh pull-down control transistor T13 is turned off, and the pull-down capacitor C2 stops charging.
  • the seventh pull-down control transistor T13 is turned off, and the pull-down capacitor C2 is charged, so that the potential at the second terminal b of the pull-down unit is at a high level VGH, causing the reset transistor T4 to be turned on to discharge the pull-up node PU.
  • the seventh pull-down control transistor T13 is turned off, and the pull-down capacitor C2 is alternately in a state of being charged and de-energized, thereby performing an AC pull-down on the pull-down node PD.
  • At least one of the first pull-up transistor T1, the first output pull-down transistor ⁇ 2, the switching transistor ⁇ 3, and the reset transistor ⁇ 4 may be a depletion transistor.
  • the first pull-up transistor T1, the first output pull-down transistor ⁇ 2, the switching transistor ⁇ 3, and the reset transistor ⁇ 4 may each be a depletion transistor. The advantages of the depletion transistor have been described in the background art and will not be described again here.
  • the first pull-up transistor T1, the first output pull-down transistor ⁇ 2, the switching transistor ⁇ 3, and the reset transistor ⁇ 4 are all ⁇ channel thin film transistors.
  • a shift register comprising a multi-stage shift register unit, wherein the shift register unit is the above-mentioned shift provided by the present invention a bit register unit, a first drive signal input terminal 10(n) of the shift register unit of the next stage and a first drive of the shift register unit of the previous stage
  • the signal output terminal 11 (n-1) is connected.
  • n represents a natural number.
  • 10 (1) represents the first drive signal input end of the first stage shift register unit
  • 11 (1) represents the first drive signal output end of the first stage shift register unit
  • 10 (n-1) represents the first drive signal input terminal of the (n-1)th stage shift register unit
  • 11 (n-1) represents the first stage of the (n-1)th stage shift register unit.
  • the driving signal output terminal, 10 (n) represents the first driving signal input end of the nth stage shift register unit
  • 11 (n) represents the first driving signal output end of the nth stage shift register unit
  • V Dd and V ss represent the positive and negative terminals of the power supply for the shift register unit, respectively.
  • the shift register unit includes the second drive signal output module, the second drive signal output terminal 12 (n-1) of the upper stage shift register unit and the second drive signal input of the next stage shift register unit End 14 (n) is connected.
  • 14 (1) represents the second drive signal input terminal of the first stage shift register unit, and 12 (1) represents the second drive signal output terminal of the first stage shift register unit; 14 (n-1) a second drive signal input terminal representing the (n-1)th stage shift register unit, 12 (n-1) representing a second drive signal output terminal of the (n-1)th stage shift register unit; n) represents a second drive signal input terminal of the nth stage shift register unit, and 12(n) represents a second drive signal output terminal of the nth stage shift register unit.
  • a depletion transistor can be applied to the shift register provided by the present invention.
  • a gate driver including the above shift register.
  • a display panel including a thin film transistor, a data line, a gate line, and a gate driver electrically connected to the gate line, wherein the gate driver is provided by the present invention
  • the gate driver is provided by the present invention
  • a driving signal output end of the gate driver is connected to the gate line.
  • the display panel may include a plurality of gate lines and a plurality of data lines, the plurality of data lines and the plurality of gate lines intersect to form a plurality of pixel units, and each of the pixel units is provided with a thin film transistor
  • Each of the shift register units in the shift register of the gate driver is connected to a gate line, and the thin film transistor is turned on by supplying a high level VGH to the gate line.
  • the first pull-up transistor T1, the first output pull-down transistor ⁇ 2, the switching transistor ⁇ 3, and the reset transistor ⁇ 4 used by the shift register unit in the shift register of the gate driver may be depletion type Transistor. The advantages of the depletion transistor have been described in the background art and will not be described again here.

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Abstract

本发明提供一种移位寄存单元，该移位寄存单元包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，其中，移位寄存单元还包括下拉单元，该下拉单元的第一端与开关晶体管的栅极相连，下拉单元的第二端与复位晶体管的栅极相连，下拉单元的第三端与第一输出下拉晶体管的栅极相连，复位晶体管的源极与第二低电平输入端相连，第一输出下拉晶体管的源极与第三低电平输入端相连。本发明还提供一种包括上述移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动器和一种包括该栅极驱动器的显示面板。上述移位寄存单元中可以使用耗尽型晶体管。

Description

移位寄存单元、 移位寄存器、 栅极驱动器和显示面板 技术领域
本发明涉及显示领域， 具体地， 涉及移位寄存单元、 包括该移 位寄存单元的移位寄存器和包括该移位寄存器的显示面板。 背景技术
随着平板显示的发展， 高分辨率、 窄边框成为发展的潮流， 而 在显示面板上集成栅极驱动电路是实现高分辨率、窄边框显示最重要 的解决办法。
图 1 中所示的是现有的用于栅极驱动电路的基本的移位寄存单 元的电路图， 如图 1 所示， 该基本的移位寄存单元包括上拉晶体管 T100、 输出下拉晶体管 Τ200、 自举电容 Cl、 上拉控制晶体管 T300、 下拉控制晶体管 Τ400、 下拉单元 13、 第一时钟信号输入端 CLK、 驱 动信号输入端 OUT ( n-1 ) 和驱动信号输出端 OUT ( n) 。
在图 1中， 上拉节点 PU点为与上拉晶体管 T100的栅极连接的 节点， 下拉节点 PD为与输出下拉晶体管 T200的栅极连接的节点， 从驱动信号输入端 OUT ( n-1 ) 输入起始信号 STV。
图 2中所示的是图 1中的移位寄存单元在工作时各信号的时序 图， 其中， VGL表示低电平， VGH表示高电平。
如图 2所示， 当使用增强型薄膜晶体管 （Thin Film Transistor, TFT)实现图 1中所示的基本的移位寄存单元电路时， 该基本的移位 寄存单元可以正常工作 （如图 2 中的实线部分所示） ， 其中增强型
TFT例如为非晶硅 （a-si) 和多晶硅 （p-si) 制成的薄膜晶体管。
但是， 当使用耗尽型 TFT实现图 1中所示的基本的移位寄存单 元电路时，该基本的移位寄存单元不能正常工作（如图 2中的虚线部 分所示） 。 这是由于耗尽型 TFT的阈值电压小于 0而造成的。
图 3和图 4示出了增强型薄膜晶体管与耗尽型薄膜晶体管的差 别。图 3为增强型薄膜晶体管的特性曲线图，纵轴为薄膜晶体管的漏 极电流（iD) ， 横轴为栅源电压（Vcs) ， 从图 3中可以看出， 当 Vcs 为 0时， iD为 0， 则对于增强型薄膜晶体管而言， 当 ^为0时， 该 增强型薄膜晶体管完全关闭。 图 4 为耗尽型薄膜晶体管的特性曲线 图， 同样， 纵轴为漏极电流 （iD) ， 横轴为栅源电压 （Vcs) ， 但从 图 4中可以看出， 当 ^为0时， iD远大于 0， 而只有在 Ves为一定 的负电压时， iD才为 0。
然而， 近年来， 具有耗尽型的特点的氧化物薄膜晶体管作为一 种非常有潜力的半导体技术越来越受到重视，其与 p-si薄膜晶体管相 比， 工艺更简单、 成本更低， 与 a-si薄膜晶体管相比， 迁移率更高， 因而， 氧化物薄膜晶体管未来很可能成为各种显示面板 （尤其是 OLED (有机发光二极管） 和柔性显示） 的主流背板驱动技术。
因此， 需要提供一种能够使用耗尽型 TFT来实现的移位寄存单 元。 发明内容
鉴于此， 本发明的目的是提供一种移位寄存单元、 一种包括该 移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动器和 一种包括该栅极驱动器的显示面板，所述移位寄存单元中可以使用耗 尽型薄膜晶体管。
为了实现上述目的， 作为本发明的一个方面， 提供一种移位寄 存单元，该移位寄存单元包括第一驱动信号输入端、第一驱动信号输 出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、 开关晶体管、复位晶体管和自举电容，所述开关晶体管的漏极与所述 第一驱动信号输入端相连，所述第一输出下拉晶体管的漏极与所述第 一驱动信号输出端相连，所述自举电容的一端与所述第一上拉晶体管 的栅极相连、另一端与所述第一驱动信号输出端相连，所述第一上拉 晶体管的栅极与所述开关晶体管的源极相连，所述第一上拉晶体管的 漏极与所述第一时钟信号输入端相连，所述第一上拉晶体管的漏极与 所述第一驱动信号输出端相连，所述复位晶体管的漏极与所述开关晶 体管的源极相连， 其中， 所述移位寄存单元还包括下拉单元， 该下拉 单元的第一端与所述开关晶体管的栅极相连，所述下拉单元的第二端 与所述复位晶体管的栅极相连，所述下拉单元的第三端与所述第一输 出下拉晶体管的栅极相连，所述复位晶体管的源极与能够输出第二低 电平的第二低电平输入端相连，所述第一输出下拉晶体管的源极与能 够输出第三低电平的第三低电平输入端相连，在求值阶段，所述下拉 单元能够向所述第一输出下拉晶体管的栅极、所述开关晶体管的栅极 以及所述复位晶体管的栅极输出第一低电平，所述第一低电平与所述 第二低电平的差值小于所述复位晶体管的阈值电压，所述第一低电平 与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压。
优选地， 所述下拉单元包括第一下拉模块和第二下拉模块， 所 述第一下拉模块用于在预充电阶段向所述第二端和所述第三端输出 第二低电平，该第二低电平与所述第三低电平的差值小于所述第一输 出下拉晶体管的阈值电压，所述第二下拉模块用于在所述求值阶段向 所述第二端和所述第三端输出所述第一低电平。
优选地， 所述移位寄存单元包括第二驱动信号输出端， 该第二 驱动信号输出端与所述第一驱动信号输出端同步，且能够输出高电平 和所述第一低电平，所述第二下拉模块包括第一下拉控制晶体管和第 二驱动信号输入端，该第一下拉控制晶体管的栅极与所述第二驱动信 号输出端相连，所述第一下拉控制晶体管的源极与所述第一低电平输 入端相连，所述第一下拉控制晶体管的漏极与所述第二端和所述第三 端连接， 所述第二驱动信号输入端与所述第一驱动信号输入端同步， 且所述第二驱动信号输入端能够输入高电平和所述第一低电平，所述 第二驱动信号输入端与第一端相连。
优选地， 所述第二下拉模块还包括第二下拉控制晶体管， 该第 二下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第二 下拉控制晶体管的源极与所述第一低电平输入端相连，所述第二下拉 控制晶体管的漏极与所述第一端相连。
优选地， 所述移位寄存单元还包括第二驱动信号输出模块， 该 第二驱动信号输出模块包括第二上拉晶体管和第二输出下拉晶体管， 所述第二上拉晶体管的栅极与所述第一上拉晶体管的栅极相连，所述 第二上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第二上 拉晶体管的源极与所述第二驱动信号输出端相连，所述第二输出下拉 晶体管的栅极与所述第一输出下拉晶体管的栅极相连，所述第二输出 下拉晶体管的源极与所述第一低电平输入端相连，所述第二输出下拉 晶体管的漏极与所述第二驱动信号输出端相连。
优选地， 所述移位寄存单元还包括第二时钟信号输入端， 该第 二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模 块包括第三下拉控制晶体管和第四下拉控制晶体管，所述第四下拉控 制晶体管的电阻小于第三下拉晶体管的电阻，所述第三下拉控制晶体 管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制 晶体管的源极与所述第二端相连，所述第四下拉控制晶体管的栅极与 所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所 述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第 二端相连， 所述第二端与所述第三端相连。
优选地， 所述移位寄存单元还包括第二时钟信号输入端， 该第 二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模 块包括第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶 体管和第六下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第 三下拉晶体管的电阻，所述第六下拉控制晶体管的电阻小于所述第五 下拉控制晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所 述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述 第四下拉控制晶体管的漏极相连，所述第四下拉控制晶体管的栅极与 所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所 述第二低电平输入端相连，所述第五下拉控制晶体管的漏极与所述第 二时钟信号输入端相连，所述第五下拉控制晶体管的栅极与所述第四 下拉控制晶体管的漏极相连，所述第五下拉控制晶体管的源极与所述 第二端相连，所述第六下拉控制晶体管的栅极与所述第二驱动信号输 入端相连，所述第六下拉控制晶体管的源极与所述第二低电平输入端 相连，所述第六下拉控制晶体管的漏极与所述第二端相连，所述第二 端与所述第三端相连。
优选地， 所述移位寄存单元还包括第二时钟信号输入端， 该第 二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模 块包括第七下拉控制晶体管和下拉电容，该下拉电容的电阻大于所述 第七下拉控制晶体管的电阻，所述下拉电容的一端与所述第二时钟信 号输入端相连，所述下拉电容的另一端与所述第二端相连，所述第七 下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第七下 拉控制晶体管的源极与所述第二低电平输入端相连，所述第七下拉控 制晶体管的漏极与所述第二端相连， 所述第二端与所述第三端相连。
优选地， 所述第一上拉晶体管、 第一输出下拉晶体管、 开关晶 体管、 复位晶体管中的至少一个为耗尽型晶体管。
优选地， 所述第一上拉晶体管、 第一输出下拉晶体管、 开关晶 体管、 复位晶体管均为 N沟道薄膜晶体管。
作为本发明的另一个方面， 还提供一种移位寄存器， 该移位寄 存器包括多级移位寄存单元，其中，所述移位寄存单元为本发明所提 供的上述移位寄存单元，下一级所述移位寄存单元的第一驱动信号输 入端与上一级所述移位寄存单元的第一驱动信号输出端相连。
作为本发明的另一个方面， 还提供一种栅极驱动器， 该栅极驱 动器包括上述移位寄存器。
作为本发明的再一个方面， 提供一种显示面板， 该显示面板包 括薄膜晶体管、数据线、栅线和与该栅线电连接的栅极驱动器，其中， 所述栅极驱动器为本发明所提供的上述栅极驱动器，所述栅极驱动器 的移位寄存器中的移位寄存单元的第一驱动信号输出端与所述栅线 连接。
本发明所提供的移位寄存单元中， 在求值阶段， 第一输出下拉 晶体管的栅极电位为第一低电平、源极电位为第三低电平， 因此， 第 一输出下拉晶体管在求值阶段完全关闭；复位晶体管的源极电位为第 二低电平、 栅极电位为第一低电平， 因此， 复位晶体管完全关闭； 开 关晶体管的源极电位与上拉节点的电位相同（高于高电平）， 开关晶 体管的栅极电位为第一低电平， 因此， 开关晶体管也完全关闭。 即使第一输出下拉晶体管、 开关晶体管以及复位晶体管均为耗 尽型晶体管，该第一输出下拉晶体管、开关晶体管以及复位晶体管也 可以在求值阶段完全关闭，不会产生漏电，从而可以使上拉节点耦合 至较高的电位。 附图说明
附图是用来提供对本发明的进一步理解， 其构成说明书的一部 分，且与下面的具体实施方式一起用于解释本发明，但并不构成对本 发明的限制。 附图中：
图 1是现有的基本的移位寄存单元的电路图；
图 2是图 1中所示的移位寄存单元在工作时各信号的时序图； 图 3是增强型晶体管的特性曲线图；
图 4是耗尽型晶体管的特性曲线图；
图 5是本发明所提供的移位寄存单元的原理图；
图 6是本发明所提供的移位寄存单元的第一种实施方式的电路 图；
图 7是本发明所提供的移位寄存单元的第二种实施方式的电路 图；
图 8是本发明所提供的移位寄存单元的第三种实施方式的电路 图；
图 9是本发明所提供的移位寄存单元的第四种实施方式的电路 图；
图 10是本发明所提供的移位寄存单元工作时各信号的时序图； 图 11是本发明所提供的移位寄存器的示意图。 附图标记说明
T1 : 第一上拉晶体管 T2: 第一输出下拉晶体管 T3 : 开关晶体管 T4: 复位晶体管
T5: 第二上拉晶体管 T6: 第二输出下拉晶体管 T7: 第三下拉控制晶体管 T8 : 第四下拉控制晶体管 T9: 第二下拉控制晶体管 T10: 第一下拉控制晶体管 T11 : 第五下拉控制晶体管 T12: 第六下拉控制晶体管 T13 : 第七下拉控制晶体管 C1 : 自举电容
C2:下拉电容 CLK:第一时钟信号输入端
CLKB: 第二时钟信号输入端 10： 第一驱动信号输入端
11： 第一驱动信号输出端 12： 第二驱动信号输出端
13： 下拉单元 14： 第二驱动信号输入端
13a: 第一下拉模块 13b: 第二下拉模块
15： 第二驱动信号输出模块 VGH: 高电平
VGL: 低电平 VGL1 : 第一低电平
VGL2: 第二低电平 VGL3 : 第三低电平 具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。 应当理 解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不 用于限制本发明。
图 5是本发明所提供的移位寄存单元的原理图。 如图 5所示， 该移位寄存单元包括第一驱动信号输入端 10、 第一驱动信号输出端 11、 第一时钟信号输入端 CLK、 第一上拉晶体管 Tl、 第一输出下拉 晶体管 Τ2、 开关晶体管 Τ3、 复位晶体管 Τ4和自举电容 Cl， 开关晶 体管 T3的漏极与第一驱动信号输入端 10相连， 第一输出下拉晶体 管 T2的漏极与第一驱动信号输出端相连 11， 自举电容 C1的一端与 第一上拉晶体管 T1 的栅极相连， 另一端与第一驱动信号输出端 11 相连， 第一上拉晶体管 T1 的栅极与开关晶体管 T3的源极相连， 第 一上拉晶体管 T1 的漏极与第一时钟信号输入端 CLK相连， 第一上 拉晶体管 T1的源极与第一驱动信号输出端 11相连， 复位晶体管 T4 的漏极与开关晶体管 T3的源极相连， 其中， 所述移位寄存单元还包 括下拉单元 13， 该下拉单元 13的第一端 a与开关晶体管 T3的栅极 相连， 下拉单元 13的第二端 b与复位晶体管 T4的栅极相连， 下拉 单元 13的第三端 c与第一输出下拉晶体管 T2的栅极相连， 复位晶 体管 T4的源极与能够输出第二低电平 VGL2的第二低电平输入端相 连， 第一输出下拉晶体管 Τ2的源极与能够输出第三低电平 VGL3的 第三低电平输入端相连， 在求值阶段， 下拉单元 13可以向第一输出 下拉晶体管 Τ2的栅极、开关晶体管 Τ3的栅极以及复位晶体管 Τ4的 栅极输出第一低电平 VGL1 , 该第一低电平 VGL1 与第二低电平
VGL2 的差值小于复位晶体管 Τ4 的阈值电压 （即， VGL1-VGL2< Vth>T4) ， 第一低电平 VGL1与第三低电平 VGL3的差值小于第一输 出下拉晶体管 T2的阈值电压 （即， VGLl-VGL3 <Vth,T2) 。
本领域技术人员应当理解的是，第一上拉晶体管 T1的栅极形成 为上拉节点 PU，第一输出下拉晶体管 T2的栅极形成为下拉节点 PD， 该下拉节点 PD与下拉单元 13的第三端 c重合 （参见图 6至图 9) 。
在求值阶段 （即， 图 10 中的阶段②） ， 第一输出下拉晶体管 T2的栅极电位为第一低电平 VGL1 , 源极电位为第三低电平 VGL3 , 因此，第一输出下拉晶体管 T2在求值阶段完全关闭； 复位晶体管 T4 的源极电位为第二低电平 VGL2， 栅极电位为第一低电平 VGL1 , 因 此， 复位晶体管 T4完全关闭； 开关晶体管 T3的源极电位与上拉节 点 PU的电位相同 （高于高电平 VGH) ， 开关晶体管 T3的栅极电位 为第一低电平 VGL1 , 因此， 开关晶体管 T3也完全关闭。
即使第一输出下拉晶体管 T2、 开关晶体管 Τ3 以及复位晶体管 Τ4均为耗尽型晶体管， 该第一输出下拉晶体管 Τ2、 开关晶体管 Τ3 以及复位晶体管 Τ4也可以在求值阶段完全关闭， 不会产生漏电， 从 而可以使上拉节点耦合至较高的电位， 使第一上拉晶体管 T1开启， 并使得第一驱动信号输出端可以输出高电平 VGH。
应当理解的是， 在预充电阶段 （即， 图 10中的阶段①） ， 下拉 单元 13的第一端 a应当可以向开关晶体管 T3的栅极输出高电平， 使得开关晶体管 T3开启， 对上拉节点 PU进行充电。 并且， 在预充 电阶段， 复位晶体管 T4和第一输出下拉晶体管 T2应当至少大致关 闭， 以保证预充电阶段的正常进行。
还应当理解的是， 在复位阶段， 下拉单元 13的第二端 b应当可 以向复位晶体管 T4的栅极输出高电平 VGH， 使得复位晶体管 T4开 启， 从而对上拉节点 PU进行放电。
下面结合图 6至图 9描述下拉单元 13的具体结构。
如图 6至图 9中所示，所述下拉单元可以包括第一下拉模块 13a 和第二下拉模块 13b， 第一下拉模块 13a用于在预充电阶段 （即， 图 10中的阶段①） 向下拉单元的第二端 b和下拉单元的第三端 c输出 第二低电平 VGL2,该第二低电平 VGL2与第三低电平 VGL3的差值 小于第一输出下拉晶体管 T2的阈值电压 Vth,T2， （即 VGL2-VGL3 < Vth>T2) ， 第二下拉模块 13b用于在所述求值阶段向下拉单元的第一 端&、 第二端 b和第三端 c输出第一低电平 VGL1。
在预充电阶段， 第一输出下拉晶体管 T2完全关闭， 复位晶体管 T4大致关闭， 因此， 可以正常对上拉节点 PU进行充电。
更具体地， 为了使得第二下拉模块 13b可以在求值阶段向下拉 单元的第一端 a、 第二端 b和第三端 c输出第一低电平 VGL1， 如图 6至 9中所示，所述移位寄存单元还可以包括第二驱动信号输出端 12， 该第二驱动信号输出端 12与第一驱动信号输出端 11同步，且能够输 出高电平 VGH和第一低电平 VGL1 , 第二下拉模块 13b可以包括第 一下拉控制晶体管 T10和第二驱动信号输入端 14， 该第一下拉控制 晶体管 T10的栅极与第二驱动信号输出端 12相连， 第一下拉控制晶 体管 T10 的源极与所述第一低电平输入端相连， 第一下拉控制晶体 管 T10的漏极与所述下拉单元的第二端 b和第三端 c连接， 第二驱 动信号输入端 14与所述下拉单元的第一端 a相连， 第二驱动信号输 入端 14与第一驱动信号输入端 10同步， 并且第二驱动信号输入端 14可以向第一端 a输入高电平 VGH和第一低电平 VGL1。
第二驱动信号输入端 14与第一驱动信号输入端 10同步的意思 是， 当通过第一驱动信号输入端 10向开关晶体管 T3的漏极输入高 电平 VGH时，通过第二驱动信号输入端 14向开关晶体管 T3的栅极 输入高电平 VGH, 当通过第一驱动信号输入端 10向开关晶体管 T3 的漏极输入低电平时，通过第二驱动信号输入端 14向开关晶体管 T3 的栅极输入第一低电平 VGL1。
第二驱动信号输入端 14可以确保开关晶体管 T3在预充电阶段 开启， 并在求值阶段关闭。
所谓第二驱动信号输出端 12与第一驱动信号输出端 11 同步是 指， 当第一驱动信号输出端 11输出高电平时， 第二驱动信号输出端 12也输出高电平， 当第一驱动信号输出端 11输出低电平时， 第二驱 动信号输出端 12也输出低电平。第一驱动信号输出端 11只在求值阶 段输出高电平 VGH，因此第二驱动信号输出端 12也仅在求值阶段输 出高电平 VGH。
在求值阶段， 第一下拉控制晶体管 T10的栅极为第二驱动信号 输出端 12输出的高电平 VGH， 所以第一下拉控制晶体管 T10导通， 第一下拉控制晶体管 T10的漏极电位为第一低电平 VGL1 ,以能够将 所述下拉单元的第二端 b 和第三端 c 的电位拉低至第一低电平 VGL1。
为了确保开关晶体管 T3在求值阶段关闭， 优选地， 第二下拉模 块 13b还可以包括第二下拉控制晶体管 T9， 该第二下拉控制晶体管 Τ9的栅极与第二驱动信号输出端 12相连， 第二下拉控制晶体管 Τ9 的源极与所述第一低电平输入端相连， 第二下拉控制晶体管 Τ9的漏 极与所述下拉单元的第一端 a相连。
在求值阶段， 第二驱动信号输出端 12 向第二下拉控制晶体管 T9的栅极输出高电平，使第二下拉控制晶体管 T9导通，并进一步将 所述下拉单元的第一端 a的电位下拉至第一低电平 VGL1。
下面介绍如何通过第二驱动信号输出端 12输出与第一驱动信号 同步的第二驱动信号。
如图 6至图 7中所示， 移位寄存单元还包括第二驱动信号输出 模块 15， 该第二驱动信号输出模块 15包括第二上拉晶体管 T5和第 二输出下拉晶体管 T6，第二上拉晶体管 Τ5的栅极与第一上拉晶体管 T1的栅极 （上拉节点 PU) 相连， 第二上拉晶体管 Τ5的漏极与第一 时钟信号输入端 CLK相连， 第二上拉晶体管 Τ5的源极与第二驱动 信号输出端 12相连， 第二输出下拉晶体管 Τ6的栅极与第一输出下 拉晶体管 Τ2的栅极 （下拉节点 PD) 相连， 第二输出下拉晶体管 Τ6 的源极与所述第一低电平输入端相连， 第二输出下拉晶体管 Τ6的漏 极与第二驱动信号输出端 12相连。
如上所述， 第二上拉晶体管 T5的栅极与上拉节点 PU相连， 第 二输出下拉晶体管 T6的栅极与下拉节点 PD相连， 因此， 在求值阶 段，第二驱动信号输出端 12可以输出高电平 VGH，而在预充电阶段、 复位阶段以及非工作阶段， 第二驱动信号输出端 12可以输出第一低 电平 VGL1。 因此， 在预充电阶段、 复位阶段以及非工作阶段， 第一 下拉控制晶体管 T10和第二下拉控制晶体管 T9大致关闭（虽然存在 漏电流， 但很小） 。
第一下拉模块 13a有如下作用： 第一、 在复位阶段拉高下拉节 点 PD处的电位， 从而使得复位晶体管 T4导通， 对上拉节点 PU进 行放电； 第二、 在移位寄存单元的非工作阶段， 对下拉节点 PD进行 交流下拉， 即下拉节点 PD可以处在交变电压状态， 避免长时间的直 流偏压导致第一输出下拉晶体管 T2 的传输曲线向右偏移而老化失 效， 进而提高整个移位寄存单元的使用寿命。
下面结合图 7至图 9介绍第一下拉模块 13a的几种具体实施方 式。
在如图 7 中所示的第一种实施方式中， 所述移位寄存单元还包 括第二时钟信号输入端 CLKB，该第二时钟信号输入端 CLKB与第一 时钟信号输入端 CLK相反， 第一下拉模块 13a包括第三下拉控制晶 体管 T7和第四下拉控制晶体管 T8， 第四下拉控制晶体管 Τ8的电阻 小于第三下拉控制晶体管 Τ7的电阻， 第三下拉控制晶体管 Τ7的栅 极和漏极与第二时钟信号输入端 CLKB相连， 第三下拉控制晶体管 Τ7的源极与第二端 b相连，第四下拉控制晶体管 Τ8的栅极与第二驱 动信号输入端 14相连， 第四下拉控制晶体管 T8的源极与所述第二 低电平输入端相连，第四下拉控制晶体管 T8的漏极与第二端 b相连， 第二端 b与第三端 c相连。
其中， 第一时钟信号输入端 CLK和第二时钟信号输入端 CLKB 相反的意思是， 当从第一时钟信号输入端 CLK输入高电平时， 从第 二时钟信号输入端 CLKB输入低电平，当从第一时钟信号输入端 CLK 输入低电平时， 从第二时钟信号输入端 CLKB输入高电平。 下面结合图 7和图 10具体介绍本发明的第一种实施方式的移位 寄存单元的工作原理。
在预充电阶段 （图 10中的阶段①） ， 通过第一驱动信号输入端 10输入高电平 VGH，通过第二驱动信号输入端 14输入高电平 VGH， 通过第一时钟信号输入端 CLK输入第一低电平 VGL1 , 通过第二时 钟信号输入端 CLKB输入高电平 VGH。
开关晶体管 T3导通， 对上拉节点 PU点进行充电， 使该上拉节 点 PU处的电位为高电平 VGH, 此时， 第一上拉晶体管 T1和第二上 拉晶体管 T5开启， 第一驱动信号输入端 11和第二驱动信号输出端 12均输出由第一时钟信号输入端 CLK输入的第一低电平 VGL1 , 因 此， 第一下拉控制晶体管 T10和第二下拉控制晶体管 T9大致关闭。 在该阶段， 第三下拉控制晶体管 T7和第四下拉控制晶体管 T8均导 通。由于第四下拉控制晶体管 T8的电阻小于第三下拉控制晶体管 T7 的电阻， 因此， 所述下拉单元的第二端 b 处的电位接近第二低电平 VGL2, 由于第二端 b与第三端 c相连， 因此， 第三端 c (即， 下拉 节点 PD) 的电位为第二低电平 VGL2。 因此， 第一输出下拉晶体管 T2完全关闭， 复位晶体管 T4大致关闭， 充电过程可以正常进行。
在求值阶段（图 10中的阶段②）， 通过第一驱动信号输入端 10 输入低电平， 通过第二驱动信号输入端 14输入第一低电平 VGL1 , 通过第一时钟信号输入端 CLK输入高电平 VGH，通过第二时钟信号 输入端 CLKB输入第一低电平 VGL1。
上拉节点 PU处的电位被自举电容 C1耦合至更高， 使第一上拉 晶体管 T1和第二上拉晶体管 T5开启， 第一驱动信号输出端 11和第 二驱动信号输出端 12 可以输出高电平 VGH， 第一下拉控制晶体管 T10和第二下拉控制晶体管 T9均因栅极电位为第二驱动信号输出端 12输出的高电平 VGH而导通， 因此， 第三端 c (即， 下拉节点 PD) 和开关晶体管 T3的栅极均被下拉至第一低电平 VGL1 , 从而使得第 一输出下拉晶体管 T2和开关晶体管 T3彻底关闭。 在求值阶段， 第 三下拉控制晶体管 T7和第四下拉控制晶体管 T8关闭， 而下拉单元 的第二端 b和第三端 c相连， 因此， 第二端 b的电位与第三端 c的电 位相同， 均为第一低电平 VGL1， 使得复位晶体管 T4彻底关闭。 由 此可知， 在求值阶段， 第一输出下拉晶体管 T2、 开关晶体管 Τ3和复 位晶体管 Τ4均彻底关闭， 不存在漏电现象， 使得上拉节点 PU可以 具有较高的电位， 确保从第一驱动信号输出端 11输出足够高的高电 平 VGH。
在复位阶段， 通过第一驱动信号输入端 10输入低电平， 通过第 二驱动信号输入端 14输入低电平，通过第一时钟信号输入端 CLK输 入第一低电平 VGL1 , 通过第二时钟信号输入端 CLKB输入高电平 VGH。
第二驱动信号输出端 12输出低电平， 第一下拉控制晶体管 T10 和第二下拉控制晶体管 T9关闭， 开关晶体管 T3关闭， 从第二时钟 信号输入端 CLKB输入高电平 VGH，从第二驱动信号输入端 14输入 第一低电平 VGL1 , 第三下拉控制晶体管 T7打开， 第四下拉控制晶 体管 T8关闭， 因此第二端 b处电位为高电平 VGH, 由于第二端 b 和第三端 c相连， 因此， 第三端 c处的电位也为高电平 VGH, 因此， 第一输出下拉晶体管 T2、 第二输出下拉晶体管 Τ6 以及复位晶体管 Τ4均导通， 复位晶体管 Τ4对上拉节点 PU进行放电， 第一驱动信号 输出端输出第三低电平 VGL3 ,第二驱动信号输出端输出第一低电平 VGL1。
在非工作阶段，第三下拉控制晶体管 T7处于开启和关闭的交替 状态， 即下拉节点 PD可以处在交变电压状态， 避免长时间的直流偏 压导致第一输出下拉晶体管 T2的传输曲线向右偏移而老化失效， 进 而提高整个移位寄存单元的使用寿命。
在图 8所示的第二种实施方式中， 所述第一下拉模块 13a包括 第三下拉控制晶体管 T7、 第四下拉控制晶体管 Τ8、 第五下拉控制晶 体管 T11和第六下拉控制晶体管 Τ12， 第四下拉控制晶体管 Τ8的电 阻小于第三下拉控制晶体管 Τ7的电阻， 第六下拉控制晶体管 T12的 电阻小于第五下拉控制晶体管 T11的电阻， 第三下拉控制晶体管 Τ7 的栅极和漏极与第二时钟信号输入端 CLKB相连， 第三下拉控制晶 体管 T7的源极与第四下拉控制晶体管 T8的漏极相连， 第四下拉控 制晶体管 T8的栅极与第二驱动信号输入端 14相连， 第四下拉控制 晶体管 Τ8的源极与所述第二低电平输入端相连， 第五下拉控制晶体 管 T11的漏极与第二时钟信号输入端 CLKB相连， 第五下拉控制晶 体管 T11的栅极与第四下拉控制晶体管 Τ8的漏极相连， 第五下拉控 制晶体管 T11 的源极与所述下拉单元的第二端 b相连， 第六下拉控 制晶体管 T12 的栅极与所述第二驱动信号输入端相连， 第六下拉控 制晶体管 T12 的源极与所述第二低电平输入端相连， 第六下拉控制 晶体管 T12的漏极与所述下拉单元的第二端 b相连， 所述下拉单元 的第二端 b与所述下拉单元的第三端 c相连。
由于在本实施方式中， 第二下拉模块 13b 以及第二驱动信号输 出模块 15的结构与第一种实施方式中相同，工作原理也相同， 因此， 此处仅介绍第一下拉模块 13a在移位寄存单元的各个工作阶段以及 非工作阶段的状态。
在预充电阶段， 第三下拉控制晶体管 T7、 第四下拉控制晶体管 Τ8、 第六下拉控制晶体管 T12均开启， 由于第三下拉控制晶体管 Τ7 的电阻大于第四下拉控制晶体管 Τ8的电阻， 因此， 第五下拉控制晶 体管 T11的栅极电位为接近第二低电平 VGL2, 因此， 第五下拉控制 晶体管 T11大致关闭， 所以， 第六下拉控制晶体管 T12的漏极电位 (即， 所述下拉单元的第二端 b) 为第二低电平 VGL2， 因此可以确 保第一输出下拉晶体管 T2在预充电阶段彻底关闭， 以确保预充电阶 段的顺利进行。
在求值阶段，第三下拉控制晶体管 T7、第四下拉控制晶体管 T8、 第五下拉控制晶体管 T11和第六下拉控制晶体管 T12均关闭。
在复位阶段， 第三下拉控制晶体管 Τ7 和第五下拉控制晶体管 T11开启，第四下拉控制晶体管 Τ8和第六下拉控制晶体管 T12关闭， 所述下拉单元的第二端 b处的电位为高电平， 可以使复位晶体管 T4 开启， 对上拉节点进行放电。
在非工作阶段，第三下拉控制晶体管 T7和第五下拉控制晶体管 T11处于开启和关闭的交替状态， 即下拉节点 PD可以处在交变电压 状态。 为了使移位寄存单元的结构更加简单， 如图 9 中所示的第三种 实施方式， 第一下拉模块 13a可以包括第七下拉控制晶体管 T13和 下拉电容 C2， 该下拉电容 C2 的一端与第二时钟信号输入端 CLKB 相连， 下拉电容 C2的另一端与所述下拉单元的第二端 b相连， 第七 下拉控制晶体管 T13的栅极与第二驱动信号输入端 14相连， 第七下 拉控制晶体管 T13 的源极与所述第二低电平输入端相连， 第七下拉 控制晶体管 T13的漏极与所述下拉单元的第二端 b相连， 所述下拉 单元的第二端 b与所述下拉单元的第三端 c相连。
在预充电阶段， 下拉电容 C2 进行充电， 第七下拉控制晶体管 T13导通， 由于下拉电容 C2的电阻大于第七下拉控制晶体管 T13的 电阻，因此所述下拉单元的第二端 b处的电位接近第二低电平 VGL2。
在求值阶段，第七下拉控制晶体管 T13关闭，下拉电容 C2停止 充电。
在复位阶段，第七下拉控制晶体管 T13关闭，下拉电容 C2充电， 使下拉单元的第二端 b处的电位为高电平 VGH， 使复位晶体管 T4 开启， 对上拉节点 PU进行放电。
在非工作阶段， 第七下拉控制晶体管 T13 关闭， 下拉电容 C2 交替地处于充电和断电的状态， 从而对下拉节点 PD进行交流下拉。
在本发明所提供的移位寄存单元中， 第一上拉晶体管 Tl、 第一 输出下拉晶体管 Τ2、 开关晶体管 Τ3和复位晶体管 Τ4中的至少一者 可以为耗尽型晶体管。 而且， 第一上拉晶体管 Tl、 第一输出下拉晶 体管 Τ2、 开关晶体管 Τ3和复位晶体管 Τ4均可以为耗尽型晶体管。 背景技术中已经描述了耗尽型晶体管的优点， 这里不再赘述。
在本发明所提供的几种实施方式中， 第一上拉晶体管 Tl、 第一 输出下拉晶体管 Τ2、开关晶体管 Τ3和复位晶体管 Τ4均为 Ν沟道薄 膜晶体管。
作为本发明的另外一个方面， 如图 11所示， 还提供一种移位寄 存器， 该移位寄存器包括多级移位寄存单元， 其中， 所述移位寄存单 元为本发明所提供的上述移位寄存单元，下一级所述移位寄存单元的 第一驱动信号输入端 10 ( η)与上一级所述移位寄存单元的第一驱动 信号输出端 11 (n-1) 相连。 此处， n代表的是自然数。
应当理解的是， 10 (1)代表的是第一级移位寄存单元的第一驱 动信号输入端， 11 (1) 代表的是第一级移位寄存单元的第一驱动信 号输出端， 10 (n-1)代表的是第 （n-1) 级移位寄存单元的第一驱动 信号输入端， 11 (n-1) 代表的是第 （n-1) 级移位寄存单元的第一驱 动信号输出端， 10 (n) 代表的是第 n级移位寄存单元的第一驱动信 号输入端， 11 (n) 代表的是第 n级移位寄存单元的第一驱动信号输 出端， Vdd和 Vss分别代表的是为移位寄存单器供电的电源的正极和 负极。
当所述移位寄存单元包括第二驱动信号输出模块时， 上一级移 位寄存单元的第二驱动信号输出端 12 (n-1) 与下一级移位寄存单元 的第二驱动信号输入端 14 (n) 连接。
在图 11 中， 14 (1) 代表第一级移位寄存单元的第二驱动信号 输入端， 12 (1) 代表第一级移位寄存单元的第二驱动信号输出端； 14 (n-1)代表第（n-1)级移位寄存单元单元的第二驱动信号输入端， 12 (n-1)代表第 （n-1) 级移位寄存单元的第二驱动信号输出端； 14 (n)代表第 n级移位寄存单元的第二驱动信号输入端， 12 (n)代表 第 n级移位寄存单元的第二驱动信号输出端。
可以将耗尽型晶体管应用于本发明所提供的移位寄存器中。 作为本发明的另一个方面， 提供一种栅极驱动器， 该栅极驱动 器包括上述移位寄存器。
作为本发明的再一个方面， 提供一种显示面板， 该显示面板包 括薄膜晶体管、数据线、栅线和与该栅线电连接的栅极驱动器，其中， 所述栅极驱动器为本发明所提供的上述栅极驱动器，所述栅极驱动器 的驱动信号输出端与所述栅线连接。
与现有技术中一样， 所述显示面板可以包括多条栅线和多条数 据线，多条数据线和多条栅线交叉形成多个像素单元，每个像素单元 中都设置有一个薄膜晶体管，栅极驱动器的移位寄存器中的每一级移 位寄存单元与一条栅线对应连接， 通过向栅线提供高电平 VGH而将 薄膜晶体管打开。 在所述显示面板中， 栅极驱动器的移位寄存器中的移位寄存单 元所用到的第一上拉晶体管 Tl、 第一输出下拉晶体管 Τ2、 开关晶体 管 Τ3和复位晶体管 Τ4均可以为耗尽型晶体管。 背景技术中已经描 述了耗尽型晶体管的优点， 这里不再赘述。
可以理解的是， 以上实施方式仅仅是为了说明本发明的原理而 采用的示例性实施方式，然而本发明并不局限于此。本发明的实施例 可以省略上述技术特征中的一些技术特征，仅解决现有技术中存在的 部分技术问题， 而且， 所公开的技术特征可以进行任意组合。对于本 领域内的普通技术人员而言， 在不脱离本发明的精神和实质的情况 下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护 范围。 本发明的保护范围由所附权利要求限定。

Claims

权 利 要 求 书
1、 一种移位寄存单元， 该移位寄存单元包括第一驱动信号输入 端、 第一驱动信号输出端、 第一时钟信号输入端、 第一上拉晶体管、 第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容， 所述开 关晶体管的漏极与所述第一驱动信号输入端相连，所述第一输出下拉 晶体管的漏极与所述第一驱动信号输出端相连，所述自举电容的一端 与所述第一上拉晶体管的栅极相连、另一端与所述第一驱动信号输出 端相连， 所述第一上拉晶体管的栅极与所述开关晶体管的源极相连， 所述第一上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第 一上拉晶体管的漏极与所述第一驱动信号输出端相连，所述复位晶体 管的漏极与所述开关晶体管的源极相连，其特征在于，所述移位寄存 单元还包括下拉单元，该下拉单元的第一端与所述开关晶体管的栅极 相连，所述下拉单元的第二端与所述复位晶体管的栅极相连，所述下 拉单元的第三端与所述第一输出下拉晶体管的栅极相连，所述复位晶 体管的源极与能够输出第二低电平的第二低电平输入端相连，所述第 一输出下拉晶体管的源极与能够输出第三低电平的第三低电平输入 端相连，在求值阶段，所述下拉单元能够向所述第一输出下拉晶体管 的栅极、所述开关晶体管的栅极以及所述复位晶体管的栅极输出第一 低电平，所述第一低电平与所述第二低电平的差值小于所述复位晶体 管的阈值电压，所述第一低电平与所述第三低电平的差值小于所述第 一输出下拉晶体管的阈值电压。
2、 根据权利要求 1所述的移位寄存单元， 其特征在于， 所述下 拉单元包括第一下拉模块和第二下拉模块，所述第一下拉模块用于在 预充电阶段向所述第二端和所述第三端输出第二低电平，该第二低电 平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电 压，所述第二下拉模块用于在所述求值阶段向所述第二端和所述第三 端输出所述第一低电平。
3、 根据权利要求 2所述的移位寄存单元， 其特征在于， 该移位 寄存单元包括第二驱动信号输出端，该第二驱动信号输出端与所述第 一驱动信号输出端同步，且能够输出高电平和所述第一低电平，所述 第二下拉模块包括第一下拉控制晶体管和第二驱动信号输入端，该第 一下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第一 下拉控制晶体管的源极与所述第一低电平输入端相连，所述第一下拉 控制晶体管的漏极与所述第二端和所述第三端连接，所述第二驱动信 号输入端与所述第一驱动信号输入端同步，且所述第二驱动信号输入 端能够输入高电平和所述第一低电平，所述第二驱动信号输入端与第 一端相连。
4、 根据权利要求 3所述的移位寄存单元， 其特征在于， 所述第 二下拉模块还包括第二下拉控制晶体管，该第二下拉控制晶体管的栅 极与所述第二驱动信号输出端相连，所述第二下拉控制晶体管的源极 与所述第一低电平输入端相连，所述第二下拉控制晶体管的漏极与所 述第一端相连。
5、 根据权利要求 3或 4所述的移位寄存单元， 其特征在于， 该 移位寄存单元还包括第二驱动信号输出模块，该第二驱动信号输出模 块包括第二上拉晶体管和第二输出下拉晶体管，所述第二上拉晶体管 的栅极与所述第一上拉晶体管的栅极相连，所述第二上拉晶体管的漏 极与所述第一时钟信号输入端相连，所述第二上拉晶体管的源极与所 述第二驱动信号输出端相连，所述第二输出下拉晶体管的栅极与所述 第一输出下拉晶体管的栅极相连，所述第二输出下拉晶体管的源极与 所述第一低电平输入端相连，所述第二输出下拉晶体管的漏极与所述 第二驱动信号输出端相连。
6、 根据权利要求 3或 4所述的移位寄存单元， 其特征在于， 所 述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端 与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控 制晶体管和第四下拉控制晶体管，所述第四下拉控制晶体管的电阻小 于第三下拉晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与 所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所 述第二端相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号 输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入 端相连，所述第四下拉控制晶体管的漏极与所述第二端相连，所述第 二端与所述第三端相连。
7、 根据权利要求 3或 4所述的移位寄存单元， 其特征在于， 所 述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端 与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控 制晶体管、第四下拉控制晶体管、第五下拉控制晶体管和第六下拉控 制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电 阻，所述第六下拉控制晶体管的电阻小于所述第五下拉控制晶体管的 电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输 入端相连，所述第三下拉控制晶体管的源极与所述第四下拉控制晶体 管的漏极相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号 输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入 端相连，所述第五下拉控制晶体管的漏极与所述第二时钟信号输入端 相连，所述第五下拉控制晶体管的栅极与所述第四下拉控制晶体管的 漏极相连，所述第五下拉控制晶体管的源极与所述第二端相连，所述 第六下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第 六下拉控制晶体管的源极与所述第二低电平输入端相连，所述第六下 拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相 连。
8、 根据权利要求 3或 4所述的移位寄存单元， 其特征在于， 所 述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端 与所述第一时钟信号输入端相反，所述第一下拉模块包括第七下拉控 制晶体管和下拉电容，该下拉电容的电阻大于所述第七下拉控制晶体 管的电阻，所述下拉电容的一端与所述第二时钟信号输入端相连，所 述下拉电容的另一端与所述第二端相连，所述第七下拉控制晶体管的 栅极与所述第二驱动信号输入端相连，所述第七下拉控制晶体管的源 极与所述第二低电平输入端相连，所述第七下拉控制晶体管的漏极与 所述第二端相连， 所述第二端与所述第三端相连。
9、 根据权利要求 1所述的移位寄存单元， 其特征在于， 所述第 一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管中的 至少一个为耗尽型晶体管。
10、 根据权利要求 9所述的移位寄存单元， 其特征在于， 所述 第一上拉晶体管、第一输出下拉晶体管、开关晶体管、 复位晶体管均 为 N沟道薄膜晶体管。
11、 一种移位寄存器， 该移位寄存器包括多级移位寄存单元， 其特征在于， 所述移位寄存单元为权利要求 1至 10中任意一项所述 的移位寄存单元，下一级所述移位寄存单元的第一驱动信号输入端与 上一级所述移位寄存单元的第一驱动信号输出端相连。
12、 一种栅极驱动器， 该栅极驱动器包括权利要求 11所述的移 位寄存器。
13、 一种显示面板， 该显示面板包括薄膜晶体管、 数据线、 栅 线和与该栅线电连接的栅极驱动器，其特征在于，所述栅极驱动器为 权利要求 12所述的栅极驱动器， 所述栅极驱动器的移位寄存器中的 移位寄存单元的第一驱动信号输出端与所述栅线连接。
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