CN101556831B - 移位寄存器 - Google Patents

Abstract

本发明涉及一种移位寄存器，包括直接制作在阵列基板上的数个薄膜晶体管和相应的输入输出端，其中第一薄膜晶体管的栅极连接上一级输出端，第三薄膜晶体管的源极连接本级输出端，且其栅极与源极之间设置第一电容，第四薄膜晶体管的漏极连接本级输出端，且其栅极与源极之间设置第二电容，第七薄膜晶体管的栅极与漏极连接，并连接下一级输出端，第八薄膜晶体管的栅极与漏极连接，并与第四薄膜晶体管的栅极连接。本发明通过增设第七薄膜晶体管、第八薄膜晶体管和第二电容，能使第四薄膜晶体管的栅极与源级之间的电压差维持在薄膜晶体管阈值电压左右，在维持本级输出端低电平的同时，提高了移位寄存器的工作寿命。

Description

移位寄存器 

技术领域

本发明涉及一种栅极驱动装置，特别是一种液晶显示器驱动电路中的移位寄存器。 

背景技术

液晶显示器(LCD)具有重量轻、厚度薄和使用功率低等特点，广泛应用于手机、显示器、电视机等装置中。液晶显示器由水平和垂直两个方向排列的像素矩阵构成，要显示的视频信息作为灰度信号加到相应的各个数据线上，在一定时间内，时序控制器中产生的信号从第一行到最后一行依次扫描各像素行，在各像素行扫描过程中，各像素行的存储电容充电到对应的电平值，进而保持这一电平值直到下一次扫描。 

移位寄存器用于液晶显示器工作时，各个像素行在大部分时间里是处于不选用状态，所以起下拉作用的晶体管在选用该像素行的以外时间都是导通的，下拉晶体管导通从而使没有选用的像素行处于低电平。为了使下拉晶体管在大部分时间内处于导通状态，下拉晶体管的栅极一直都加有大于晶体管阈值的电压，实际使用表明，下拉晶体管的栅极长时间在大于晶体管阈值的电压作用下将出现飘移，从而使移位寄存器的使用寿命缩短。另外，本级移位寄存器的输出同时又是下一级移位寄存器的输入，由于移位寄存器驱动相应像素行时会产生延迟，这种延迟经过数像素行的积累，将会影响移位寄存器的正常运行。 

发明内容

本发明的目的是提供一种移位寄存器，有效解决现有移位寄存器使用寿命短等技术缺陷

为了实现上述目的，本发明提供了一种移位寄存器，包括直接制作在阵列基板上的数个薄膜晶体管和相应的输入输出端，其中薄膜晶体管分别为： 

第一薄膜晶体管，其栅极与其漏极连接，且连接上一级输出端或移位起始信号输出端； 

第二薄膜晶体管，其漏极与第一薄膜晶体管的源极连接，其源极连接栅极关断电压端； 

第三薄膜晶体管，其栅极与第一薄膜晶体管的源极连接，其漏极连接第一时钟信号输出端，其源极连接本级输出端，且其栅极与源极之间设置第一电容； 

第四薄膜晶体管，其栅极与第二薄膜晶体管的栅极连接，其漏极与第三薄膜晶体管的源极连接，并连接本级输出端，其源极连接栅极关断电压端，且其栅极与源极之间设置第二电容； 

第六薄膜晶体管，其栅极连接上一级输出端或移位起始信号输出端，其漏极分别与第二薄膜晶体管的栅极和第四薄膜晶体管的栅极连接，其源极连接栅极关断电压端； 

第七薄膜晶体管，其栅极与漏极连接，并连接下一级输出端，其源极分别与第二薄膜晶体管的栅极和第四薄膜晶体管的栅极连接； 

第八薄膜晶体管，其栅极与漏极连接，并分别与第二薄膜晶体管的栅极和第四薄膜晶体管的栅极连接，其源极连接下一级输出端，所述第七薄膜晶体管的源极是所述第八薄膜晶体管的漏极，所述第七薄膜晶体管的漏极是所述第八薄膜晶体管的源极； 

第五薄膜晶体管，其栅极与第二时钟信号输出端之间设置第三电容，同时其栅极与第三薄膜晶体管的栅极连接，其漏极连接第一时钟信号输出端，其源极连接下一级输入端，其中，第一时钟信号输出端输出屏系统时钟，第二时钟信号输出端输出所述第一时钟信号的反相信号。 

本发明提出了一种直接制作在阵列基板上的移位寄存器，通过增设第七薄膜晶体管、第八薄膜晶体管和第二电容，能使第二薄膜晶体管和第四薄膜晶体管的栅极与源级电压差维持在薄膜晶体管阈值电压左右，在维持本级输出端低电平的同时，提高了移位寄存器的工作寿命。同时由于本发明增设了一个第五薄膜晶体管，专门用作下一级移位寄存器的输入信号，因此避免了由于负载造成的延迟，提高了移位寄存器的工作稳定性，能实现高质量的液晶显示。与现有技术为了防止栅极电压较高采取增加供电电路的解决方案相比，本发明不需增加额外的供电电路，不仅电路简单，可以保证稳定工作，而且成本低。 

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。 

附图说明

图1为本发明移位寄存器的结构示意图； 

图2为本发明移位寄存器用于栅极驱动的示意图； 

图3为本发明移位寄存器的工作时序图。 

具体实施方式

图1为本发明移位寄存器的结构示意图，图2为本发明移位寄存器用于栅极驱动的示意图。本发明移位寄存器的主体结构包括八个薄膜晶体管、二个电容和相应的输入输出端，八个薄膜晶体管分别为第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8，二个电容分别为第一电容C1和第二电容C2，输入输出端分别为上一级输出端OUTn-1、本级输出端OUTn、下一级输出端OUTn+1、下一级输入端INPUTn+1、栅极关断电压端Voff、第一时钟信号输出端CKV1和第二时钟信号输出端CKV2，如图1所示。当将本发明移位寄存器用于栅极驱动时，对于上一级输出端OUTn-1，第一移位寄存器对应的是移位起始信号输出端STV，第二移位寄存器和第三移位寄存器对应的是上一级移位寄存器的输出端，如图2所示。第一时钟信号输出端CKV1输出屏系统时钟，第二时钟信号输出端CKV2为第一时钟信号输出端CKV1的反相信号，栅极关断电压端Voff输出-5V～-10V的 低电压，移位寄存器的输出信号分别为OUT1、OUT2、OUT3等。 

具体地，第一薄膜晶体管T1的栅极与其漏极连接，且连接上一级输出端OUTn-1(对于第一移位寄存器是移位起始信号输出端STV)，其源极分别与第二薄膜晶体管T2的漏极和第三薄膜晶体管T3的栅极连接；第二薄膜晶体管T2的栅极分别与第四薄膜晶体管T4的栅极和第六薄膜晶体管T6的漏极连接，其漏极分别与第一薄膜晶体管T1的源极和第三薄膜晶体管T3的栅极连接，其源极连接栅极关断电压端Voff；第三薄膜晶体管T3的栅极分别与第一薄膜晶体管T1的源极、第二薄膜晶体管T2的漏极和第五薄膜晶体管T5的栅极连接，其漏极与第五薄膜晶体管T5的漏极连接，并连接第一时钟信号输出端CKV1，其源极与第四薄膜晶体管T4的漏极连接，并连接本级输出端OUTn，同时第一电容C1设置在其栅极与源极之间；第四薄膜晶体管T4的栅极分别与第二薄膜晶体管T2的栅极和第六薄膜晶体管T6的漏极连接，其漏极与第三薄膜晶体管T3的源极连接，并连接本级输出端OUTn，其源极连接栅极关断电压端Voff，同时第二电容C2设置在第四薄膜晶体管T4的栅极与漏极之间；第五薄膜晶体管T5的栅极与第二时钟信号输出端CKV2之间设置第三电容C3，同时第五薄膜晶体管T5的栅极还与第三薄膜晶体管T3的栅极连接，其漏极连接第一时钟信号输出端CKV1，其源极连接下一级输入端INPUTn+1；第六薄膜晶体管T6的栅极与第一薄膜晶体管T1的栅极和漏极连接，并连接上一级输出端OUTn-1(对于第一移位寄存器是移位起始信号输出端STV)，其漏极分别与第二薄膜晶体管T2的栅极和第四薄膜晶体管T4的栅极连接，其源极连接栅极关断电压端Voff；第七薄膜晶体管T7的栅极与漏极连接，并连接下一级输出端OUTn+1，第八薄膜晶体管T8的栅极与漏极连接，并分别与第二薄膜晶体管T2的栅极和第四薄膜晶体管T4的栅极连接。 

图3为本发明移位寄存器的工作时序图，下面结合图3所示的工作时序图说明本发明移位寄存器的工作过程。本发明工作过程分为四个阶段： 

第一阶段A： 

由于第一薄膜晶体管T1的栅极和第六薄膜晶体管T6的栅极与上一级输出端OUTn-1连接(对于第一级移位寄存器，上一级输出端OUTn-1为移位起始信号输出端STV)，当上一级输出端OUTn-1为高电平时，第一薄膜晶体管T1和第六薄膜晶体管T6打开，由于第一薄膜晶体管T1的漏极为上一级输出端OUTn-1的高电平，第一薄膜晶体管T1的漏极和源极导通使G点的电平升高，使第一电容C1充分充电，由于第六薄膜晶体管T6的源极为栅极关断电压端Voff的低电平，第六薄膜晶体管T6的漏极和源极导通使D点的电平降低，从而关断第二薄膜晶体管T2和第四薄膜晶体管T4。此时，低电平的D点使第七薄膜晶体管T7处于关断状态，低电平的下一级输出端OUTn+1使第八薄膜晶体管T8处于关断状态，第一输出端OUTn输出低电平。 

第二阶段B： 

此阶段上一级输出端OUTn-1变为低电平时，第一时钟信号输出端CKV1变为高电平，虽然上一级输出端OUTn-1的低电平使第一薄膜晶体管T1和第六薄膜晶体管T6关断，但由于“bootsrap”效应，G点的电平会进一步提高，由于G点分别与第三薄膜晶体管T3的栅极和第五薄膜晶体管T5的栅极连接，所以高电平的G点使第三薄膜晶体管T3和第五薄膜晶体管T5打开，第三薄膜晶体管T3的漏极和源极导通使第一时钟信号输出端CKV1的高电平由本级输出端OUTn输出，用于驱动像素行，第五薄膜晶体管T5的漏极和源极导通一样使第一时钟信号输出端CKV1的高电平由下一级输入端I NPUTn+1输出，用于下一级移位寄存器的驱动信号。其中“bootsrap”效应可以解释为：在电容电荷不变的情况下，提高其中一端的电压值的话，电容的另外一端也会随之升高，因为要保持电容两端的电压差不变。本阶段中，D点一直处于低电平，因此第二薄膜晶体管T2和第四薄膜晶体管T4一直处于关断状态，第七薄膜晶体管T7和第八薄膜晶体管T8也处于关断状态； 

第三阶段C： 

此阶段在第一时钟信号输出端CKV1变为低电平的同时，作为本级移位寄 存器复位信号的下一级输出端OUTn+1变为高电平，将打开第七薄膜晶体管T7，一方面使D点电压升高，另一方面使第二薄膜晶体管T2和第四薄膜晶体管T4处于开启状态，由于第二薄膜晶体管T2的源极和第四薄膜晶体管T4的源极均连接栅极关断电压端Voff，第二薄膜晶体管T2的漏极和源极导通使G点的电平拉低，第四薄膜晶体管T4的漏极和源极导通使本级输出端OUTn的电平拉低，第一输出端OUTn输出低电平。 

第四阶段D： 

此阶段移位寄存器的目的是维持G点和本级输出端OUTn的低电平。本阶段中，第五薄膜晶体管T5的栅极与第二时钟信号输出端CKV2之间设置第三电容C3，而第一时钟信号输出端CKV1与第二时钟信号输出端CKV2反相，由于“bootsrap”效应，将使G点的电平变低，第三电容C3实际上起到补偿作用，维持G的低电平，从于避免CLK的干扰。 

由于第八薄膜晶体管T8的存在，且第二薄膜晶体管T2和第四薄膜晶体管T4的栅极与源级之间设置了第二电容C2，因此能使第二薄膜晶体管T2和第四薄膜晶体管T4的栅极与源级电压差维持在薄膜晶体管阈值电压左右，保持第二薄膜晶体管T2和第四薄膜晶体管T4处于开启状态，从于维持G点和本级输出端OUTn的低电平，第一输出端OUTn一直输出低电平。 

具体地，当下一级输出端OUTn+1输出脉冲到来时，将会打开第七薄膜晶体管T7，使D点电压升高，并打开第二薄膜晶体管T2和第四薄膜晶体管T4，从而拉低G点电压和输出端OUTn的电平，同时给第二电容C2充电。当下一级输出端OUTn+1输出变为低电平时，由于第二电容C2已经存储了一定的电荷，使第八薄膜晶体管T8打开放电，因此D点电压在降低至薄膜晶体管阈值电压时不再降低，这时候第四薄膜晶体管T4基本处于导通状态，可以起到抑制噪声的作用，随着电路工作时间的增加，薄膜晶体管阈值电压会变大，但是D点的电压也会随之变大，从于能延长电路的工作寿命。 

从本发明移位寄存器的结构和工作过程可以看出，与现有技术移位寄存 器的结构相比，由于本发明移位寄存器增设了第七薄膜晶体管T7、第八薄膜晶体管T8和第二电容C2，能使第二薄膜晶体管T2和第四薄膜晶体管T4的栅极与源级之间的电压差维持在薄膜晶体管阈值电压左右，在维持G点和本级输出端OUTn低电平的同时，提高移位寄存器的工作寿命。同时由于本发明移位寄存器增设了一个第五薄膜晶体管T5，专门用作下一级移位寄存器的输入信号，因此避免了由于负载造成的延迟，提高了移位寄存器的工作稳定性。 

本发明移位寄存器可以通过液晶显示器阵列工艺中的5次掩膜工艺或4次掩膜工艺来实现，通过在基板有源区域外的空余部分或基板边缘处直接制作薄膜晶体管，使本发明移位寄存器排列在阵列基板上。 

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。 

Claims (1)

1.一种移位寄存器，其特征在于，包括直接制作在阵列基板上的数个薄膜晶体管和相应的输入输出端，其中数个薄膜晶体管分别为：

第一薄膜晶体管，其栅极与其漏极连接，且连接上一级输出端或移位起始信号输出端；

第二薄膜晶体管，其漏极与第一薄膜晶体管的源极连接，其源极连接栅极关断电压端；

第三薄膜晶体管，其栅极与第一薄膜晶体管的源极连接，其漏极连接第一时钟信号输出端，其源极连接本级输出端，且其栅极与源极之间设置第一电容；

第四薄膜晶体管，其栅极与第二薄膜晶体管的栅极连接，其漏极与第三薄膜晶体管的源极连接，并连接本级输出端，其源极连接栅极关断电压端，且其栅极与源极之间设置第二电容；

第六薄膜晶体管，其栅极连接上一级输出端或移位起始信号输出端，其漏极分别与第二薄膜晶体管的栅极和第四薄膜晶体管的栅极连接，其源极连接栅极关断电压端；

第七薄膜晶体管，其栅极与漏极连接，并连接下一级输出端，其源极分别与第二薄膜晶体管的栅极和第四薄膜晶体管的栅极连接；

第八薄膜晶体管，其栅极与漏极连接，并分别与第二薄膜晶体管的栅极和第四薄膜晶体管的栅极连接，其源极连接下一级输出端，所述第七薄膜晶体管的源极是所述第八薄膜晶体管的漏极，所述第七薄膜晶体管的漏极是所述第八薄膜晶体管的源极；

第五薄膜晶体管，其栅极与第二时钟信号输出端之间设置第三电容，同时其栅极与第三薄膜晶体管的栅极连接，其漏极连接第一时钟信号输出端，其源极连接下一级输入端，其中，第一时钟信号输出端输出屏系统时钟，第二时钟信号输出端输出所述第一时钟信号的反相信号。

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