CN101562048A - 移位寄存器及液晶显示栅极驱动装置 - Google Patents

Abstract

本发明涉及一种移位寄存器及栅极驱动电路。该移位寄存器包括二个薄膜晶体管以及由薄膜晶体管及电容构成的补偿开启电压单元和低电平保持单元；栅极驱动电路由上述多个移位寄存器组成。该移位寄存器及使用该移位寄存器的栅极驱动电路，通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，使得该非晶硅薄膜晶体管的使用寿命延长。同时，该移位寄存器还可以实现输出信号的输出电平快速的由高电平转化为低电平，并且，当输出信号需要输出为低电平时，能够很好的保持输出信号的低电平状态。

Description

移位寄存器及液晶显示栅极驱动装置

技术领域

本发明涉及一种移位寄存器，特别是一种用于液晶显示的移位寄存器及液晶显示栅极驱动装置。

背景技术

一般来讲，一个有源驱动显示设备，例如液晶显示，是一个像素阵列在数据线和扫描线交错的矩阵当中的。在这里，像素阵列的横向部分是由扫描线组成，该扫描线则是由一个移位寄存器作为扫描驱动来给像素阵列提供信号。

上述移位寄存器主要是由非晶硅薄膜晶体管组成，虽然非晶硅薄膜晶体管具有比较低的迁移率，但是，在关闭状态下具有非常低的漏电流以及在大面积布置的情况下具有比较一致的开启电压，因此，非晶硅薄膜晶体管作为移位寄存器的基本元件越来越受到重视。

如图1所示，为现有移位寄存器的工作原理示意图。该移位寄存器主要包括两个部分，一部分为节点控制电路1，另一部分为通过节点控制的输出电路2，其中，通过节点控制电路1产生的节点A用于控制非晶硅薄膜晶体管TA的开启状态，产生的节点B用于控制非晶硅薄膜晶体管TB的开启状态。该电路中，节点A控制TA的开启状态主要有两种情况，其工作时序图分别如如图2和图3所示，其中VGH为高电平输入端、VGL为低电平输入端、CLK为时钟信号、G(n-1)、G(n)、G(n+1)为相邻移位寄存器的输出信号。图1中的移位寄存器按照图2中的工作时序工作时，该移位寄存器的主要优点是：非晶硅薄膜晶体管TA的占空比比图3的小50％。但是，由于当输出信号G(n)由高电平拉为低电平时，都是由非晶硅薄膜晶体管TB的开关来完成的。一般设计非晶硅薄膜晶体管TB的宽长比(即，晶体管制作中沟道的宽度和长度的比值，该比值与晶体管的工作电流成正比)要小于非晶硅薄膜晶体管TA的宽长比，所以容易造成输出端由高电平变为低电平的延迟，而且给作为拉低输出电平的非晶硅薄膜晶体管TB带来很大的压力。如果按照图3中的时序来工作，首先非晶硅薄膜晶体管TA的占空比比图2大50％，这样很容易增加非晶硅薄膜晶体管TA的开启电压的偏移，从而减少非晶硅薄膜晶体管TA的寿命。但是，采用图3的工作时序也有其自身的优点，非晶硅薄膜晶体管TA在时钟信号CLK由高电平变为低电平的时候，还是开启状态，所以可以通过非晶硅薄膜晶体管TA来使输出端放电，将其拉为低电平。这样既可以减少输出的延迟，也可以减少作为拉低输出电平的非晶硅薄膜晶体管TB的压力。

但是，不管图1的移位寄存器是按照图2还是图3的时序来工作，都会面临一个同样的问题是，当偏置电压运用在非晶硅薄膜晶体管的栅极上面，非晶硅薄膜晶体管的开启电压开始随着偏置电压的极性为正电压而增加。当非晶硅薄膜晶体管用来作为像素的驱动的时候，非晶硅薄膜晶体管的工作占空比非常小，典型的在0.1％到0.2％之间，因此，它处于开启的时间相对关闭的时间来说比较短，基本上开启时间不会受到什么影响。但是，作为像素驱动的移位寄存器电路中，非晶硅薄膜晶体管的占空比比较大，基本在5％-10％之间，甚至更大，这样在栅极正向偏置电压下面，非晶硅薄膜晶体管的工作电流会下降，而且开启电压的偏移也会越来越大，最后阻止非晶硅薄膜晶体管正常工作。在图1所示的移位寄存器中，表现为：主要的非晶硅薄膜晶体管TA的开启电压的大小会逐渐升高，并且越来越大，节点A的电压不能再开启非晶硅薄膜晶体管TA，从而影响非晶硅薄膜晶体管TA的寿命，导致电路不能正常工作。

发明内容

本发明的目的是为了解决用于控制输出信号的非晶硅薄膜晶体管的开启电压会随着工作时间的增加，偏移越来越大的问题，提供一种移位寄存器及使用该移位寄存器的栅极驱动电路，以使得液晶显示器的栅极驱动电路具有低成本、低功耗，使用寿命长的优点。

为了实现上述目的，本发明提供了一种移位寄存器，包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，源极连接输出信号端；

第二薄膜晶体管，其漏极分别与所述第一薄膜晶体管的源极和所述输出信号端相连接，源极连接低电平输入端；

补偿开启电压单元，用于补偿所述第一薄膜晶体管的栅极的开启电压，分别与第二时钟信号输入端、第三时钟信号输入端、输入信号端、所述输出信号端、所述第一薄膜晶体管的栅极和所述低电平输入端相连接；

低电平保持单元，用于当所述输出信号为低电平时，保持所述输出信号的状态，分别与所述输入信号端、所述第二时钟信号输入端、所述第二薄膜晶体管的栅极和所述低电平输入端相连接。

为了实现上述目的，本发明还提供了一种液晶显示栅极驱动装置，包括：沉积在液晶显示器阵列基板上的多个移位寄存器；

所述多个移位寄存器中，前一个移位寄存器的输出信号端均和与其相邻的下一个移位寄存器的输入信号端连接；所述多个移位寄存器中，第一个移位寄存器的输入信号端输入的为帧起始信号；

所述多个移位寄存器中，各个移位寄存器均连接四个时钟信号输入端中的三个，所述四个时钟信号为依次输出高电平的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。

由以上技术方案可知，本发明提供的移位寄存器及使用该移位寄存器的栅极驱动电路，通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，使得该非晶硅薄膜晶体管的使用寿命延长。同时，该移位寄存器还可以实现输出信号的输出电平快速的由高电平转化为低电平，并且，当输出信号需要输出为低电平时，能够很好的保持输出信号的低电平状态。

下面通过具体实施例并结合附图对本发明做进一步的详细描述。

附图说明

图1为现有移位寄存器的工作原理示意图；

图2为现有移位寄存器的工作时序图；

图3为现有移位寄存器的另一工作时序图；

图4为本发明移位寄存器实施例一的结构示意图；

图5为本发明移位寄存器实施例二的结构示意图；

图6为本发明实施例二的移位寄存器的工作时序图；

图7为本发明液晶显示栅极驱动装置实施例的结构示意图；

图8为本发明液晶显示栅极驱动装置实施例的时钟信号时序图。

具体实施方式

本发明的实施例提供的移位寄存器，在电路实现上，能够通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，增加了该重要的薄膜晶体管的使用寿命。

如图4所示，为本发明移位寄存器实施例一的结构示意图，包括：

第一薄膜晶体管T1，其漏极连接第一时钟信号输入端CLK21，源极连接输出信号端(OUT)；第二薄膜晶体管T2，其漏极分别连接输出信号端(OUT)和第一薄膜晶体管T1的源极，源极连接低电平输入端(VSS)；

补偿开启电压单元301，用于补偿第一薄膜晶体管T1的栅极的开启电压，分别与第二时钟信号输入端CLK22、第三时钟信号输入端CLK23、输入信号端(IN)、输出信号端(OUT)、第一薄膜晶体管T1的栅极和低电平输入端(VSS)相连接；低电平保持单元302，用于当输出信号为低电平时，保持输出信号的状态，分别与输入信号端(IN)、第二时钟信号输入端CLK22、第二薄膜晶体管T2的栅极和低电平输入端(VSS)相连接。当T1由于开启时间的增加以及其上正偏置电压的作用，其开启电压增加后，由于补偿开启电压单元301对节点A的电压的补偿作用，可以使T1的开启电压始终可以将T1打开，使其正常工作。具体为，补偿开启电压单元301还可以包括有：第一单元3011，用于对第一薄膜晶体管T1的栅极进行放电，使得T1的栅极的电压降低到稍低于其开启电压即停止放电，分别与第二时钟信号输入端CLK22、第一薄膜晶体管T1的栅极和输出信号端(OUT)相连接；第二单元3012，用于补偿第一薄膜晶体管T1的栅极的开启电压，即通过第一单元放电后的T1的电压降至稍低于开启电压，再通过第二单元的补偿，总是可以使得T1开启，该第二单元分别与第三时钟信号输入端CLK23、输入信号端(IN)、第一薄膜晶体管T1的栅极、低电平输入端(VSS)及第一单元3011相连接。另外低电平保持单元302可以使得节点C在大部分时间里都处于高电平，那么T2就可以处于开启状态，由于T2的源极连接低电平VSS，因此其漏极，即输出信号端可以始终保持低电平。

本实施例提供的移位寄存器，能够通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，增加了该重要的薄膜晶体管的使用寿命；同时由T2的拉低作用，还可以使得输出信号能够较好的保持低电平的状态，可以防止信号的干扰。

如图5所示，为本发明移位寄存器实施例二的结构示意图，除了包括如图4所示的薄膜晶体管T1、T2外，其补偿开启电压单元301和低电平保持单元302也是由薄膜晶体管及电容构成。其中，低电平保持单元302还可以包括：第五薄膜晶体管T5，其漏极和栅极连接第二时钟信号输入端CLK22，源极与第二薄膜晶体管T2的栅极连接；第六薄膜晶体管T6，其漏极与第五薄膜晶体管T5的源极连接，栅极连接输入信号端(IN)和保持电容C2的一端，源极连接低电平信号输入端(VSS)和保持电容C2的另一端。补偿开启电压单元301中的第一单元可以包括：第三薄膜晶体管T3，其栅极连接第二时钟信号输入端CLK22，源极与第一薄膜晶体管T1的栅极连接；第四薄膜晶体管T4，其漏极与第三薄膜晶体管T 3的漏极连接，栅极分别与第三薄膜晶体管T3的源极和第一薄膜晶体管T1的栅极连接，源极分别与第二薄膜晶体管T2的漏极、第一薄膜晶体管T1的源极和输出信号端(OUT)连接。第二单元可以包括：第七薄膜晶体管T7，其漏极和栅极连接输入信号端(IN)，源极连接一补偿电容C1的一端；第八薄膜晶体管T8，其漏极和栅极连接第三时钟信号输入端CLK23，源极连接补偿电容C1的另一端；第九薄膜晶体管T9，其漏极与第七薄膜晶体管T7的源极连接，栅极连接第三时钟信号输入端CLK23，源极连接低电平信号输入端(VSS)。

如图6所示，为图5所示移位寄存器的工作时序图，其三个时钟信号和输入信号如图6中所示，将该时序图的一部分划分为五个阶段，其具体工作原理为：

首先第一个阶段是第三时钟信号输入端CLK23输出高电平，此时第八非晶硅薄膜晶体管T8打开，CLK23通过该第八非晶硅薄膜晶体管T8连接到存储电容C1的一端，即节点A这端。同时第九非晶硅薄膜晶体管T9也打开，由于第九非晶硅薄膜晶体管T9的源极是接低电平信号输入端(VSS)，导致T9的漏极也为低电平。此时由于存储电容C1两端存在电压差开始充电，最后节点A为高电平。由于节点A为高电平，此时第四非晶硅薄膜晶体管T4和第一薄膜晶体管T1也打开。由于CLK21为低电平，T1打开，因此，输出信号端(OUT)为低电平。

第二个阶段是，当第三时钟信号CLK23变为低电平的时候，第八非晶硅薄膜晶体管T8和第九非晶硅薄膜晶体管T9关断。由于存储电容C1的作用，存储电容两端C1还继续保持不变。此时第二个时钟信号CLK22变成高电平，其他的输入端都为低电平。此时第三非晶硅薄膜晶体管T3、第四非晶硅薄膜晶体管T4、第五非晶硅薄膜晶体管T5和第一非晶硅薄膜晶体管T1打开。由于第五非晶硅薄膜晶体管T5打开，时钟信号CLK22通过T5传到节点C。这样第二非晶硅薄膜晶体管T2打开，由于第二非晶硅薄膜晶体管T2的一个源极接的是低电平，所以输出端OUT被拉为低电平输出。因为第三非晶硅薄膜晶体管T3、第四非晶硅薄膜晶体管T4、第二非晶硅薄膜晶体管T2和第一非晶硅薄膜晶体管T1打开，它们之间形成一个回路对节点A进行放电。直到节点A的电压稍微低于第四非晶硅薄膜晶体管T4和第一非晶硅薄膜晶体管T1的开启电压，之后第四非晶硅薄膜晶体管T4和第一非晶硅薄膜晶体管T1关断。

第三个阶段是，当第二时钟信号CLK22变为低电平时，输入信号端(IN)输入一个高电平信号脉冲。此时第一时钟信号CLK21、第二时钟信号CLK22和第三个时钟信号CLK23为低电平。因为I N端输入为高电平，所以第六非晶硅薄膜晶体管T6和第七非晶硅薄膜晶体管T7开启。当第六非晶硅薄膜晶体管T6开启的时候，IN端的高电平通过第七非晶硅薄膜晶体管T7到达节点D。由于存储电容C1的作用，节点A的电压从稍微低于第四非晶硅薄膜晶体管T4和第一非晶硅薄膜晶体管T1的开启电压升高至开启电压加上IN端输入电压。此时的第四非晶硅薄膜晶体管T4和第一非晶硅薄膜晶体管T1打开，由于CLK21为低电平，因此，输出信号端(OUT)为低电平。同时因为第六非晶硅薄膜晶体管T6打开，而且第六非晶硅薄膜晶体管T6的源极接低电平，所以节点C变为低电平。此时的第二个非晶硅薄膜晶体管T2被关断。

第四个阶段是，当输入端IN的输入脉冲由高电平变为低电平的时候，第一时钟信号CLK21输入变为高电平，其他的输入端都为低电平。此时第一非晶硅薄膜晶体管T1和第四非晶硅薄膜晶体管T4打开，第非晶硅薄膜晶体管T2关闭。此时时钟信号CLK21通过第一非晶硅薄膜晶体管T1到OUT，得到输出电平为高电平。

第五阶段是，当时钟信号CLK21变成低电平时，时钟信号CLK23变成高电平，其他的输入为低电平。此时节点A处于高电平，第一非晶硅晶体管T1还是开启状态，OUT输出端通过第一非晶硅薄膜晶体管T1使得OUT输出变为低电平。

在图6中，当第三个时钟信号CLK23处于高电平的时候，由于补偿电容C1的作用，使得节点A和节点D之间存在一个较高的电压差。当时钟信号CLK23变为低电平，时钟信号CLK22变为高电平时候，非晶硅薄膜晶体管T3和非晶硅薄膜晶体管T4形成一个回路，对节点A进行放电，直到节点A的电压稍微的小于非晶硅薄膜晶体管T4的开启电压。在制作非晶硅薄膜晶体管的时候，设计非晶硅薄膜晶体管T4和非晶硅薄膜晶体管T1的开启电压是一样的，这样当非晶硅薄膜晶体管T1的开启电压随着工作的时间增加的时候，节点A的工作电压也随之增加。当下一个输入信号来的时候，节点D的电压升高，由于补偿电容的作用，节点A的电压在原来的基础上加上节点D升高的电压。所以非晶硅薄膜晶体管T1能够开启。不管非晶硅薄膜晶体管T1开启电压多大，由于补偿电容C1的影响，非晶硅薄膜晶体管T1都能够正常工作。

同时当时钟信号CLK21变成低电平的时候非晶硅薄膜晶体管T8还是开启状态，可以使OUT输出电压拉为低电平，这样可以减轻非晶硅薄膜晶体管T9对OUT拉为低电平的压力。同时由于非晶硅薄膜晶体管T2基本是保持在开启状态，所以当OUT为低电平的时候，可以起一个稳定的作用，防止信号干扰。

本发明实施例的移位寄存器，能够通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，增加了该重要的薄膜晶体管的使用寿命；同时还能够解决输出信号的电平要快速的由高电平变为低电平时给拉低电平薄膜晶体管带来的负担重的问题，以及输出信号为低电平时，要较好的保持低电平状态的问题。

如图7所示，为本发明液晶显示栅极驱动装置实施例的结构示意图，包括沉积在液晶显示器阵列基板上的多个移位寄存器，所述多个移位寄存器包括：多个第一移位寄存器、多个第二移位寄存器、多个第三移位寄存器和多个第四移位寄存器；

多个移位寄存器中，前一个移位寄存器的输出信号端均和与其相邻的下一个移位寄存器的输入信号端连接；多个移位寄存器中，第一个移位寄存器的输入信号端输入的为帧起始信号(SP)；

多个移位寄存器中，各个移位寄存器均连接四个时钟信号输入端中的三个，四个时钟信号为依次输出高电平的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，如图8所示。

作为第一移位寄存器的第4n+1个移位寄存器分别连接第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端，其中n≥0；即第1个、第5个、第9个...移位寄存器接CLK201、CLK202、CLK204，若该实施例中第1个、第5个、第9个...移位寄存器的时钟信号对应到上述移位寄存器中，则第1个、第5个、第9个...移位寄存器的CLK201为上述实施例中移位寄存器的CLK23，依次CLK202为CLK22，CLK204为CLK21。

作为第二移位寄存器的第4n+2个移位寄存器分别连接第二时钟信号输入端、第三时钟信号输入端和第一时钟信号输入端；即第2个、第6个、第10个...移位寄存器接CLK202、CLK203、CLK201，若该实施例中第2个、第6个、第10个...移位寄存器的时钟信号对应到上述移位寄存器中，则第2个、第6个、第10个...移位寄存器的CLK202为上述实施例中移位寄存器的CLK23，依次CLK203为CLK22，CLK201为CLK21。

作为第三移位寄存器的第4n+3个移位寄存器分别连接第三时钟信号输入端、第四时钟信号输入端和第二时钟信号输入端；即第3个、第7个、第11个...移位寄存器接CLK203、CLK204、CLK202，若该实施例中第3个、第7个、第11个...移位寄存器的时钟信号对应到上述移位寄存器中，则第3个、第7个、第11个...移位寄存器的CLK203为上述实施例中移位寄存器的CLK23，依次CLK204为CLK22，CLK202为CLK21。

作为第四移位寄存器的第4n+4个移位寄存器分别连接所述第四时钟信号输入端、第一时钟信号输入端和第三时钟信号输入端；即第4个、第8个、第12个...移位寄存器接CLK204、CLK201、CLK203，若该实施例中第4个、第8个、第12个...移位寄存器的时钟信号对应到上述移位寄存器中，则第4个、第8个、第12个...移位寄存器的CLK204为上述实施例中移位寄存器的CLK23，依次CLK201为CLK22，CLK203为CLK21。

每个移位寄存器的工作原理与上述实施例中所介绍的移位寄存器相同，在此不再赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1、一种移位寄存器，其特征在于包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，源极连接输出信号端；

第二薄膜晶体管，其漏极分别与所述第一薄膜晶体管的源极和所述输出信号端相连接，源极连接低电平输入端；

补偿开启电压单元，用于补偿所述第一薄膜晶体管的栅极的开启电压，分别与第二时钟信号输入端、第三时钟信号输入端、输入信号端、所述输出信号端、所述第一薄膜晶体管的栅极和所述低电平输入端相连接；

低电平保持单元，用于当所述输出信号为低电平时，保持所述输出信号的状态，分别与所述输入信号端、所述第二时钟信号输入端、所述第二薄膜晶体管的栅极和所述低电平输入端相连接。

2、根据权利要求1所述的移位寄存器，其特征在于所述补偿开启电压单元包括：

第一单元，用于对所述第一薄膜晶体管的栅极进行放电，分别与所述第二时钟信号输入端、所述第一薄膜晶体管的栅极和所述输出信号端相连接；

第二单元，用于补偿所述第一薄膜晶体管的栅极的开启电压，分别与第三时钟信号输入端、输入信号端、所述第一薄膜晶体管的栅极、所述低电平输入端及所述第一单元相连接。

3、根据权利要求2所述的移位寄存器，其特征在于所述第一单元包括：

第三薄膜晶体管，其栅极连接所述第二时钟信号输入端，源极与所述第一薄膜晶体管的栅极连接；

第四薄膜晶体管，其漏极与所述第三薄膜晶体管的漏极连接，栅极分别与所述第三薄膜晶体管的源极和第一薄膜晶体管的栅极相连接，源极分别与所述第二薄膜晶体管的漏极、所述第一薄膜晶体管的源极和所述输出信号端相连接。

4、根据权利要求2所述的移位寄存器，其特征在于所述第二单元包括：

第七薄膜晶体管，其漏极和栅极连接所述输入信号端，源极连接一补偿电容的一端；

第八薄膜晶体管，其漏极和栅极连接所述第三时钟信号输入端，源极与所述第一薄膜晶体管的栅极和所述补偿电容的另一端相连接；

第九薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极连接所述第三时钟信号输入端，源极连接所述低电平信号输入端。

5、根据权利要求1-4所述的任一移位寄存器，其特征在于所述低电平保持单元包括：

第五薄膜晶体管，其漏极和栅极连接所述第二时钟信号输入端，源极与所述第二薄膜晶体管的栅极连接；

第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极和保持电容的一端相连接，栅极连接所述输入信号端，源极连接所述低电平信号输入端和所述保持电容的另一端。

6、一种液晶显示栅极驱动装置，其特征在于包括：沉积在液晶显示器阵列基板上的多个移位寄存器，所述多个移位寄存器包括：多个第一移位寄存器、多个第二移位寄存器、多个第三移位寄存器和多个第四移位寄存器；

所述多个移位寄存器中，前一个移位寄存器的输出信号端均和与其相邻的下一个移位寄存器的输入信号端连接；所述多个移位寄存器中，第一个移位寄存器的输入信号端输入的为帧起始信号；

所述多个移位寄存器中，各个移位寄存器均连接四个时钟信号输入端中的三个，所述四个时钟信号为依次输出高电平的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。

7、根据权利要求6所述的液晶显示栅极驱动装置，其特征在于，

第一移位寄存器分别连接所述第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端；

第二移位寄存器分别连接所述第二时钟信号输入端、第三时钟信号输入端和第一时钟信号输入端；

第三移位寄存器分别连接所述第三时钟信号输入端、第四时钟信号输入端和第二时钟信号输入端；

第四移位寄存器分别连接所述第四时钟信号输入端、第一时钟信号输入端和第三时钟信号输入端。

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