CN106991958A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元中包括控制模块和保持模块，该控制模块可以在第一时钟信号为第一电位时，控制下拉节点的电位为第一电位；而该保持模块则可以在下拉节点或者第二时钟信号为第一电位时，控制输出端的电位为第二电位。由于该第一时钟信号和第二时钟信号频率相同相位相反，因此该控制模块和保持模块可以在移位寄存器单元的输出阶段之后，控制输出端的电位持续为第二电位，从而保证对该输出端的有效降噪。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。

背景技术

显示装置在显示图像时，需要利用移位寄存器(即栅极驱动电路)对像素单元进行扫描，移位寄存器包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行像素单元，由该多个级联的移位寄存器单元实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。

相关技术中有一种移位寄存器单元，该移位寄存器单元主要包括输入模块、输出模块和降噪模块。其中，输入模块用于将上一行移位寄存器单元输出端的电压输入至该移位寄存器单元，将该移位寄存器单中上拉节点的电平上拉至高电平，输出模块用于在上拉节点的控制下，向输出端输出驱动信号，降噪模块用于在时钟信号的控制下，将输出端的电平下拉至低电平，从而实现对该输出端的降噪。

但是，由于降噪模块是由时钟信号控制的，当该时钟信号处于低电平时，该降噪模块中的晶体管无法有效开启，此时该降噪模块无法将输出端的电平有效下拉至低电平，该降噪模块的降噪性能较差。

发明内容

为了解决相关技术中移位寄存器单元降噪性能较差的问题，本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。所述技术方案如下：

第一方面，提供了一种移位寄存器单，所述移位寄存器单元包括：输入模块、控制模块、保持模块和输出模块；

所述输入模块分别与输入信号端、复位信号端、第一控制信号端、第二控制信号端和上拉节点连接，用于在所述输入信号端输出的输入信号为第一电位时，向所述上拉节点输出来自所述第一控制信号端的第一控制信号，以及在所述复位信号端输出的复位信号为第一电位时，向所述上拉节点输出来自所述第二控制信号端的第二控制信号；

所述控制模块分别与所述上拉节点、第一时钟信号端、第二时钟信号端、第一电源信号端、第二电源信号端和下拉节点连接，用于在所述上拉节点为第一电位时，向所述下拉节点输出来自所述第二电源信号端的第二电源信号，以及在所述第二时钟信号端输出的第二时钟信号为第二电位，且所述第一时钟信号端输出的第一时钟信号为第一电位时，向所述下拉节点输出来自所述第一电源信号端的第一电源信号，其中所述第一电源信号为第一电位，所述第二电源信号为第二电位；

所述保持模块分别与所述上拉节点、所述下拉节点、所述第二时钟信号端、所述第二电源信号端和输出端连接，用于在所述下拉节点或所述第二时钟信号的为第一电位时，向所述输出端输出所述第二电源信号，其中，所述第一时钟信号和所述第二时钟信号的频率相同，相位相反；

所述输出模块分别与所述第一时钟信号端、所述上拉节点和所述输出端连接，用于在所述上拉节点为第一电位时，向所述输出端输出所述第一时钟信号。

可选的，所述控制模块，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第一晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一电源信号端连接，第二极与第一节点连接；

所述第二晶体管的栅极与所述第一节点连接，第一极与所述第一时钟信号端连接，第二极与所述第三晶体管的栅极连接；

所述第三晶体管的第一极与所述第一电源信号端连接，第二极与所述下拉节点连接；

所述第四晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述第一节点连接；

所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第二电源信号端连接，第二极与所述下拉节点连接。

可选的，所述保持模块，包括：第六晶体管、第七晶体管和第八晶体管；

所述第六晶体管的栅极与所述下拉节点连接，第一极与所述第二电源信号端连接，第二极与所述上拉节点连接；

所述第七晶体管的栅极与所述下拉节点连接，第一极与所述第二电源信号端连接，第二极与所述输出端连接；

所述第八晶体管的栅极与所述第二时钟信号端连接，第一极与所述第二电源信号端连接，第二极与所述输出端连接。

可选的，所述输入模块，包括：第九晶体管和第十晶体管；

所述第九晶体管的栅极与所述输入信号端连接，第一极与所述第一控制信号端连接，第二极与所述上拉节点连接；

所述第十晶体管的栅极与所述复位信号端连接，第一极与所述第二控制信号端连接，第二极与所述上拉节点连接。

可选的，所述输出模块，包括：第十一晶体管和电容器；

所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接。

第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入模块、控制模块、保持模块和输出模块；所述方法包括：

充电阶段，输入信号端输出的输入信号为第一电位，所述输入模块在所述输入信号的控制下，向上拉节点输出来自第一控制信号端的第一控制信号，所述第一控制信号为第一电位，对所述上拉节点进行充电；

输出阶段，第一时钟信号端输出的第一时钟信号为第一电位，所述上拉节点保持第一电位，所述输出模块在所述上拉节点的控制下，向所述输出端输出所述第一时钟信号；

复位阶段，复位信号端输出的复位信号为第一电位，第二时钟信号端输出的第二时钟信号为第一电位，所述输入模块在所述复位信号的控制下，向所述上拉节点输出来自第二控制信号端的第二控制信号，所述保持模块在所述第二时钟信号的控制下，向所述输出端输出来自第二电源信号端的第二电源信号，所述第二控制信号和所述第二电源信号均为第二电位；

保持阶段，所述第一时钟信号和所述第二时钟信号交替为第一电位，在所述第一时钟信号为第一电位时，所述控制模块向所述下拉节点输出来自第一电源信号端的第一电源信号，所述第一电源信号处于第一电位，所述保持模块在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第二电源信号；在所述第二时钟信号为第一电位时，所述保持模块在所述第二时钟信号的控制下，向所述输出端输出所述第二电源信号。

可选的，所述控制模块，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；所述保持模块，包括：第六晶体管、第七晶体管和第八晶体管；

所述保持阶段中，所述第一时钟信号和所述第二时钟信号交替为第一电位，所述第二晶体管保持开启状态，所述第一时钟信号端向所述第三晶体管的栅极输出所述第一时钟信号，在所述第一时钟信号为第一电位时，所述第三晶体管开启，所述第一电源信号端向所述下拉节点输出所述第一电源信号，所述第六晶体管和所述第七晶体管开启，所述第二电源信号端分别向所述上拉节点和所述输出端输出所述第二电源信号；在所述第二时钟信号为第一电位时，所述第八晶体管开启，所述第二电源信号端向所述输出端输出所述第二电源信号。

可选的，所述晶体管均为N型晶体管，所述第一电位相对于所述第二电位为高电位。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如第一方面所述的移位寄存器单元。

第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元中包括控制模块和保持模块，该控制模块可以在第一时钟信号为第一电位时，控制下拉节点的电位为第一电位；而该保持模块则可以在下拉节点或者第二时钟信号为第一电位时，控制输出端的电位为第二电位。由于该第一时钟信号和第二时钟信号频率相同相位相反，因此该控制模块和保持模块可以在移位寄存器单元的输出阶段之后，控制输出端的电位持续为第二电位，从而保证对该输出端的有效降噪。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图4是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图；

图5是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图6是本发明实施例提供的另一种移位寄存器单元的驱动过程的时序图；

图7是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。在本发明实施例中，以第一电位相对于第二电位为高电位为例进行说明。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、控制模块20、保持模块30和输出模块40。

该输入模块10分别与输入信号端IN、复位信号端RST、第一控制信号端CN、第二控制信号端CNB和上拉节点PU连接，用于在该输入信号端IN输出的输入信号为第一电位时，向该上拉节点PU输出来自该第一控制信号端CN的第一控制信号，该第一控制信号为第一电位，因此可以对该上拉节点PU进行充电；该输入模块10还用于在该复位信号端RST输出的复位信号为第一电位时，向该上拉节点PU输出来自该第二控制信号端CNB的第二控制信号，该第二控制信号为第二电位，因此可以对该上拉节点PU进行复位。

该控制模块20分别与该上拉节点PU、第一时钟信号端CK、第二时钟信号端CKB、第一电源信号端VGH、第二电源信号端VGL和下拉节点PD连接，用于在该上拉节点PU为第一电位时，向该下拉节点PD输出来自该第二电源信号端VGL的第二电源信号，以及在该第二时钟信号端CKB输出的第二时钟信号为第二电位，且该第一时钟信号端CK输出的第一时钟信号为第一电位时，向该下拉节点PD输出来自该第一电源信号端VGH的第一电源信号，其中该第一电源信号为第一电位，该第二电源信号为第二电位。

该保持模块30分别与该上拉节点PU、该下拉节点PD、该第二时钟信号端CKB、该第二电源信号端VGL和输出端OUT连接，用于在该下拉节点PD或该第二时钟信号的为第一电位时，向该输出端OUT输出该第二电源信号，从而对该输出端OUT进行降噪。其中，该第一时钟信号和该第二时钟信号的频率相同，相位相反。

该输出模块40分别与该第一时钟信号端CK、该上拉节点PU和该输出端OUT连接，用于在该上拉节点PU为第一电位时，向该输出端OUT输出该第一时钟信号，该输出模块40输出的第一时钟信号即为用于驱动显示面板的栅极驱动信号。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，参考图2，该控制模块20具体可以包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5。

其中，第一晶体管T1的栅极与第二时钟信号端CKB连接，第一极与第一电源信号端VGH连接，第二极与第一节点P1连接。

第二晶体管T2的栅极与该第一节点P1连接，第一极与第一时钟信号端CK连接，第二极与第三晶体管T3的栅极连接；该第三晶体管T3的第一极与该第一电源信号端VGH连接，第二极与下拉节点PD连接。

第四晶体管T4的栅极与该上拉节点PU连接，第一极与该第二时钟信号端CKB连接，第二极与该第一节点P1连接。

第五晶体管T5的栅极与该上拉节点PU连接，第一极与该第二电源信号端VGL连接，第二极与该下拉节点PD连接。

可选的，该保持模块30可以包括：第六晶体管T6、第七晶体管T7和第八晶体管T8。

其中，第六晶体管T6的栅极与该下拉节点PD连接，第一极与该第二电源信号端VGL连接，第二极与该上拉节点PU连接。

第七晶体管T7的栅极与该下拉节点PD连接，第一极与该第二电源信号端VGL连接，第二极与该输出端OUT连接。

第八晶体管T8的栅极与该第二时钟信号端CKB连接，第一极与该第二电源信号端VGL连接，第二极与该输出端OUT连接。

进一步的，参考图2，该输入模块10可以包括：第九晶体管T9和第十晶体管T10；该输出模块40可以包括：第十一晶体管T11和电容器C1。

该第九晶体管T9的栅极与该输入信号端IN连接，第一极与该第一控制信号端CN连接，第二极与该上拉节点PU连接。

该第十晶体管T10的栅极与该复位信号端RST连接，第一极与该第二控制信号端CNB连接，第二极与该上拉节点PU连接。

该第十一晶体管T11的栅极与该上拉节点PU连接，第一极与该第一时钟信号端CK连接，第二极与该输出端OUT连接。

该电容器C1的一端与该上拉节点PU连接，另一端与该输出端OUT连接。

综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中包括控制模块和保持模块，该控制模块可以在第一时钟信号为第一电位时，控制下拉节点的电位为第一电位；而该保持模块则可以在下拉节点或者第二时钟信号为第一电位时，控制输出端的电位为第二电位。由于该第一时钟信号和第二时钟信号频率相同相位相反，因此该控制模块和保持模块可以在移位寄存器单元的输出阶段之后，控制输出端的电位持续为第二电位，从而保证对该输出端的有效降噪。此外，本发明实施例提供的移位寄存器单元中仅应用了一个电容器，电路结构较为简单，占用面积较小，易于实现显示面板的窄边框设计。

本发明实施例提供了一种移位寄存器单元的驱动方法，该方法可以用于驱动如图1或图2所示的移位寄存器单元，参考图1，该移位寄存器单元包括：输入模块10、控制模块20、保持模块30和输出模块40；参考图3，该方法可以包括：

步骤101、充电阶段，输入信号端IN输出的输入信号为第一电位，该输入模块10在该输入信号的控制下，向上拉节点PU输出来自第一控制信号端CN的第一控制信号，该第一控制信号为第一电位，对该上拉节点PU进行充电。

步骤102、输出阶段，第一时钟信号端CK输出的第一时钟信号为第一电位，该上拉节点PU保持第一电位，该输出模块40在该上拉节点PU的控制下，向该输出端OUT输出该第一时钟信号。

步骤103、复位阶段，复位信号端RST输出的复位信号为第一电位，第二时钟信号端CKB输出的第二时钟信号为第一电位，该输入模块10在该复位信号的控制下，向该上拉节点PU输出来自第二控制信号端CNB的第二控制信号，该保持模块30在该第二时钟信号的控制下，向该输出端OUT输出来自第二电源信号端VGL的第二电源信号，该第二控制信号和该第二电源信号均为第二电位。

步骤104、保持阶段，该第一时钟信号和该第二时钟信号交替为第一电位，在该第一时钟信号为第一电位时，该控制模块20向该下拉节点PD输出来自第一电源信号端VGH的第一电源信号，该第一电源信号处于第一电位，该保持模块30在该下拉节点PD的控制下，分别向该上拉节点PU和该输出端OUT输出该第二电源信号；在该第二时钟信号为第一电位时，该保持模块30在该第二时钟信号的控制下，向该输出端OUT输出该第二电源信号。

图4是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图，以图2所示的移位寄存器单元为例，详细介绍本发明实施例提供的移位寄存器单元的驱动方法。

结合图2和图4，在充电阶段t1中，输入信号端IN输出的输入信号，以及第二时钟信号端CKB输出的第二时钟信号为第一电位，复位信号端RST输出的复位信号，以及第一时钟信号端CK输出的第一时钟信号为第二电位。此时，第九晶体管T9、第一晶体管T1和第八晶体管T8开启，第一控制信号端IN通过第九晶体管T9向电容器C1的一端输出第一控制信号，从图4可以看出，该第一控制信号的电位与第一电源信号端VGH的电位相等，均为高电位，因此可以对该电容器C1充电，将上拉节点PU的电位拉高。此时，第十一晶体管T11、第四晶体管T4和第五晶体管T5开启开启，第一时钟信号端CK向输出端OUT输出第一时钟信号，将该输出端OUT的电位拉低；第二电源信号端VGL通过第五晶体管T5向下拉节点PD输出第二电源信号，将该下拉节点PD的电位拉低，从而使得第六晶体管T6和第七晶体管T7截止，避免对上拉节点PU的电位造成影响。

此外，由于第一晶体管T1和第四晶体管T4开启，第二时钟信号和第一电源信号驱动第二晶体管T2开启，第一时钟信号端CK向第三晶体管T3的栅极输出处于第二电位的第一时钟信号，该第三晶体管T3关断，因此第一电源信号端VGH不会对下拉节点PD的电位产生影响。

在输出阶段t2中，输入信号、复位信号和第二时钟信号均处于第二电位，第一晶体管T1、第八至第十晶体管均处于关断状态；第一时钟信号端CK输出的第一时钟信号为第一电位，该上拉节点PU没有放电路径保持为第一电位，第一时钟信号端CK向该输出端OUT输出该第一时钟信号。此外，由于第四晶体管T4和第五晶体管T5保持开启状态，下拉节点PD仍然保持为第二电位，第二时钟信号端CKB通过第四晶体管T4向第一节点P1输出处于第二电位的第二时钟信号，该第二晶体管T2截止，第一时钟信号端CK输出的处于第一电位的第一时钟信号无法通过第二晶体管T2作用到第三晶体管T3的栅极，第三晶体管T3仍然保持上一阶段的截止状态，从而使得第六晶体管T6和第七晶体管T7也依旧保持截止状态，避免对上拉节点PU和输出端OUT的电位造成影响。

在复位阶段t3中，复位信号端RST和第二时钟信号端CKB输出的信号处于第一电位，输入信号端IN和第一时钟信号端CK输出的信号为第二电位，第九晶体管T9关断，第一晶体管T1、第八晶体管T8和第十晶体管T10开启。第二控制信号端CNB向上拉节点PU输出第二控制信号，从图4可以看出，该第二控制信号的电位与第二电源信号端VGL的电位相等，均为低电位，因此可以对该上拉节点PU进行复位，此时第四晶体管T4和第五晶体管T5关断。虽然第一晶体管T1开启，第一电源信号端VGH驱动第二晶体管T2开启，但由于此时第一时钟信号端CK输出的第一时钟信号为第二电位，第三晶体管T3仍然处于关断状态。由于第八晶体管T8开启，第二时钟信号端CKB向输出端OUT输出处于第二电位的第二时钟信号，从而对该输出端OUT进行复位。

在之后的保持阶段t4中，复位信号端RST输出的复位信号保持第二电位，该第一时钟信号端CK输出的第一时钟信号和该第二时钟信号端CKB输出的第二时钟信号交替为第一电位。第二晶体管T2的栅极(即第一节点P1)由于没有低电平下拉且利用本身的栅电容保持了上一阶段的状态，因此会一直保持开启状态，该第一时钟信号端CK向该第三晶体管T3的栅极持续输出第一时钟信号。在该第一时钟信号为第一电位时，该第三晶体管T3开启，该第一电源信号端VGH向该下拉节点PD输出该第一电源信号，该第六晶体管T6和该第七晶体管T7开启，第二电源信号端VGL分别向上拉节点PU和输出端OUT输出该第二电源信号；在该第二时钟信号为第一电位时，该第八晶体管T8开启，该第二电源信号端VGL向该输出端OUT输出该第二电源信号。

由于在该保持阶段中，两个时钟信号端CK和CKB输出的时钟信号频率相同且相位相反，因此该保持模块30中的各个晶体管可以持续对输出端OUT进行降噪，有效改善了该移位寄存器单元的降噪性能。

需要说明的是，在上述实施例中，均是以各个晶体管为N型晶体管，且第一电位为相对于该第二电位高电位为例进行的说明。当然，如图5所示，该各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，各晶体管之间的连接关系可以保持不变，但由于第一电源信号端VGH输出的第一电源信号为高电平，第二电源信号端VGL输出的第二电源信号为低电平，因此对比图2和图5可以看出，仅该两个信号端的位置需要互换。此外，当该各个晶体管采用P型晶体管时，该第一电位相对于该第二电位可以为低电位，各个信号端的时序图可以如图6所示。从图6中可以看出，各个信号端的电位变化可以与图4所示的电位变化相反(即二者的相位差为180度)。

综上所述，本发明提供了一种移位寄存器单元的驱动方法，在保持阶段，当第一时钟信号为第一电位时，该控制模块可控制下拉节点的电位为第一电位，该保持模块可以在下拉节点的控制下，对上拉节点和输出端进行降噪；而当第二时钟信号为第一电位时，该保持模块可以直接对输出端进行降噪。由于该第一时钟信号和第二时钟信号频率相同相位相反，因此可以使得移位寄存器单元输出端的电位在输出阶段之后持续为第二电位，从而保证对该输出端的有效降噪。

图7是本发明实施例提供的一种栅极驱动电路的结构示意图，参考图7，该栅极驱动电路可以包括至少两个级联的移位寄存器单元00，其中每个移位寄存器单元可以为如图1、图2或者图5所示的移位寄存器单元。

从图7中可以看出，每一级移位寄存器单元的输入信号端IN输入与上一级移位寄存器单元的输出端OUT相连；每一级移位寄存器单元的复位信号端RST与下一级移位寄存器单元的输出端OUT相连，例如第n级移位寄存器单元的输入信号端IN与第n-1级移位寄存器单元的输出端OUT(n-1)相连，第n级移位寄存器单元的复位信号端RST与第n+1级移位寄存器单元的输出端OUT(n+1)相连。从图7中还可以看出，该栅极驱动电路中，第一极移位寄存器单元的输入信号端IN，以及最后一级移位寄存器单元的复位信号端RST可以与帧开启信号端STV端相连。此外，通过对该第一控制信号端CN和第二控制信号端CNB的控制，可以使得该栅极驱动电路中的各个移位寄存器单元实现对显示装置的正反双向扫描。

例如，当第一控制信号端CN输出处于第一电位的第一控制信号，第二控制信号端CNB输出处于第二电位的第二控制信号时，可以使得该栅极驱动电路中的各个移位寄存器单元从第一级移位寄存器单元开始依次启动，由此可以实现对显示装置的正向扫描。当第一控制信号端CN输出处于第二电位的第一控制信号，第二控制信号端CNB输出处于第一电位的第二控制信号时，可以使得该栅极驱动电路中的各个移位寄存器单元从最后一级移位寄存器单元开始依次启动，由此可以实现对显示装置的反向扫描。

本发明实施例还提供一种显示装置，该显示装置可以包括如图7所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、低温多晶硅(英文：LowTemperature Poly-silicon；简称：LTPS)显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，前述描述的移位寄存器单元和各模块的具体工作过程，可以参考上述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

输入模块、控制模块、保持模块和输出模块；

所述输入模块分别与输入信号端、复位信号端、第一控制信号端、第二控制信号端和上拉节点连接，用于在所述输入信号端输出的输入信号为第一电位时，向所述上拉节点输出来自所述第一控制信号端的第一控制信号，以及在所述复位信号端输出的复位信号为第一电位时，向所述上拉节点输出来自所述第二控制信号端的第二控制信号；

所述控制模块分别与所述上拉节点、第一时钟信号端、第二时钟信号端、第一电源信号端、第二电源信号端和下拉节点连接，用于在所述上拉节点为第一电位时，向所述下拉节点输出来自所述第二电源信号端的第二电源信号，以及在所述第一时钟信号端输出的第一时钟信号为第一电位时，向所述下拉节点输出来自所述第一电源信号端的第一电源信号，其中所述第一电源信号为第一电位，所述第二电源信号为第二电位；

所述保持模块分别与所述上拉节点、所述下拉节点、所述第二时钟信号端、所述第二电源信号端和输出端连接，用于在所述下拉节点或所述第二时钟信号端输出的第二时钟信号为第一电位时，向所述输出端输出所述第二电源信号，其中，所述第一时钟信号和所述第二时钟信号的频率相同，相位相反；

所述输出模块分别与所述第一时钟信号端、所述上拉节点和所述输出端连接，用于在所述上拉节点为第一电位时，向所述输出端输出所述第一时钟信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制模块，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第一晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一电源信号端连接，第二极与第一节点连接；

所述第二晶体管的栅极与所述第一节点连接，第一极与所述第一时钟信号端连接，第二极与所述第三晶体管的栅极连接；

所述第三晶体管的第一极与所述第一电源信号端连接，第二极与所述下拉节点连接；

所述第四晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述第一节点连接；

所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第二电源信号端连接，第二极与所述下拉节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述保持模块，包括：第六晶体管、第七晶体管和第八晶体管；

所述第六晶体管的栅极与所述下拉节点连接，第一极与所述第二电源信号端连接，第二极与所述上拉节点连接；

所述第七晶体管的栅极与所述下拉节点连接，第一极与所述第二电源信号端连接，第二极与所述输出端连接；

所述第八晶体管的栅极与所述第二时钟信号端连接，第一极与所述第二电源信号端连接，第二极与所述输出端连接。

4.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述输入模块，包括：第九晶体管和第十晶体管；

所述第九晶体管的栅极与所述输入信号端连接，第一极与所述第一控制信号端连接，第二极与所述上拉节点连接；

所述第十晶体管的栅极与所述复位信号端连接，第一极与所述第二控制信号端连接，第二极与所述上拉节点连接。

5.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述输出模块，包括：第十一晶体管和电容器；

所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接。

6.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括：输入模块、控制模块、保持模块和输出模块；所述方法包括：

充电阶段，输入信号端输出的输入信号为第一电位，所述输入模块在所述输入信号的控制下，向上拉节点输出来自第一控制信号端的第一控制信号，所述第一控制信号为第一电位，对所述上拉节点进行充电；

输出阶段，第一时钟信号端输出的第一时钟信号为第一电位，所述上拉节点保持第一电位，所述输出模块在所述上拉节点的控制下，向输出端输出所述第一时钟信号；

复位阶段，复位信号端输出的复位信号为第一电位，第二时钟信号端输出的第二时钟信号为第一电位，所述输入模块在所述复位信号的控制下，向所述上拉节点输出来自第二控制信号端的第二控制信号，所述保持模块在所述第二时钟信号的控制下，向所述输出端输出来自第二电源信号端的第二电源信号，所述第二控制信号和所述第二电源信号均为第二电位；

保持阶段，所述第一时钟信号和所述第二时钟信号交替为第一电位，在所述第一时钟信号为第一电位时，所述控制模块向所述下拉节点输出来自第一电源信号端的第一电源信号，所述第一电源信号处于第一电位，所述保持模块在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第二电源信号；在所述第二时钟信号为第一电位时，所述保持模块在所述第二时钟信号的控制下，向所述输出端输出所述第二电源信号。

7.根据权利要求6所述的方法，其特征在于，所述控制模块，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；所述保持模块，包括：第六晶体管、第七晶体管和第八晶体管；

所述保持阶段中，所述第一时钟信号和所述第二时钟信号交替为第一电位，所述第二晶体管保持开启状态，所述第一时钟信号端向所述第三晶体管的栅极输出所述第一时钟信号，在所述第一时钟信号为第一电位时，所述第三晶体管开启，所述第一电源信号端向所述下拉节点输出所述第一电源信号，所述第六晶体管和所述第七晶体管开启，所述第二电源信号端分别向所述上拉节点和所述输出端输出所述第二电源信号；在所述第二时钟信号为第一电位时，所述第八晶体管开启，所述第二电源信号端向所述输出端输出所述第二电源信号。

8.根据权利要求7所述的方法，其特征在于，

所述晶体管均为N型晶体管，所述第一电位相对于所述第二电位为高电位。

9.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：

至少两个级联的如权利要求1至5任一所述的移位寄存器单元。

10.一种显示装置，其特征在于，所述显示装置包括：如权利要求9所述的栅极驱动电路。