CN102723064A - 驱动电路单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了栅极驱动电路及显示装置；栅极驱动电路包括多级串联的驱动电路单元，每级单元包括：输入模块，提供驱动模块的开启电压；驱动模块，响应开启电压，将第一时钟信号传送至信号输出接口；放电模块，响应相邻级的输出信号或时钟信号，将驱动模块的控制端耦合到第一电压源；时钟馈通抑制模块，在时钟信号及相邻级的输出信号的控制下，稳定驱动模块的控制端的电位；低电平维持模块，在时钟信号的控制下，将输出信号稳定在第一电压源的电位。本发明通过时序配合利用单个驱动管实现输出信号的快速上拉、下拉，使得较低温度下输出信号的上升、下降延迟时间较小，且由于采用时钟馈通抑制模块，稳定驱动管栅极电位，使得相应的动态功耗减小。

Description

驱动电路单元、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示装置及其采用的栅极驱动电路。

背景技术

薄膜晶体管(TFT)平板显示(FPD，Flat Panel Display)技术是当今显示技术的主流。其中，集成栅极驱动电路是FPD技术发展过程中涌现的新技术；这种将栅极驱动电路集成于显示基板(如玻璃)上的优点是：减少了外围驱动芯片的数量及其压封工序，使质量轻、厚度薄且外观对称的窄边框面板得以实现，液晶模组更为紧凑、且显示器件的机械和电学可靠性增强，而且有可能简化栅源极驱动电路、提高显示面板的分辨率、以及增加实现柔性面板的可能性。

现行的TFT技术包括非晶硅(a-Si:H)、多晶硅(p-Si)以及氧化物TFT技术。虽然这些TFT技术因各自的优点被研究以应用于集成栅极驱动电路技术中，但它们也存在一些缺点。

如图1所示为常规的两相时钟栅极驱动电路的结构。对于有X行的有源显示面板，栅极驱动电路11包括X级串联的栅极驱动电路单元(如图示的111、112、113等)。每一条栅极扫描线对应于一级栅极驱动电路单元的输出。该常规的两相时钟栅极驱动电路的工作时序如图2所示，其中，CK₁和CK₂是两条时钟信号线，V^N _MO、V^N+1 _MO、V^N+2 _MO是三条连续的栅极扫描信号线，V_MSS ¹是第一电压源信号线。CK₁和CK₂的周期为T/2，CK₁超前CK₂的时间是T/4(T＞0)，栅极扫描信号脉冲宽度为T/4。每个栅极驱动电路单元包括有第一输入信号接口V_MI1、第二输入信号接口V_MI2、时钟信号接口(V_MA、V_MB)、低电平接口V_MSS和输出信号接口V_MO。第N+1级栅极驱动电路单元的第一输入信号接口V_MI1耦合到第N级的输出信号接口V^N _MO，第N+1级栅极驱动电路单元的第二输入信号接口V_MI2耦合到第N+2级的输出信号接口V^N+2 _MO。栅极驱动电路的输出信号接口V_MO耦合到对应的栅线，为对应的栅线提供栅极扫描信号。

图3为图1中常规的两相时钟栅极驱动电路单元的结构示意图。图4为图3所示常规的两相时钟栅极驱动电路单元的时序图。常规的两相时钟栅极驱动电路单元通过M₂将输出节点V_MO耦合到V_MA的高电平，通过M₁₁、M₃分别将M₂的栅极Q_M节点、输出节点V_MO耦合到V_MSS的低电平。采用两相时钟V_MA和V_MB将输出节点V_MO稳定在V_MSS的低电平。然而，这种常规的两相时钟栅极驱动电路单元存在至少两个问题：

一是低温稳定性问题。驱动晶体管M₂在将输出节点V_MO上拉到时钟信号V_MA的高电平时是工作在线性区。根据晶体管驱动电流公式，

I_M＝μ_EFC_I(W/L)(V_GS-V_T-V_DS/2)V_DS                           (1)

其中μ_EF为TFT器件的有效迁移率，C_I为TFT器件单位面积的栅电容，W、L分别为TFT器件的有效沟道宽度和沟道长度，V_GS为TFT器件的栅源偏压，V_DS为TFT器件的漏源偏压，V_T为TFT器件的阈值电压。以非晶硅TFT为例，已有的研究成果表明：随着温度的降低，非晶硅中自由电荷量减小，陷阱电荷量增加，所以μ_EF会减小。I_M会随着μ_EF的减小而减小，导致非晶硅TFT的驱动能力下降。因此M₂在将时钟信号V_MA的高电平耦合到输出节点V_MO时，驱动电流减小，输出信号脉冲的上升时间增加，减小了输出信号的用于驱动栅极扫描线的有效脉冲宽度；这将限制电路在低温场合的应用。

二是功耗问题。现行的TFT的工艺主要以非自对准为主。这里仍以非晶硅TFT为例，图5示意了倒栅结构的TFT的版图。版图中栅与源漏存在交叠区域A₁、A₂，因而会产生寄生电容C_GS和C_GD。在图4所示的栅极驱动电路中，驱动晶体管M₂的面积比较大。对于驱动晶体管来说，栅-漏寄生电容C_GD较大时会将驱动晶体管M₂漏极时钟信号V_MA的跳变ΔV_MCLK耦合到驱动晶体管栅极，即Q_M点，引起Q_M点的跳变ΔV_QM，即时钟馈通效应，如图4的时序图所示的Q_M的尖刺，此时，根据电容分压原理推导得到下式

ΔV_QM＝(C_GD+WLC_I/2)×ΔV_CLK/(C_MS+C_GD+C_GS+WLC_I)        (2)

其中，电容C_MS两端分别连接驱动晶体管M₂的栅极和源极，如图3所示。Q_M点的跳变ΔV_QM一方面会导致驱动晶体管M₂的误开启，另一方面也会对寄生电容C_GD、C_GS充电和放电，增加了驱动晶体管M₂的动态功耗P_S。动态功耗的增加量为

ΔP_S＝C_GDfΔV_Q ²                                              (3)

其中f为时钟信号的频率。由于驱动晶体管的面积比较大，驱动晶体管是栅驱动电路单元功耗的主要来源，即电路的动态功耗会增加。电路总功耗为

P＝P_S+P_D                                                (4)

其中P_D为电路的静态功耗，

P_D＝∑I_ms×(V_MH-V_ML)                                    (5)

其中I_ms为非晶硅TFT器件的反向漏电流，V_ML为第一电压源V_MSS，是低电平，V_MH为高于第一电压源值V_ML的高电平值。由于非晶硅TFT器件的反向漏电流比较小，约10^-12A数量级，所以静态功耗比较小。TFT栅极驱动电路动态功耗P_S要远大于电路静态功耗P_D，占据电路总功耗P的主要部分。因此当栅极驱动电路的动态功耗增加时，电路的总功耗也会显著增加。而在移动设备的显示中，功耗的增加会使电池使用时间减少，从而导致移动设备的续航时间不足。

因此，设计新的集成栅驱动电路以拓宽有效输出脉冲宽度及工作温度范围、以及降低电路的功耗是亟待解决的问题。

发明内容

本发明要解决的主要技术问题是，提供一种驱动电路单元、采用该驱动电路单元实现的栅极驱动电路、以及显示装置。

根据本发明的一个方面，提供一种栅极驱动电路，包括多级串联的驱动电路单元，其中每一级输出一栅极扫描信号，且同一帧内的后一级栅极扫描信号比前一级栅极扫描信号滞后半个相位，每一级驱动电路单元包括：输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；驱动模块，包括与输入模块耦合的控制端，所述驱动模块的控制端响应开启电压，将第一时钟信号传送至信号输出接口；放电模块，用于响应相邻级的驱动电路单元的输出信号或相邻级的驱动电路单元的输出信号与第二时钟信号，将驱动模块的控制端耦合到第一电压源，使驱动模块关闭；时钟馈通抑制模块，用于在第一时钟信号、第四时钟信号以及当前第N级的前一级栅极驱动电路单元的输出信号的控制下，稳定驱动模块的控制端的电位；低电平维持模块，用于在第一时钟信号和第三时钟信号的控制下，将输出信号稳定在第一电压源的电位；所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期为T的M相时钟信号，且依次前者超前后者T/(2M)，一个相位的值为2π/M，其中，T＞0，M为大于或等于2的整数，N为正整数。

根据本发明的又一个方面，提供一种驱动电路单元，应用于栅极驱动电路和/或源极驱动电路，其中所述栅极驱动电路包括多级串联的所述驱动电路单元；所述源极驱动电路包括移位寄存器，所述移位寄存器包括至少一级所述驱动电路单元；当前第N级驱动电路单元包括：输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；驱动模块，包括与输入模块耦合的控制端，所述驱动模块的控制端响应开启电压，将第一时钟信号传送至信号输出接口；放电模块，用于响应相邻级的驱动电路单元的输出信号或相邻级的驱动电路单元的输出信号与第二时钟信号，将驱动模块的控制端耦合到第一电压源，使驱动模块关闭；时钟馈通抑制模块，用于在第一时钟信号、第四时钟信号以及前一级驱动电路单元的输出信号的控制下，稳定驱动模块的控制端的电位；低电平维持模块，用于在第一时钟信号和第三时钟信号的控制下，将输出信号稳定在第一电压源的电位；所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期为T的M相时钟信号，占空比均为1/M，且依次前者超前后者T/(2M)，一个相位的值为2π/M，其中，T＞0，M为大于或等于2的整数，N为正整数。

根据本发明的另一个方面，提供一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素矩阵、以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；以及如上所述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。

根据本发明的另一个方面，还提供一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素矩阵、以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；栅极驱动电路，用于给所述栅极扫描线提供驱动信号；其中，所述数据驱动电路包括移位寄存器，所述移位寄存器包括至少一级如上所述的驱动电路单元。

本发明的有益效果是：通过时序的配合以及相邻级的驱动电路单元的输出信号，采用驱动模块实现输出信号的快速上拉和快速下拉，从而即使在较低温度下，输出信号的上升、下降延迟时间也较小，同时，由于栅极驱动电路输出信号交叠，可以忽略上升时间对输出信号脉冲有效脉宽的影响，相对拓宽了输出信号脉冲的有效脉宽，此外，时钟馈通抑制模块可以很好的稳定驱动管栅极电位从而驱动晶体管相关的动态功耗也就相应地减小，进而栅极驱动电路的总功耗也相应减少。

附图说明

图1示例性地描述了常规的两相时钟栅极驱动电路结构框图；

图2为示例性地描述了图1所示常规的两相时钟栅极驱动电路的时序图；

图3示例性地描述了图1所示常规的两相时钟栅极驱动单元电路图；

图4示例性地描述了图3所示常规的两相时钟栅极驱动电路单元的时序图；

图5示例性地描述了底栅倒堆叠结构的TFT的版图；

图6示例性地描述了TFTLCD的驱动系统的整体结构图；

图7示例性地描述了本发明实施例一的驱动电路单元结构；

图8示例性地描述了图7所示的驱动电路单元时序图；

图9示例性地描述了本发明实施例二的驱动电路单元结构；

图10示例性地描述了图9所示的驱动电路单元时序图；

图11示例性地描述了本发明实施例三的驱动电路单元结构；

图12示例性地描述了图11所示的驱动电路单元时序图；

图13示例性地描述了本发明实施例四的驱动电路单元结构；

图14示例性地描述了图13所示的驱动电路单元时序图；

图15示例性地描述了由实施例一中的驱动电路单元构成的栅极驱动电路框图；

图16示例性地描述了由实施例二中的驱动电路单元构成的栅极驱动电路框图；

图17示例性地描述了由实施例三中的驱动电路单元构成的栅极驱动电路框图；

图18示例性地描述了图15、图16、图17所示的栅极驱动电路时序图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

图6所示为显示装置的结构示意图。如图6所示，显示装置包括：显示面板、栅极驱动电路、源极驱动电路以及外围的时序控制电路、电压源转换电路等。其中，显示面板包括由多个二维像素构成的二维像素矩阵(例如该像素矩阵为X行、Y列，X、Y均为正整数)，以及与每个像素相连的第一方向(例如横向)的多条栅极扫描线(扫描线上的扫描信号由栅极驱动电路产生)和第二方向(例如纵向)的多条数据线(数据线上的数据信号由源极驱动电路产生)。一般地，像素阵列中的同一行像素均连接到同一条栅极扫描线，像素阵列中的同一列像素则连接到同一条数据线。栅极驱动电路用于在时序控制电路的控制下顺序地驱动面板的栅极扫描线；源极驱动电路用于在时序控制电路的控制下驱动面板的数据线；时序控制电路用于控制整个显示器动作的时序；共电极参考电压源用于设定面板的共电极电压；电压源转换电路用于产生所需的电压源。另一种显示装置的实施例中，时序控制电路和电压源转换电路也可以集成到栅极驱动电路和源极驱动电路中，从而该显示装置外在体现为包括：显示面板、栅极驱动电路和源极驱动电路，栅极驱动电路产生栅极扫描信号，将该扫描信号输出到栅极扫描线以完成对像素阵列的逐行扫描；数据驱动电路产生图像数据信号，通过数据线传输到对应的像素单元内以实现图像灰度。

一些实施例中，显示装置可以是液晶显示(TFT LCD)、有机发光显示(TFTOLED)、电子纸显示(E-paper)等。这里以TFT LCD为例作说明。

首先对一些术语进行说明。晶体管可以是场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一、二电流导通极分别指双极型晶体管的集电极和发射极。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一、二电流导通极分别指场效应晶体管的漏极和源极。显示装置中的晶体管通常为薄膜晶体管(TFT)，此时，晶体管的控制极指的是薄膜晶体管的栅极，第一电流导通极指的是薄膜晶体管的漏极，第二电流导通极指的是薄膜晶体管的源极。

本发明实施例提供的栅极驱动电路包括多级串联的驱动电路单元，其中每一级输出一栅极扫描信号，且同一帧内的后一级栅极扫描信号比前一级栅极扫描信号滞后半个相位，每一级驱动电路单元包括：输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；驱动模块，其控制端耦合到输入模块，响应该开启电压，将第一时钟信号传送至输出接口；放电模块，其响应相邻的级间输出信号以及时钟信号，将驱动模块的控制端耦合到第一电压源的电位；抑制时钟馈通模块，用于稳定驱动模块的控制端电位，减小时钟馈通效应引起的驱动模块控制端电压的跳变；低电平维持模块，用于将输出的栅极扫描信号稳定在第一电压源的电位。该驱动电路单元可应用于栅极驱动电路和/或源极驱动电路。

对于输入模块，可以由栅极与漏极连接在一起的第一晶体管实现，也可以由三个晶体管实现，即第十晶体管栅极、第十晶体管漏极以及第九晶体管漏极连接在一起，第十晶体管源极、第九晶体管源极以及第一晶体管栅极连接在一起，可以将输入信号无阈值损失地传送到驱动模块的控制端；对于当前级(如第N级，N为正整数)驱动电路单元而言，其输入信号可以是第N-1级驱动电路单元的输出信号，为增加预充时间，输入信号也可以为第N-2级驱动电路单元的输出信号。

对于驱动模块，主要包括第二晶体管，其栅极(即驱动模块的控制端)由输入模块和放电模块控制，漏极连接第一时钟信号，实现将第一时钟信号传送到输出接口。

对于放电模块，主要包括第三晶体管，在第N+1级和第N+2级驱动电路单元输出信号或第N+2级驱动电路单元输出信号和第二时钟信号的控制下，将驱动模块的控制端耦合到第一电压源的电位。

对于抑制时钟馈通模块，一方面由第五晶体管在第一时钟信号的控制下，将驱动模块控制端耦合到输出接口的电位，另一方面由第六晶体管在第四时钟信号控制下，将驱动模块控制端耦合到输入信号的低电平。

对于低电平维持模块，其由第一时钟信号和第三时钟信号控制，当第一时钟信号为高电平时，利用第二电容和第七晶体管将输出信号耦合到第一电压源的电位，当第三时钟信号为高电平时，利用第四晶体管将输出信号耦合到第一电压源的电位。

以下结合图7-18给出具体的实施例对驱动电路单元、以及采用该驱动电路单元的栅极驱动电路作进一步说明。

实施例一

如图7所示，驱动电路单元包括五个模块：输入模块71、驱动模块72、放电模块73、时钟馈通抑制模块74和低电平维持模块75。图8是该驱动电路单元的时序图。下面具体详细说明图7所示电路的工作过程。

第一输入信号V_I1为第N-1级驱动电路单元的输出信号V^N-1 _O，第二输入信号V_I2为第N+1级驱动电路单元的输出信号V^N+1 _O，第三输入信号V_I3为第N+2级驱动电路单元的输出信号V^N+2 _O。其中，第N-1级输出信号V^N-1 _O、第N级输出信号V^N _O、第N+1级输出信号V^N+1 _O和第N+2级输出信号V^N+2 _O均为脉宽为T/2的脉冲信号，并依次交叠T/4的时间。第一时钟信号V_A、第三时钟信号V_C和第四时钟信号V_D均为周期为T、占空比为50％的时钟信号，并依次前者比后者超前T/4的时间。其中，N为小于X的正整数，X是正整数，为行或列的栅极扫描线的总数；各时钟信号的高电平为V_H，低电平为V_L；V_SS为第一电压源，是低电平且值为V_L。

应理解，各级驱动电路单元的输出信号的脉冲宽度(即脉宽)不一定是T/2。输出信号的脉冲宽度，通常是由时钟信号的高电平脉冲宽度决定的，在图7中，输出信号V_O是通过驱动晶体管T2将时钟信号V_A耦合到输出接口得到的，所以输出信号V_O的脉冲宽度与时钟信号的高电平脉冲宽度一样。由于实施例中的时钟信号占空比为50％，周期为T，所以输出信号的脉冲宽度为T/2；同时，输出信号也不一定必须交叠T/4，其也可以交叠T/(2M)。输出信号交叠T/(2M)时，时钟信号需要M相，并依次交叠T/(2M)。时钟信号交叠的时间与输出脉冲信号交叠的时间相同，所以，当输出信号交叠T/(2M)时，时钟信号需要M相，并依次交叠T/(2M)。

如图8所示，驱动电路单元的工作过程分为四个阶段：预充阶段t₁、上拉阶段t_2a和t_2b、下拉阶段t₃和t₄、以及低电平维持阶段t₅。可以理解，由于栅极驱动电路需要在一帧的时间内，对显示装置的所有行顺序输出脉冲信号，下一帧再循环重复；图8示出的是驱动电路单元的时序图，对于此电路单元，低电平维持阶段t₅的起点是t₄的终点，t₅的终点则是下一帧时间内同样时序的图8中t₁的起点。这里定义第一晶体管T₁的源极和第二晶体管T₂的栅极的连接节点为节点Q，第七晶体管T₇的栅极和第八晶体管T₈漏极的连接节点为节点Q_B。

(1)预充电阶段t₁

此时，第二晶体管T₂的漏极为低电平，第一输入信号V_I1为高电平，通过第一晶体管T₁将节点Q上拉到高电平，第二晶体管T₂在参与给负载充电之前被充分打开，这一过程称为预充电阶段。

在预充电阶段，因为第一输入信号V_I1为高电平，所以第一晶体管T₁开启，节点Q的电位逐渐上升；当节点Q的电位高于第二晶体管T₂的阈值电压V_T的时候，第二晶体管T₂被打开。因为第一时钟信号V_A为低电平，所以输出信号V_O保持为低电平。因为第三时钟信号V_C也为高电平，所以第四晶体管T₄打开，将输出信号V_O耦合到第一电压源V_SS。预充电结束时刻，节点Q的电位达到V_H-V_T。

(2)上拉阶段t_2a和t_2b

此时，第二晶体管T₂的漏极电压变成高电平，处于开启状态的第二晶体管T₂给负载端充电，并将信号输出接口V_O的电位上拉，这一过程称为上拉阶段。

在本阶段，第一输入信号V_I1在前一半时间t_2a内保持高电平，第一晶体管T₁仍处于开启状态。第一时钟信号V_A变为高电平，并通过第二晶体管T₂给负载提供充电电流，输出接口V_O逐渐上升到V_H。由于第二晶体管T₂的栅漏寄生电容C_GS和电容C₁中存有电荷，电容两端的电压不能突变，所以节点Q的电位会随着输出接口V_O同时上升，这就是自举效应，理论上Q点自举达到的电位为2V_H-V_T。此时，第五晶体管T₅的栅极V_A为高电平V_H，源极V_O为高电平V_H，栅源偏压V_GS5＝0＜V_T5，因此T₅关断。在后一半时间t_2b内，第一输入信号V_I1变为低电平，第一晶体管T₁关断，与节点Q连接的晶体管T₁、T₃、T₅、T₆均处于关断状态，节点Q的存储电荷没有泄放通路，所以节点Q悬浮并保持为高电平2V_H-V_T。由于第二晶体管T₂管的栅极(Q点)电位为2V_H-V_T，源极(输出接点V_O)电位为V_H，栅源偏压为V_GS2＝V_H-V_T＞V_T2，所以第二晶体管T₂始终保持开启状态。第三时钟信号V_C为低电平，所以第四晶体管T₄关断。

在上拉阶段，第二晶体管T₂工作于线性导通区。在上拉阶段之初，第五晶体管T₅也处于线性导通的状态；当输出信号V_O达到V_H-V_T后，第五晶体管T₅被关断。由于输出信号V_O能够较快速度地达到V_H-V_T，因此上拉过程受第五晶体管T₅的影响较小。此外，第一时钟信号V_A跳变为高电平时，会通过第二电容C₂将高电平部分耦合到Q_B点。但由于输出信号V_O为高电平，即第八晶体管T₈的栅极为高电平，第八晶体管T₈开启，将Q_B点电位耦合到第一电压源V_SS的低电平，所以第七晶体管T₇不会开启，即第七晶体管T₇不会将输出信号V_O耦合到低电平的第一电压源V_SS。

(3)下拉阶段t₃和t₄

第二晶体管T₂、第三晶体管T₃、第四晶体管T₄、第五晶体管T₅、第六晶体管T₆将输出接口V_O和节点Q拉到第一电压源V_SS的电位的过程称为下拉阶段。

下拉阶段包含两个连续的过程，第一个过程t₃是将输出接口V_O下拉到低电平V_L。第二输入信号V_I2为与第三输入信号V_I3均为高电平，由于第三晶体管T₃的源极(V_I2)电位为V_H，栅极(V_I3)电位为V_H，漏极(Q节点)电位为V_H-V_T，T₃的栅源偏压为V_GS3＝0＜V_T3，所以第三晶体管T₃处于关断状态，又因与节点Q连接的晶体管T₁、T₃、T₅、T₆在t₃阶段均关断，Q点无充电或放电通路，因此Q点悬浮，为高电平，所以第二晶体管T₂仍保持开启状态。由于此时第二晶体管T₂漏极连接的第一时钟信号V_A为低电平V_L，所以输出信号V_O的电位通过第二晶体管T₂下拉到V_L。此外，第三时钟信号V_C为高电平，即第四晶体管T₄的栅极为高电平，第四晶体管T₄开启，所以输出信号V_O的电位也会通过第四晶体管T₄下拉到第一电压源V_SS的低电平V_L。

下拉阶段的第二个阶段t₄是对节点Q的放电。第二输入信号V_I2变为低电平，第三输入信号V_I3为高电平，所以第三晶体管T₃被打开，Q点的存储电荷通过第三晶体管T₃释放。此外，第四时钟信号V_D变为高电平，即第六晶体管T₆的栅极为高电平，第六晶体管T₆的漏极连接的第一输入信号V_I1为低电平，第六晶体管T₆管开启，也对Q点放电。因此，节点Q的电位降低。当节点Q的电位降低到V_T之下后，第二晶体管T₂关断。从而，节点Q上存储的电荷在第一时钟信号V_A下一个周期的高电平来临之前被彻底释放，避免了信号输出接口V_O的低电平被破坏。可以理解，下拉阶段结束后，如果Q点仍处于高电平，那么第二晶体管T₂会一直开启，在下一个时钟信号V_A过来时，第二晶体管T₂会将时钟信号的高电平耦合到输出接口V_O，产生噪声信号，所以下拉阶段结束后，节点Q的电位为低电平。

在下拉阶段，通过利用下两级输出信号V^N+1 _O、V^N+2 _O，使节点Q的高电位在下拉阶段t₃维持T/4的时间后拉至低电位，因此可以有效地利用尺寸比较大的第二晶体管T₂实现输出信号V_O的快速下拉。即使在较低温度下，输出信号V_O的下降时间也较小。

(4)低电平维持阶段t₅

低电平维持阶断t₅指的是在输出接口V_O降低到V_L以后，V_O稳定地维持在低电平V_L的非选通状态。但是第一时钟信号V_A的跳变(假设由低电位跳变到高电位)会通过第二晶体管T₂的栅-漏寄生电容C_GD的耦合而造成栅电位V_Q的跳变。如果V_Q-V_L＞V_T2，则T2被误开启，V_O被叠加了噪声电压。

本实施例一方面采用了第五晶体管T₅将第二晶体管T₂的栅极电位V_Q连接到信号输出端口V_O，而信号输出端口V_O又被低电平维持电路稳定于第一电压源的低电平，从而抑制因第一时钟信号V_A跳变引起的不稳定电压。另一方面，第四时钟信号V_D比第一时钟信号V_A超前T/4的时间，即在第一时钟信号V_A跳变为高电平之前，第四时钟信号V_D会有T/4时间的高电平，第六晶体管T₆开启，将Q点耦合到第一输入信号V_I1。而V_I1在低电平维持阶段是保持在低电平的第一电压源，所以可以减小接下来因第一时钟信号V_A跳变所产生的影响。此外，低电平维持模块中，当V_A跳变为高电平时，将通过第二电容C₂耦合部分电压至节点Q_B，此时根据电容分压原理推导得到下式

ΔV_QB＝ΔV_AC₂/(C₂+C_GS7)                                    (6)

其中C_GS7为第七晶体管的栅-源电容。当Q_B点电位V_QB上升到V_QB-V_L＞V_T7时，第七晶体管T₇开启，将输出信号V_O拉至第一电压源V_SS的低电平。当第一时钟信号V_A跳变为低电平，第三时钟信号V_C跳变为高电平时，第四晶体管T₄开启，将输出信号V_O拉到第一电压源V_SS的低电平。由于第一时钟信号V_A比第三时钟信号V_C超前T/2的时间，所以输出信号V_O在非选阶段可以实现100％的下拉，可以很好地维持在低电平。

由此可见，在实施例一中，通过时序的配合，采用驱动晶体管(即第二晶体管T₂)不仅能够让输出信号通过自举效应上拉，而且能够完全导通地让输出端口下拉，从而即使在较低温度下，输出信号的上升、下降延迟时间也较小，同时，通过展宽输出信号的脉冲宽度并交叠50％脉宽，使有效输出脉冲宽度增加；另一方面，由于采用交叠50％脉宽的输出脉冲信号，所以时钟信号频率减小一倍，相应的动态功耗也减小一倍，抑制时钟馈通模块可以有效地减小栅-漏寄生电容C_GD引起的驱动模块控制端电压的跳变ΔV_Q，从而驱动晶体管相关的动态功耗减少。

实施例二

图9所示为实施例二的驱动电路单元的结构，包括输入模块91、驱动模块92、放电模块93、时钟馈通抑制模块94和低电平维持模块95，其中，驱动模块92、放电模块93、时钟馈通抑制模块94和低电平维持模块95仍采用如实施例一中所描述的电路模块，在此不再重述。

如图9所示，输入模块电路单元91包括第一晶体管T₁、第四输入信号V_I4，其中第四输入信号V_I4输入第N-2级驱动电路单元输出信号V^N-2 _O。图9所示的驱动电路单元的时序图如图10所示。本实施例与实施例一(即图7所示的驱动电路单元)的电路结构区别在于：输入模块91中第一晶体管T₁的栅极与漏极连接第四输入信号V_I4，在预充阶段如图10所示，当第四输入信号V_I4为高电平时，第一晶体管T₁开启，将节点Q上拉到第四输入信号V_I4的高电平。预充时间增加到半个时钟周期T/2的时间，对节点Q的预充比较充分，可以使第二晶体管T₂更好的开启。本实施例上拉阶段t_2a和t_2b、下拉阶段t₃和t₄、以及低电平维持阶段t₅时序与实施例一相似，在此不再重述。

实施例三：

图11所示为实施例三的驱动电路单元的结构，包括输入模块111、驱动模块112、放电模块113、时钟馈通抑制模块114和低电平维持模块115，其中，输入模块111、驱动模块112、时钟馈通抑制模块114和低电平维持模块115仍采用如实施例一中所描述的电路模块，在此不再重述。

如图11所示，放电模块113单元电路包括：第三晶体管T₃、两个输入信号(第二时钟信号V_B、第三输入信号V_I3)。图11所示的驱动电路单元的时序图如图12所示。图12所示的驱动电路单元的时序与实施例二相似，在此不再重述。与实施例二相比，本实施例的优势在于：因为第二时钟信号V_B与第二输入信号V_I2同相位，所以将第三晶体管T₃漏极连接第二时钟信号V_B，这样可以减少级间连线的条数。

实施例四

图13所示为实施例三的驱动电路单元的结构，包括输入模块131、驱动模块132、放电模块133、时钟馈通抑制模块134和低电平维持模块135，其中，驱动模块132、放电模块133、时钟馈通抑制模块134和低电平维持模块135仍采用如实施例一中所描述的电路模块，在此不再重述。

如图13所示，输入模块电路单元131包括：第一晶体管T₁、第九晶体管T₉、第十晶体管T₁₀、三个输入信号(第一输入信号V_I1、第四输入信号V_I4、第四时钟信号V_D)。图13所示的驱动电路单元的时序图如图14所示。本实施例与实施例二(即图9所示的驱动电路单元)的电路结构区别在于：输入模块中，第九晶体管T₉的漏极、第十晶体管T₁₀的栅极与漏极一起接收第四输入信号V_I4，第九晶体管T₉的源极、第十晶体管T₁₀的源极、第一晶体管T₁的栅极连接在一起，节点定义为Q_A，第九晶体管T₉的栅极接收第四时钟信号V_D，第一晶体管T1的漏极接收第一输入信号V_I1，其源极连接节点Q。

在预充阶段，预充过程分为两个阶段(t_1a，t_1b)，如图14所示。在t_1a阶段，第四输入信号V_I4为高电平，第十晶体管T₁₀开启，Q_A点电位逐渐升高至V_H-V_T，第一晶体管T₁开启。因为第一输入信号V_I1为低电平，所以节点Q维持在低电位。第四时钟信号V_D为低电平，所以第九晶体管T₉处于关断状态。在t_1b阶段，第四输入信号V_I4、第一输入信号V_I1及第四时钟信号V_D均为高电平，第九晶体管T₉开启，由于Q_A为高电平，所以第一晶体管T₁维持导通状态。因为第一输入信号V_I1为高电平，所以第一输入信号V_I1通过第一晶体管T₁对节点Q充电，节点Q_A的电位随着节点Q点电位的升高而自举，使第一晶体管T₁工作在线性区，第一输入信号V_I1无损失地转递到Q点。

在上拉阶段，上拉过程也分为两个阶段(t_2a，t_2b)如图14所示。在t_2a阶段，第四时钟信号V_D为高电平，所以第九晶体管T₉仍保持开启状态，第四输入信号V_I4变为低电平，所以第十晶体管T₁₀关断，节点Q_A被第九晶体管T₉下拉到第四输入信号V_I4的低电平。栅极连接到节点Q_A的第一晶体管T₁关断，节点Q仍保持为高电平。节点Q又是第二晶体管T₂栅极控制端，因此第二晶体管T₂处于开启状态。此时，第二晶体管T₂漏极的第一时钟信号V_A为高电平，通过第二晶体管给输出负载充电，Q点电位随着输出节点电位的上升而被自举。在上拉阶段t_2b，驱动模块132的工作时序与实施例一相似，这里不再重述。只是在上拉阶段中节点Q_A的高电平必须在第一输入信号V_I1变为低电平之前拉到低电平，使第一晶体管T₁关断，以防止节点Q通过第一晶体管T₁向第一输入信号V_I1放电，影响第二晶体管T₂的上拉驱动。

本实施例下拉阶段(t₃，t₄)、低电平维持阶段(t₅)时序与实施例一相似，在此不再重述。本实施例的最大的优势在于补偿了输入级对节点Q预充电的V_T损失，使输入的高电平完全传递到节点Q，增强第二晶体管T₂的驱动能力。

综上可知，各实施例通过时序配合，采用尺寸最大的驱动管对输出信号节点电位进行上拉和下拉，从而使电路输出信号的上升、下降时间在较低温度下也较小；另一方面，拓宽输出信号脉冲的有效脉宽，使有效输出脉冲宽度增加。此外，通过采用时钟馈通抑制模块来减小因时钟馈通效应引起的驱动管栅极电压的跳变，从而降低驱动管动态功耗。应理解，这里所说的“尺寸最大的驱动管”即实施例中的第二晶体管T₂，利用第二晶体管T₂实现输出信号节点电位的上拉和下拉，驱动负载，所以第二晶体管T₂需要有较大的驱动电流。根据驱动电流公式即前述公式(1)，当器件材料、工艺参数确定时，在电路设计上通常通过调节器件尺寸，即公式1中的W的大小来得到所需的器件驱动电流，因此，第二晶体管T₂的尺寸通常比较大，是栅极驱动电路中尺寸最大的TFT器件。

将上述实施例中的驱动电路单元级联，组成栅极驱动电路。图15所示是由实施例一中的驱动电路单元串联构成的栅极驱动电路的结构框图。如图15所示，栅极驱动电路采用双边驱动，即显示面板上像素的奇数行和偶数行的驱动电路单元分别置于面板的两侧。这样的好处是，一方面可以方便级间输出信号的连线，另一方面可以使液晶显示器的边框对称，变得更加纤细美观。图15左右两边示意性地表示了四级连续的驱动电路单元：第N、N+1、N+2和N+3级。每个驱动电路单元包括有第一输入信号接口V_I1、第二输入信号接口V_I2、第三输入信号接口V_I3、时钟信号接口(V_A、V_C、V_D)、低电平接口V_SS和输出信号接口V_O。第N+1级驱动电路单元的第一输入信号V_I1接口耦合到第N级驱动电路单元的输出信号接口V^N _O，第N+1级驱动电路单元的第二、三输入信号接口V_I2和V_I3分别耦合到第N+2、N+3级驱动电路单元的输出信号接口V^N+2 _O和V^N+3 _O。应理解，实施例一的驱动电路单元串联构成的栅极驱动电路的结构也可以采用类似图1所示的单边驱动方式，即将奇数行和偶数行的驱动电路单元均置于面板的同一侧，本发明实施例对此不做限定。

实施例二和三的驱动电路单元级联得到的栅极电路结构分别如图16、17所示。实施例四的驱动电路单元级联的电路结构与实施例二相同，即如图16所示。一种具体实现中，实施例二、三、四的驱动电路单元级联结构分别与图15所示栅极驱动电路的结构类似，即均采用双边驱动，这里不再重述；同样地，实施例二、三、四的驱动电路单元的级联结构还可以是采用单边驱动方式。图18为图15、图16、图17所示栅极驱动电路的时序图，包括四相时钟信号(CK₁、CK₂、CK₃、CK₄)、第一电压源信号线V_SS ¹、第N级输出信号V^N _O、第N+1输出信号V^N+1 _O、第N+2级输出信号V^N+2 _O、第N+3级输出信号V^N+3 _O；其中四相时钟信号依次交叠T/4，输出信号依次交叠T/4。

综上所述，本发明各实施例具有以下优点：

其一，采用实施例提供的驱动电路单元的栅极驱动电路可以实现低温工作。在栅极驱动电路中，通过时序的配合，采用尺寸最大的驱动晶体动管(即各实施例中的第二晶体管T₂)实现输出节点的上拉和下拉。因此，电路即使在较低温度下，输出信号的上升、下降时间也较小；

其二，栅极驱动电路输出脉冲信号有效脉宽被拓宽。由于栅极驱动电路输出脉冲信号交叠，可以忽略上升时间对栅极驱动电路输出脉冲信号有效脉宽的影响。下降时间也因为采用驱动管下拉而减小，与常规的两相时钟栅极驱动电路相比，输出脉冲信号有效脉宽拓宽；

其三，栅极驱动电路的功耗较小。一方面，由于采用1/2交叠脉宽的输出脉冲信号，所以时钟信号频率相对于常规电路的时钟信号频率减小一倍，因此由时钟跳变引起的动态功耗减少，即相应的动态功耗也减小；另一方面，栅极驱动电路中的时钟馈通抑制模块可以有效地减小栅-漏寄生电容C_GD引起的驱动模块控制端电压的跳变ΔV_Q，更好地稳定了驱动晶体管的栅极的电位，因此与驱动晶体管寄生电容相关的功耗减小，从而使得驱动晶体管相关的动态功耗减少；基于此，栅极驱动电路的总功耗能够较大地减少。

实施例中提供的驱动电路单元也可应用于源极驱动电路(或称数据驱动电路)的相关移位寄存器单元中，即，通常数据驱动电路包括移位寄存器，而一种实施例提供的移位寄存器包括至少一级如前所述的驱动电路单元。当然，数据驱动电路的具体实现中还可以包括其它电路模块如锁存器等，可以采用常用的电路模块实现，本发明对此不做限定。基于此，可以理解，本发明实施例提供的显示装置可以有至少如下三种形式实现：第一种实现中，数据驱动电路的移位寄存器采用本发明实施例提供的驱动电路单元实现，栅极驱动电路也采用本发明实施例提供的栅极驱动电路实现，面板采用常用方法实现；第二种实现中，数据驱动电路的移位寄存器采用本发明实施例提供的驱动电路单元实现，栅极驱动电路和面板采用常用方法实现；第三种实现中，栅极驱动电路采用本发明实施例提供的栅极驱动电路实现，数据驱动电路和面板采用常用方法实现。

在本发明各实施例中，驱动电路单元可由非晶硅薄膜晶体管构成，也可由多晶硅、氧化物薄膜晶体管构成，并且由驱动电路单元构成的栅极驱动电路和/或源极驱动电路可以被集成在显示面板上，与像素阵列一起完成。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括多级串联的驱动电路单元，其中每一级输出一栅极扫描信号，且同一帧内的后一级栅极扫描信号比前一级栅极扫描信号滞后半个相位，每一级驱动电路单元包括：

输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；

驱动模块，包括与输入模块耦合的控制端，所述驱动模块的控制端响应开启电压，将第一时钟信号传送至信号输出接口；

放电模块，用于响应相邻级的驱动电路单元的输出信号或相邻级的驱动电路单元的输出信号与第二时钟信号，将驱动模块的控制端耦合到第一电压源，使驱动模块关闭；

时钟馈通抑制模块，用于在第一时钟信号、第四时钟信号以及当前第N级的前一级驱动电路单元的输出信号的控制下，稳定驱动模块的控制端的电位；

低电平维持模块，用于在第一时钟信号和第三时钟信号的控制下，将输出信号稳定在第一电压源的电位；

所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期为T的M相时钟信号，占空比均为1/M，且依次前者超前后者T/(2M)，一个相位的值为2π/M，其中，T＞0，M为大于或等于2的整数，N为正整数。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比为50％，且依次前者超前后者T/4的时间；驱动电路单元的输出信号的脉宽为T/2，当前第N级驱动电路单元的输出信号的高电平与第N+1级驱动电路单元的输出信号的高电平交叠T/4的时间。

3.如权利要求1或2所述的栅极驱动电路，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的控制极和第一电流导通极耦合输入信号，第二电流导通极耦合所述驱动模块的控制端，所述输入信号为第N-1级驱动电路单元的信号输出接口或第N-2级驱动电路单元的信号输出接口；

或者，所述输入模块包括第一晶体管、第九晶体管和第十晶体管，所述第九晶体管的控制极耦合第四时钟信号，所述第九晶体管的第一电流导通极和所述第十晶体管的第一电流导通极以及所述第十晶体管的控制极耦合到第N-2级驱动电路单元的信号输出接口，所述第十晶体管的第二电流导通极耦合到所述第一晶体管的控制极，所述第一晶体管的第一电流导通极耦合第N-1级驱动电路单元的信号输出接口，第二电流导通极耦合驱动模块的控制端。

4.如权利要求1或2所述的栅极驱动电路，其特征在于，所述驱动模块包括第二晶体管和第一电容，所述第二晶体管的控制极和第一电容的第一电极耦合输入模块的输出端，第一电流导通极耦合第一时钟信号，第二电流导通极和第一电容的第二电极耦合信号输出接口。

5.如权利要求1或2所述的栅极驱动电路，其特征在于，所述放电模块包括第三晶体管，所述第三晶体管的控制极耦合第N+2级驱动电路单元的信号输出接口，第一电流导通极耦合输入模块的输出端，第二电流导通极耦合第N+1级驱动电路单元的信号输出接口或耦合第二时钟信号。

6.如权利要求1或2所述的栅极驱动电路，其特征在于，所述时钟馈通抑制模块包括第五晶体管和第六晶体管；所述第五晶体管的控制极耦合第一时钟信号，第一电流导通极耦合信号输出接口，第二电流导通极耦合输入模块的输出端；所述第六晶体管的控制极耦合第四时钟信号，第一电流导通极耦合第N-1级驱动电路单元的输出信号，第二电流导通极耦合输入模块的输出端。

7.如权利要求1或2所述的栅极驱动电路，其特征在于，所述低电平维持模块包括第四晶体管、第七晶体管和第八晶体管和第二电容；所述第四晶体管的控制极耦合第三时钟信号，第一电流导通极耦合信号输出接口，第二电流导通极耦合第一电压源；所述第七晶体管的控制极耦合第二电容的第二电极，第一电流导通极耦合信号输出接口，第二电流导通极耦合第一电压源；所述第八晶体管的控制极耦合信号输出接口，第一电流导通极耦合第二电容的第二电极，第二电流导通极耦合第一电压源；所述第二电容的第一电极耦合第一时钟信号。

8.一种驱动电路单元，应用于栅极驱动电路和/或源极驱动电路，其中所述栅极驱动电路包括多级串联的所述驱动电路单元；所述源极驱动电路包括移位寄存器，所述移位寄存器包括至少一级所述驱动电路单元；其特征在于，当前第N级驱动电路单元包括：

输入模块，用于从信号输入接口接收输入信号，并在输入信号的控制下，提供驱动模块的开启电压；

驱动模块，包括与输入模块耦合的控制端，所述驱动模块的控制端响应开启电压，将第一时钟信号传送至信号输出接口；

放电模块，用于响应相邻级的驱动电路单元的输出信号或相邻级的驱动电路单元的输出信号与第二时钟信号，将驱动模块的控制端耦合到第一电压源，使驱动模块关闭；

时钟馈通抑制模块，用于在第一时钟信号、第四时钟信号以及前一级驱动电路单元的输出信号的控制下，稳定驱动模块的控制端的电位；

低电平维持模块，用于在第一时钟信号和第三时钟信号的控制下，将输出信号稳定在第一电压源的电位；

所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期为T的M相时钟信号，占空比均为1/M，且依次前者超前后者T/(2M)，一个相位的值为2π/M，其中，T＞0，M为大于或等于2的整数，N为正整数。

9.一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素矩阵、以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括：如权利要求1-7任一项所述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。

10.一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素矩阵、以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；栅极驱动电路，用于给所述栅极扫描线提供驱动信号；其特征在于：所述数据驱动电路包括移位寄存器，所述移位寄存器包括至少一级如权利要求8所述的驱动电路单元。

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