CN103680452B - 一种移位寄存器、栅极驱动电路、阵列基板和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极驱动电路、阵列基板和显示装置，其中移位寄存器包括输入模块和输出模块，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一、二、三和四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，第四信号时钟信号输入端输入直流电压信号；还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四信号时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。通过增加两个时序信号，加快输出端放电，缩短栅极信号关断时间。

Description

一种移位寄存器、栅极驱动电路、阵列基板和显示装置

技术领域

本发明涉及液晶显示技术领域，特别涉及一种移位寄存器、栅极驱动电路、阵列基板和显示装置。

背景技术

近年来，随着半导体科技的蓬勃发展，便携式电子产品及平面显示器产品也随之兴起。薄膜晶体管(ThinFilmTransistor，简称TFT)液晶显示器由于具有操作电压低、无辐射线散射、重量轻以及体积小等优点，已逐渐成为各种数据产品的标准输出设备。TFT液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成，TFT液晶显示器进行显示时，通过移位寄存器产生栅极输入信号，从第一行到最后一行依次扫描各行像素。在设计TFT液晶显示器时，需要设计适当的移位寄存器，以保证其稳定工作。通常移位寄存器是由多级移位寄存器单元串联构成，而前一级移位寄存器单元的输出信号作为后一级移位寄存器单元的输入信号。

阵列基板栅极驱动(GateDriveonArray，简称GOA)电路设计时，为了保证栅极(Gate)信号的充分开启，需要提前将栅极信号打开。例如，对于4CLK(即4个时钟信号)设计，栅极会提前3行开打，对于8CLK设计，栅极会提前7行打开，期间可能会出现将上一行的数据写到下一行，但由于面板的刷新率较高，终端用户无法发现。但是由于每行真正需要写入的数据需要保持一帧，约16.67ms(帧频60Hz)，终端用户可以分辨出来，因此绝对不允许下一行的数据写到上一行里去。GOA电路设计时，由于GOA负载较大，栅极信号放电时间较长，从而使得源极信号必须等到栅极信号放电至一定电平后方可以写入，否则会发生下一行数据写到上一行的情况，但是这样会压缩源极信号的写入时间，进而导致像素充电不充分，无法充满。尤其是在分辨率越来越高的情况下，面板的源极充电时间越来越短，GOA放电时间缩短就显得越来越重要。

已有移位寄存器GOA输出由于负载较大，放电管子栅极电压VG电压较低，导致放电时间较长，影响源极的充电时间。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是如何解决栅极信号放电时间较长的问题，避免影响到源极的充电时间，缩短栅极信号的关闭时间。

(二)技术方案

为解决上述技术问题，本发明提供了一种移位寄存器，包括输入模块和输出模块，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端和第四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，所述第四时钟信号输入端输入直流电压信号；

还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。

进一步地，所述控制模块还包括：第十三薄膜晶体管，第十三薄膜晶体管的栅极与第二时钟信号输入端连接，源极与第十一薄膜晶体管的漏极连接。

进一步地，所述输入端还包括原始信号输入端、复位信号输入端和低电压信号输入端。

进一步地，所述栅极信号生成模块中包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十二薄膜晶体管以及第一电容，所述第一薄膜晶体管的栅极和源极均与原始信号输入端连接，复位信号输入端与第二薄膜晶体管和第四薄膜晶体管的栅极连接，低电压信号输入端分别与第二薄膜晶体管、第十薄膜晶体管、第八薄膜晶体管、第六薄膜晶体管、第四薄膜晶体管和第十二薄膜晶体管的漏极连接，第一电容的第一端连接第一薄膜晶体管的漏极，第二端连接输出模块的信号输出端。

进一步地，第一时钟信号输入端与第九薄膜晶体管的栅极和源极连接，第二时钟信号输入端与第三薄膜晶体管的源极连接，且第七薄膜晶体管的源极与第五薄膜晶体管的漏极连接，第七薄膜晶体管的漏极与第十薄膜晶体管的栅极和第六薄膜晶体管的源极连接，且该点电平为第三电平。

进一步地，当第三时钟信号输入端为高电平时，输出模块输出高电平，此时第二电平处为高电平，第二电容被充电至第三时钟信号输入端的高电平；

当第三时钟信号输入端为低电平时，第七薄膜晶体管导通，由于第二电容的自举效应导致第一电平处的电压被拉升，第十一薄膜晶体管导通，使得第三薄膜晶体管的栅极被拉升到第一电平处的电平。

进一步地，薄膜晶体管均为NMOS晶体管，第一电容和第二电容均为自举电容。

为解决上述技术问题，本发明还提供了一种栅极驱动电路，包括以上所述移位寄存器。

为解决上述技术问题，本发明还提供了一种阵列基板，包括以上所述的栅极驱动电路。

为解决上述技术问题，本发明还提供了一种显示装置，其中包括以上所述的阵列基板。

(三)有益效果

本发明实施例提供的一种移位寄存器、栅极驱动电路、阵列基板和显示装置，其中移位寄存器包括输入模块和输出模块，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一、二、三和四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，第四时钟信号输入端输入直流电压信号；还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。通过增加两个时序信号，加快输出端放电，缩短栅极信号关断时间。上述移位寄存器在传统移位寄存器时序电路基础上上增加两个时序信号、三个薄膜晶体管和一个自举电容，使得其漏极与信号输出端的第三薄膜晶体管的栅极被拉升到传统移位寄存器节点的2倍，考虑到薄膜晶体管自身特性，即VGS越高，充放电电流越大，第一电平处的高电平导致信号输出端快速放电，从而显著缩短栅极信号的关断时间。

附图说明

图1是现有技术中移位寄存器的电路结构示意图；

图2是现有技术中移位寄存器的逻辑时序图；

图3是本发明实施例中提供的一种移位寄存器的电路结构示意图；

图4是本发明实施例中提供的移位寄存器的逻辑时序图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

现有技术中移位寄存器的电路结构示意图如图1所示，包括输入模块、栅极信号生成模块和输出模块，其中输入模块包括原始信号输入端INPUT、两个时钟信号CLKB和CLK、复位信号RESET和低电压信号输入端VSS，栅极信号生成模块10个薄膜晶体管和1个自举电容，输出模块只包括一个信号输出端OUTPUT。输入信号与薄膜晶体管各个电极之间的连接具体包括：薄膜晶体管M1的栅极和源极连接原始信号输入端INPUT，M9的栅极和源极以及M5的源极连接时钟信号CLKB，M9的漏极连接M5的栅极和M8的源极，M5的漏极连接M6的源极，M1的漏极和M2、M10的源极连接，M10的栅极连接M11的栅极，M6的栅极连接M3的栅极，还与M1的漏极以及自举电容C1的一端连接，C1的另一端连接信号输出端，M3的源极连接时钟信号CLK，漏极联连接M11和M4的源极，作为信号输出端，M4的栅极、M2的栅极连接复位信号RESET，M2、M10、M8、M6、M11和M4的漏极连接低电压信号输入端VSS。其中CLK和CKLB是两个相位相反、幅值相同的时钟信号，在提供栅极扫描触发信号STV的情况下，得到的时序图如图2所示。

本发明实施例中提供了一种移位寄存器，包括输入模块和输出模块，电路结构示意图如图3所示，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一时钟信号输入端CLKB、第二时钟信号输入端CLK、第三时钟信号输入端CLKP和第四时钟信号输入端VGHM，第三时钟信号输入端CLKP与第二时钟信号输入端CLK输入相位和幅值都相同的信号，第四时钟信号输入端VGHM输入直流电压信号；

还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管M7、第二电容C2和第十一薄膜晶体管M11，其中第三时钟信号输入端CLKP与第七薄膜晶体管M7的栅极和第二电容C2的第一端连接，第四时钟信号输入端VGHM与第十一薄膜晶体管M11的源极连接，。

优选地，本实施例中的控制模块还包括：第十三薄膜晶体管M13，第十三薄膜晶体管M13的栅极与第二时钟信号输入端CLK连接，源极与第十一薄膜晶体管M11的漏极连接。

优选地，本实施例中的输入端还包括原始信号输入端INPUT、复位信号输入端RESET和低电压信号输入端VSS。

优选地，本实施例中的栅极信号生成模块中包括：第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十二薄膜晶体管M12以及第一电容C1，第一薄膜晶体管M1的栅极和源极均与原始信号输入端INPUT连接，复位信号输入端RSEST与第二薄膜晶体管M2和第四薄膜晶体管M4的栅极连接，低电压信号输入端VSS分别与第二薄膜晶体管M2、第十薄膜晶体管M10、第八薄膜晶体管M8、第六薄膜晶体管M6、第四薄膜晶体管M4和第十二薄膜晶体管M12的漏极连接，第一电容C1的第一端连接第一薄膜晶体管M1的漏极，第二端连接输出模块的信号输出端。

优选地，本实施例中的第一时钟信号输入端CLKB与第九薄膜晶体管M9的栅极和源极连接，第二时钟信号输入端CLK与第三薄膜晶体管M3的源极连接，且第七薄膜晶体管M7的源极与第五薄膜晶体管M5的漏极连接，第七薄膜晶体管M7的漏极与第十薄膜晶体管M10的栅极和第六薄膜晶体管M6的源极连接，且该点PD电平为第三电平。

所述第九薄膜晶体管的漏极与所述第五薄膜晶体管的栅极以及第八薄膜晶体管的源极连接；所述第五薄膜晶体管的源极与所述第一时钟信号输入端连接；所述第三薄膜晶体管的栅极与所述第一电容的第一端、所述第六薄膜晶体管的栅极以及所述第八薄膜晶体管的栅极连接；所述第三薄膜晶体管的漏极与所述第一电容的第二端、所述第十二薄膜晶体管的源极以及第四薄膜晶体管的源极连接；所述第二电容的第二端与所述第七薄膜晶体管的漏极连接；所述第三时钟信号输入端与所述第十一薄膜晶体管的栅极连接；所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极以及所述第十薄膜晶体管的源极连接；所述第十二薄膜晶体管的栅极与所述第十一薄膜晶体管的漏极连接；所述第十三薄膜晶体管的漏极与所述低电压信号输入端连接；

其中第一电平为所述第三时钟信号输入端与所述第十一薄膜晶体管的栅极连接的连接点的电平。

优选地，本实施例中的薄膜晶体管M1～M13均为NMOS晶体管，第一电容C1和第二电容C2均为自举电容，其中自举电容能够将信号反馈到输入端，若相位相反则是负反馈，对电路起到稳定的作用；若相位相同则是正反馈，对电路起到加大作用。

基于上述，本实施例中增加的两个时钟信号CLKP和VGHM，其中CLKP适合CLK的相位相同，并且幅值也相同的信号，VGHM是一个直流电压信号，其值高于CLK的高点平，低于PM点的最高电平。

优选地，本实施例中的当第三时钟信号输入端CLKP为高电平时，输出模块输出高电平，此时第二电平PU处为高电平，第二电容C2被充电至第三时钟信号输入端CLKP的高电平；

当第三时钟信号输入端CLKP为低电平时，第七薄膜晶体管M7导通，由于第二电容C2的自举效应导致第一电平PM处的电压被拉升，第十一薄膜晶体管M11导通，使得第三薄膜晶体管M3的栅极被拉升到第一电平PM处的电平。

本实施例中提供的移位寄存器在传统移位寄存器时序电路上增加CLKP和VGHM两个时序信号，其中CLKP和CLK信号相位幅值均相同，VGHM电压为直流电压，其值高于CLKP的高电平，但是低于PM点的最高电平。当CLKP为高电平时，OUTPUT端输出高电平，同时由于PU点为高电平，自举电容C2被充电至CLKP的高电平，当CLKP为低电平时，第七薄膜晶体管M7导通，由于自举电容C2的自举效应，导致PM点电压被拉升，进而导致第十一薄膜晶体管M11导通，使得第三薄膜晶体管M3的栅极被拉升到PM点电平，由于该点电平约是传统移位寄存器节点的2倍，考虑到薄膜晶体管自身特性，即VGS越高，充放电电流越大，因此PM点的高电平导致OUTPUT点快速放电，从而显著缩短栅极信号的关断时间。

本发明实施例还提供了一种栅极驱动电路，包括以上所述的移位寄存器。

基于上述，本发明实施例还提供了一种阵列基板，包括以上所述的栅极驱动电路。

基于上述，本发明实施例还提供了一种显示装置，包括以上的阵列基板。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (6)

1.一种移位寄存器，包括输入模块和输出模块，其特征在于，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端和第四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，所述第四时钟信号输入端输入直流电压信号；

还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四时钟信号输入端与第十一薄膜晶体管的源极连接；所述控制模块还包括：第十三薄膜晶体管，第十三薄膜晶体管的栅极与第二时钟信号输入端连接，源极与第十一薄膜晶体管的漏极连接；所述输入模块还包括原始信号输入端、复位信号输入端和低电压信号输入端；所述栅极信号生成模块中包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十二薄膜晶体管以及第一电容，所述第一薄膜晶体管的栅极和源极均与原始信号输入端连接，复位信号输入端与第二薄膜晶体管和第四薄膜晶体管的栅极连接，低电压信号输入端分别与第二薄膜晶体管、第十薄膜晶体管、第八薄膜晶体管、第六薄膜晶体管、第四薄膜晶体管和第十二薄膜晶体管的漏极连接，第一电容的第一端连接第一薄膜晶体管的漏极，第二端连接输出模块的信号输出端；第一时钟信号输入端与第九薄膜晶体管的栅极和源极连接，第二时钟信号输入端与第三薄膜晶体管的源极连接，且第七薄膜晶体管的源极与第五薄膜晶体管的漏极连接，第七薄膜晶体管的漏极与第十薄膜晶体管的栅极和第六薄膜晶体管的源极连接，且所述七薄膜晶体管的漏极与第十薄膜晶体管的栅极和第六薄膜晶体管的源极的连接点的电平为第三电平；

所述第九薄膜晶体管的漏极与所述第五薄膜晶体管的栅极以及第八薄膜晶体管的源极连接；所述第五薄膜晶体管的源极与所述第一时钟信号输入端连接；所述第三薄膜晶体管的栅极与所述第一电容的第一端、所述第六薄膜晶体管的栅极以及所述第八薄膜晶体管的栅极连接；所述第三薄膜晶体管的漏极与所述第一电容的第二端、所述第十二薄膜晶体管的源极以及第四薄膜晶体管的源极连接；所述第二电容的第二端与所述第七薄膜晶体管的漏极连接；所述第三时钟信号输入端与所述第十一薄膜晶体管的栅极连接；所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极以及所述第十薄膜晶体管的源极连接；所述第十二薄膜晶体管的栅极与所述第十一薄膜晶体管的漏极连接；所述第十三薄膜晶体管的漏极与所述低电压信号输入端连接；

其中第一电平为所述第三时钟信号输入端与所述第十一薄膜晶体管的栅极连接的连接点的电平。

2.如权利要求1所述的移位寄存器，其特征在于，当第三时钟信号输入端为高电平时，输出模块输出高电平，此时所述第一电容的第一端处的第二电平为高电平，第二电容被充电至第三时钟信号输入端的高电平；

当第三时钟信号输入端为低电平时，第七薄膜晶体管导通，由于第二电容的自举效应导致第一电平处的电压被拉升，第十一薄膜晶体管导通，使得第三薄膜晶体管的栅极被拉升到第一电平处的电平。

3.如权利要求1或2所述的移位寄存器，其特征在于，薄膜晶体管均为NMOS晶体管，第一电容和第二电容均为自举电容。

4.一种栅极驱动电路，其特征在于，包括权利要求1-3中任一项所述移位寄存器。

5.一种阵列基板，其特征在于，包括权利要求4所述的栅极驱动电路。

6.一种显示装置，其特征在于，包括权利要求5所述的阵列基板。