CN104064153B - 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、移位寄存器、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元，该移位寄存器单元包括正向控制信号输入端、反向控制信号输入端、第一薄膜晶体管、第二薄膜晶体管、正向输入端、反向输入端、上拉模块和第一复位模块，所述第一薄膜晶体管的栅极与所述正向输入端相连，所述第一薄膜晶体管的第一极与所述正向控制信号输入端相连，所述第一薄膜晶体管的第二极与所述上拉模块的上拉节点相连，所述第二薄膜晶体管的栅极与所述反向输入端相连，所述第二薄膜晶体管的第一极与所述上拉模块的上拉节点相连，所述第二薄膜晶体管的第二极与所述反向控制信号输入端相连。相应地，本发明还提供一种移位寄存器、栅极驱动电路和显示装置，能够实现双向扫描，提高显示的灵活性。

Description

移位寄存器单元、移位寄存器、栅极驱动电路和显示装置

技术领域

[0001]本发明涉及液晶显示技术领域，尤其涉及移位寄存器单元、包括该移位寄存器单元的移位寄存器、包括该移位寄存器的栅极驱动电路和包括该栅极驱动电路的显示装置。

背景技术

[0002] 液晶显示器在进行显示时，通过液晶显示器内部的驱动电路输出信号，对液晶显示器的像素单元进行逐行扫描，以显示图像。液晶显示器主要由移位寄存器实现图像的逐行扫描，如图1所示，为现有的移位寄存器结构示意图，包括多级相连的移位寄存器单元、低电压提供线、第一时钟信号提供线和第二时钟信号提供线。第η级移位寄存器单元的输出作为第η-1级移位寄存器单元的复位信号，同时作为第η+1级移位寄存器单元的输入信号。

[0003]但是这种扫描方法只能实现单方向自上而下进行扫描，显示方式比较单元，显示的灵活性差，无法满足不同状态的显示需求。

[0004]因此如何实现液晶显示器的双向扫描成为本领域亟待解决的技术问题。

发明内容

[0005]有鉴于此，本发明的目的在于提供一种移位寄存器单元、移位寄存器、栅极驱动电路和显示装置，以实现双向扫描。

[0006]本发明提供一种移位寄存器单元，该移位寄存器单元包括正向控制信号输入端、反向控制信号输入端、第一薄膜晶体管、第二薄膜晶体管、正向输入端、反向输入端、上拉模块和第一复位模块，所述第一薄膜晶体管的栅极与所述正向输入端相连，所述第一薄膜晶体管的第一极与所述正向控制信号输入端相连，所述第一薄膜晶体管的第二极与所述上拉模块的上拉节点相连，所述第二薄膜晶体管的栅极与所述反向输入端相连，所述第二薄膜晶体管的第一极与所述上拉模块的上拉节点相连，所述第二薄膜晶体管的第二极与所述反向控制信号输入端相连；

[0007]在正向扫描时，所述正向控制信号输入端输入高电平信号，所述反向控制信号输入端输入低电平信号，

[0008]在正向扫描的预充电阶段，所述正向输入端输入高电平信号，所述反向输入端输入低电平信号；

[0009]在正向扫描的复位阶段，所述反向输入端输入高电平信号；

[0010]在反向扫描时，所述正向控制信号输入端输入低电平信号，所述反向控制信号输入端输入高电平信号，

[0011]在反向扫描的预充电阶段，所述反向输入端输入高电平信号，所述正向输入端输入低电平信号；

[0012]在反向扫描的复位阶段，所述正向输入端输入高电平信号。

[0013]优选地，所述第一复位模块包括第四薄膜晶体管和第十四薄膜晶体管，所述第四薄膜晶体管的栅极与所述反向输入端相连，所述第四薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第四薄膜晶体管的第二极与低电平输入端相连;所述第十四薄膜晶体管的栅极与所述正向输入端相连，所述第十四薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第十四薄膜晶体管的第二极与所述低电平输入端相连。

[0014]优选地，所述上拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极与上拉节点相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的第二极与所述移位寄存器单元的输出端相连。

[0015]优选地，所述移位寄存器单元还包括第二复位模块，该第二复位模块包括:

[0016]第五薄膜晶体管，该第五薄膜晶体管的栅极与下拉控制节点相连，所述第五薄膜晶体管的第一极与第二时钟信号输入端相连，所述第五薄膜晶体管的第二极与下拉节点相连；

[0017]第六薄膜晶体管，该第六薄膜晶体管的栅极与所述上拉节点相连，所述第六薄膜晶体管的第一极与下拉节点相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连；

[0018]第八薄膜晶体管，该第八薄膜晶体管的栅极与所述上拉节点相连，所述第八薄膜晶体管的第一极与所述下拉控制节点相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连；

[0019]第九薄膜晶体管，该第九薄膜晶体管的栅极和第一极均与所述第二时钟信号输入端相连，所述第九薄膜晶体管的第二极与所述下拉控制节点相连；

[0020]第十薄膜晶体管，该第十薄膜晶体管的栅极与所述下拉节点相连，所述第十薄膜晶体管的第一极与所述上拉节点相连，所述第十薄膜晶体管的第二极与所述低电平输入端相连；

[0021]第十一薄膜晶体管，该第十一薄膜晶体管的栅极与所述下拉节点相连，所述第十一薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第十一薄膜晶体管的第二极与所述低电平输入端相连；

[0022]第十二薄膜晶体管，该第十二薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第十二薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第十二薄膜晶体管的第二极与所述低电平输入端相连。

[0023]优选地，所述移位寄存器单元的输出端包括第一输出端口和第二输出端口，所述移位寄存器单元还包括第十五薄膜晶体管，该第十五薄膜晶体管的栅极与所述上拉节点相连，所述第十五薄膜晶体管的第一极与所述第一时钟信号输入端相连，所述第十五薄膜晶体管的第二极与所述第二输出端口相连，所述第三薄膜晶体管的第二极、所述第四薄膜晶体管的第一极、所述第十一薄膜晶体管的第一极、所述第十二薄膜晶体管的第一极和所述第十四薄膜晶体管的第一极均与所述第一输出端口相连。

[0024] 相应地，本发明还提供一种移位寄存器，该移位寄存器包括至少三级移位寄存器单元，其中，所述移位寄存器单元为本发明所提供上述移位寄存器单元，在依次相连的三级所述移位寄存器单元中，中间一级所述移位寄存器单元的输出端与最下一级所述移位寄存器单元的正向输入端以及最上一级所述移位寄存器单元的反向输入端均相连。

[0025]优选地，所述移位寄存器单元的输出端包括第一输出端口和第二输出端口，在依次相连的三级所述移位寄存器单元中，中间一级所述移位寄存器单元的第二输出端口与最下一级所述移位寄存器单元的正向输入端以及最上一级所述移位寄存器单元的反向输入端均相连。

[0026]相应地，本发明还提供一种栅极驱动电路，该栅极驱动电路包括移位寄存器，其中，上述移位寄存器为本发明所提供的上述移位寄存器。

[0027]相应地，本发明还提供一种显示装置，该显示装置包括栅极驱动电路，其中，该栅极驱动电路本发明所提供的上述栅极驱动电路。

[0028]在本发明中，正向扫描时，所述正向输入端输入的高电平信号作为扫描信号，所述反向输入端输入的高电平信号作为复位信号；在反向扫描时，所述反向输入端输入的高电平信号作为扫描信号，所述正向输入端输入的高电平信号作为复位信号，从而实现双向扫描。同时，本发明中的输出端包括第一输出端口和第二输出端口，单独为下一级的移位寄存器单元提供触发信号，能够有效地防止信号延迟现象的出现。

附图说明

[0029]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中:

[0030]图1所示的是现有技术中移位寄存器的结构示意图；

[0031]图2所示的是本发明所提供的移位寄存器单元的第一种结构示意图；

[0032]图3所示的是本发明所提供的移位寄存器单元的第二种结构示意图；

[0033]图4所示的是本发明所提供的移位寄存器单元的第三种结构示意图；

[0034]图5所示的是本发明所提供的移位寄存器的结构示意图；

[0035]图6所示的是本发明所提供的移位寄存器正向扫描时的信号时序图；

[0036]图7所示的是本发明所提供的移位寄存器反向扫描时的信号时序图。

具体实施方式

[0037]以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

[0038] 本发明提供一种移位寄存器单元，如图2至图4所示，该移位寄存器单元可以包括正向控制信号输入端FW、反向控制信号输入端BW、第一薄膜晶体管M1、第二薄膜晶体管M2、正向输入端INPUT_F、反向输入端INPUT_W、上拉模块和第一复位模块，第一薄膜晶体管Ml的栅极与正向输入端INPUT_F相连，第一薄膜晶体管Ml的第一极与正向控制信号输入端FW相连，第一薄膜晶体管Ml的第二极与上拉模块的上拉节点PU相连，第二薄膜晶体管M2的栅极与反向输入端INPUT_W相连，第二薄膜晶体管M2的第一极与上拉模块的上拉节点PU相连，第二薄膜晶体管M2的第二极与反向控制信号输入端BW相连；

[0039]在正向扫描时，正向控制信号输入端FW输入高电平信号，反向控制信号输入端BW输入低电平信号，在正向扫描的预充电阶段，正向输入端INPUT_F输入高电平，反向输入端INPUT_W输入低电平;在正向扫描的复位阶段，反向输入端INPUT_W输入高电平；

[0040]在反向扫描时，正向控制信号输入端FW输入低电平信号，反向控制信号输入端BW输入高电平信号，在反向扫描的预充电阶段，反向输入端入高电平信号，正向输入端INPUT_F输入低电平信号;在反向扫描的复位阶段，正向输入端输入高电平信号。[0041 ]在本发明中，正向扫描时，通过正向控制信号输入端FW向移位寄存单元输入高电平信号，通过反向控制信号输入端BW向移位寄存单元输入低电平信号，因而在正向扫描的预充电阶段，正向输入端1即171_?输入高电平信号，第一薄膜晶体管Ml导通，正向控制信号输入端FW可以通过第一薄膜晶体管Ml向上拉节点PU充电；在正向扫描的求值阶段，移位寄存器的输出端OUTPUT输出高电平信号;在正向扫描的复位阶段，反向输入端INPUT_W输入高电平信号，第二薄膜晶体管M2导通，上拉节点PU通过第二薄膜晶体管M2向反向控制信号输入端BW放电，存储电容C通过第一复位模块2向低电平输入端VSS放电。反向扫描时，通过正向控制信号输入端FW向移位寄存单元输入低电平信号，反向控制信号输入端BW输入高电平信号，因而在反向扫描的预充电阶段，反向输入端入高电平信号，第二薄膜晶体管M2导通，反向控制信号输入端BW通过第二薄膜晶体管M2向上拉节点PU充电；在反向扫描的求值阶段，所述移位寄存器的输出端OUTPUT输出高电平;在反向复位阶段，正向输入端1即1]1'_?输入高电平信号，第一薄膜晶体管Ml导通，上拉节点PU通过第一薄膜晶体管Ml向正向控制信号输入端FW放电，存储电容C通过第一复位模块向低电平输入端VSS放电。

[0042]上述过程可以简单看作在正向扫描时，正向输入端INPUT_F输入的高电平信号作为扫描信号，反向输入端INPUT_W输入的高电平信号作为复位信号;在反向扫描时，反向输入端INPUT_W输入的高电平信号作为扫描信号，正向输入端1册1]1'_?输入的高电平信号作为复位信号，从而实现双向扫描。而现有技术中扫描信号只能从正向输入端输入，通过第一薄膜晶体管Ml为上拉节点充电，通过第二薄膜晶体管M2为上拉节点PU放电，通过第一复位单元为输出端OUTPUT放电。

[0043]作为本发明的一种具体实施方式，第一复位模块2可以包括第四薄膜晶体管M4和第十四薄膜晶体管M14，如图3所示，第四薄膜晶体管M4的栅极与反向输入端INPUT_W相连，第四薄膜晶体管M4的第一极与移位寄存器单元的输出端OUTPUT相连，第四薄膜晶体管M4的第二极与低电平输入端VSS相连。第十四薄膜晶体管M14的栅极与正向输入端INPUT_F相连，第十四薄膜晶体管Ml 4的第一极与移位寄存器单元的输出端OUTPUT相连，第十四薄膜晶体管M14的第二极与低电平输入端VSS相连。

[0044]在正向扫描的复位阶段，反向输入端INPUT_W输入高电平信号，第二薄膜晶体管M2导通，为上拉节点PU放电，第四薄膜晶体管M4导通为输出端OUTPUT放电；在反向扫描的复位阶段，正向输入端输入高电平信号，第一薄膜晶体管Ml导通，为上拉节点PU放电，第十四薄膜晶体管M14导通为输出端OUTPUT放电。

[0045]所述上拉模块的作用在于将上拉节点PU的电平拉高，作为本发明的一种具体实施方式，上拉模块I可以包括第三薄膜晶体管M3，如图3和图4所示，第三薄膜晶体管M3的栅极与上拉节点PU相连，第三薄膜晶体管M3的第一极与第一时钟信号输入端CLK相连，第三薄膜晶体管M3的第二极与移位寄存器单元的输出端OUTPUT相连。在正向扫描的求值阶段和反向扫描的求值阶段，第一时钟信号输入端CLK输入高电平信号，第三薄膜晶体管M3导通，输出端OUTPUT输出高电平，同时，存储电容C的自举作用将上拉节点HJ的电位进一步拉高。

[0046]为了减少扫描时产生的噪声，更进一步地，所述移位寄存器单元还可以包括第二复位模块，该第二复位模块包括:第五薄膜晶体管M5，第六薄膜晶体管M6，第八薄膜晶体管M8，第九薄膜晶体管M9，第十薄膜晶体管MlO，第十一薄膜晶体管Mll，第十二薄膜晶体管Ml 2。所述第二复位模块用于在上拉节点HJ和输出端OUTPUT复位后，对上拉节点HJ和输出端OUTPUT持续进行放电，直至输出端OUTPUT再次输出高电平以开启所述移位寄存器单元所对应的栅线。

[0047]具体地，如图3和图4所示，第五薄膜晶体管M5的栅极与下拉控制节点PD_CN相连，第五薄膜晶体管M5的第一极与第二时钟信号输入端CLKB相连，第五薄膜晶体管M5的第二极与下拉节点PD相连;第六薄膜晶体管M6的栅极与上拉节点PU相连，第六薄膜晶体管M6的第一极与下拉节点H)相连，第六薄膜晶体管M6的第二极与低电平输入端VSS相连;第八薄膜晶体管M8的栅极与上拉节点PU相连，第八薄膜晶体管M8的第一极与下拉控制节点PD_CN相连，第八薄膜晶体管M8的第二极与低电平输入端VSS相连;第九薄膜晶体管M9的栅极和第一极均与第二时钟信号输入端CLKB相连，第九薄膜晶体管M9的第二极与下拉控制节点H)_CN相连;第十薄膜晶体管MlO的栅极与下拉节点H)相连，第十薄膜晶体管MlO的第一极与上拉节点PU相连，第十薄膜晶体管MlO第二极与低电平输入端VSS相连;第^^一薄膜晶体管Mll的栅极与下拉节点PD相连，第^^一薄膜晶体管Mll的第一极与移位寄存器单元的输出端OUTPUT相连，第i^一薄膜晶体管Mll的第二极与低电平输入端VSS相连;第十二薄膜晶体管M12的栅极与第二时钟信号输入端CLKB相连，第十二薄膜晶体管M12的第一极与移位寄存器单元的输出端OUTPUT相连，第十二薄膜晶体管M12的第二极与低电平输入端VSS相连。

[0048]在正向扫描的复位阶段，正向输入端INPUT_F输入低电平信号，反向输入端INPUT_W输入高电平信号，从而对上拉节点PU和输出端OUTPUT进行复位；随后，第二时钟信号输入端CLKB输入高电平信号，第一时钟信号输入端CLK输入低电平信号，第十二薄膜晶体管M12、第九薄膜晶体管M9导通，第八薄膜晶体管M8、第六薄膜晶体管M6截止，下拉控制节Aro_CN为高电平，第五薄膜晶体管M5导通，下拉节点H)变为高电平，则第十薄膜晶体管M10、第十一薄膜晶体管Mll导通，上拉节点PU和输出端OUTPUT分别被拉至低电平。从而实现在非求值阶段对上拉节点P U和输出端O U T P U T持续进行放电。在反向扫描的复位阶段，正向输入端1即171_?输入高电平信号，反向输入端1即171_¥输入低电平信号，从而对上拉节点PU和输出端OUTPUT进行复位;随后，第二时钟信号输入端CLKB输入高电平信号，第一时钟信号输入端CLK输入低电平信号，与正向扫描时的原理相同，上拉节点PU和输出端OUTPUT分别被拉至低电平。

[0049]为了防止上一级移位寄存器单元的输出信号为下一级移位寄存器单元提供触发信号而带来的延迟(即，第η级移位寄存器单元的输出信号为第η+1级移位寄存器单元提供触发信号而带来的延迟)，作为本发明的一种优选实施方式，如图4所示，所述移位寄存器单元的输出端可以包括第一输出端口和第二输出端口，所述移位寄存器单元还可以包括第十五薄膜晶体管Μ15，第十五薄膜晶体管Μ15的栅极与上拉节点PU相连，第十五薄膜晶体管Μ15的第一极与第一时钟信号输入端CLK相连，第十五薄膜晶体管Μ15的第二极与第二输出端口0UTPUT_2相连，第三薄膜晶体管M3的第二极、第四薄膜晶体管M4的第一极、第^^一薄膜晶体管Mll的第一极、第十二薄膜晶体管M12的第一极和第十四薄膜晶体管M14的第一极均与第一输出端口 0UTPUT_1相连。第一输出端口为栅线负载提供扫描信号，在正向扫描的复位阶段和反向扫描的复位阶段，第一输出端口的电压被拉低。如图5所示，第η级移位寄存器单元的第二输出端口 0UTPUT_2(n)与第η+1级移位寄存器单元的正向输入端INPUT_F(n+l)和第η-1级移位寄存器单元的反向输入端INPUT_W(n-l)均相连。在正向扫描时，第η级移位寄存器单元的第二输出端口0UTPUT_2(n)用于为第η+1级移位寄存器单元提供触发信号，同时为第η-l级移位寄存器单元提供复位信号；在反向扫描时，第η级移位寄存器单元的第二输出端口 0UTPUT_2(n)用于为第η-1级移位寄存器单元提供触发信号，同时为第η+1级移位寄存器单元提供复位信号。从而避免了由于各级移位寄存器单元输出信号的延迟造成的在后扫描的显示行无法显示的现象。

[0050]下面结合图4至图7对本发明所提供的移位寄存器单元的正向扫描过程和反向扫描过程进行描述。

[0051]以N级相连的移位寄存器单元为例，当正向扫描时，各信号的时序如图6所示。正向控制信号输入端FW输入高电平信号，反向控制信号端BW输入低电平信号，在时间段t(l)内，第一级移位寄存器单元的正向输入端INPUT_F( I)输入开启信号STV，第一时钟信号输入端CLK(I)低电平信号，第二时钟信号输入端CLKB(I)输入高电平信号，此时，第一薄膜晶体管Ml导通，为上拉节点PU充电。在时间段t(2)内，第一时钟信号输入端CLK(I)输入高电平信号，上拉节点PU的电位被进一步拉高，第三薄膜晶体管M3和第十五薄膜晶体管M15导通，输出端OUTPUT (I)(即，第一输出端口 0UTPUT_1 (I)和第二输出端口 0UTPUT_2 (I))输出高电平信号；同时，第二输出端口0UTPUT_2(I)的输出信号由第二级的正向输入端INPUT_F(2)输入第二级移位寄存器单元。在时间段t (3)内，第一时钟信号输入端CLK( 2)输入高电平信号，输出端OUTPUT (2)(即，第一输出端口 0UTPUT_1 (2)和第二输出端口 0UTPUT_2 (2))输出高电平信号，同时第二输出端口 0UTPUT_2 (2)的输出信号由第一级移位寄存器单元的反向输出端INPUT_W(1)输入第一级移位寄存器，第一级移位寄存器的第二薄膜晶体管M2和第四薄膜晶体管M4导通，分别为上拉节点PU和第一输出端口0UTPUT_1 (I)放电，即实现上拉节点PU和第一输出端口0UTPUT_1 (I)的复位。在时间段t(4)内，第二时钟信号输入端CLKB输入高电平，下拉控制节点PD_CN和下拉节点PD均为高电平，第十薄膜晶体管MlO和第十四薄膜晶体管M14导通，分别为上拉节点PU和第一输出端口 0UTPUT_1 (I)持续放电，防止出现噪声。以此类推，在时间段t (m)内，第η-l级移位寄存器单元的输出端0UTPUT(n-l)(即，第一输出端口OUTPUT, I (η-l)和第二输出端口 0UTPUT_2 (n-1))输出高电平信号，S卩第η级移位寄存器单元的正向输入端INPUT_F(n)输入高电平信号;在时间段t(m+l)内，第η级移位寄存器单元的输出端OUTPUT (η)(即，第一输出端口 0UTPUT_1 (η)和第二输出端口 0UTPUT_2 (η))输出高电平信号，在时间段t(m+2)内，第η+1级移位寄存器单元的第一输出端口0UTPUT_l(n+l)和第二输出端口 0UTPUT_2 (η+1)输出高电平信号，第η级移位寄存器单元的第一输出端口 0UTPUT_1(η)和第二输出端口 0UTPUT_2(n)输出低电平信号。

[0052]反向扫描时，各信号的时序如图7所不。正向控制信号输入端FW输入低电平信号，反向控制信号端BW输入高电平信号，在时间段t(l)内，第N级(最后一级)移位寄存器单元的反向输入端INPUT_W(N)输入开启信号STV，第一时钟信号输入端CLK(N)输入低电平信号，第二时钟信号输入端CLKB(N)输入低电平信号，此时，第二薄膜晶体管M2导通，为上拉节点PU充电。在时间段t(2)内，第一时钟信号输入端CLK(N)输入高电平信号，上拉节点PU的电位被进一步拉高，第三薄膜晶体管M3和第十五薄膜晶体管M15导通，输出端0UTPUT_1 (N) (S卩，第一输出端口 0UTPUT_1 (N)和第二输出端口 0UTPUT_2(N))输出高电平信号；同时，第二输出端口 0UTPUT_2 (N)的输出信号由第N-1级的正向输入端I NPUT_F (N-1)输入第N-1级移位寄存器单元。在时间段t(3)内，第一时钟信号输入端CLK(N-1)输入高电平信号，第N-1级移位寄存器的输出端0UTPUT_1 (N-1)(即，第一输出端口 0UTPUT_1 (N-1)和第二输出端口 0UTPUT_2(N_1))输出高电平信号，同时第N级移位寄存器单元的正向输出端INPUT_F(N)输入高电平信号，第N级移位寄存器的第二薄膜晶体管M2和第四薄膜晶体管M4导通，分别为上拉节点HJ和输出端OUTPUT(N)放电，实现上拉节点PU和输出端OUTPUT (N)的复位。在时间段t (4)内，第二时钟信号输入端CLKB输入高电平信号，下拉控制节点PD_CN和下拉节点H)均为高电平信号，第十薄膜晶体管MlO和第十四薄膜晶体管M14导通，分别为上拉节点PU和输出端OUTPUT(N)持续放电，防止出现噪声。以此类推，在时间段t(m)内，第η+1级移位寄存器单元的第一输出端口 0UTPUT_l(n+l)和第二输出端口0UTPUT_2(n+l)输出高电平信号，即第η级移位寄存器单元的反向输入端INPUT_W(n)输入高电平信号;在时间段t(m+l)内，第η级移位寄存器单元的第一输出端口 0UTPUT_1 (η)和第二输出端口 0UTPUT_2 (η)输出高电平信号，在时间段t (m+

2)内，第η-l级移位寄存器单元的第一输出端口 OUTPUT j (η-l)和第二输出端口 0UTPUT_2(η-l)输出高电平信号。

[0053]本发明中的n、N和m均为大于I的整数。

[0054] 上述为对本发明所提供的移位寄存器单元的描述，可以看出，通过控制正向控制信号输入端FW和反向控制信号输入端BW的信号，使得正向扫描时，正向控制信号输入端FW可以通过第一薄膜晶体管Ml向上拉节点PU充电；在移位寄存器的输出端输出高电平之后，上拉节点PU通过第二薄膜晶体管M2向反向控制信号输入端BW放电，第一输出端口 OUTPUT」通过第四薄膜晶体管M4向低电平输入端VSS放电。反向扫描时，反向控制信号输入端BW通过第二薄膜晶体管M2向上拉节点PU充电；移位寄存器的输出端OUTPUT输出高电平之后；上拉节点PU通过第一薄膜晶体管Ml向正向控制信号输入端FW放电，第一输出端口 0UTPUT_1通过第十四薄膜晶体管M14向低电平输入端VSS放电。即，在正向扫描时，正向输入端输入的高电平信号作为扫描信号，反向输入端输入的高电平信号作为复位信号;在反向扫描时，反向输入端输入的高电平信号作为扫描信号，正向输入端输入的高电平信号作为复位信号，从而实现双向扫描。另一方面，本发明提供的移位寄存器单元的第二输出端口单独提供扫描信号和复位信号，从而防止在后扫描的移位寄存器单元的输出信号出现延迟，提高画面显示质量。

[0055]作为本发明的另一方面，提供一种移位寄存器，该移位寄存器可以包括至少三级移位寄存器单元，该移位寄存器单元为本发明所提供的移位寄存器单元，在依次相连的三级所述移位寄存单元中，中间一级所述移位寄存器单元的输出端与最下一级所述移位寄存器单元的正向输入端以及最上一级所述移位寄存器单元的反向输入端均相连。

[0056]优选地，每级移位器单元还可以包括次级输出端，所述移位寄存器单元的输出端包括第一输出端口和第二输出端口，在依次相连的三级所述移位寄存单元中，中间一级所述移位寄存器单元的第二输出端口(图7中所示的0UTPUT_2(n)端)与最下一级所述移位寄存器单元的正向输入端(图7中所示的INPUT_F(n+l)端)以及最上一级所述移位寄存器单元的反向输入端(图7中所示的INPUT_W( η-l)端)均相连。

[0057]作为本发明的又一方面，提供一种栅极驱动电路，其中，该栅极驱动电路包括本发明所提供的上述移位寄存器。

[0058]作为本发明的再一方面，提供一种显示装置，其中，该显示装置包括本发明所提供的上述栅极驱动电路。

[0059]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种移位寄存器单元，其特征在于，该移位寄存器单元包括正向控制信号输入端、反向控制信号输入端、第一薄膜晶体管、第二薄膜晶体管、正向输入端、反向输入端、上拉模块和第一复位模块，所述第一薄膜晶体管的栅极与所述正向输入端相连，所述第一薄膜晶体管的第一极与所述正向控制信号输入端相连，所述第一薄膜晶体管的第二极与所述上拉模块的上拉节点相连，所述第二薄膜晶体管的栅极与所述反向输入端相连，所述第二薄膜晶体管的第一极与所述上拉模块的上拉节点相连，所述第二薄膜晶体管的第二极与所述反向控制信号输入端相连； 在正向扫描时，所述正向控制信号输入端输入高电平信号，所述反向控制信号输入端输入低电平信号， 在正向扫描的预充电阶段，所述正向输入端输入高电平信号，所述反向输入端输入低电平信号； 在正向扫描的复位阶段，所述反向输入端输入高电平信号； 在反向扫描时，所述正向控制信号输入端输入低电平信号，所述反向控制信号输入端输入高电平信号， 在反向扫描的预充电阶段，所述反向输入端输入高电平信号，所述正向输入端输入低电平信号； 在反向扫描的复位阶段，所述正向输入端输入高电平信号； 所述移位寄存器单元的输出端包括第一输出端口和第二输出端口，所述移位寄存器单元还包括第十五薄膜晶体管，该第十五薄膜晶体管的栅极与所述上拉节点相连，所述第十五薄膜晶体管的第一极与第一时钟信号输入端相连，所述第十五薄膜晶体管的第二极与所述第二输出端口相连。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一复位模块包括第四薄膜晶体管和第十四薄膜晶体管，所述第四薄膜晶体管的栅极与所述反向输入端相连，所述第四薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第四薄膜晶体管的第二极与低电平输入端相连;所述第十四薄膜晶体管的栅极与所述正向输入端相连，所述第十四薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第十四薄膜晶体管的第二极与所述低电平输入端相连。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述上拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极与所述上拉节点相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的第二极与所述移位寄存器单元的输出端相连。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二复位模块，该第二复位模块包括: 第五薄膜晶体管，该第五薄膜晶体管的栅极与下拉控制节点相连，所述第五薄膜晶体管的第一极与第二时钟信号输入端相连，所述第五薄膜晶体管的第二极与下拉节点相连； 第六薄膜晶体管，该第六薄膜晶体管的栅极与所述上拉节点相连，所述第六薄膜晶体管的第一极与下拉节点相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连； 第八薄膜晶体管，该第八薄膜晶体管的栅极与所述上拉节点相连，所述第八薄膜晶体管的第一极与所述下拉控制节点相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连； 第九薄膜晶体管，该第九薄膜晶体管的栅极和第一极均与所述第二时钟信号输入端相连，所述第九薄膜晶体管的第二极与所述下拉控制节点相连； 第十薄膜晶体管，该第十薄膜晶体管的栅极与所述下拉节点相连，所述第十薄膜晶体管的第一极与所述上拉节点相连，所述第十薄膜晶体管的第二极与所述低电平输入端相连； 第十一薄膜晶体管，该第十一薄膜晶体管的栅极与所述下拉节点相连，所述第十一薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第十一薄膜晶体管的第二极与所述低电平输入端相连； 第十二薄膜晶体管，该第十二薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第十二薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第十二薄膜晶体管的第二极与所述低电平输入端相连。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第三薄膜晶体管的第二极、所述第四薄膜晶体管的第一极、所述第十一薄膜晶体管的第一极、所述第十二薄膜晶体管的第一极和所述第十四薄膜晶体管的第一极均与所述第一输出端口相连。
6.一种移位寄存器，该移位寄存器包括至少三级移位寄存器单元，其特征在于，所述移位寄存器单元为权利要求1至5中任意一项所述的移位寄存器单元，在依次相连的三级所述移位寄存器单元中，中间一级所述移位寄存器单元的输出端与最下一级所述移位寄存器单元的正向输入端以及最上一级所述移位寄存器单元的反向输入端均相连。
7.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器单元的输出端包括第一输出端口和第二输出端口，在依次相连的三级所述移位寄存器单元中，中间一级所述移位寄存器单元的第二输出端口与最下一级所述移位寄存器单元的正向输入端以及最上一级所述移位寄存器单元的反向输入端均相连。
8.—种栅极驱动电路，其特征在于，该栅极驱动电路包括权利要求6或7所述的移位寄存器。
9.一种显示装置，其特征在于，该显示装置包括权利要求8所述的栅极驱动电路。
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