CN106782334B - 扫描单元、栅极驱动电路 - Google Patents

Abstract

本发明实施例公开了一种扫描单元及栅极驱动电路，该扫描单元在应用于正向扫描的栅极驱动电路时，第一电压端为高电平，第二电压端为低电平，第一控制端输入触发信号，第一扫描单元在第一控制端为高电位时，使得控制节点为高电位，控制第一控制模块工作，使得第三电压端与第一下拉节点接通，将第一下拉节点的电位拉低，并维持低电位，从而在第一控制端通过第一输入模块将第一上拉节点的电位拉高的过程中，第三电压端的电压不会对第一上拉节点的电位造成影响，并在第一上拉节点电位拉高后，第一输出端输出高电平信号时，通过第二控制模块将控制节点的电位拉低，提高扫描单元的稳定性，提高包括该扫描单元的栅极驱动电路的稳定性。

Description

扫描单元、栅极驱动电路

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种扫描单元以及包括一种包括该扫描单元的栅极驱动电路。

背景技术

随着电子技术的发展，显示装置已被广泛应用于各领域的电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对于各栅极线电连接的像素阵列进行扫描，进而配合其他线路结构进行显示。因此，如何提高栅极驱动电路的稳定性成为开发者现今主要研究趋势之一。

发明内容

为解决上述技术问题，本发明实施例提供了一种扫描单元以及一种包括该扫描单元的栅极驱动电路，以提高栅极驱动电路的稳定性。

为解决上述问题，本发明实施例提供了如下技术方案：

一种扫描单元，所述扫描单元包括：第一扫描单元、第二扫描单元和控制节点、第一电压端、第二电压端、第三电压端，所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一控制模块、第二控制模块、第一输出模块、第一上拉节点、第一下拉节点和第一控制端、第二控制端、第一信号端、第一时钟信号端、第一输出端；所述第二扫描单元包括：第二输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第三控制模块、第四控制模块、第二上拉节点、第二下拉节点、第二输出模块和第三控制端、第四控制端、第二信号端、第二时钟信号端；其中，

所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第一电压端与所述控制节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；

所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；

所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；

所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态以及所述第三电压端和所述控制节点之间的接通状态；

所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一输出端之间的接通状态；

所述第一控制模块响应于所述控制节点的信号控制所述第三电压端和所述第一下拉节点之间的接通状态；

所述第二控制模块响应于所述第一输出端的信号控制所述第三电压端和所述控制节点之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；

所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态以及所述第二电压端与所述控制节点之间的接通状态；

所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；

所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；

所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态、所述第三电压端和所述第二输出端的接通状态以及所述第三电压端和所述控制节点之间的接通状态；

所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第三控制模块响应于所述控制节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态；

所述第四控制模块响应于所述第二输出端的信号控制所述第三电压端和所述控制节点之间的接通状态；

所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态。

本发明实施例所提供的扫描单元，在应用于正向扫描的栅极驱动电路中，所述第一电压端为高电平，所述第二电压端为低电平，所述第一控制端输入触发信号，所述第一扫描单元通过所述第一控制模块、第二控制模块和所述控制节点，在所述第一控制端为高电位时，使得所述控制节点为高电位，控制所述第一控制模块工作，使得所述第三电压端与所述第一下拉节点接通，将所述第一下拉节点的电位拉低，并维持低电位，从而在所述第一控制端通过所述第一输入模块将所述第一上拉节点的电位拉高的过程中，所述第三电压端的电压不会对所述第一上拉节点的电位造成影响，并在所述第一上拉节点电位拉高后，所述第一输出端输出高电平信号时，通过所述第二控制模块将所述控制节点的电位拉低，提高扫描单元的稳定性，提高包括该扫描单元的栅极驱动电路的稳定性。

所述扫描单元在应用于反向扫描的栅极驱动电路中，所述第一电压端为低电平，所述第二电压端为高电平，所述第四控制端输入触发信号，所述第二扫描单元通过所述第三控制模块、所述第四控制模块和所述控制节点，在所述第四控制端输入高电平时，使得所述控制节点为高电位，控制所述第三控制模块工作，使得所述第三电压端与所述第二下拉节点接通，将所述第二下拉节点的电位拉低，并维持低电位，从而在所述第四控制端通过所述第二输入模块将所述第二上拉节点的电位拉高的过程中，所述第三电压端的电压不会对所述第二上拉节点的电位造成影响，并在所述第二上拉节点的电位拉高后，所述第二输出端输出高电平时，通过所述第四控制模块将所述控制节点的电位拉低，提高所述扫描单元的稳定性，进而提高包括该扫描单元的栅极驱动电路的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一个实施例所提供的扫描单元的结构示意图；

图2为本发明一个实施例所提供的扫描单元的具体结构示意图；

图3为本发明另一个实施例所提供的扫描单元的具体结构示意图；

图4为晶体管的漏电流随栅极和漏极之间电压差的变化曲线示意图；

图5为本发明又一个实施例所提供的扫描单元的具体结构示意图；

图6为本发明另一个实施例所提供的扫描单元的结构示意图；

图7为本发明另一个实施例所提供的扫描单元的具体结构示意图；

图8为本发明一个实施例所提供的扫描单元工作时部分节点的时序图；

图9为本发明一个实施例所提供的栅极驱动电路中不同扫描单元级联的结构示意图；

图10为本发明另一个实施例所提供的栅极驱动电路中不同扫描单元级联的结构示意图。

具体实施方式

正如背景技术部分所述，如何提高栅极驱动电路的稳定性成为开发者现今主要研究趋势之一。

有鉴于此，本发明实施例提供了一种扫描单元以及包括该扫描单元的栅极驱动电路，如图1所示，所述扫描单元包括：第一扫描单元、第二扫描单元和控制节点M、第一电压端FW、第二电压端BW、第三电压端VGL，所述第一扫描单元包括：第一输入模块101、第一上拉控制模块102、第二上拉控制模块103、第一生成模块108、第一下拉控制模块104、第二下拉控制模块105、第一控制模块106、第二控制模块107、第一输出模块109、第一上拉节点P1、第一下拉节点Q1和第一控制端SET1、第二控制端RESET1、第一信号端V1、第一时钟信号端CK1、第一输出端Gout1；所述第二扫描单元包括：第二输入模块201、第三上拉控制模块202、第四上拉控制模块203、第二生成模块208、第三下拉控制模块204、第四下拉控制模块205、第三控制模块206、第四控制模块207、第二输出模块209、第二上拉节点P2、第二下拉节点Q2、第二输出模块209和第三控制端SET2、第四控制端RESET2、第二信号端V2、第二时钟信号端CK2；具体的，所述第一扫描单元中：

所述第一输入模块101响应于所述第一控制端SET1的信号控制所述第一电压端FW和所述第一上拉节点P1之间的接通状态以及所述第一电压端FW与所述控制节点M之间的接通状态，并响应于所述第二控制端RESET1的信号控制第二电压端BW与所述第一上拉节点P1之间的接通状态，所述第一控制端SET1和所述第二控制端RESET1的信号不同时为高电平，从而使得所述第一电压端FW与所述第一上拉节点P1之间接通时，所述第二电压端BW与所述第一上拉节点P1之间不接通，当所述第二电压端BW与所述第一上拉节点P1之间接通时，所述第一电压端FW与所述第一上拉节点P1之间不接通，且所述第一电压端FW和所述第二电压端BW输出信号的电平相反，从而使得所述第一电压端FW与所述第一上拉节点P1接通时和所述第二电压端BW与所述第一上拉节点P1接通时，所述第一上拉节点P1为不同电平；

所述第一上拉控制模块102响应于所述第一上拉节点P1的信号控制所述第一下拉节点Q1与所述第三电压端VGL之间的接通状态以及所述第三电压端VGL与所述第一生成模块108之间的接通状态，即当所述第一上拉节点P1为高电位时，所述第一下拉节点Q1与所述第三电压端VGL接通，将所述第三电压端VGL的信号传输至所述第一下拉节点Q1，将所述第一下拉节点Q1的电位拉低，使得所述第一下拉节点Q1为低电平，当所述第一上拉节点P1为低电位时，所述第一下拉节点Q1与所述第三电压端VGL之间不接通；且当所述第一上拉节点P1为高电位时，所述第三电压端VGL与所述第一生成模块108之间接通，控制所述第一生成模块108的无信号输出，当所述第一上拉节点P1为低电位时，所述第三电压端VGL与所述第一生成模块108之间不接通，对所述第一生成模块108的信号输出不起控制作用；

所述第二上拉控制模块103响应于第二上拉节点P2的信号控制所述第三电压端VGL与所述第一生成模块108之间的接通状态，当所述第二上拉节点P2为高电位时，所述第三电压端VGL与所述第一生成模块108之间接通，控制所述第一生成模块108的无信号输出，当所述第二上拉节点P2为低电位时，所述第三电压端VGL与所述第一生成模块108之间不接通，对所述第一生成模块108的信号输出不起控制作用；

所述第一生成模块108在所述第三电压端VGL与所述第一生成模块108之间不接通时，响应于所述第一信号端V1的信号控制所述第一信号端V1与所述第一下拉节点Q1之间的接通状态，将所述第一信号端V1输出的信号传输至所述第一下拉节点Q1控制所述第一下拉控制模块104的工作，当所述第三电压端VGL与所述第一生成模块108之间接通时，响应于所述第三电压端VGL的信号，控制所述第一生成模块108无信号输出；

所述第一下拉控制模块104响应于所述第一下拉节点Q1的信号控制所述第三电压端VGL与所述第一上拉节点P1之间的接通状态、所述第三电压端VGL与所述第一输出端Gout1之间的接通状态以及所述第三电压端VGL与所述控制节点M之间的接通状态，当所述第一下拉节点Q1为高电位时，所述第三电压端VGL与所述第一上拉节点P1之间接通，将所述第三电压端VGL的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，并维持低电位，且所述第三电压端VGL与所述第一输出端Gout1之间接通，将所述第三电压端VGL的信号传输至所述第一输出端Gout1，并经所述第一输出端Gout1输出，所述第三电压端VGL与所述控制节点M之间接通，将所述第三电压端VGL的信号传输至所述控制节点M，当所述第一下拉节点Q1为低电位时，所述第三电压端VGL与所述第一上拉节点P1之间不接通且所述第三电压端VGL与所述第一输出端Gout1之间不接通，所述第三电压端VGL与所述控制节点M之间不接通；

所述第二下拉控制模块105响应于所述第二下拉节点Q2的信号控制所述第三电压端VGL与所述第一上拉节点P1之间的接通状态以及所述第三电压端VGL与所述第一输出端Gout1之间的接通状态，当所述第二下拉节点Q2为高电位时，所述第三电压端VGL与所述第一上拉节点P1之间接通，将所述第三电压端VGL的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，并维持低电位，且所述第三电压端VGL与所述第一输出端Gout1接通，将所述第三电压端VGL的信号传输至所述第一输出端Gout1，从所述第一输出端Gout1输出，当所述第二下拉节点Q2为低电位时，所述第三电压端VGL与所述第一上拉节点P1之间不接通且所述第三电压端VGL与所述第一输出端Gout1之间不接通；

所述第一控制模块106响应于所述控制节点M的信号控制所述第三电压端VGL与所述第一下拉节点Q1之间的接通状态，当所述控制节点M为高电位时，所述第三电压端VGL与所述第一下拉节点Q1之间接通，将所述第三电压端VGL的信号传输至所述第一下拉节点Q1，将所述第一下拉节点Q1的电位拉低，使其保持低电位，当所述控制节点M为低电位时，所述第三电压端VGL与所述第一下拉节点Q1之间不接通；

所述第二控制模块107响应于所述第一输出端Gout1的信号控制所述第三电压端VGL和所述控制节点M之间的接通状态，当所述第一输出端Gout1的信号为高电平时，所述第二控制模块107导通，将所述第三电压端VGL的信号传输至所述控制节点M，使得所述控制节点M为低电平；

所述第一输出模块109响应于所述第一上拉节点P1的信号控制所述第一时钟信号端CK1与所述第一输出端Gout1之间的接通状态，当所述第一上拉节点P1为高电平时，所述第一输出模块109控制所述第一时钟信号端CK1与所述第一输出端Gout1之间接通。

所述第二扫描单元与所述第一扫描单元的结构相同，具体的，所述第二扫描单元中：

所述第二输入模块201响应于所述第三控制端SET2的信号控制所述第一电压端FW与所述第二上拉节点P2之间的接通状态，并响应于所述第四控制端RESET2的信号控制所述第二电压端BW与所述第二上拉节点P2之间的接通状态以及所述第二电压端BW与所述控制节点M之间的接通状态，所述第三控制端SET2和所述第四控制端RESET2的信号不同时为高电平，从而使得所述第一电压端FW与所述第二上拉节点P2之间接通时，所述第二电压端BW与所述第二上拉节点P2之间不接通，当所述第二电压端BW与所述第二上拉节点P2之间接通时，所述第一电压端FW与所述第二上拉节点P2之间不接通，且所述第一电压端FW和所述第二电压端BW的电平信号相反，从而使得所述第一电压端FW与所述第二上拉节点P2接通时和所述第二电压端BW与所述第二上拉节点P2接通时，所述第二上拉节点P2为不同电平；

所述第三上拉控制模块202响应于所述第二上拉节点P2的信号控制所述第三电压端VGL与所述第二下拉节点Q2之间的接通状态以及所述第三电压端VGL与所述第二生成模块208之间的接通状态，当所述第二上拉节点P2为高电位时，所述第三电压端VGL与所述第二下拉节点Q2之间接通，将所述第三电压端VGL的信号传输至所述第二下拉节点Q2，将所述第二下拉节点Q2的电位拉低，并维持低电位，且所述第三电压端VGL与所述第二生成模块208之间接通，控制所述第二生成模块208无信号输出，当所述第二上拉节点P2为低电位时，所述第三电压端VGL与所述第二下拉节点Q2之间不接通，且所述第三电压端VGL与所述第二生成模块208之间不接通；

所述第四上拉控制模块203响应于所述第一上拉节点P1的信号控制所述第二生成模块208与所述第三电压端VGL之间的接通状态，当所述第一上拉节点P1为高电位时，所述第二生成模块208与所述第三电压端VGL之间接通，将所述第三电压端VGL的信号传输至所述第二生成模块208，控制所述第二生成模块208无信号输出，当所述第一上拉节点P1为低电位时，所述第二生成模块208与所述第三电压端VGL之间不接通；

所述第二生成模块208在所述第三电压端VGL与所述第二生成模块208不接通时，响应于所述第二信号端V2的信号控制所述第二信号端V2与所述第二下拉节点Q2之间的接通状态，当所述第二信号端V2为高电平时，所述第二信号端V2与所述第二下拉节点Q2之间接通，将所述第二信号端V2的信号传输至所述第二下拉节点Q2，控制所述第三下拉控制模块204的工作，当所述第二信号端V2为低电平时，所述第二信号端V2与所述第二下拉节点Q2之间不接通，所述第二生成模块208无信号输出；

所述第三下拉控制模块204响应于所述第二下拉节点Q2的信号控制所述第三电压端VGL与所述第二上拉节点P2之间的接通状态、所述第三电压端VGL与所述第二输出端Gout2之间的接通状态以及所述第三电压端VGL与所述控制节点M之间的接通状态，当所述第二下拉节点Q2为高电位时，所述第三电压端VGL与所述第二上拉节点P2之间接通，将所述第三电压端VGL的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，并维持低电位，所述第三电压端VGL与所述第二输出端Gout2之间接通，将所述第三电压端VGL的信号传输至所述第二输出端Gout2进行输出，所述第三电压端VGL与所述控制节点M之间接通，将所述第三电压端VGL的信号传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电位；

所述第四下拉控制模块205响应于所述第一下拉节点Q1的信号控制所述第三电压端VGL与所述第二上拉节点P2之间的接通状态以及所述第三电压端VGL与所述第二输出端Gout2之间的接通状态，当所述第一下拉节点Q1为高电位时，所述第三电压端VGL与所述第二上拉节点P2之间接通，将所述第三电压端VGL的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，并维持低电位，所述第三电压端VGL与所述第二输出端Gout2之间接通，将所述第三电压端VGL的信号传输至所述第二输出端Gout2进行输出，当所述第一下拉节点Q1为低电位时，所述第三电压端VGL与所述第二上拉节点P2之间不接通，且所述第三电压端VGL与所述第二输出端Gout2之间不接通；

所述第三控制模块206响应于所述控制节点M的信号控制所述第三电压端VGL与所述第二下拉节点Q2之间的接通状态，当所述控制节点M为高电位时，所述第三电压端VGL与所述第二下拉节点Q2之间接通，将所述第二下拉节点Q2的电位拉低，并维持低电位，当所述控制节点M为低电位时，所述第三电压端VGL与所述第二下拉节点Q2之间不接通；

所述第四控制模块207响应于所述第二输出端Gout2的信号控制所述第三电压端VGL与所述控制节点M之间的接通状态，当所述第二输出端Gout2的信号为高电平时，所述第三电压端VGL与所述控制节点M之间接通，所述第三电压端VGL的电位传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电位，当所述第二输出端Gout2的信号为低电平时，所述第三电压端VGL与所述控制节点M之间不接通；

所述第二输出模块209响应于所述第二上拉节点P2的信号控制所述第二时钟信号端CK2与所述第二输出端Gout2之间的接通状态，当所述第二上拉节点P2为高电位时，所述第二时钟信号端CK2与所述第二输出端Gout2之间接通，将所述第二时钟信号端CK2的信号经所述第二输出端Gout2输出，当所述第二上拉节点P2为低电位时，所述第二时钟信号端CK2与所述第二输出端Gout2之间不接通。

需要说明的是，上述实施例中是以高电位接通，低电位不接通为例对所述扫描单元的工作原理进行说明的，在本发明实施例中，所述第三电压端VGL的信号为低电平信号，但本发明对此并不做限定，具体视情况而定。

由此可见，本发明实施例所提供的扫描单元在应用于正向扫描的栅极驱动电路中，所述第一电压端FW为高电平，所述第二电压端BW为低电平，所述第一控制端SET1输入触发信号，所述第一扫描单元通过所述第一控制模块106、第二控制模块107和所述控制节点M，在所述第一控制端SET1为高电位时，使得所述控制节点M为高电位，控制所述第一控制模块106工作，使得所述第三电压端VGL与所述第一下拉节点Q1接通，将所述第一下拉节点Q1的电位拉低，并维持低电位，从而在所述第一控制端SET1通过所述第一输入模块101将所述第一上拉节点P1的电位拉高的过程中，所述第三电压端VGL的电压不会对所述第一上拉节点P1的电位造成影响，并在所述第一上拉节点P1电位拉高后，所述第一输出端Gout1输出高电平信号时，通过所述第二控制模块107将所述控制节点M的电位拉低，并在第一下拉节点Q1为高电位时，通过所述第一下拉控制模块104将所述控制节点M的电位持续拉低，提高扫描单元的稳定性，提高包括该扫描单元的栅极驱动电路的稳定性。

所述扫描单元在应用于反向扫描的栅极驱动电路中，所述第一电压端FW为低电平，所述第二电压端BW为高电平，所述第四控制端RESET2输入触发信号，所述第二扫描单元通过所述第三控制模块206、所述第四控制模块207和所述控制节点M，在所述第四控制端RESET2输入高电平时，使得所述控制节点M为高电位，控制所述第三控制模块206工作，使得所述第三电压端VGL与所述第二下拉节点Q2接通，将所述第二下拉节点Q2的电位拉低，并维持低电位，从而在所述第四控制端RESET2通过所述第二输入模块201将所述第二上拉节点P2的电位拉高的过程中，所述第三电压端VGL的电压不会对所述第二上拉节点P2的电位造成影响，并在所述第二上拉节点P2的电位拉高后，所述第二输出端Gout2输出高电平时，通过所述第四控制模块207将所述控制节点M的电位拉低，并在第二下拉节点Q2为高电位时，通过所述第三下拉控制模块204将所述控制节点M的电位持续拉低，提高所述扫描单元的稳定性，进而提高包括该扫描单元的栅极驱动电路的稳定性。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

如图2所示，图2为本发明一个实施例所提供的扫描单元的具体结构示意图，下面结合图2对本发明实施所提供的扫描单元的进行具体描述。

如图2所示，在本发明实施例中，所述第一输入模块101包括：第零晶体管M0、第一晶体管M1和第四十七晶体管M47，所述第零晶体管M0的控制端电连接至第一控制端SET1，第一端电连接至第一电压端FW，第二端电连接至第一上拉节点P1；所述第一晶体管M1的控制端电连接至第二控制端RESET1，第一端电连接至第二电压端BW，第二端电连接至第一上拉节点P1；所述第四十七晶体管M47的控制端电连接至第一控制端SET1，第一端电连接至第一电压端FW，第二端电连接至控制节点M。具体的，当所述第一控制端SET1为高电平，所述第二控制端RESET1为低电平时，所述第一电压端FW的信号经所述第零晶体管M0传输至所述第一上拉节点P1，同时经所述第四十七晶体管M47传输至所述控制节点M；当所述第一控制端SET1为低电平，所述第二控制端RESET1为高电平时，所述第二电压端BW的信号经所述第一晶体管M1传输至所述第一上拉节点P1。其中，所述第一控制端SET1和所述第二控制端RESET1不同时为高电平。

所述第二输入模块201和所述第一输入模块101的结构和工作原理相同，具体的，所述第二输入模块201包括：第二十四晶体管M24、第二十五晶体管M25和第五十晶体管M50，其中，所述第二十四晶体管M24的控制端电连接至第三控制端SET2，第一端电连接至第一电压端FW，第二端电连接至第二上拉节点P2；所述第二十五晶体管M25的控制端电连接至第四控制端RESET2，第一端电连接至第二电压端BW，第二端电连接至第二上拉节点P2；所述第五十晶体管M50的控制端电连接至第四控制端RESET2，第一端电连接至第二电压端BW，第二端电连接至控制节点M。当所述第三控制端SET2为高电平，所述第四控制端RESET2为低电平时，所述第一电压端FW的信号经所述第二十四晶体管M24传输至第二上拉节点P2，当所述第三控制端SET2为低电平，所述第四控制端RESET2为高电平时，所述第二电压端BW的信号经所述第二十五晶体管M25传输至所述第二上拉节点P2，并经所述第五十晶体管M50传输至所述控制节点M。其中，所述第三控制端SET2和所述第四控制端RESET2不同时为高电平。

需要说明的是，在本发明实施例中，所述第一输入模块101和所述第二输入模块201中各晶体管的导通类型相同，即所述第零晶体管M0、第一晶体管M1、第四十七晶体管M47、第二十四晶体管M24、第二十五晶体管M25和第五十晶体管M50的导通类型相同，且本发明以所述第一输入模块101和所述第二输入模块201中各晶体管均为N型晶体管为例，对其工作原理进行说明。但本发明对此并不做限定，在本发明的其他实施例中，所述第一输入模块101和所述第二输入模块201中各晶体管还可以均为P型晶体管，具体视情况而定。

为了便于描述，下面对所述扫描单元中各模块描述时，均以该模块中各晶体管为N型晶体管为例进行说明。

继续如图2所示，在上述实施例的基础上，在本发明的一个实施例中，所述第三电压端VGL包括第一子电压端VGL1和第二子电压端VGL2，其中，所述第二子电压端VGL2的电压小于或等于所述第一子电压端VGL1的电压。需要说明的是，当所述第二子电压端VGL2的电压等于所述第一子电压端VGL1的电压时，所述第二子电压端VGL2和所述第一子电压端VGL1可以合并为一个电压端，如图3所示，为本发明另一个实施例所提供的扫描单元的具体结构示意图，所述第二子电压端VGL2和所述第一子电压端VGL1可以合并为一个电压端VGL2。

在上述实施例的基础上，在本发明的一个实施例中，所述第一扫描单元具有一个输出端，该输出端输出的信号用于给其对应的扫描线提供扫描信号，并作为下一级第一扫描单元的触发信号；所述第二扫描单元具有一个输出端，该输出端输出的信号用于给其对应的扫描线提供扫描信号，并作为下一级第二扫描单元的触发信号。

继续如图2所示，在上述实施例的基础上，在本发明的一个实施例中，所述第一上拉控制模块102包括：第三晶体管M3和第十二晶体管M12，所述第三晶体管M3的控制端电连接至第一上拉节点P1，第一端电连接至第二子电压端VGL2，第二端电连接至第一下拉节点Q1；所述第十二晶体管M12的控制端电连接至第一上拉节点P1，第一端电连接至第二子电压端VGL2，第二端电连接所述第一生成模块108；具体工作时，当所述第一上拉节点P1为高电平时，所述第三晶体管M3导通，所述第二子电压端VGL2的信号传输至所述第一下拉节点Q1，将所述第一下拉节点Q1的电位拉低，并维持低电位，且所述第十二晶体管M12导通，所述第二子电压端VGL2的电压传输至所述第一生成模块108，控制所述第一生成模块108无信号输出。所述第二上拉控制模块103包括第十一晶体管M11，所述第十一晶体管M11的控制端电连接至第二上拉节点P2，第一端电连接至第二子电压端VGL2，第二端电连接至第一生成模块108；具体工作时，当所述第二上拉节点P2为高电平时，所述第十一晶体管M11导通，所述第二子电压端VGL2的信号传输至所述第一生成模块108，控制所述第一生成模块108无信号输出。

同理，所述第三上拉控制模块202包括第十九晶体管M19和第二十晶体管M20，所述第二十晶体管M20的控制端电连接至第二上拉节点P2，第一端电连接至第二子电压端VGL2，第二端电连接至第二下拉节点Q2；所述第十九晶体管M19的控制端电连接至第二上拉节点P2，第一端电连接至第二子电压端VGL2，第二端电连接至所述第二生成模块208；具体工作时，当所述第二上拉节点P2为高电位时，所述第二十晶体管M20导通，所述第二子电压端VGL2的信号传输至所述第二下拉节点Q2，将所述第二下拉节点Q2的电压拉低，并维持低电位，且所述第十九晶体管M19导通，所述第二子电压端VGL2的信号传输至所述第二生成模块208，控制所述第二生成模块208无信号输出；当所述第二上拉节点P2为低电平时，所述第二十晶体管M20和所述第十九晶体管M19截止。

在上述实施例的基础上，继续如图2所示，所述第一生成模块108包括第九晶体管M9和第十晶体管M10，其中，所述第九晶体管M9的控制端和第一端均电连接至所述第一信号端V1，第二端同时电连接所述第一上拉控制模块102和所述第二上拉控制模块103；所述第十晶体管M10的控制端电连接所述第九晶体管M9的第二端，第一端电连接所述第一信号端V1，第二端电连接所述第一下拉节点Q1；具体工作时，在所述第一生成模块108与所述第二子电压端VGL2之间不接通的前提下，当所述第一信号端V1的信号为高电平时，所述第九晶体管M9和所述第十晶体管M10导通，所述第一信号端V1的信号传输至所述第一下拉节点Q1，将所述第一下拉节点Q1的电位拉高，当所述第一信号端V1的信号为低电平时，所述第九晶体管M9和所述第十晶体管M10截止，所述第一生成模块108无信号输出。

同理，所述第二生成模块208包括第十八晶体管M18和第二十三晶体管M23，所述第二十三晶体管M23的控制端和第一端均电连接至第二信号端V2，第二端同时电连接所述第一上拉控制模块102和所述第二上拉控制模块103；第十八晶体管M18的控制端电连接所述第二十三晶体管M23的第二端，第一端电连接至第二信号端V2，第二端电连接至第二下拉节点Q2。具体工作时，在所述第二子电压端VGL2和所述第二生成模块208不接通的前提下，当所述第二信号端V2的信号为高电平时，所述第十八晶体管M18和第二十三晶体管M23导通，所述第二信号端V2的信号传输至所述第二下拉节点Q2，将所述第二下拉节点Q2的电位拉高；当所述第二信号端V2的信号为低电平时，所述第二生成模块208无信号输出。

需要说明的是，在上述实施例中，所述第十一晶体管M11和第十二晶体管M12的宽长比均大于所述第九晶体管M9的宽长比，以使得所述第十一晶体管M11和第十二晶体管M12相较于第九晶体管M9对所述第十晶体管M10具有优先控制权。同理，所述第二十一晶体管M21和第十九晶体管的宽长比均大于所述第二十三晶体管M23的宽长比，以使得所述第二十一晶体管M21和第十九晶体管相较于第二十三晶体管M23，对所述第十八晶体管M18具有优先控制权。

继续如图2所示，所述第一下拉控制模块104包括：第四晶体管M4、第五晶体管M5和第四十八晶体管M48，其中，所述第四晶体管M4的控制端电连接所述第一下拉节点Q1，第一端电连接所述第一上拉节点P1，第二端电连接所述第二子电压端VGL2；所述第五晶体管M5的控制端电连接所述第一下拉节点Q1，第一端电连接所述第一输出端Gout1，第二端电连接所述第一子电压端VGL1；所述第四十八晶体管M48的控制端电连接所述第一下拉节点Q1，第一端电连接所述控制节点M，第二端电连接所述第二子电压端VGL2。具体工作时，当所述第一下拉节点Q1为高电平时，所述第四晶体管M4导通，所述第二子电压端VGL2的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，并维持低电位，所述第五晶体管M5导通，所述第一子电压端VGL1的信号传输至第一输出端Gout1，经所述第一输出端Gout输出，所述第四十八晶体管M48导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低。当所述第一下拉节点Q1为低电平时，所述第四晶体管M4、第五晶体管M5和第四十八晶体管M48截止。

所述第二下拉控制模块105包括：第六晶体管M6和第七晶体管M7；其中，所述第六晶体管M6的控制端电连接至第二下拉节点Q2，第一端电连接至第一上拉节点P1，第二端电连接至第二子电压端VGL2；第七晶体管M7的控制端电连接至第二下拉节点Q2，第一端电连接至第一子输出端Gout11，第二端电连接第一子电压端VGL1。具体工作时，当所述第二下拉节点Q2为高电平时，所述第六晶体管M6导通，所述第二子电压端VGL2的信号传输至第一上拉节点P1，将所述第一上拉节点P1的电位拉低，并维持低电位，所述七晶体管导通，所述第一子电压端VGL1的信号传输至所述第一输出端Gout1，并经所述第一输出端Gout1输出。当所述第二下拉节点Q2为低电平时，所述第六晶体管M6和所述第七晶体管M7截止。

同理，所述第三下拉控制模块204包括：第十七晶体管M17、第十六晶体管M16和第五十一晶体管M51，其中，所述第十七晶体管M17的控制端电连接所述第二下拉节点Q2，第一端电连接所述第二上拉节点P2，第二端电连接所述第二子电压端VGL2；所述第十六晶体管M16的控制端电连接所述第二下拉节点Q2，第一端电连接所述第二输出端Gout2，第二端电连接所述第一子电压端VGL1；所述第五十一晶体管M51的控制端电连接所述第二下拉节点Q2，第一端电连接所述控制节点M，所述第二端电连接所述第二子电压端VGL2。具体工作时，当所述第二下拉节点Q2为高电平时，所述第十七晶体管M17导通，所述第二子电压端VGL2的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，并维持低电位，所述第十六晶体管M16导通，将所述第一子电压端VGL1的信号传输至所述第二输出端Gout2，经所述第二输出端Gout2输出，所述第五十一晶体管M51导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电位。

所述第四下拉控制模块205包括第十五晶体管M15和第十三晶体管M13，其中，所述第十五晶体管M15的控制端电连接至第一下拉节点Q1，第一端电连接至第二上拉节点P2，第二端电连接至第二子电压端VGL2；所述第十三晶体管M13的控制端电连接至第一下拉节点Q1，第一端电连接至第二输出端Gout2，第二端电连接至第一子电压端VGL1。具体工作时，当所述第一下拉节点Q1为高电位时，所述第十五晶体管M15导通，所述第二子电压端VGL2的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，并维持低电位，所述第十三晶体管M13导通，所述第一子电压端VGL1传输至所述第二输出端Gout2，经所述第二输出端Gout2输出。当所述第一下拉节点Q1为低电位时，所述第十五晶体管M15和第十三晶体管M13截止。

继续如图2所示，所述第一输出模块109包括：第八晶体管M8和第一电容C1，所述第八晶体管M8的控制端电连接所述第一上拉节点P1，第一端连接所述第一时钟信号端CK1，第二端电连接所述第一输出端Gout1；所述第一电容C1的第一端电连接所述第一上拉节点P1，所述第二端电连接所述第一输出端Gout1。具体工作时，当所述第一上拉节点P1为高电平时，对所述第一电容C1进行充电，且所述第八晶体管M8导通，所述第一时钟信号端CK1的信号传输至所述第一输出端Gout1，经所述第一输出端Gout1进行输出。

需要说明的是，在本发明实施例中，当所述第一上拉节点P1为低电平，所述第一下拉节点Q1为高电平时，所述第八晶体管M8的控制端通过所述第四晶体管M4电连接至第二子电压端VGL2，第二端通过第五晶体管M5电连接至第一子电压端VGL1，因此，当所述第二子电压端VGL2和所述第一子电压端VGL1电压相同时，所述第八晶体管M8的控制端(即栅极g)和第二端(即漏极d)之间的电压差为零，当所述第二子电压端VGL2的电压小于所述第一子电压端VGL1的电压时，所述第八晶体管M8的控制端(即栅极g)和第二端(即漏极d)之间的电压差小于零。由图4可知，一个晶体管的栅极g和漏极d之间的电压差Vgs越小，该晶体管的漏电流Ids越小，因此，在本发明实施例中，当所述第二子电压端VGL2的电压小于所述第一子电压端VGL1的电压时，可以有效降低所述第八晶体管M8的漏电流，避免所述第八晶体管M8误打开，提高该扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

同理，所述第二输出模块209包括：第十四晶体管M14和第二电容C2，所述第十四晶体管M14的控制端电连接所述第二上拉节点P2，第一端电连接所述第二时钟信号端CK2，第二端电连接所述第二输出端Gout2；所述第二电容C2第一端电连接所述第二上拉节点P2，第二端电连接所述第二输出端Gout2。当所述第二上拉节点P2为高电平时，对所述第二电容C2进行充电，且所述第十四晶体管M14导通，所述第二时钟信号端CK2的信号传输至第二输出端Gout2，经所述第二输出端Gout2进行输出。

需要说明的是，在本发明实施例中，当所述第二上拉节点P2为低电平，所述第二下拉节点Q2为高电平时，所述第十四晶体管M14的控制端通过所述第十七晶体管M17电连接至第二子电压端VGL2，第二端通过第十六晶体管M16电连接至第一子电压端VGL1，因此，当所述第二子电压端VGL2和所述第一子电压端VGL1电压相同时，所述第十四晶体管M14的控制端(即栅极)和第二端(即漏极)之间的电压差为零，当所述第二子电压端VGL2的电压小于所述第一子电压端VGL1的电压时，所述第十四晶体管M14的控制端(即栅极)和第二端(即漏极)之间的电压差小于零。由图4可知，一个晶体管的栅极和漏极之间的电压差越小，该晶体管的漏电流越小，因此，在本发明实施例中，当所述第二子电压端VGL2的电压小于所述第一子电压端VGL1的电压时，可以有效降低所述第十四晶体管M14的漏电流，避免所述第十四晶体管M14误打开，提高该扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

继续如图2所示，所述第一控制模块106包括第二晶体管M2，所述第二晶体管M2的控制端电连接所述控制节点M，第一端电连接所述第二子电压端VGL2，所述第二端电连接所述第一下拉节点Q1，当所述控制节点M为高电平时，所述第二晶体管M2导通，所述第二子电压端VGL2的信号传输至所述第一下拉节点Q1，将所述第一下拉节点Q1的电位拉低，并维持低电平。

所述第二控制模块107包括第四十九晶体管M49，所述第四十九晶体管M49的控制端电连接至第一输出端Gout1，第一端电连接至第二子电压端VGL2，第二端电连接至控制节点M；具体工作时，当所述第一输出端Gout1输出高电平时，所述第四十九晶体管M49导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电平。

所述第三控制模块206包括第二十二晶体管M22，所述第二十二晶体管M22的控制端电连接所述控制节点M，第一端电连接第二子电压端VGL2，第二端电连接至第二下拉节点Q2，从而在所述控制节点M为高电平时，将所述第二子电压端VGL2的信号传输至所述第二下拉节点Q2，将所述第二下拉节点Q2的电位拉低，并维持低电平。

所述第四控制模块207包括第五十二晶体管M52，所述第五十二晶体管M52的控制端电连接至第二输出端Gout2，第一端电连接至第二子电压端VGL2，第二端电连接至所述控制节点M，当所述第二输出端Gout2输出高电平时，将所述第二子电压端VGL2传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电平。

由上可知，本发明实施例所提供的扫描单元在应用于正向扫描的栅极驱动电路中，所述第一电压端FW为高电平，所述第二电压端BW为低电平，所述第一控制端SET1输入触发信号，所述第一扫描单元通过所述第一控制模块106、第二控制模块107和所述控制节点M，在所述第一控制端SET1为高电位时，使得所述控制节点M为高电位，控制所述第一控制模块106工作，使得所述第三电压端VGL与所述第一下拉节点Q1接通，将所述第一下拉节点Q1的电位拉低，并维持低电位，从而在所述第一控制端SET1通过所述第一输入模块101将所述第一上拉节点P1的电位拉高的过程中，所述第三电压端VGL的电压不会对所述第一上拉节点P1的电位造成影响，并在所述第一上拉节点P1电位拉高后，所述第一输出端Gout1输出高电平信号时，通过所述第二控制模块107将所述控制节点M的电位拉低，并在第一下拉节点Q1为高电位时，通过所述第一下拉控制模块104将所述控制节点M的电位持续拉低，提高扫描单元的稳定性，提高包括该扫描单元的栅极驱动电路的稳定性。

所述扫描单元在应用于反向扫描的栅极驱动电路中，所述第一电压端FW为低电平，所述第二电压端BW为高电平，所述第四控制端RESET2输入触发信号，所述第二扫描单元通过所述第三控制模块206、所述第四控制模块207和所述控制节点M，在所述第四控制端RESET2输入高电平时，使得所述控制节点M为高电位，控制所述第三控制模块206工作，使得所述第三电压端VGL与所述第二下拉节点Q2接通，将所述第二下拉节点Q2的电位拉低，并维持低电位，从而在所述第四控制端RESET2通过所述第二输入模块201将所述第二上拉节点P2的电位拉高的过程中，所述第三电压端VGL的电压不会对所述第二上拉节点P2的电位造成影响，并在所述第二上拉节点P2的电位拉高后，所述第二输出端Gout2输出高电平时，通过所述第四控制模块207将所述控制节点M的电位拉低，并在第二下拉节点Q2为高电位时，通过所述第三下拉控制模块204将所述控制节点M的电位持续拉低，提高所述扫描单元的稳定性，进而提高包括该扫描单元的栅极驱动电路的稳定性。

在本发明的又一个实施例中，如图5所示，为本发明又一个实施例所提供的扫描单元的具体结构示意图，所述第一扫描单元包括两个输出端，即所述第一输出端Gout1包括第一子输出端Gout11和第二子输出端Gout12，其中，所述第一子输出端Gout11的信号用于为其电连接的扫描线提供扫描信号，第二子输出端Gout12输出的信号作为下一级扫描单元的触发信号；同理，所述第二扫描单元也包括两个输出端，即所述第二输出端Gout2包括第三子输出端Gout21和第四子输出端Gout22，其中，所述第三子输出端Gout21输出的信号用于为其电连接的扫描线提供扫描信号，第四子输出端Gout22输出的信号用于作为下一级第二扫描单元的触发信号。

由于在本实施例中，所述第一输入模块101、第二输入模块201、第一上拉控制模块102、第二上拉控制模块103、第三上拉控制模块202、第四上拉控制模块203、第一生成模块108、第二生成模块208均与上述实施例相同，对此，本实施例不再重复赘述。下面仅对两个实施例中不同的部分进行描述。

如图5所示，在本发明实施例中，所述第一下拉控制模块104包括：第四晶体管M4、第五晶体管M5、第四十八晶体管M48和第四十一晶体管M41，其中，所述第四晶体管M4的控制端电连接所述第一下拉节点Q1，第一端电连接所述第一上拉节点P1，第二端电连接所述第二子电压端VGL2，当所述第一下拉节点Q1为高电平时，所述第四晶体管M4导通，所述第二子电压端VGL2的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，并维持低电平；所述第五晶体管M5的控制端电连接所述第一下拉节点Q1，第一端电连接所述第一子输出端Gout11，第二端电连接所述第一子电压端VGL1，当所述第一上拉节点P1为高电平时，所述第五晶体管M5导通，所述第一子电压端VGL1的信号传输至所述第一子输出端Gout11，经所述第一子输出端Gout11输出给其对应的扫描线；所述第四十一晶体管M41的控制端电连接所述第一下拉节点Q1，第一端电连接所述第二子输出端Gout12，第二端电连接所述第二子电压端VGL2，当所述第一下拉节点Q1为高电平时，所述第四十一晶体管M41导通，所述第二子电压端VGL2的信号传输至所述第二子输出端Gout12，经所述第二子输出端Gout12输出给下一级第一扫描单元，作为下一级第一扫描单元的触发信号；所述第四十八晶体管M48的控制端电连接所述第一下拉节点Q1，第一端电连接所述控制节点M，第二端电连接所述第二子电压端VGL2，在所述第一下拉节点Q1为高电平时，所述第四十八晶体管M48导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电平。

所述第二下拉控制模块105包括：第六晶体管M6、第七晶体管M7和第四十晶体管M40，其中，所述第六晶体管M6的控制端电连接所述第二下拉节点Q2，第一端电连接所述第一上拉节点P1，第二端电连接所述第二子电压端VGL2，当所述第二下拉节点Q2为高电平时，所述第六晶体管M6导通，所述第二子电压端VGL2的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，并维持低电平；所述第七晶体管M7的控制端电连接所述第二下拉节点Q2，第一端电连接所述第一子输出端Gout11，第二端电连接所述第一子电压端VGL1，在所述第二下拉节点Q2为高电平时，所述第七晶体管M7导通，所述第一子电压端VGL1的信号传输至所述第一子输出端Gout11，经所述第一子输出端Gout11传输至其对应的扫描线；所述第四十晶体管M40的控制端电连接所述第二下拉节点Q2，第一端电连接至所述第二子输出端Gout12，第二端电连接至所述第二子电压端VGL2，当所述第二下拉节点Q2为高电平时，所述第二子电压端VGL2的信号传输至所述第二子输出端Gout12，经所述第二子输出端Gout12输出给下一级的第一扫描单元，作为下一级的第一扫描单元的触发信号。

需要说明的是，在本发明实施例中，以所述扫描单元应用于正向扫描的栅极驱动电路为例，所述第二子电压端VGL2的信号会经所述第二子输出端Gout12输出给下一级第一扫描单元的第一控制端SET1，从而使得所述第零晶体管M0的控制端电连接第二子电压端VGL2，而所述第零晶体管M0的第二端电连接第一上拉节点P1，在Gout1输出高电平后，当第一下拉节点Q1为高电平时，第一上拉节点P1被拉低至所述第二子电压端VGL2的电压。此时，所述第零晶体管M0的控制端(栅极)和第二端(漏极)之间的电压差为零。而根据图4可知，一个晶体管的栅极和漏极之间的电压差越小，该晶体管的漏电流越小，因此，在本发明实施例中，所述第二子电压端VGL2的电压小于所述第一子电压端VGL1的电压，在有效降低所述第八晶体管M8的漏电流的同时，设置所述第二子电压端VGL2的信号经所述第二子输出端Gout12输出给下一级第一扫描单元的第一控制端SET1，有助于减小所述第零晶体管M0的漏电流，从而避免所述第零晶体管M0误打开，影响所述第一上拉节点P1的电位，从而影响该扫描单元及包括该扫描单元的栅极驱动电路的稳定性。

继续如图5所示，所述第三下拉控制模块204包括：包括：第十七晶体管M17、第十六晶体管M16、第五十一晶体管M51和第四十三晶体管M43，其中，所述第十七晶体管M17的控制端电连接所述第二下拉节点Q2，第一端电连接所述第二上拉节点P2，第二端电连接所述第二子电压端VGL2；当所述第二下拉节点Q2为高电平时，所述第十七晶体管M17导通，所述第二子电压端VGL2的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，并维持低电平。

所述第十六晶体管M16的控制端电连接所述第二下拉节点Q2，第一端电连接所述第三子输出端Gout21，第二端电连接所述第一子电压端VGL1；当所述第二下拉节点Q2为高电平时，所述第十六晶体管M16导通，所述第一子电压端VGL1的信号传输至所述第三子输出端Gout21，经所述第三子输出端Gout21传输给其对应的扫描线。

所述第五十一晶体管M51的控制端电连接所述第二下拉节点Q2，第一端电连接所述控制节点M，所述第二端电连接所述第二子电压端VGL2；当所述第二下拉节点Q2为高电平时，所述第五十一晶体管M51导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低，并维持低电平。

所述第四十三晶体管M43的控制端电连接所述第二下拉节点Q2，第一端电连接第四子输出端Gout22，第二端电连接所述第二子电压端VGL2；当所述第二下拉节点Q2为高电平时，所述第四十三晶体管M43导通，所述第二子电压端VGL2的信号传输至所述第四子输出端Gout22，经所述第四子输出端Gout22传输给下一级第二扫描单元，作为第二扫描单元的触发信号。

继续如图5所示，所述第四下拉控制模块205包括第十五晶体管M15、第十三晶体管M13和第四十四晶体管M44，其中，所述第十五晶体管M15的控制端电连接至第一下拉节点Q1，第一端电连接至第二上拉节点P2，第二端电连接至第二子电压端VGL2。当所述第一下拉节点Q1为高电平时，所述第十五晶体管M15导通，所述第二子电压端VGL2的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低。

所述第十三晶体管M13的控制端电连接至第一下拉节点Q1，第一端电连接至第三子输出端Gout21，第二端电连接至第一子电压端VGL1。当所述第一下拉节点Q1为高电平时，所述第十三晶体管M13导通，所述第一子电压端VGL1的信号传输至所述第三子输出端Gout21，将所述第三子输出端Gout21传输给其对应的扫描线。

所述第四十四晶体管M44的控制端电连接至第一下拉节点Q1，第一端电连接至第四子输出端Gout22，第二端电连接至第二子电压端VGL2。当所述第一下拉节点Q1为高电平时，所述第二子电压端VGL2的信号传输至所述第四子输出端Gout22，并经所述第四子输出端Gout22传输给下一级第二扫描单元，作为下一级第二扫描单元的触发信号。

继续如图5所示，所述第一输出模块109包括：第八晶体管M8、第一电容C1和第三十九晶体管M39，所述第八晶体管M8的控制端电连接所述第一上拉节点P1，第一端连接所述第一时钟信号端CK1，第二端电连接所述第一子输出端Gout11；当所述第一上拉节点P1为高电平时，所述第八晶体管M8导通，所述第一时钟信号端CK1的信号传输至所述第一子输出端Gout11，经所述第一子输出端Gout11传输给其对应的扫描线。

所述第一电容C1的第一端电连接所述第一上拉节点P1，所述第二端电连接所述第一子输出端Gout11，当所述第一上拉节点P1为高电平时，开始对所述第一电容C1进行充电。

所述第三十九晶体管M39的控制端电连接所述第一上拉节点P1，第一端电连接所述第一时钟信号端CK1，第二端电连接所述第二子输出端Gout12。当所述第一上拉节点P1为高电平时，所述第三十九晶体管M39导通，所述第一时钟信号端CK1的信号传输给所述第二子输出端Gout12，经所述第二子输出端Gout12传输给下一级第一扫描单元，作为下一级第一扫描单元的触发信号。

同理，所述第二输出模块209包括：第十四晶体管M14、第二电容C2和第四十二晶体管M42，所述第十四晶体管M14的控制端电连接所述第二上拉节点P2，第一端电连接所述第二时钟信号端CK2，第二端电连接所述第三子输出端Gout21。当所述第二上拉节点P2为高电平时，所述第十四晶体管M14导通，所述第二时钟信号端CK2的信号传输给所述第三子输出端Gout21，经所述第三子输出端Gout21传输给其对应的扫描线。所述第二电容C2第一端电连接所述第二上拉节点P2，第二端电连接所述第三子输出端Gout21。当所述第二上拉节点P2为高电平时，开始对所述第二电容C2充电。所述第四十二晶体管M42的控制端电连接所述第二上拉节点P2，第一端电连接所述第二时钟信号端CK2，第二端电连接所述第四子输出端Gout22。当所述第二上拉节点P2为高电平时，所述第二时钟信号端CK2的信号传输给所述第四子输出端Gout22，经所述第四子输出端Gout22传输给下一级第二扫描单元，作为下一级第二扫描单元的触发信号。

继续如图5所示，所述第一控制模块106包括第二晶体管M2，所述第二晶体管M2的控制端电连接所述控制节点M，第二端电连接所述第一下拉节点P1，第一端电连接所述第二子电压端VGL2，当所述控制节点M为高电平时，所述第二晶体管M2导通，所述第二子电压端VGL2的信号传输至所述第一下拉节点Q1，将所述第一下拉节点Q1拉低。

所述第二控制模块107包括第四十九晶体管M49，所述第四十九晶体管M49的控制端电连接所述第一子输出端Gout11，第一端电连接所述第二子电压端VGL2，第二端电连接所述控制节点M，当所述第一子输出端Gout11输出的信号为高电平时，所述第四十九晶体管M49导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低。

所述第三控制模块206包括第二十二晶体管M22，所述第二十二晶体管M22的控制端电连接所述控制节点M，第一端电连接所述第二子电压端VGL2，第二端电连接所述第二下拉节点Q2，当所述控制节点M为高电平时，所述第二十二晶体管M22导通，所述第二子电压端VGL2的信号传输至所述第二下拉节点Q2，将所述第二下拉节点Q2的电位拉低。

所述第四控制模块207包括第五十二晶体管M52，所述第五十二晶体管M52的控制端电连接至所述第三子输出端Gout21，第一端电连接所述第二子电压端VGL2，第二端电连接至所述控制节点M，当所述第三子输出端Gout21的信号为高电平时，所述第五十二晶体管M52导通，所述第二子电压端VGL2的信号传输至所述控制节点M，将所述控制节点M的电位拉低。

在上述任一实施例的基础上，在本发明的一个实施例中，如图6所示，为本发明另一个实施例所提供的扫描单元的结构示意图，所述扫描单元还包括：第五控制端Reset_all、第五控制模块301和第六控制模块302，其中，所述第五控制模块301响应于所述第五控制端Reset_all的信号，控制所述第二子电压端VGL2与所述第一上拉节点P1之间的接通状态，当所述第五控制端Reset_all的信号为高电平时，所述第五控制模块将所述第二子电压端VGL2与所述第一上拉节点P1之间接通，将所述第二子电压端VGL2的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，对所述第一上拉节点P1进行清零。

具体的，如图7所示，为本发明另一个实施例所提供的扫描单元的具体结构示意图，所述第五控制模块301包括第四十六晶体管M46，所述第四十六晶体管M46的控制端电连接所述第五控制端Reset_all，第一端电连接所述第二子电压端VGL2，第二端电连接所述第一上拉节点P1，当所述第五控制端Reset_all为高电平时，所述第四十六晶体管M46导通，所述第二子电压端VGL2的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，对所述第一上拉节点P1清零。

同理，所述第六控制模块302响应于所述第五控制端Reset_all的信号，控制所述第二子电压端VGL2与所述第二上拉节点P2之间的接通状态，当所述第五控制端Reset_all的信号为高电平时，所述第二子电压端VGL2与所述第二上拉节点P2之间接通，将所述第二子电压端VGL2的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，对所述第二上拉节点P2清零。

具体的，所述第六控制模块302包括第四十五晶体管M45，所述第四十五晶体管M45的控制端电连接所述第五控制端Reset_all，第一端电连接所述第二子电压端VGL2，第二端电连接所述第二上拉节点P2，当所述第五控制端Reset_all的信号为高电平时，所述第四十五晶体管M45导通，所述第二子电压端VGL2的信号传输至所述第二上拉节点P2，将所述第二上拉节点P2的电位拉低，对所述第二上拉节点P2进行清零。

需要说明的是，在本发明上述任意一实施例中，本发明提供的所述第一信号端V1和第二信号端V2输出的信号的电平可以相同。此外，为了降低功耗，本申请提供的所述第一信号端V1和第二信号端V2输出的信号的电平可以相反，且所述第一信号端V1和第二信号端V2输出的信号为帧反转信号；即，在所述栅极驱动电路扫描完毕一帧画面后，第一信号端V1和第二信号端V2输出的信号各自反相。

下面结合驱动方法对本发明实施例所提供的扫描单元的工作过程进行描述。需要说明的是，在下述实施例中，以所述扫描单元中各晶体管为N型晶体管，所述第三电压端VGL的信号为低电平信号，且扫描信号为高电平信号为例进行说明。具体的，在本发明实施例中，所述驱动方法包括：第一阶段T1、第二阶段T2、第三阶段T3和第四阶段T4。

如图8所示，该图示出了本发明实施例所提供的扫描单元应用于正向扫描驱动电路中的部分节点时序图，即沿第一级扫描单元至第二级扫描单元的顺序进行扫描，其中，所述第一电压端FW输出的信号为高电平信号，第二电压端BW输出的信号为低电平信号，在沿所述第一级扫描单元至所述第二级扫描单元扫描过程中：

在所述第一阶段T1，所述第一控制端SET1的信号为高电平，所述第二控制端RESET1的信号为低电平，所述第一输入模块101响应于所述第一控制端SET1的信号，控制所述第一电压端FW与所述第一上拉节点P1之间接通，将所述第一上拉节点P1的电位拉高，并控制所述第一电压端FW与所述控制节点M之间接通，将所述控制节点M的电位拉高；

所述第一上拉控制模块102响应于所述第一上拉节点P1的信号，控制所述第一下拉节点Q1与所述第三电压端VGL之间接通，将所述第一下拉节点Q1的电位拉低，同时控制所述第三电压端VGL与所述第一生成模块108之间接通，控制所述第一生成模块108无信号输出；所述第一控制模块106响应于所述控制节点M的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间接通，将所述第一下拉节点Q1的电位更有效的拉低。所述第三控制模块206响应于所述控制节点M的信号，控制所述第三电压端VGL与所述第二下拉节点Q2之间接通，将所述第二下拉节点Q2拉低。

所述第三控制端SET2的信号为低电平，所述第四控制端RESET2的信号为低电平，所述第二输入模块201响应于所述第三控制端SET2和所述第四控制端RESET2的信号，控制所述第一电压端FW与所述第一上拉节点P1之间截止以及所述第二电压端BW与所述第二上拉节点P2之间截止、所述第二电压端BW与所述控制节点M之间截止。所述第三上拉控制模块202、所述第三下拉控制模块204不工作。

所述第四上拉控制模块203响应于所述第一上拉节点P1的信号，控制所述第三电压端VGL与所述第一生成模块108之间接通，控制所述第一生成模块108无信号输出。所述第四下拉控制模块205响应于所述第一下拉节点Q1的信号，控制所述第三电压端VGL与所述第二上拉节点P2之间不接通以及所述第三电压端VGL与所述第三子输出端Gout21、所述第四子输出端Gout22之间不接通。

在所述第二阶段T2，所述第一输出模块109响应于所述第一上拉节点P1的信号，控制所述第一时钟信号端CK1与所述第一子输出端Gout11之间接通以及所述第一时钟信号端CK1与所述第二子输出端Gout12之间接通，将所述第一时钟信号端CK1的信号传输至所述第一子输出端Gout11和所述第二子输出端Gout12，经所述第一子输出端Gout11和所述第二子输出端Gout12输出。

此时，所述第一控制端SET1的信号为低电平，所述第二控制端RESET1的信号为低电平，所述第一输入模块101响应于所述第一控制端SET1和所述第二控制端RESET1的信号，控制所述第一上拉节点P1与所述第三电压端VGL之间截止，所述第三电压端VGL与所述控制节点M之间截止。所述第二控制模块107响应于所述第一子输出端Gout11的信号，控制所述第三电压端VGL与所述控制节点M之间接通，将所述控制节点M的电位拉低。所述第一控制模块106响应于所述控制节点M的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间截止，所述第一下拉节点Q1维持第一阶段的电位，所述第一下拉控制模块104和所述第四下拉控制模块205维持第一阶段的状态。所述第三控制模块206响应于所述控制节点M的信号，控制所述第三电压端VGL与所述第二下拉节点Q2之间截止，所述第二下拉节点Q2维持第一节点的低电位。

另外，由于在第二阶段，所述第八晶体管M8导通，所述第一时钟信号端CK1输出的高电平信号传输至所述第一子输出端Gout11和所述第一电容C1的第二端，所述第一电容C1将与其第一端电连接所述第一上拉节点P1的电位再次拉高，使得所述第一上拉节点P1的电位为更高的电平信号，所述第一上拉控制模块102和所述第四上拉控制模块203维持第一阶段的状态。

此外，在第二阶段，所述第三控制端SET2为高电平信号，所述第四控制端RESET2为低电平信号，所述第二输入模块201响应于所述第三控制端SET2的信号，控制所述第一电压端FW与所述第二上拉节点P2之间接通，将所述第二上拉节点P2的电位拉高，所述第三上拉控制模块202响应于所述第二上拉节点P2的信号，控制所述第三电压端VGL与所述第二上拉节点P2之间接通，将所述第三电压端VGL的信号传输至所述第二下拉节点Q2，将所述第二下拉节点Q2的电位拉低，同时控制所述第三电压端VGL与所述第二生成模块208之间接通，控制所述第二生成模块208之间无信号输出。此时，所述第二上拉控制模块103响应于所述第二上拉节点P2的信号，控制所述第三电压端VGL与所述第一生成模块108之间接通，控制所述第一生成模块108无信号输出。

在第三阶段，所述第二输出模块209响应于所述第二上拉节点P2的信号，控制所述第二时钟信号端CK2与所述第三子输出端Gout21和所述第四子输出端Gout22之间接通，将所述第二时钟信号端CK2的信号传输至所述第三子输出端Gout21和所述第四子输出端Gout22，将所述第三子输出端Gout21和所述第四子输出端Gout22输出。所述第四控制模块207响应于所述第三子输出端Gout21的信号，将所述第三电压端VGL的信号传输至所述控制节点M，所述控制节点M维持第二阶段的低电位，所述第一下拉节点Q1和所述第二下拉节点Q2维持第二阶段的低电位。

此时，所述第三控制端SET2和所述第四控制端RESET2的信号为低电平，所述第二输入模块201响应于所述第三控制和所述第四控制端RESET2的信号，控制所述第三电压端VGL与所述第二上拉节点P2之间截止。

另外，由于在第三阶段，所述第十四晶体管M14导通，所述第二时钟信号端CK2输出的高电平信号传输至所述第三子输出端Gout21和所述第二电容C2的第二端，所述第二电容C2将与其第一端电连接的第二上拉节点P2的电位再次拉高，使得所述第二上拉节点P2的电位为更高的电平信号。

此外，在第三阶段，所述第一控制端SET1为低电平信号，所述第二控制端RESET1为高电平信号，所述第一输入模块101响应于所述第二控制端RESET1的信号，将所述第二电压端BW的信号传输至所述第一上拉节点P1，将所述第一上拉节点P1的电位拉低，所述第一上拉控制模块102响应于所述第一上拉节点P1的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间截止以及所述第三电压端VGL与所述第一生成模块108之间截止，所述第四上拉控制模块203响应于所述第一上拉节点P1的信号，控制所述第三电压端VGL与所述第二生成模块208之间截止，所述第一输出模块109响应于所述第一上拉节点P1的信号，控制所述第一时钟信号端CK1与所述第一子输出端Gout11和所述第二子输出端Gout12之间截止。

在第四阶段，所述第一控制端SET1和所述第二控制端RESET1均为低电平，所述第二电压端BW与所述第一上拉节点P1之间截止，所述第一上拉节点P1维持第三阶段的状态。

此时，所述第三控制端SET2为低电平，所述第四控制端RESET2为高电平，所述第二输入模块201响应于所述第四控制端RESET2的信号，控制所述第二电压端BW与所述第二上拉节点P2之间接通，将所述第二上拉节点P2的电位拉低，同时控制所述第三电压端VGL与所述控制节点M之间接通，使得所述控制节点M维持上一阶段的低电位。

又由于在第四阶段，所述第一上拉节点P1和所述第二上拉节点P2均为低电平，故所述第三电压端VGL与所述第一生成模块108之间不接通，所述第一生成模块108响应于所述第一电压端FW的信号，控制所述第一信号端V1端与所述第一下拉节点Q1之间接通，使得所述第一上拉节点P1的信号与所述第一信号端V1的信号同步，同理，所述第三电压端VGL与所述第二生成模块208之间不接通，所述第二生成模块208响应于所述第二电压端BW的信号，控制所述第二信号端V2与所述第二上拉节点P2之间接通，使得所述第二上拉节点P2的信号与所述第二信号端V2的信号同步。

需要说明的是，当所述扫描单元应用于栅极驱动电路时，在每帧显示画面扫描前，即在第一阶段之间的预备阶段，所述第五控制模块响应于所述第五控制端Reset_all的信号，控制所述第三电压端VGL与所述第一上拉节点P1之间接通，将所述第一上拉节点P1的电位拉低，对所述第一上拉节点P1清零；同理，所述第六控制模块响应于所述第五控制端Reset_all的信号，控制所述第三电压端VGL与所述第二上拉节点P2之间接通，将所述第二上拉节点P2的电位拉低，对所述第二上拉节点P2清零，以避免在第一阶段工作时，由于所述第一上拉节点P1和所述第二上拉节点P2处于高电平，而影响所述扫描单元以及包括该扫描单元的栅极驱动电路的工作，避免出现开机絮乱的问题。

此外，本发明实施例还提供了一种栅极驱动电路，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，其中，每一级扫描单元均为上述任一实施例所述的扫描单元，n为不小于2的整数。

具体的，如图9所示，图9示出了本发明一个实施例所提供的栅极驱动电路的结构示意图，其中，定义相邻两级所述扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；

所述第i级扫描单元的第一输出端Gout1与所述第i+1级扫描单元的第一控制端SET1相连，所述第i+1级扫描单元的第一输出端Gout1与所述第i级扫描单元的第二控制端RESET1相连；

所述第i级扫描单元的第二输出端Gout2与所述第i+1级扫描单元的第三控制端SET2相连，所述第i+1级扫描单元的第二输出端Gout2与所述第i级扫描单元的第四控制端RESET2相连；

以及，奇数级扫描单元的第一时钟信号端CK1为同一信号端、且第二时钟信号端CK2为同一信号端，偶数级扫描单元的第一时钟信号端CK1为同一信号端、且第二时钟信号端CK2为同一信号端。

如图10所示，在上述实施例的基础上，在本发明的另一个实施例中，当所述第一输出端Gout1包括第一子输出端Gout11和第二子输出端Gout12，所述第二输出端Gout2包括第三子输出端Gout21和第四子输出端Gout22时，

所述第i级扫描单元的第二子输出端Gout12与所述第i+1级扫描单元的第一控制端SET1相连，所述第i+1级扫描单元的第二子输出端Gout12与所述第i级扫描单元的第二控制端RESET1相连；

所述第i级扫描单元的第四子输出端Gout22与所述第i+1级扫描单元的第三控制端SET2相连，所述第i+1级扫描单元的第四子输出端Gout22与所述第i级扫描单元的第四控制端RESET2相连。

需要说明的是，本发明实施例所提供的栅极驱动电路，在正向扫描时，第一级扫描单元的第一控制端SET1和第三控制端SET2均通过外接信号提供初始的控制信号，在反向扫描时，第n级扫描单元的第二控制端RESET1和第四控制端RESET2均通过外接的信号线提供初始的控制信号。

另外，由于在扫描过程中需要级联的n级扫描单元的所有输出端逐级输出扫描信号，因此，在正向扫描时，第一级扫描单元对应的第一时钟信号端CK1输出扫描信号后其第二时钟信号端CK2输出扫描信号；同样的，第二级扫描单元对应的第一时钟信号端CK1输出扫描信号后其第二时钟信号端CK2输出扫描信号，并且，第一级扫描单元的第二时钟信号端CK2输出扫描信号后，第二级扫描单元的第一时钟信号端CK1输出扫描信号。以及，在反向扫描时，第n级扫描单元对应的第二时钟信号端CK2输出扫描信号后其第一时钟端输出扫描信号；同样的，第n-1扫描单元对应的第二时钟信号端CK2输出扫描信号后其第一时钟信号端CK1输出扫描信号，并且，第n级扫描单元的第一时钟信号端CK1输出扫描信号后，第n-1级扫描单元的第二时钟信号端CK2输出扫描信号。

综上所述，本发明实施例所提供的扫描单元以及包括该扫描单元的栅极驱动电路，不仅可以沿第一扫描单元至第二扫描单元逐级输出扫描信号，还可以沿第二扫描单元至第一扫描单元逐级输出扫描信号，且在扫描过程中，第一扫描单元和第二扫描单元相互配合，使得当前扫描单元输出扫描信号时，另一扫描单元不输出扫描信号。

而且，该扫描单元在应用于正向扫描的栅极驱动电路中，在所述第一控制端SET1通过所述第一输入模块101将所述第一上拉节点P1的电位拉高的过程中，所述第三电压端VGL的电压不会对所述第一上拉节点P1的电位造成影响，并在所述第一上拉节点P1电位拉高后，所述第一输出端Gout1输出高电平信号时，通过所述第二控制模块107将所述控制节点M的电位拉低，提高扫描单元的稳定性，提高包括该扫描单元的栅极驱动电路的稳定性；应用于反向扫描的栅极驱动电路中，在所述第四控制端RESET2通过所述第二输入模块201将所述第二上拉节点P2的电位拉高的过程中，所述第三电压端VGL的电压不会对所述第二上拉节点P2的电位造成影响，并在所述第二上拉节点P2的电位拉高后，所述第二输出端Gout2输出高电平时，通过所述第四控制模块207将所述控制节点M的电位拉低，提高所述扫描单元的稳定性，进而提高包括该扫描单元的栅极驱动电路的稳定性。

本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (21)

1.一种扫描单元，其特征在于，所述扫描单元包括：第一扫描单元、第二扫描单元和控制节点、第一电压端、第二电压端、第三电压端，所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一控制模块、第二控制模块、第一输出模块、第一上拉节点、第一下拉节点和第一控制端、第二控制端、第一信号端、第一时钟信号端、第一输出端；所述第二扫描单元包括：第二输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第三控制模块、第四控制模块、第二上拉节点、第二下拉节点、第二输出模块和第三控制端、第四控制端、第二信号端、第二时钟信号端、第二输出端；其中，

所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第一电压端与所述控制节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；

所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；

所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；

所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态以及所述第三电压端和所述控制节点之间的接通状态；

所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一输出端之间的接通状态；

所述第一控制模块响应于所述控制节点的信号控制所述第三电压端和所述第一下拉节点之间的接通状态；

所述第二控制模块响应于所述第一输出端的信号控制所述第三电压端和所述控制节点之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；

所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态以及所述第二电压端与所述控制节点之间的接通状态；

所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；

所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；

所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态、所述第三电压端和所述第二输出端之间的接通状态以及所述第三电压端和所述控制节点之间的接通状态；

所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第三控制模块响应于所述控制节点的信号控制所述第三电压端和所述第二下拉节点间的接通状态；

所述第四控制模块响应于所述第二输出端的信号控制所述第三电压端和所述控制节点之间的接通状态；

所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态。

2.根据权利要求1所述的扫描单元，其特征在于，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。

3.根据权利要求2所述的扫描单元，其特征在于，所述第一下拉控制模块包括：第四晶体管、第五晶体管和第四十八晶体管，其中，所述第四晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一上拉节点，第二端电连接所述第二子电压端；所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一输出端，第二端电连接所述第一子电压端；所述第四十八晶体管的控制端电连接所述第一下拉节点，第一端电连接所述控制节点，第二端电连接所述第二子电压端；

所述第二下拉控制模块包括：第六晶体管和第七晶体管；其中，所述第六晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一上拉节点，第二端电连接至所述第二子电压端；

所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一输出端，第二端电连接所述第一子电压端。

4.根据权利要求2所述的扫描单元，其特征在于，所述第三下拉控制模块包括：第十七晶体管、第十六晶体管和第五十一晶体管，其中，所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二上拉节点，第二端电连接所述第二子电压端；所述第十六晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二输出端，第二端电连接所述第一子电压端；所述第五十一晶体管的控制端电连接所述第二下拉节点，第一端电连接所述控制节点，第二端电连接所述第二子电压端；

所述第四下拉控制模块包括第十五晶体管和第十三晶体管，其中，所述第十五晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二上拉节点，第二端电连接至所述第二子电压端；

所述第十三晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二输出端，第二端电连接至所述第一子电压端。

5.根据权利要求2所述的扫描单元，其特征在于，所述第一输出模块包括：第八晶体管和第一电容，所述第八晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一输出端。

6.根据权利要求2所述的扫描单元，其特征在于，所述第二输出模块包括：第十四晶体管和第二电容，所述第十四晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二输出端；

所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第二输出端。

7.根据权利要求2所述的扫描单元，其特征在于，所述第一输出端包括：第一子输出端和第二子输出端，所述第二输出端包括第三子输出端和第四子输出端。

8.根据权利要求7所述的扫描单元，其特征在于，所述第一下拉控制模块包括：第四晶体管、第五晶体管、第四十八晶体管和第四十一晶体管，其中，所述第四晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一上拉节点，第二端电连接所述第二子电压端；所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子输出端，第二端电连接所述第一子电压端；所述第四十八晶体管的控制端电连接所述第一下拉节点，第一端电连接所述控制节点，第二端电连接所述第二子电压端；所述第四十一晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子输出端，第二端电连接所述第二子电压端；

所述第二下拉控制模块包括：第六晶体管、第七晶体管、第四十晶体管；其中，所述第六晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一上拉节点，第二端电连接至所述第二子电压端；

所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子输出端，第二端电连接所述第一子电压端；

所述第四十晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子输出端，第二端电连接至所述第二子电压端。

9.根据权利要求7所述的扫描单元，其特征在于，所述第三下拉控制模块包括：包括：第十七晶体管、第十六晶体管、第五十一晶体管和第四十三晶体管，其中，所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二上拉节点，第二端电连接所述第二子电压端；所述第十六晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第三子输出端，第二端电连接所述第一子电压端；所述第五十一晶体管的控制端电连接所述第二下拉节点，第一端电连接所述控制节点，第二端电连接所述第二子电压端；所述第四十三晶体管的控制端电连接所述第二下拉节点，第一端电连接第四子输出端，第二端电连接所述第二子电压端；

所述第四下拉控制模块包括第十五晶体管、第十三晶体管和第四十四晶体管，其中，所述第十五晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二上拉节点，第二端电连接至所述第二子电压端；

所述第十三晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第三子输出端，第二端电连接至所述第一子电压端；

所述第四十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第四子输出端，第二端电连接至所述第二子电压端。

10.根据权利要求7所述的扫描单元，其特征在于，所述第一输出模块包括：第八晶体管、第一电容和第三十九晶体管，所述第八晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一子输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一子输出端；所述第三十九晶体管的控制端电连接所述第一上拉节点，第一端电连接所述第一时钟信号端，第二端电连接所述第二子输出端。

11.根据权利要求7所述的扫描单元，其特征在于，所述第二输出模块包括：第十四晶体管、第二电容和第四十二晶体管，所述第十四晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第三子输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第三子输出端；所述第四十二晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第四子输出端。

12.根据权利要求7所述的扫描单元，其特征在于，第一控制模块包括第二晶体管，所述第二晶体管的控制端电连接至所述控制节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；

所述第二控制模块包括第四十九晶体管，所述第四十九晶体管的控制端电连接至所述第一子输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；

所述第三控制模块包括第二十二晶体管，所述第二十二晶体管的控制端电连接至所述控制节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点；

所述第四控制模块包括第五十二晶体管，所述第五十二晶体管的控制端电连接至所述第三子输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。

13.根据权利要求2所述的扫描单元，其特征在于，还包括：第五控制端、第五控制模块、第六控制模块；

所述第五控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；

所述第六控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。

14.根据权利要求13所述的扫描单元，其特征在于，所述第五控制模块包括第四十六晶体管，所述第四十六晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；

所述第六控制模块包括第四十五晶体管，所述四十五晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。

15.根据权利要求2所述的扫描单元，其特征在于，所述第一上拉控制模块包括第三晶体管和第十二晶体管，所述第三晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第十二晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接所述第一生成模块；

所述第二上拉控制模块包括第十一晶体管，所述第十一晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一生成模块；

所述第三上拉控制模块包括第十九晶体管和第二十晶体管，所述第二十晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点；所述第十九晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块；

所述第四上拉控制模块包括第二十一晶体管，所述第二十一晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块。

16.根据权利要求15所述的扫描单元，其特征在于，所述第一生成模块包括第九晶体管和第十晶体管，其中，所述第九晶体管的控制端和第一端均电连接至所述第一信号端，第二端同时电连接所述第一上拉控制模块和所述第二上拉控制模块；所述第十晶体管的控制端电连接所述第九晶体管的第二端，第一端电连接所述第一信号端，第二端电连接所述第一下拉节点；

所述第二生成模块包括第十八晶体管和第二十三晶体管，所述第二十三晶体管的控制端和第一端均电连接至所述第二信号端，第二端同时电连接所述第三上拉控制模块和所述第四上拉控制模块；所述第十八晶体管的控制端电连接所述第二十三晶体管的第二端，第一端电连接至所述第二信号端，第二端电连接至所述第二下拉节点。

17.根据权利要求16所述的扫描单元，其特征在于，所述第十一晶体管和所述第十二晶体管的宽长比均大于所述第九晶体管的宽长比；

所述第二十一晶体管和第十九晶体管的宽长比均大于所述第二十三晶体管的宽长比。

18.根据权利要求1所述的扫描单元，其特征在于，所述第一输入模块包括：第零晶体管、第一晶体管和第四十七晶体管，所述第零晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第一电压端，第二端电连接至所述第一上拉节点；所述第一晶体管的控制端电连接至所述第二控制端，第一端电连接至所述第二电压端，第二端电连接至所述第一上拉节点；所述第四十七晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第一电压端，第二端电连接至所述控制节点；

所述第二输入模块包括：第二十四晶体管、第二十五晶体管和第五十晶体管，其中，所述第二十四晶体管的控制端电连接至所述第三控制端，第一端电连接至所述第一电压端，第二端电连接至所述第二上拉节点；所述第二十五晶体管的控制端电连接至所述第四控制端，第一端电连接至所述第二电压端，第二端电连接至所述第二上拉节点；所述第五十晶体管的控制端电连接至所述第四控制端，第一端电连接至所述第二电压端，第二端电连接至所述控制节点。

19.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，其中，每一级扫描单元均为权利要求1～18任意一项所述的扫描单元，n为不小于2的整数。

20.根据权利要求19所述的栅极驱动电路，其特征在于，定义相邻两级所述扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；

所述第i级扫描单元的第一输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第一输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第二输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第二输出端与所述第i级扫描单元的第四控制端相连；

以及，奇数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端，偶数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端。

21.根据权利要求20所述的栅极驱动电路，其特征在于，当所述第一输出端包括第一子输出端和第二子输出端，所述第二输出端包括第三子输出端和第四子输出端时，

所述第i级扫描单元的第二子输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第二子输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第四子输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第四子输出端与所述第i级扫描单元的第四控制端相连。