WO2020191695A1

WO2020191695A1 - 栅极驱动单元、方法、栅极驱动电路、显示面板和装置

Info

Publication number: WO2020191695A1
Application number: PCT/CN2019/080015
Authority: WO
Inventors: 刘鹏; 刘白灵; 李付强; 王志冲; 冯京; 栾兴龙
Original assignee: 京东方科技集团股份有限公司; 鄂尔多斯市源盛光电有限责任公司
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2020-10-01
Also published as: CN112470208A; US11361703B2; JP2022534817A; US20210241673A1; EP3951756A4; EP3951756A1; JP7500907B2

Abstract

一种栅极驱动单元、方法、栅极驱动电路、显示面板和装置。栅极驱动单元包括起始端、第一栅极驱动信号输出端和第二栅极驱动信号输出端，栅极驱动单元还包括上拉控制节点控制电路（11）；上拉节点控制电路（12），配置为根据上拉控制节点的电位，控制第一上拉节点的电位和第二上拉节点的电位；第一栅极驱动信号输出电路（13）；第二栅极驱动信号输出电路（14）；以及下拉节点控制电路（15），配置为在第三时钟信号和第四时钟信号的控制下，控制并维持下拉节点的电位，在上拉控制节点的电位的控制下，对下拉节点的电位进行复位。

Description

栅极驱动单元、方法、栅极驱动电路、显示面板和装置

技术领域

本公开涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、方法、栅极驱动电路、显示面板和装置。

背景技术

移动产品更新换代极快，产品朝着轻薄化、精细化和超长待机的趋势发展，从客户体验角度，对屏幕的边框要求越来越窄，待机时间更长。因此开发出支持窄边框、驱动能力强、和在低频率降低功耗条件下不增大Flicker(闪烁)不良的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)，对于提升显示器件竞争力有极大的作用。

传统的栅极驱动单元只能驱动一行栅线，有多少行栅线，即需要多少个栅极驱动单元进行驱动。尤其对于大尺寸分辨率高的显示面板，为了避免单边驱动造成的栅极驱动单元输出远端和近端负载不一致，进而引起远端与近端像素充电因能力不同造充电不足或者充电均一性的问题，而进行双边驱动的显示产品可以解决驱动能力不一致的问题，但带来两侧各需要与栅线数量相等的栅极驱动单元进行驱动，造成显示面板边框尺寸过大。

并且，由于对显示产品分辨率越来越高，功耗也随着分辨率的增大而增大，待机时间大大减小，为了克服由于分辨率太大导致的待机时间减小，并降低功耗，降低显示器件的刷新频率是显著降低功耗的有效方法，但降低刷新频率会带来闪烁偏高不良的发生。

发明内容

在一个方面中，本公开实施例提供了一种栅极驱动单元，包括起始端、第一栅极驱动信号输出端和第二栅极驱动信号输出端；

上拉控制节点控制电路，配置为在所述起始端输入的起始信号的控制下，控制并维持上拉控制节点的电位为有效电压，并在下拉节点的电位的控制下，控制所述上拉控制节点的电位为无效电压；

上拉节点控制电路，配置为根据所述上拉控制节点的电位，控制第一上拉节点的电位和第二上拉节点的电位；

第一栅极驱动信号输出电路，配置为在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，在所述下拉节点的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

第二栅极驱动信号输出电路，配置为在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，在所述下拉节点的电位的控制下，控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位；以及，

下拉节点控制电路，配置为在第三时钟信号端输入的第三时钟信号和第四时钟信号端输入的第四时钟信号的控制下，控制并维持所述下拉节点的电位，在所述上拉控制节点的电位的控制下，对所述下拉节点的电位进行复位。

可选的，所述起始端包括奇数行起始端和偶数行起始端；

所述上拉控制节点控制电路配置为当所述奇数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压，并当所述偶数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压，当所述下拉节点的电位为有效电压时，控制所述上拉控制节点的电位为无效电压。

可选的，所述上拉控制节点控制电路包括：

第一晶体管，控制极与所述奇数行起始端连接，第一极与第一电压端连接，第二极与所述上拉控制节点连接；

第二晶体管，控制极与所述偶数行起始端连接，第一极与第一电压端连接，第二极与所述上拉控制节点连接；

上拉控制节点下拉晶体管，控制极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与第二电压端连接；以及，

上拉控制节点维持电容，第一端与所述上拉控制节点连接，第二端与第三电压端连接。

可选的，所述起始端包括正向奇数行起始端、反向奇数行起始端、正向偶数行起始端和反向奇数行起始端；所述栅极驱动单元还包括正向扫描控制端和反向扫描控制端；

所述上拉控制节点控制电路配置为在正向扫描时，在所述正向扫描控制端输入的正向扫描控制信号的控制下，当所述正向奇数行起始端输入有效电压时，控制所述上拉控制节点的电位为有效电压，并当所述正向偶数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压；

所述上拉控制节点控制电路还配置为在反向扫描时，在所述反向扫描控制端输入的反向扫描控制信号的控制下，当所述反向奇数行起始端输入有效电压时，控制所述上拉控制节点的电位为有效电压，并当所述反向偶数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压；

所述上拉控制节点控制电路还配置为当所述下拉节点的电位为有效电压时，控制所述上拉控制节点的电位为无效电压。

可选的，所述上拉控制节点控制电路包括：

第一正向扫描控制晶体管，控制极与所述正向扫描控制端连接，第一极与所述正向奇数行起始端连接；

第二正向扫描控制晶体管，控制极与所述正向扫描控制端连接，第一极与所述正向偶数行起始端连接；

第一反向扫描控制晶体管，控制极与所述反向扫描控制端连接，第一极与第一上拉控制节点控制晶体管的控制极连接，第二极与所述反向奇数行起始端连接；

第二反向扫描控制晶体管，控制极与所述反向扫描控制端连接，第一极与第二上拉控制节点控制晶体管的控制极连接，第二极与所述反向偶数行起始端连接；

第一上拉控制节点控制晶体管，控制极与所述第一正向扫描控制晶体管的第二极连接，第一极与所述第一电压端连接，第二极与所述上拉控制节点连接；

第二上拉控制节点控制晶体管，控制极与所述第二正向扫描控制晶体管的第二极连接，第一极与所述第一电压端连接，第二极与所述上拉控制节点连接；

可选的，本公开至少一实施例所述的栅极驱动单元还包括复位电路；

所述复位电路配置为在空白区复位端输入的空白区复位信号的控制下，控制所述下拉节点的电位为有效电压。

可选的，所述上拉节点控制电路包括：

第一上拉节点控制晶体管，控制极与第一电压端连接，第一极与所述第一上拉节点连接，第二极与所述上拉控制节点连接；以及，

第二上拉节点控制晶体管，控制极与所述第一电压端连接，第一极与所述第二上拉节点连接，第二极与所述上拉控制节点连接。

可选的，所述下拉节点控制电路包括：

第一下拉节点控制晶体管，控制极和第一极都与所述第三时钟信号端连接，第二极与所述下拉节点连接；

第二下拉节点控制晶体管，控制极和第二极都与所述第四时钟信号端连接，第一极与所述下拉节点连接；

第三下拉节点控制晶体管，控制极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与第二电压端连接；以及，

下拉节点维持电容，第一端与所述下拉节点连接，第二端与第四电压端连接。

可选的，所述第一栅极驱动信号输出电路包括第一输出晶体管和第一输出下拉晶体管；

所述第一输出晶体管的控制极与所述第一上拉节点连接，所述第一输出晶体管的第一极与所述第一时钟信号端连接，所述第一输出晶体管的第二极与所述第一栅极驱动信号输出端连接；

所述第一输出下拉晶体管的控制极与所述下拉节点连接，所述第一输出下拉晶体管的第一极与所述第一栅极驱动信号输出端连接，所述第一输出下拉晶体管的第二极与第二电压端连接。

可选的，所述第二栅极驱动信号输出电路包括第二输出晶体管和第二输出下拉晶体管；

所述第二输出晶体管的控制极与所述第二上拉节点连接，所述第二输出晶体管的第一极与所述第二时钟信号端连接，所述第二输出晶体管的第二极与所述第二栅极驱动信号输出端连接；

所述第二输出下拉晶体管的控制极与所述下拉节点连接，所述第二输出下拉晶体管的第一极与所述第二栅极驱动信号输出端连接，所述第二输出下拉晶体管的第二极与第二电压端连接。

可选的，本公开至少一实施例所述的栅极驱动单元还包括触控输出控制电路；

所述触控输出控制电路配置为在触控输出控制端输入的触控输出控制信号的控制下，控制所述第一栅极驱动信号输出端和所述第二栅极驱动信号输出端都输出无效电压。

可选的，本公开至少一实施例所述的栅极驱动单元还包括息屏控制电路；

所述息屏控制电路用于在息屏控制端输入的息屏控制信号的控制下，控制所述第一栅极驱动信号输出端和所述第二栅极驱动信号输出端都输出有效电压。

在第二个方面中，本公开实施例还提供了一种栅极驱动方法，用于驱动上述的栅极驱动单元，一帧画面显示时间包括第一显示周期和第二显示周期，所述第一显示周期包括依次设置的第一输入时间段和第一输出时间段；所述第二显示周期包括依次设置的第二输入时间段和第二输出时间段；所述栅极驱动方法包括：

在第一输入时间段和第二输入时间段，上拉控制节点控制电路在起始信号的控制下，控制上拉控制节点的电位为有效电压，上拉节点控制电路根据所述上拉控制节点的电位，控制第一上拉节点的电位和第二上拉节点的电位为有效电压；

在第一输出时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第一时钟信号端输入有效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出有效电压；

在第二输出时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第二时钟信号端输入有效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出有效电压。

可选的，所述第一显示周期还包括设置于所述第一输出时间段之后的第一输出复位时间段和第一下拉节点控制时间段，所述第二显示周期还包括设置于所述第二输出时间段之后的第二输出复位时间段和第二下拉节点控制时间段，所述栅极驱动方法还包括：

在第一输出复位时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第一时钟信号端输入无效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出无效电压；

在第一下拉节点控制时间段，第三时钟信号端输入有效电压，下拉节点控制电路在第三时钟信号的控制下，控制下拉节点的电压为有效电压，第一栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

在第二输出复位时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第二时钟信号端输入无效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出无效电压；

在第二下拉节点控制时间段，第四时钟信号端输入有效电压，下拉节点控制电路在第四时钟信号的控制下，控制下拉节点的电压为有效电压，第二栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位。

可选的，所述第一显示周期还包括设置于所述第一下拉节点控制时间段之后的第一输出截止保持时间段，所述第二显示周期还包括设置于所述第二下拉节点控制时间段之后的第二输出截止保持时间段；所述栅极驱动方法还包括：

在第一输出截止保持时间段，下拉节点控制电路维持所述下拉节点的电压为有效电压，第一栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

在第二输出截止保持时间段，下拉节点控制电路维持所述下拉节点的电压为有效电压，第二栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位。

可选的，本公开至少一实施例所述的栅极驱动方法还包括：

在第一输入时间段和第二输入时间段，第一时钟信号端和第二时钟信号端输入无效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出无效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出无效电压；

在第一输出时间段，第二时钟信号端输入有效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出无效电压；

在第二输出时间段，第一时钟信号端输入有效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出无效电压。

可选的，所述栅极驱动单元还包括复位电路，本公开至少一实施例所述的栅极驱动方法还包括：

在两显示周期之间设置的空白时间段，所述复位电路在空白区复位端输入的空白区复位信号的控制下，控制下拉节点的电位为有效电压。

在第三个方面中，本公开实施例还提供了一种栅极驱动电路，包括多级上述的栅极驱动单元。

可选的，所述起始端包括奇数行起始端和偶数行起始端；

除了第一级栅极驱动单元，每一级栅极驱动单元的奇数行起始端与相邻上一级栅极驱动单元的第一栅极驱动信号输出端连接，每一级栅极驱动单元的偶数行起始端与相邻上一级栅极驱动单元的第二栅极驱动信号输出端连接；

第一级栅极驱动单元的奇数行起始端与第一起始信号输入端连接，第一级栅极驱动单元的偶数行起始端与第二起始信号输入端连接。

除了第一级栅极驱动单元，每一级栅极驱动单元的正向奇数行起始端与相邻上一级栅极驱动单元的第一栅极驱动信号输出端连接，每一级栅极驱动单元的正向偶数行起始端与相邻上一级栅极驱动单元的第二栅极驱动信号输出端连接；

第一级栅极驱动单元的正向奇数行起始端与第一正向起始信号输入端连接，第一级栅极驱动单元的正向偶数行起始端与第二正向起始信号输入端连接；

除了最后一级栅极驱动单元，每一级栅极驱动单元的反向奇数行起始端与相邻下一级栅极驱动单元的第一栅极驱动信号输出端连接，每一级栅极驱动单元的反向偶数行起始端与相邻下一级栅极驱动单元的第二栅极驱动信号输出端连接；

最后一级栅极驱动单元的反向奇数行起始端与第一反向起始信号输入端连接，最后一级栅极驱动单元的反向偶数行起始端与第二反向起始信号输入端连接。

可选的，第2n-1级栅极驱动单元的第一时钟信号端与第一时钟信号输入端连接，第2n-1级栅极驱动单元的第二时钟信号端与第二时钟信号输入端连接，第2n-1级栅极驱动单元的第一时钟信号端与第五时钟信号输入端连接，第2n-1级栅极驱动单元的第二时钟信号端与第六时钟信号输入端连接；

第2n级栅极驱动单元的第一时钟信号端与第三时钟信号输入端连接，第2n级栅极驱动单元的第二时钟信号端与第四时钟信号输入端连接，第2n级栅极驱动单元的第一时钟信号端与第七时钟信号输入端连接，第2n级栅极驱动单元的第二时钟信号端与第八时钟信号输入端连接；

n为正整数。

在第四个方面中，本公开实施例还提供了一种栅极驱动方法，应用于上述的栅极驱动电路，一帧画面显示时间包括第一显示周期和第二显示周期；所述栅极驱动方法包括：

在第一显示周期，所述栅极驱动电路包括的各级栅极驱动单元逐级通过其第一栅极驱动信号输出端输出有效电压；

在第二显示周期，所述栅极驱动电路包括的各级栅极驱动单元逐级通过其第二栅极驱动信号输出端输出有效电压。

可选的，第一显示周期包括依次设置的M个显示时间段，第二显示周期包括依次设置的M个显示时间段，M为所述栅极驱动电路包括的栅极驱动单元的总级数；所述栅极驱动方法包括：在正向扫描时，

在所述第一显示周期中的第m个显示时间段，所述栅极驱动电路包括的第m级栅极驱动单元通过其第一栅极驱动信号输出端输出有效电压；

在所述第二显示周期中的第m个显示时间段，所述栅极驱动电路包括的第m级栅极驱动单元通过其第二栅极驱动信号输出端输出有效电压；

M为大于1的整数，m为小于或等于M的正整数。

可选的，第一显示周期包括依次设置的M个显示时间段，第二显示周期包括依次设置的M个显示时间段，M为所述栅极驱动电路包括的栅极驱动单元的总级数；所述栅极驱动方法包括：在反向扫描时，

在所述第一显示周期中的第m个显示时间段，所述栅极驱动电路包括的第M-m+1级栅极驱动单元通过其第一栅极驱动信号输出端输出有效电压；

在所述第二显示周期中的第m个显示时间段，所述栅极驱动电路包括的第M-m+1级栅极驱动单元通过其第二栅极驱动信号输出端输出有效电压；

M为大于1的整数，m为小于或等于M的正整数。

在第五个方面中，本公开实施例还提供了一种显示面板，包括显示基板，还包括设置于所述显示基板上的2M行栅线和上述的栅极驱动电路；M为所述栅极驱动电路包括的栅极驱动单元的总级数；

所述栅极驱动电路的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线连接；

所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线连接；

M为大于1的整数，m为小于或等于M的正整数。

在第六个方面中，本公开实施例还提供了一种显示面板，包括显示基板，还包括设置于所述显示基板上的2M行栅线和两个上述的栅极驱动电路；M为所述栅极驱动电路包括的栅极驱动单元的总级数；

第一个所述栅极驱动电路的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线的左端连接；

第一个所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线的左端连接；

第二个所述栅极驱动电路的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线的右端连接；

第二个所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线的右端连接；

M为大于1的整数，m为小于或等于M的正整数。

在第七个方面中，本公开实施例还提供了一种显示装置，包括上述的显示面板。

附图说明

图1是本公开的至少一实施例所述的栅极驱动单元的结构图；

图2是本公开的至少一实施例所述的栅极驱动单元的结构图；

图3是本公开的至少一实施例所述的栅极驱动单元的结构图；

图4是本公开的至少一实施例所述的栅极驱动单元的结构图；

图5是本公开的至少一实施例所述的栅极驱动单元的结构图；

图6是本公开的至少一实施例所述的栅极驱动单元的结构图；

图7是本公开的至少一实施例所述的栅极驱动单元的结构图；

图8是本公开的至少一实施例所述的栅极驱动单元的结构图；

图9是本公开的至少一实施例所述的栅极驱动单元的电路图；

图10是本公开如图9所示的至少一实施例所述的栅极驱动单元的工作时序图；

图11是本公开的至少一实施例所述的栅极驱动电路的结构图；

图12是本公开的至少一实施例所述的栅极驱动电路在正向扫描时的工作时序图；

图13是本公开的至少一实施例所述的栅极驱动电路在反向扫描时的工作时序图；

图14是本公开的至少一实施例所述的显示面板包括的两个栅极驱动电路与多行栅线的连接关系示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本公开的至少一实施例所述的栅极驱动单元包括起始端STV、第一栅极驱动信号输出端OP1、第二栅极驱动信号输出端OP2、上拉控制节点控制电路11、上拉节点控制电路12、第一栅极驱动信号输出电路13、第二栅极驱动信号输出电路14和下拉节点控制电路15；

所述上拉控制节点控制电路11分别与起始端STV、所述上拉控制节点 PUCN和下拉节点PD连接，配置为在所述起始端STV输入的起始信号的控制下，控制并维持上拉控制节点PUCN的电位为有效电压，并在下拉节点PD的电位的控制下，控制所述上拉控制节点PUCN的电位为无效电压；

所述上拉节点控制电路12分别与上拉控制节点PUCN、第一上拉节点PU1和第二上拉节点PU2连接，配置为根据所述上拉控制节点PUCN的电位，控制第一上拉节点PU1的电位和第二上拉节点PU2的电位；

所述第一栅极驱动信号输出电路13分别与所述第一上拉节点PU1、所述第一栅极驱动信号输出端OP1、第一时钟信号端和下拉节点PD连接，配置为在所述第一上拉节点PU1的电位的控制下，控制所述第一栅极驱动信号输出端OP1与第一时钟信号端之间连通，在所述下拉节点PD的电位的控制下，控制对所述第一栅极驱动信号输出端OP1输出的第一栅极驱动信号进行复位；所述第一时钟信号端CK1用于输入第一时钟信号；

所述第二栅极驱动信号输出电路14分别与所述第二上拉节点PU2、所述第二栅极驱动信号输出端OP2、第二时钟信号端和所述下拉节点PD连接，配置为在所述第二上拉节点PU2的电位的控制下，控制所述第二栅极驱动信号输出端OP2与第二时钟信号端之间连通，在所述下拉节点PD的电位的控制下，控制对所述第二栅极驱动信号输出端OP2输出的第二栅极驱动信号进行复位；以及，

所述下拉节点控制电路15分别与第三时钟信号端、第四时钟信号端、下拉节点PD和上拉控制节点PUCN连接，配置为在第三时钟信号端CK3输入的第三时钟信号和第四时钟信号端CK4输入的第四时钟信号的控制下，控制并维持所述下拉节点PD的电位，在所述上拉控制节点PUCN的电位的控制下，对所述下拉节点PD的电位进行复位；

所述第二时钟信号端CK2用于输入第二时钟信号。

在本公开的至少一实施例所述的栅极驱动单元工作时，将一帧画面显示时间划分为第一显示周期和第二显示周期，在第一显示周期包括的第一输出时间段，所述栅极驱动单元包括的第一栅极驱动信号输出电路13控制通过所述第一栅极驱动信号输出端OP1输出有效电压，在第二显示周期包括的第二输出时间段，所述栅极驱动单元包括的第二栅极驱动信号输出电路14通过所述第二栅极驱动信号输出端OP2输出有效电压。

可选的，一帧画面显示时间可以包括依次设置的第一显示周期和第二显示周期，也即第一显示周期在前，第二显示周期在后，但不以此为限；

可选的，一帧画面显示时间可以包括依次设置的第二显示周期和第一显示周期，也即第二显示周期在前，第一显示周期在后，但不以此为限。

可选的，所述有效电压为能够控制栅极接入其的晶体管打开的电压，例如，当该晶体管为n型晶体管时，所述有效电压可以为高电压，但不以此为限；当该晶体管为p型晶体管时，所述有效电压可以为低电压，但不以此为限。

可选的，所述无效电压为能够控制栅极接入其的晶体管关断的电压，例如，当该晶体管为n型晶体管时，所述无效电压可以为低电压，但不以此为限；当该晶体管为p型晶体管时，所述无效电压可以为高电压，但不以此为限。

本公开的至少一实施例所述的栅极驱动单元将一帧画面显示时间划分为两个显示周期，在一所述显示周期包括的输出时间段控制输出一个栅极驱动信号，本公开的至少一实施例所述的栅极驱动单元实现奇偶行交替输出，可降低刷新频率，以实现低功耗的同时，降低Flicker(闪烁)增大的风险。并且，本公开的至少一实施例所述的栅极驱动单元能够提供两级栅极驱动信号输出，能够增大显示面板边框的布线空间。

在本公开的至少一实施例所述的栅极驱动单元工作时，第一显示周期包括依次设置的第一输入时间段、第一输出时间段、第一输出复位时间段、第一下拉节点控制时间段和第一输出截止保持时间段；第二显示周期包括依次设置的第二输入时间段、第二输出时间段、第二输出复位时间段、第二下拉节点控制时间段和第二输出截止保持时间段；所述栅极驱动方法还包括：

在第一输入时间段和第二输入时间段，上拉控制节点控制电路11在起始信号的控制下，控制上拉控制节点PUCN的电位为有效电压，上拉节点控制电路12根据所述上拉控制节点PUCN的电位，控制第一上拉节点PU1的电位和第二上拉节点PU2的电位为有效电压；

在第一输出时间段，上拉控制节点控制电路11维持所述上拉控制节点 PUCN的电位为有效电压，第一时钟信号端输入有效电压，第一栅极驱动信号输出电路13在所述第一上拉节点PU1的电位的控制下，控制所述第一栅极驱动信号输出端OP1与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端OP1输出有效电压；

在第一输出复位时间段，上拉控制节点控制电路11维持所述上拉控制节点PUCN的电位为有效电压，第一时钟信号端输入无效电压，第一栅极驱动信号输出电路13在所述第一上拉节点PU1的电位的控制下，控制所述第一栅极驱动信号输出端OP1与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端OP1输出无效电压；

在第一下拉节点控制时间段，第三时钟信号端输入有效电压，下拉节点控制电路15在CK3输入的第三时钟信号的控制下，控制下拉节点PD的电压为有效电压，第一栅极驱动信号输出电路13在所述下拉节点PD的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

在第一输出截止保持时间段，下拉节点控制电路15维持所述下拉节点PD的电压为有效电压，第一栅极驱动信号输出电路13在所述下拉节点PD的电位的控制下，控制对所述第一栅极驱动信号输出端OP1输出的第一栅极驱动信号进行复位；

在第二输出时间段，上拉控制节点控制电路11维持所述上拉控制节点PUCN的电位为有效电压，第二时钟信号端输入有效电压，第二栅极驱动信号输出电路14在所述第二上拉节点PU2的电位的控制下，控制所述第二栅极驱动信号输出端OP2与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端OP2输出有效电压；

在第二输出复位时间段，上拉控制节点控制电路11维持所述上拉控制节点PUCN的电位为有效电压，第二时钟信号端输入无效电压，第二栅极驱动信号输出电路14在所述第二上拉节点PU2的电位的控制下，控制所述第二栅极驱动信号输出端OP2与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端OP2输出无效电压；

在第二下拉节点控制时间段，第四时钟信号端输入有效电压，下拉节点控制电路15在CK4输入的第四时钟信号的控制下，控制下拉节点PD的电压为有效电压，第二栅极驱动信号输出电路14在所述下拉节点PD的电位的控制下，控制对所述第二栅极驱动信号输出端OP2输出的第二栅极驱动信号进行复位；

在第二输出截止保持时间段，下拉节点控制电路15维持所述下拉节点PD的电压为有效电压，第二栅极驱动信号输出电路14在所述下拉节点PD的电位的控制下，控制对所述第二栅极驱动信号输出端OP2输出的第二栅极驱动信号进行复位。

可选的，所述起始端可以包括奇数行起始端和偶数行起始端；

如图2所示，在图1所示的本公开的至少一实施例所述的栅极驱动单元的基础上，所述起始端包括奇数行起始端STV_ODD和偶数行起始端STV_EVEN；

所述上拉控制节点控制电路11分别与所述奇数行起始端STV_ODD和所述偶数行起始端STV_EVEN和上拉控制节点PUCN连接，用于当所述奇数行起始端STV_ODD输入有效电压时，控制并维持所述上拉控制节点PUCN的电位为有效电压，并当所述偶数行起始端STV_EVEN输入有效电压时，控制并维持所述上拉控制节点PUCN的电位为有效电压，当所述下拉节点PD的电位为有效电压时，控制所述上拉控制节点PUCN的电位为无效电压。

具体的，所述上拉控制节点控制电路可以包括：

在具体实施时，所述第一电压端可以为高电压端，所述第二电压端可以为低电压端，所述第三电压端可以为低电压端，但不以此为限。

如图3所示，在图2所示的本公开的至少一实施例所述的栅极驱动单元的基础上，所述上拉控制节点控制电路11包括：

第一晶体管T01，栅极与所述奇数行起始端STV_ODD连接，漏极与高电压端连接，源极与所述上拉控制节点PUCN连接；所述高电压端用于输入高电压VGH；

第二晶体管T02，栅极与所述偶数行起始端STV_EVEN连接，漏极与所述高电压端连接，源极与所述上拉控制节点PUCN连接；

上拉控制节点下拉晶体管T10，栅极与所述下拉节点PD连接，漏极与所述上拉控制节点PUCN连接，源极与低电压端连接；以及，

上拉控制节点维持电容C1，第一端与所述上拉控制节点PUCN连接，第二端与所述低电压端连接；

所述低电压端用于输入低电压VGL。

在图3所示的本公开的至少一实施例中，各晶体管都为n型薄膜晶体管，但不以此为限。

如图4所示，在图1所示的本公开的至少一实施例所述的栅极驱动单元的基础上，所述起始端包括正向奇数行起始端STVF_ODD、反向奇数行起始端STVB_ODD、正向偶数行起始端STVF_EVEN和反向奇数行起始端STVB_EVEN；所述栅极驱动单元还可以包括正向扫描控制端CN和反向扫描控制端CNB；

所述上拉控制节点控制电路11分别与正向扫描控制端CN、正向奇数行起始端SVTF_ODD、上拉控制节点PUCN和正向偶数行起始端STVF_EVEN连接，配置为在正向扫描时，在所述正向扫描控制端CN输入的正向扫描控制信号的控制下，当所述正向奇数行起始端STVF_ODD输入有效电压时，控制所述上拉控制节点PUCN的电位为有效电压，并当所述正向偶数行起始端STVF_EVEN输入有效电压时，控制并维持所述上拉控制节点PUCN的电位为有效电压；

所述上拉控制节点控制电路11还分别与反向扫描控制端CNB、反向奇数行起始端STVB_ODD和反向偶数行起始端STVB_EVEN连接，配置为在反向扫描时，在所述反向扫描控制端CNB输入的反向扫描控制信号的控制下，当所述反向奇数行起始端STVB_ODD输入有效电压时，控制所述上拉控制节点PUCN的电位为有效电压，并当所述反向偶数行起始端STVB_EVEN输入有效电压时，控制并维持所述上拉控制节点PUCN的电位为有效电压；

所述上拉控制节点控制电路11还与所述下拉节点PD连接，还配置为当所述下拉节点PD的电位为有效电压时，控制所述上拉控制节点PUCN的电位为无效电压。

可选的，所述上拉控制节点控制电路可以包括：

如图5所示，在图4所示的本公开的至少一实施例所述的栅极驱动单元的基础上，所述上拉控制节点控制电路11包括：

第一正向扫描控制晶体管T1，栅极与所述正向扫描控制端CN连接，漏极与所述正向奇数行起始端SVTF_ODD连接；

第二正向扫描控制晶体管T3，栅极与所述正向扫描控制端CN连接，漏极与所述正向偶数行起始端STVF_EVEN连接；

第一反向扫描控制晶体管T2，栅极与所述反向扫描控制端CNB连接，漏极与第一上拉控制节点控制晶体管T5的栅极连接，源极与所述反向奇数行起始端STVB_ODD连接；

第二反向扫描控制晶体管T4，栅极与所述反向扫描控制端CNB连接，漏极与第二上拉控制节点控制晶体管T6的栅极连接，源极与所述反向偶数行起始端STVB_EVEN连接；

第一上拉控制节点控制晶体管T5，栅极与所述第一正向扫描控制晶体管T3的源极连接，漏极与高电压端连接，源极与所述上拉控制节点PUCN连接；所述高电压端用于输入高电压VGH；

第二上拉控制节点控制晶体管T6，栅极与所述第二正向扫描控制晶体管T3的源极连接，漏极与所述高电压端连接，源极与所述上拉控制节点PUCN连接；

上拉控制节点下拉晶体管T10，栅极与所述下拉节点PD连接，漏极与所述上拉控制节点PUCN连接，第二极与低电压端连接；以及，

上拉控制节点维持电容C2，第一端与所述上拉控制节点PUCN连接，第二端与低电压端连接；所述低电压端用于输入低电压VGL。

在具体实施时，如图6所示，在图1所示的本公开的至少一实施例所述的栅极驱动单元的基础上，本公开的至少一实施例所述的栅极驱动单元还可以包括复位电路16；

所述复位电路16分别与空白区复位端Rst和下拉节点PD连接，配置为在空白区复位端Rst输入的空白区复位信号的控制下，控制所述下拉节点PD 的电位为有效电压。

在空白时间段，Rst输入有效电压，复位电路16在Rst输入的空白区复位信号的控制下，控制PD的电位为有效电压，以控制对PUCN的电位、OP1输出的第一栅极驱动信号和OP2输出的第二栅极驱动信号进行放噪。

可选的，所述上拉节点控制电路可以包括：

具体的，所述下拉节点控制电路可以包括：

可选的，所述第四电压端可以为低电压端，但不以此为限。

可选的，所述第一栅极驱动信号输出电路可以包括第一输出晶体管和第一输出下拉晶体管；

可选的，所述第二栅极驱动信号输出电路可以包括第二输出晶体管和第二输出下拉晶体管；

如图7所示，在图6所示的本公开的至少一实施例所述的栅极驱动单元的基础上，本公开的至少一实施例所述的栅极驱动单元还可以包括触控输出控制电路17；

所述触控输出控制电路17分别与触控输出控制端EN_T、第一栅极驱动信号输出端OP1和第二栅极驱动信号输出端OP2连接，配置为在触控输出控制端EN_T输入的触控输出控制信号的控制下，控制所述第一栅极驱动信号输出端OP1和所述第二栅极驱动信号输出端OP2都输出无效电压。

在具体实施时，本公开的至少一实施例所述的栅极驱动单元还可以包括触控输出控制电路17，在触控时间段，在触控输出控制端EN_T输入的触控输出控制信号的控制下，控制OP1和OP2都输出无效电压，以避免在触控时间段显示面板上的栅线打开而导致的误显示。

如图8所示，在图7所示的本公开的至少一实施例所述的栅极驱动单元的基础上，本公开的至少一实施例所述的栅极驱动单元还可以包括息屏控制电路18；

所述息屏控制电路18用于在息屏控制端EN输入的息屏控制信号的控制下，控制所述第一栅极驱动信号输出端OP1和所述第二栅极驱动信号输出端都OP2输出有效电压。

可选的，本公开的至少一实施例所述的栅极驱动单元还可以包括息屏控制电路18，在息屏时，所述息屏控制电路18在息屏控制信号的控制下，控制OP1和OP2都输出有效电压，以控制显示面板上的栅线都打开，以释放残留的电荷。

如图9所示，本公开的至少一所述的栅极驱动单元包括起始端、第一栅极驱动信号输出端OP1、第二栅极驱动信号输出端OP2、上拉控制节点控制电路11、上拉节点控制电路12、第一栅极驱动信号输出电路13、第二栅极驱动信号输出电路14、下拉节点控制电路15、复位电路16、触控输出控制电路17和息屏控制电路18，其中，

所述起始端包括正向奇数行起始端STVF_ODD、反向奇数行起始端STVB_ODD、正向偶数行起始端STVF_EVEN和反向奇数行起始端STVB_EVEN；所述栅极驱动单元还包括正向扫描控制端CN和反向扫描控制端CNB；

所述上拉控制节点控制电路11包括：

上拉控制节点维持电容C1，第一端与所述上拉控制节点PUCN连接，第二端与低电压端连接；所述低电压端用于输入低电压VGL；

所述上拉节点控制电路12包括：

第一上拉节点控制晶体管T11，栅极与高电压端连接，漏极与第一上拉节点PU1连接，源极与所述上拉控制节点PUCN连接；以及，

第二上拉节点控制晶体管T12，栅极与所述高电压端连接，漏极与所述第二上拉节点PU2连接，源极与所述上拉控制节点PUCN连接；

所述高电压端用于输入高电压VGH；

所述下拉节点控制电路15包括：

第一下拉节点控制晶体管T7，栅极和漏极都与所述第三时钟信号端连接，源极与下拉节点PD连接；所述第三时钟信号端CK3用于输入第三时钟信号；

第二下拉节点控制晶体管T8，栅极和源极都与所述第四时钟信号端连接，漏极与所述下拉节点PD连接；所述第四时钟信号端CK4用于输入第四时钟信号；

第三下拉节点控制晶体管T9，栅极与所述上拉控制节点PUCN连接，漏极与所述下拉节点PD连接，源极与所述低电压端连接；以及，

下拉节点维持电容C2，第一端与所述下拉节点PD连接，第二端与所述低电压端连接；

所述第一栅极驱动信号输出电路13包括第一输出晶体管T13和第一输出下拉晶体管T15；

所述第一输出晶体管T13的栅极与所述第一上拉节点PU1连接，所述第一输出晶体管T13的漏极与所述第一时钟信号端连接，所述第一输出晶体管T13的源极与所述第一栅极驱动信号输出端OP1连接；所述第一时钟信号端CK1用于输入第一时钟信号；

所述第一输出下拉晶体管T15的栅极与所述下拉节点PD连接，所述第一输出下拉晶体管T15的漏极与所述第一栅极驱动信号输出端OP1连接，所述第一输出下拉晶体管T15的源极与所述低电压端连接。

所述第二栅极驱动信号输出电路14包括第二输出晶体管T14和第二输出下拉晶体管T16；

所述第二输出晶体管T14的栅极与所述第二上拉节点PU2连接，所述第二输出晶体管T14的漏极与所述第二时钟信号端连接，所述第二输出晶体管T14的源极与所述第二栅极驱动信号输出端OP2连接；所述第二时钟信号端 CK2用于输入第二时钟信号；

所述第二输出下拉晶体管T16的栅极与所述下拉节点PD连接，所述第二输出下拉晶体管T16的漏极与所述第二栅极驱动信号输出端OP2连接，所述第二输出下拉晶体管T16的源极与所述低电压端连接；

所述复位电路16包括复位晶体管T17；

所述复位晶体管T17的栅极与空白区复位端Rst连接，所述复位晶体管T17的源极与所述下拉节点PD连接，所述复位晶体管T17的漏极与低电压端连接；

所述触控输出控制电路17包括第一触控输出控制晶体管T18A和第二触控输出控制晶体管T18B；

所述第一触控输出控制晶体管T18A的栅极与触控输出控制端EN_T连接，所述第一触控输出控制晶体管T18A的源极与所述第一栅极驱动信号输出端OP1连接，所述第一触控输出控制晶体管T18A的漏极与低电压端连接；

所述第二触控输出控制晶体管T18B的栅极与所述触控输出控制端EN_T连接，所述第二触控输出控制晶体管T18B的源极与所述第二栅极驱动信号输出端OP2连接，所述第二触控输出控制晶体管T18B的漏极与所述低电压端连接；

所述息屏控制电路18包括第一息屏控制晶体管T19A和第二息屏控制晶体管T19B；

所述第一息屏控制晶体管T19A的栅极和所述第一息屏控制晶体管T19A的源极都与所述息屏控制端EN连接，所述第一息屏控制晶体管T19A的漏极与所述第一栅极驱动信号输出端OP1连接；

所述第二息屏控制晶体管T19B的栅极和所述第二息屏控制晶体管T19B的源极都与所述息屏控制端EN连接，所述第二息屏控制晶体管T19B的漏极与所述第二栅极驱动信号输出端OP2连接。

在图9所示的本公开的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。如图9所示的栅极驱动单元的具体实施例在工作时，有效电压可以为高电压，无效电压可以为低电压，但不以此为限。

在图9所示的本公开的至少一实施例中，所述第一电压端为高电压端，所述第二电压端、所述第三电压端和所述第四电压端都为低电压端，但不以此为限。

如图9所示的本公开的至少一实施例在工作时，在触控时间段，EN_T输出高电平，T18A和T18B都打开，以控制OP1和OP2都输出低电平，以控制显示面板上所有的像素单元都不工作；

在异常掉电息屏时，EN输入高电平，使得OP1和OP2都输出高电平，以控制所有栅线打开，以释放像素单元中残留的电荷。

如图9所示的本公开的至少一实施例在工作时，在正向扫描时，CN输入高电平，CNB输入低电平，STVB_ODD和STVB_EVEN都输入低电平，与常规的栅极驱动单元的区别在于，如图10所示，本公开的至少一实施例将一帧画面显示时间TZ划分为第一显示周期Td1和第二显示周期Td2，在第一显示周期Td1内的第一输出时间段，OP1输出高电压，在第二显示周期Td2内的第二输出时间段，OP2输出高电压；

第一显示周期Td1包括以此设置的第一输入时间段t11、第一输出时间段t12、第一输出复位时间段t13、第一下拉节点控制时间段t14和第一输出截止保持时间段t15；第二显示周期Td2包括依次设置的第二输入时间段t21、第二输出时间段t22、第二输出复位时间段t23、第二下拉节点控制时间段t24和第二输出截止保持时间段t25；在所述第一显示周期Td1之前设置有空白时间段TB；

在空白时间段TB，Rst输入高电平，T17打开，以将PD的电位拉高；

在第一显示周期Td1，

在第一输入时间段t11，STVF_ODD输入高电平，STV_EVEN输入低电平，T1打开，T5的栅极接入高电平，T5打开，以将PUCN的电位拉高为VGH；T11和T12打开，PU1的电位和PU2的电位都变为高电平，T13和T14都打开，CK1输入低电平，CK2输入低电平，OP1输出低电平，OP2输出低电平；T9打开，以拉低PD的电位为VGL；C1保持PUCN的电位为高电平；

在第一输出时间段t12，STVF_ODD输入低电平，STV_EVEN输入低电平，CK1输入高电平，由于自举作用PU1的电位进一步升高，T13打开，OP1输出高电平，PUCN的电位和PU2的电位保持为t11时刻的高电平，T9打开， PD的电位维持为VGL；并CK2输入低电平，OP2输出低电平；

在第一输出复位时间段t13，CK1输入低电平，由于自举作用PU1的电位恢复到t11时刻的高电平，T13依然打开，OP1输出低电平；并CK2输入低电平，OP2输出低电平；

在第一下拉节点控制时间段t14，CK3输入高电平，T7打开，以将PD的电位拉高，T10、T15和T16打开，以将PUCN的电位拉低为VGL，并控制OP1和OP2都输出低电平；

在第一输出截止保持时间段t15，CK3间隔输入低电平、高电平，当CK3输入高电平时，控制T7打开，以维持PD的电位为高电平，维持PUCN的电位为VGL，控制OP1和OP2都输出低电平；

在第二显示周期Td2，

在第二输入时间段t21，STVF_ODD输入低电平，STV_EVEN输入高电平，T3打开，T6的栅极接入高电平，T6打开，以将PUCN的电位拉高为VGH；T11和T12打开，PU1的电位和PU2的电位都变为高电平，T13和T14都打开，CK1输入低电平，CK2输入低电平，OP1输出低电平，OP2输出低电平；T9打开，以拉低PD的电位为VGL；C1保持PUCN的电位为高电平；

在第二输出时间段t22，STVF_ODD输入低电平，STV_EVEN输入低电平，CK2输入高电平，由于自举作用PU2的电位进一步升高，T14打开，OP2输出高电平，PUCN的电位和PU1的电位保持为t11时刻的高电平，T9打开，PD的电位维持为VGL；并CK1输入低电平，OP1输出低电平；

在第二输出复位时间段t23，CK2输入低电平，由于自举作用PU2的电位恢复到t21时刻的高电平，T14依然打开，OP2输出低电平；并CK1输入低电平，OP1输出低电平；

在第二下拉节点控制时间段t24，CK4输入高电平，T8打开，以将PD的电位拉高，T10、T15和T16打开，以将PUCN的电位拉低为VGL，并控制OP1和OP2都输出低电平；

在第二输出截止保持时间段t25，CK4间隔输入低电平、高电平，当CK4输入高电平时，控制T8打开，以维持PD的电位为高电平，维持PUCN的电位为VGL，控制OP1和OP2都输出低电平。

本公开的至少一实施例所述的栅极驱动方法用于驱动上述的栅极驱动单元，一帧画面显示时间包括第一显示周期和第二显示周期，所述第一显示周期包括依次设置的第一输入时间段和第一输出时间段；所述第二显示周期包括依次设置的第二输入时间段和第二输出时间段；所述栅极驱动方法包括：

本公开的至少一实施例所述的栅极驱动方法将一帧画面显示时间划分为第一显示周期和第二显示周期，在第一显示周期包括的第一输出时间段，所述栅极驱动单元包括的第一栅极驱动信号输出电路控制通过所述第一栅极驱动信号输出端输出有效电压，在第二显示周期包括的第二输出时间段，所述栅极驱动单元包括的第二栅极驱动信号输出电路通过所述第二栅极驱动信号输出端输出有效电压。

本公开的至少一实施例所述的栅极驱动方法将一帧画面显示时间划分为两个显示周期，在一所述显示周期包括的输出时间段控制输出一个栅极驱动信号，本公开的至少一实施例所述的栅极驱动方法实现奇偶行交替输出，可降低刷新频率，然而时钟信号的脉冲宽度保证与高刷新频率时一致，可以实现低功耗的同时，降低Flicker(闪烁)增大的风险。并且，本公开的至少一实施例所述的栅极驱动方法能够提供两级栅极驱动信号输出，能够增大显示面板边框的布线空间。

可选的，所述第一显示周期还可以包括设置于所述第一输出时间段之后的第一输出复位时间段和第一下拉节点控制时间段，所述第二显示周期还可以包括设置于所述第二输出时间段之后的第二输出复位时间段和第二下拉节点控制时间段，所述栅极驱动方法还可以包括：

可选的，在第一输出复位时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第一栅极驱动信号输出电路控制第一栅极驱动信号输出端输出无效电压；在第一下拉节点控制时间段，下拉节点控制电路控制下拉节点的电压为有效电压，第一栅极驱动信号输出电路控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；在第二输出复位时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第二栅极驱动信号输出电路控制第二栅极驱动信号输出端输出无效电压；在第二下拉节点控制时间段，下拉节点控制电路控制下拉节点的电压为有效电压，第二栅极驱动信号输出电路控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位。

在具体实施时，在一输出截止保持时间段，下拉节点控制电路维持所述下拉节点的电压为有效电压，第一栅极驱动信号输出电路控制对第一栅极驱动信号进行复位；在第二输出截止保持时间段，下拉节点控制电路维持所述下拉节点的电压为有效电压，第二栅极驱动信号输出电路对第二栅极驱动信号进行复位。

可选的，本公开的至少一实施例所述的栅极驱动方法还可以包括：

可选的，在第一输入时间段和第二输入时间段，第一栅极驱动信号输出电路控制第一栅极驱动信号输出端输出无效电压，第二栅极驱动信号输出电路控制第二栅极驱动信号输出端输出无效电压；在第一输出时间段，第二栅极驱动信号输出电路控制第二栅极驱动信号输出端输出无效电压；在第二输出时间段，第一栅极驱动信号输出电路控制第一栅极驱动信号输出端输出无效电压。

可选的，所述栅极驱动单元还可以包括复位电路，本公开的至少一实施例所述的栅极驱动方法还包括：

在具体实施时，在空白时间段，复位电路在空白区复位端输入的空白区复位信号的控制下，控制下拉节点的电位为有效电压，以对第一栅极驱动信号和第二栅极驱动信号进行放噪。

本公开的至少一实施例所述的栅极驱动电路包括多级上述的栅极驱动单元。

根据另一种具体实施方式，所述起始端可以包括正向奇数行起始端、反向奇数行起始端、正向偶数行起始端和反向奇数行起始端；所述栅极驱动单元还可以包括正向扫描控制端和反向扫描控制端；

n为正整数。

如图11所示，本公开的至少一实施例所述的栅极驱动电路包括多级上述的栅极驱动单元；

所述栅极驱动单元中的起始端包括正向奇数行起始端STVF_ODD、反向奇数行起始端STVB_ODD、正向偶数行起始端STVF_EVEN和反向奇数行起始端STVB_ODD；

奇数级栅极驱动单元的OP1与相邻下一级栅极驱动单元(偶数级栅极驱动单元)的正向偶数行起始端STVF_EVEN连接，奇数级栅极驱动单元的OP2 与相邻下一级栅极驱动单元(偶数级栅极驱动单元)的正向奇数行起始端STVF_ODD连接；偶数级栅极驱动单元的OP2与相邻上一级栅极驱动单元(奇数级栅极驱动单元)的反向偶数行起始端STVB_EVEN连接，偶数级栅极驱动单元的OP1与相邻上一级栅极驱动单元(奇数级栅极驱动单元)的反向奇数行起始端STVB_ODD连接；

偶数级栅极驱动单元的OP1与相邻下一级栅极驱动单元(奇数级栅极驱动单元)的正向偶数行起始端STVF_EVEN连接，偶数级栅极驱动单元的OP2与相邻下一级栅极驱动单元(奇数级栅极驱动单元)的正向奇数行起始端STVF_ODD连接；奇数级栅极驱动单元的OP2与相邻上一级栅极驱动单元(偶数级栅极驱动单元)的反向偶数行起始端STVB_EVEN连接，奇数级栅极驱动单元的OP1与相邻上一级栅极驱动单元(偶数级栅极驱动单元)的反向奇数行起始端STVB_ODD连接；

并且，奇数级栅极驱动单元的第一时钟信号端CK1与第一输入时钟信号端CLK1连接，奇数级栅极驱动单元的第二时钟信号端CK2与第二输入时钟信号端CLK2连接，奇数级栅极驱动单元的第三时钟信号端CK3与第五输入时钟信号端CLK5连接，奇数级栅极驱动单元的第四时钟信号端CK4与第六输入时钟信号端CLK6连接；偶数级栅极驱动单元的第一时钟信号端CK1与第三输入时钟信号端CLK3连接，偶数级栅极驱动单元的第二时钟信号端CK2与第四输入时钟信号端CLK4连接，偶数级栅极驱动单元的第三时钟信号端CK3与第七输入时钟信号端CLK7连接，偶数级栅极驱动单元的第四时钟信号端CK4与第八输入时钟信号端CLK8连接。

在图11中，标号为STV_O的为奇数行起始信号，标号为STV_E为偶数行起始信号。

在图11中，示意性的示出四级栅极驱动单元，其中，标号为S1的为第一级栅极驱动单元，标号为S2的为第二级栅极驱动单元，标号为S11的为第十一级栅极驱动单元，标号为S12的为第十二级栅极驱动单元；

并在图11中，标号为Op1的为S1的第一栅极驱动信号输出端，标号为Op2的为S1的第二栅极驱动信号输出端，标号为Op3的为S2的第一栅极驱动信号输出端，标号为Op4的为S2的第二栅极驱动信号输出端；标号为Op21 的为S11的第一栅极驱动信号输出端，标号为Op22的为S11的第二栅极驱动信号输出端，标号为Op23的为S12的第一栅极驱动信号输出端，标号为Op24的为S12的第二栅极驱动信号输出端；

Op1与第一行栅线连接，Op2与第二行栅线连接，Op3与第三行栅线连接，Op4与第四行栅线连接，Op21与第二十一行栅线连接，Op22与第二十二行栅线连接，Op23与第二十三行栅线连接，Op24与第二十四行栅线连接。

如图12所示，如图11所示的本公开的至少一实施例所述的栅极驱动电路在进行正向扫描时，将第一帧画面显示时间TZ1划分为第一显示周期Td1和第二显示周期Td2，将第二帧画面显示时间TZ2划分为第三显示周期Td3和第四显示周期Td4；

在第一显示周期Td1和第三显示周期Td3，CLK1提供的第一输入时钟信号、CLK3提供的第三输入时钟信号、CLK5提供的第五输入时钟信号和CLK7提供的第七输入时钟信号为时钟信号，该时钟信号的周期为T，第三输入时钟信号比第一输入时钟信号延迟T/4，第五输入时钟信号比第三输入时钟信号延迟T/4，第七输入时钟信号比第五输入时钟信号延迟T/4；

在第二显示周期Td2和第四显示周期Td4，CLK1提供的第一输入时钟信号、CLK3提供的第三输入时钟信号、CLK5提供的第五输入时钟信号和CLK7提供的第七输入时钟信号都为低电平；

在第一显示周期Td1和第三显示周期Td3，CLK2提供的第二输入时钟信号、CLK4提供的第四输入时钟信号、CLK6提供的第六输入时钟信号和CLK8提供的第八输入时钟信号都为低电平；

在第二显示周期Td2和第四显示周期Td4，CLK2提供的第二输入时钟信号、CLK4提供的第四输入时钟信号、CLK6提供的第六输入时钟信号和CLK8提供的第八输入时钟信号，该时钟信号的周期为T，第四输入时钟信号比第二输入时钟信号延迟T/4，第六输入时钟信号比第四输入时钟信号延迟T/4，第八输入时钟信号比第六输入时钟信号延迟T/4；

并如图12所示，如图11所示的本公开的至少一实施例所述的栅极驱动电路在进行正向扫描时，

在第一显示周期Td1和第三显示周期Td3，奇数级栅极驱动信号输出端从上至下逐级输出栅极驱动信号，偶数级栅极驱动信号输出端输出低电平；也即，在Td1和Td3，Op1、Op3、…、Op21、Op23依次输出高电平，Op2、Op4、…、Op22、Op24都输出低电平；

在第二显示周期Td2和第四显示周期Td4，偶数级栅极驱动信号输出端从上至下逐级输出栅极驱动信号，奇数级栅极驱动信号输出端输出低电平；也即，在Td1和Td3，Op2、Op4、…、Op22、Op24依次输出高电平，Op1、Op3、…、Op21、Op23都输出低电平。

如图11所示的本公开的至少一实施例所述的栅极驱动电路在进行正向扫描时，在第一显示周期Td1和第三显示周期Td3，各级栅极驱动单元从上至下逐级通过其第一栅极驱动信号输出端输出相应的栅极驱动信号；在第二显示周期Td2和第四显示周期Td4，各级栅极驱动单元从上至下逐级通过其第二栅极驱动信号输出端输出相应的栅极驱动信号。

如图12所示，本公开的至少一实施例将刷新频率由60HZ降低到30HZ，可以明显降低显示面板的功耗，本公开的至少一实施例实现奇偶交替输出，CLK的脉冲宽度保证为与刷新频率为60HZ时相同，前半帧画面显示时间奇数行/偶数行GOA驱动画面，后半帧画面显示时间偶数行/奇数行GOA驱动画面，可以在实现低功耗。

在具体实施时，降低刷新频率即可降低显示面板的功耗，然而如果在降低刷新频率的前提下还是采用现有的在一帧画面显示时间从上至下依次扫描所有栅线的栅极驱动方案，则会由于一帧画面显示时间的增长，而导致在扫描至显示面板下方的栅线时，显示面板上方的栅线驱动的像素电路的亮度不能维持，从而导致闪烁增大；而本公开的至少一实施例将一帧画面显示时间分为两个显示周期，在一个显示周期内依次扫描偶数行栅线，在另一个显示周期内依次扫描奇数行栅线，由于显示周期持续的时间仅为一帧画面显示时间的一半，在扫描完偶数行栅线后，在另一显示周期继续从上至下依次扫描奇数行栅线，使得与奇数行栅线连接的多行像素电路依次发光，从而能够降低闪烁。

如图13所示，如图11所示的本公开的至少一实施例所述的栅极驱动电路在进行正向扫描时，将第一帧画面显示时间TZ1划分为第一显示周期Td1 和第二显示周期Td2，将第二帧画面显示时间TZ2划分为第三显示周期Td3和第四显示周期Td4；

并如图13所示，如图11所示的本公开的至少一实施例所述的栅极驱动电路的在进行反向扫描时，

在第一显示周期Td1和第三显示周期Td3，奇数级栅极驱动信号输出端从下至上逐级输出栅极驱动信号，偶数级栅极驱动信号输出端输出低电平；也即，在Td1和Td3，Op23、Op21、…、Op3、Op1依次输出高电平，Op24、Op22、…、Op4、Op2都输出低电平；

在第二显示周期Td2和第四显示周期Td4，偶数级栅极驱动信号输出端从下至上逐级输出栅极驱动信号，奇数级栅极驱动信号输出端输出低电平；也即，在Td1和Td3，Op2、Op4、…、Op22、Op24依次输出高电平，Op1、Op3、…、Op21、Op23都输出低电平。

如图11所示的本公开的至少一实施例所述的栅极驱动电路在进行反向扫描时，在第一显示周期Td1和第三显示周期Td3，各级栅极驱动单元从下至上逐级通过其第一栅极驱动信号输出端输出相应的栅极驱动信号；在第二显示周期Td2和第四显示周期Td4，各级栅极驱动单元从下至上逐级通过其第二栅极驱动信号输出端输出相应的栅极驱动信号。

本公开的至少一实施例所述的栅极驱动方法，应用于上述的栅极驱动电路，一帧画面显示时间包括第一显示周期和第二显示周期；所述栅极驱动方法包括：

本公开的至少一实施例所述的栅极驱动方法将一帧画面显示时间划分为第一显示周期和第二显示周期，在第一显示周期，所述栅极驱动电路包括的各级栅极驱动单元逐级通过其第一栅极驱动信号输出端输出有效电压，在第二显示周期，所述栅极驱动电路包括的各级栅极驱动单元逐级通过其第二栅极驱动信号输出端输出有效电压。

本公开的至少一实施例所述的栅极驱动方法实现奇偶行交替输出，可降低刷新频率，然而时钟信号的脉冲宽度保证与高刷新频率时一致，可以实现低功耗的同时，降低Flicker(闪烁)增大的风险。并且，本公开的至少一实施例所述的栅极驱动方法能够提供两级栅极驱动信号输出，能够增大显示面板边框的布线空间。

可选的，第一显示周期可以包括依次设置的M个显示时间段，第二显示周期包括可以依次设置的M个显示时间段，M为所述栅极驱动电路包括的栅极驱动单元的总级数；所述栅极驱动方法包括：在正向扫描时，

M为大于1的整数，m为小于或等于M的正整数。

可选的，第一显示周期可以包括依次设置的M个显示时间段，第二显示周期可以包括依次设置的M个显示时间段，M为所述栅极驱动电路包括的栅极驱动单元的总级数；所述栅极驱动方法包括：在反向扫描时，

M为大于1的整数，m为小于或等于M的正整数。

本公开的至少一实施例所述的显示面板，包括显示基板，所述显示面板还包括设置于所述显示基板上的2M行栅线和上述的栅极驱动电路；M为所述栅极驱动电路包括的栅极驱动单元的总级数；

M为大于1的整数，m为小于或等于M的正整数。

可选的，所述显示面板可以包括一个所述栅极驱动电路，所述栅极驱动电路包括的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线连接，所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线连接，以通过该第一栅极驱动信号输出端为奇数行栅线提供栅极驱动信号，通过该第二栅极驱动信号输出端为偶数行栅线提供栅极驱动信号。

本公开的至少一实施例所述的显示面板，包括显示基板，所述显示面板还包括设置于所述显示基板上的2M行栅线和两个上述的栅极驱动电路；M为所述栅极驱动电路包括的栅极驱动单元的总级数；

M为大于1的整数，m为小于或等于M的正整数。

可选的，所述显示面板可以包括两个所述栅极驱动电路，第一个所述栅极驱动电路包括的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线的左端连接，第一个所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线的左端连接，以通过该第一栅极驱动信号输出端为奇数行栅线的左端提供栅极驱动信号，通过该第二栅极驱动信号输出端为偶数行栅线的左端提供栅极驱动信号；第二个所述栅极驱动电路包括的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线的右端连接，第二个所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线的右端连接，以通过该第一栅极驱动信号输出端为奇数行栅线的右端提供栅极驱动信号，通过该第二栅极驱动信号输出端为偶数行栅线的右端提供栅极驱动信号。

本公开的至少一实施例所述的显示面板通过采用两个所述栅极驱动电路，以分别为栅线的两端提供栅极驱动信号，可以适用于大尺寸高分辨率的显示面板；对于大尺寸高分辨率的显示面板，为了避免单边驱动造成的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)输出远端和近端负载不一致，进而引起远端与近端像素充电因能力不同造充电不足或者充电均一性的问题，以增强GOA输出稳定性，实现远端输出和近端输出一致。本公开的至少一实施例所述的显示面板采用双边驱动的方式，由于本公开的至少一实施例所述的显示面板中的栅极驱动电路包括的栅极驱动单元能够驱动两行栅线，因此能够节省空间，避免显示面板边框尺寸过大，实现在单级输出的布线空间完成双边输出。

目前显示面板的外形发展方向是异性化周边R圆弧角，中间U型槽并且要求窄边框设计，GOA采用单向扫描，在中间U型槽处无像素，所以左右两边的像素需要通过绕线实现栅极驱动，会占用较大的U型槽边框空间，且U 型槽越深要求的边框空间越大，很难满足窄边框的要求。基于此，本公开的至少一实施例在显示面板的两侧分别设置栅极驱动电路，左侧的栅极驱动电路与相应行栅线的左端连接，右侧的栅极驱动电路与相应行栅线的右侧连接，则能够不需要通过绕线实现栅极驱动，利于实现U型槽处的窄边框设计。

如图14所示，本公开的至少一实施例所述的显示面板包括多行栅线、第一栅极驱动电路和第二栅极驱动电路；

在图14中示出第一行栅线GL1、第二行栅线GL2、第三行栅线GL3、第四行栅线GL4、第二十一行栅线GL21、第二十二行栅线GL22、第二十三行栅线GL23和第二十四行栅线GL24；

所述第一栅极驱动电路包括的第一级栅极驱动单元Sz1的第一栅极驱动信号输出端与第一行栅线GL1的左端连接；所述第二栅极驱动电路包括的第一级栅极驱动单元Sr1的第一栅极驱动信号输出端与第一行栅线GL1的右端连接；

所述第一栅极驱动电路包括的第一级栅极驱动单元Sz1的第二栅极驱动信号输出端与第二行栅线GL2的左端连接；所述第二栅极驱动电路包括的第一级栅极驱动单元Sr1的第二栅极驱动信号输出端与第二行栅线GL2的右端连接；

所述第一栅极驱动电路包括的第二级栅极驱动单元Sz2的第一栅极驱动信号输出端与第三行栅线GL3的左端连接；所述第二栅极驱动电路包括的第二级栅极驱动单元Sr2的第一栅极驱动信号输出端与第三行栅线GL1的右端连接；

所述第一栅极驱动电路包括的第二级栅极驱动单元Sz2的第二栅极驱动信号输出端与第四行栅线GL4的左端连接；所述第二栅极驱动电路包括的第二级栅极驱动单元Sr2的第二栅极驱动信号输出端与第四行栅线GL4的右端连接；

所述第一栅极驱动电路包括的第十一级栅极驱动单元Sz11的第一栅极驱动信号输出端与第二十一行栅线GL21的左端连接；所述第二栅极驱动电路包括的第十一级栅极驱动单元Sr11的第一栅极驱动信号输出端与第二十一行栅线GL21的右端连接；

所述第一栅极驱动电路包括的第十一级栅极驱动单元Sz11的第二栅极驱动信号输出端与第二十二行栅线GL22的左端连接；所述第二栅极驱动电路包括的第十一级栅极驱动单元Sr11的第二栅极驱动信号输出端与第二十二行栅线GL22的右端连接；

所述第一栅极驱动电路包括的第十二级栅极驱动单元Sz12的第一栅极驱动信号输出端与第二十三行栅线GL23的左端连接；所述第二栅极驱动电路包括的第十二级栅极驱动单元Sr12的第一栅极驱动信号输出端与第二十三行栅线GL23的右端连接；

所述第一栅极驱动电路包括的第十二级栅极驱动单元Sz12的第二栅极驱动信号输出端与第二十四行栅线GL24的左端连接；所述第二栅极驱动电路包括的第十二级栅极驱动单元Sr12的第二栅极驱动信号输出端与第二十四行栅线GL24的右端连接。

在具体实施时，所述第一栅极驱动电路设置于所述显示基板的左侧，所述第二栅极驱动电路设置于所述显示基板的右侧。

在图14中，标号为CK1的为第一时钟信号端，标号为CK2的为第二时钟信号端，标号为CK3的为第三时钟信号端，标号为CK4的为第四时钟信号端，标号为CLK1的为第一输入时钟信号端，标号为CLK2的为第二输入时钟信号端，标号为CLK3的为第三输入时钟信号端，标号为CLK4的为第四输入时钟信号端，标号为CLK5的为第五输入时钟信号端，标号为CLK6的为第六输入时钟信号端，标号为CLK7的为第七输入时钟信号端，标号为CLK8的为第八输入时钟信号端，标号为STVF_ODD的为正向奇数行起始端，标号为STVB_ODD的为反向奇数行起始端、标号为STVF_EVEN的为正向偶数行起始端，标号为STVB_ODD的为反向奇数行起始端，标号为STV_O的为奇数行起始信号，标号为STV_E为偶数行起始信号，标号为OUT1的为第一栅极驱动信号输出端，标号为OUT2的为第二栅极驱动信号输出端。

本公开的至少一实施例所述的显示装置包括上述的显示面板。

本公开的至少一实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开的至少一实施例所述的栅极驱动单元、方法、栅极驱动电路、显示面板和装置将一帧画面显示时间划分为两个显示周期，在一所述显示周期包括的输出时间段控制输出一个栅极驱动信号能够实现奇偶行交替输出，可降低刷新频率，然而时钟信号的脉冲宽度保证与高刷新频率时一致，可以实现低功耗的同时，降低Flicker(闪烁)增大的风险；并且，本公开的至少一实施例所述的栅极驱动单元能够提供两级栅极驱动信号输出，能够增大显示面板边框的布线空间。

以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本公开的保护范围。

Claims

一种栅极驱动单元，包括起始端、第一栅极驱动信号输出端、第二栅极驱动信号输出端；

上拉控制节点控制电路，配置为在所述起始端输入的起始信号的控制下，控制并维持上拉控制节点的电位为有效电压，并在下拉节点的电位的控制下，控制所述上拉控制节点的电位为无效电压；

上拉节点控制电路，配置为根据所述上拉控制节点的电位，控制第一上拉节点的电位和第二上拉节点的电位；

第一栅极驱动信号输出电路，配置为在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，在所述下拉节点的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

第二栅极驱动信号输出电路，配置为在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，在所述下拉节点的电位的控制下，控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位；以及，

下拉节点控制电路，配置为在第三时钟信号端输入的第三时钟信号和第四时钟信号端输入的第四时钟信号的控制下，控制并维持所述下拉节点的电位，在所述上拉控制节点的电位的控制下，对所述下拉节点的电位进行复位。
如权利要求1所述的栅极驱动单元，其中，所述起始端包括奇数行起始端和偶数行起始端；

所述上拉控制节点控制电路配置为当所述奇数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压，并当所述偶数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压，当所述下拉节点的电位为有效电压时，控制所述上拉控制节点的电位为无效电压。
如权利要求2所述的栅极驱动单元，其中，所述上拉控制节点控制电路包括：

第一晶体管，控制极与所述奇数行起始端连接，第一极与第一电压端连接，第二极与所述上拉控制节点连接；

第二晶体管，控制极与所述偶数行起始端连接，第一极与第一电压端连接，第二极与所述上拉控制节点连接；

上拉控制节点下拉晶体管，控制极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与第二电压端连接；以及，

上拉控制节点维持电容，第一端与所述上拉控制节点连接，第二端与第三电压端连接。
如权利要求1所述的栅极驱动单元，其中，所述起始端包括正向奇数行起始端、反向奇数行起始端、正向偶数行起始端和反向奇数行起始端；所述栅极驱动单元还包括正向扫描控制端和反向扫描控制端；

所述上拉控制节点控制电路配置为在正向扫描时，在所述正向扫描控制端输入的正向扫描控制信号的控制下，当所述正向奇数行起始端输入有效电压时，控制所述上拉控制节点的电位为有效电压，并当所述正向偶数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压；

所述上拉控制节点控制电路还配置为在反向扫描时，在所述反向扫描控制端输入的反向扫描控制信号的控制下，当所述反向奇数行起始端输入有效电压时，控制所述上拉控制节点的电位为有效电压，并当所述反向偶数行起始端输入有效电压时，控制并维持所述上拉控制节点的电位为有效电压；

所述上拉控制节点控制电路还配置为当所述下拉节点的电位为有效电压时，控制所述上拉控制节点的电位为无效电压。
如权利要求4所述的栅极驱动单元，其中，所述上拉控制节点控制电路包括：

第一正向扫描控制晶体管，控制极与所述正向扫描控制端连接，第一极与所述正向奇数行起始端连接；

第二正向扫描控制晶体管，控制极与所述正向扫描控制端连接，第一极与所述正向偶数行起始端连接；

第一反向扫描控制晶体管，控制极与所述反向扫描控制端连接，第一极与第一上拉控制节点控制晶体管的控制极连接，第二极与所述反向奇数行起始端连接；

第二反向扫描控制晶体管，控制极与所述反向扫描控制端连接，第一极与第二上拉控制节点控制晶体管的控制极连接，第二极与所述反向偶数行起始端连接；

第一上拉控制节点控制晶体管，控制极与所述第一正向扫描控制晶体管的第二极连接，第一极与第一电压端连接，第二极与所述上拉控制节点连接；

第二上拉控制节点控制晶体管，控制极与所述第二正向扫描控制晶体管的第二极连接，第一极与所述第一电压端连接，第二极与所述上拉控制节点连接；

上拉控制节点下拉晶体管，控制极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与第二电压端连接；以及，

上拉控制节点维持电容，第一端与所述上拉控制节点连接，第二端与第三电压端连接。
如权利要求1所述的栅极驱动单元，其中，还包括复位电路；

所述复位电路配置为在空白区复位端输入的空白区复位信号的控制下，控制所述下拉节点的电位为有效电压。
如权利要求1至6中任一权利要求所述的栅极驱动单元，其中，所述上拉节点控制电路包括：

第一上拉节点控制晶体管，控制极与第一电压端连接，第一极与所述第一上拉节点连接，第二极与所述上拉控制节点连接；以及，

第二上拉节点控制晶体管，控制极与所述第一电压端连接，第一极与所述第二上拉节点连接，第二极与所述上拉控制节点连接。
如权利要求1至6中任一权利要求所述的栅极驱动单元，其中，所述下拉节点控制电路包括：

第一下拉节点控制晶体管，控制极和第一极都与所述第三时钟信号端连接，第二极与所述下拉节点连接；

第二下拉节点控制晶体管，控制极和第二极都与所述第四时钟信号端连接，第一极与所述下拉节点连接；

第三下拉节点控制晶体管，控制极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与第二电压端连接；以及，

下拉节点维持电容，第一端与所述下拉节点连接，第二端与第四电压端连接。
如权利要求1至6中任一权利要求所述的栅极驱动单元，其中，所述第一栅极驱动信号输出电路包括第一输出晶体管和第一输出下拉晶体管；

所述第一输出晶体管的控制极与所述第一上拉节点连接，所述第一输出晶体管的第一极与所述第一时钟信号端连接，所述第一输出晶体管的第二极与所述第一栅极驱动信号输出端连接；

所述第一输出下拉晶体管的控制极与所述下拉节点连接，所述第一输出下拉晶体管的第一极与所述第一栅极驱动信号输出端连接，所述第一输出下拉晶体管的第二极与第二电压端连接。
权利要求1至6中任一权利要求所述的栅极驱动单元，其中，所述第二栅极驱动信号输出电路包括第二输出晶体管和第二输出下拉晶体管；

所述第二输出晶体管的控制极与所述第二上拉节点连接，所述第二输出晶体管的第一极与所述第二时钟信号端连接，所述第二输出晶体管的第二极与所述第二栅极驱动信号输出端连接；

所述第二输出下拉晶体管的控制极与所述下拉节点连接，所述第二输出下拉晶体管的第一极与所述第二栅极驱动信号输出端连接，所述第二输出下拉晶体管的第二极与第二电压端连接。
如权利要求1至6中任一权利要求所述的栅极驱动单元，其中，还包括触控输出控制电路；

所述触控输出控制电路配置为在触控输出控制端输入的触控输出控制信号的控制下，控制所述第一栅极驱动信号输出端和所述第二栅极驱动信号输出端都输出无效电压。
如权利要求1至6中任一权利要求所述的栅极驱动单元，其中，还包括息屏控制电路；

所述息屏控制电路用于在息屏控制端输入的息屏控制信号的控制下，控制所述第一栅极驱动信号输出端和所述第二栅极驱动信号输出端都输出有效电压。
一种栅极驱动方法，用于驱动如权利要求1至12中任一权利要求所述的栅极驱动单元，一帧画面显示时间包括第一显示周期和第二显示周期，所述第一显示周期包括依次设置的第一输入时间段和第一输出时间段；所述第二显示周期包括依次设置的第二输入时间段和第二输出时间段；所述栅极驱动方法包括：

在第一输入时间段和第二输入时间段，上拉控制节点控制电路在起始信号的控制下，控制上拉控制节点的电位为有效电压，上拉节点控制电路根据所述上拉控制节点的电位，控制第一上拉节点的电位和第二上拉节点的电位为有效电压；

在第一输出时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第一时钟信号端输入有效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出有效电压；

在第二输出时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第二时钟信号端输入有效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出有效电压。
如权利要求13所述的栅极驱动方法，其中，所述第一显示周期还包括设置于所述第一输出时间段之后的第一输出复位时间段和第一下拉节点控制时间段，所述第二显示周期还包括设置于所述第二输出时间段之后的第二输出复位时间段和第二下拉节点控制时间段，所述栅极驱动方法还包括：

在第一输出复位时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第一时钟信号端输入无效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出无效电压；

在第一下拉节点控制时间段，第三时钟信号端输入有效电压，下拉节点控制电路在第三时钟信号的控制下，控制下拉节点的电压为有效电压，第一栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

在第二输出复位时间段，上拉控制节点控制电路维持所述上拉控制节点的电位为有效电压，第二时钟信号端输入无效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出无效电压；

在第二下拉节点控制时间段，第四时钟信号端输入有效电压，下拉节点控制电路在第四时钟信号的控制下，控制下拉节点的电压为有效电压，第二栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位。
如权利要求14所述的栅极驱动方法，其中，所述第一显示周期还包括设置于所述第一下拉节点控制时间段之后的第一输出截止保持时间段，所述第二显示周期还包括设置于所述第二下拉节点控制时间段之后的第二输出截止保持时间段；所述栅极驱动方法还包括：

在第一输出截止保持时间段，下拉节点控制电路维持所述下拉节点的电压为有效电压，第一栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第一栅极驱动信号输出端输出的第一栅极驱动信号进行复位；

在第二输出截止保持时间段，下拉节点控制电路维持所述下拉节点的电压为有效电压，第二栅极驱动信号输出电路在所述下拉节点的电位的控制下，控制对所述第二栅极驱动信号输出端输出的第二栅极驱动信号进行复位。
如权利要求13至15中任一权利要求所述的栅极驱动方法，其中，还包括：

在第一输入时间段和第二输入时间段，第一时钟信号端和第二时钟信号端输入无效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出无效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出无效电压；

在第一输出时间段，第二时钟信号端输入有效电压，第二栅极驱动信号输出电路在所述第二上拉节点的电位的控制下，控制所述第二栅极驱动信号输出端与第二时钟信号端之间连通，以控制第二栅极驱动信号输出端输出无效电压；

在第二输出时间段，第一时钟信号端输入有效电压，第一栅极驱动信号输出电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一时钟信号端之间连通，以控制第一栅极驱动信号输出端输出无效电压。
如权利要求13至15中任一权利要求所述的栅极驱动方法，其中，所述栅极驱动单元还包括复位电路，所述栅极驱动方法还包括：

在两显示周期之间设置的空白时间段，所述复位电路在空白区复位端输入的空白区复位信号的控制下，控制下拉节点的电位为有效电压。
一种栅极驱动电路，包括多级如权利要求1至12中任一权利要求所述的栅极驱动单元。
如权利要求18所述的栅极驱动电路，其中，所述起始端包括奇数行起始端和偶数行起始端；

除了第一级栅极驱动单元，每一级栅极驱动单元的奇数行起始端与相邻上一级栅极驱动单元的第一栅极驱动信号输出端连接，每一级栅极驱动单元的偶数行起始端与相邻上一级栅极驱动单元的第二栅极驱动信号输出端连接；

第一级栅极驱动单元的奇数行起始端与第一起始信号输入端连接，第一级栅极驱动单元的偶数行起始端与第二起始信号输入端连接。
如权利要求18所述的栅极驱动电路，其中，所述起始端包括正向奇数行起始端、反向奇数行起始端、正向偶数行起始端和反向奇数行起始端；所述栅极驱动单元还包括正向扫描控制端和反向扫描控制端；

除了第一级栅极驱动单元，每一级栅极驱动单元的正向奇数行起始端与相邻上一级栅极驱动单元的第一栅极驱动信号输出端连接，每一级栅极驱动单元的正向偶数行起始端与相邻上一级栅极驱动单元的第二栅极驱动信号输出端连接；

第一级栅极驱动单元的正向奇数行起始端与第一正向起始信号输入端连接，第一级栅极驱动单元的正向偶数行起始端与第二正向起始信号输入端连接；

除了最后一级栅极驱动单元，每一级栅极驱动单元的反向奇数行起始端与相邻下一级栅极驱动单元的第一栅极驱动信号输出端连接，每一级栅极驱动单元的反向偶数行起始端与相邻下一级栅极驱动单元的第二栅极驱动信号输出端连接；

最后一级栅极驱动单元的反向奇数行起始端与第一反向起始信号输入端连接，最后一级栅极驱动单元的反向偶数行起始端与第二反向起始信号输入端连接。
如权利要求19或20所述的栅极驱动电路，其中，第2n-1级栅极驱动单元的第一时钟信号端与第一时钟信号输入端连接，第2n-1级栅极驱动单元的第二时钟信号端与第二时钟信号输入端连接，第2n-1级栅极驱动单元的第一时钟信号端与第五时钟信号输入端连接，第2n-1级栅极驱动单元的第二时钟信号端与第六时钟信号输入端连接；

第2n级栅极驱动单元的第一时钟信号端与第三时钟信号输入端连接，第2n级栅极驱动单元的第二时钟信号端与第四时钟信号输入端连接，第2n级栅极驱动单元的第一时钟信号端与第七时钟信号输入端连接，第2n级栅极驱动单元的第二时钟信号端与第八时钟信号输入端连接；

n为正整数。
一种栅极驱动方法，应用于如权利要求18至21中任一权利要求所述的栅极驱动电路，一帧画面显示时间包括第一显示周期和第二显示周期；所述栅极驱动方法包括：

在第一显示周期，所述栅极驱动电路包括的各级栅极驱动单元逐级通过其第一栅极驱动信号输出端输出有效电压；

在第二显示周期，所述栅极驱动电路包括的各级栅极驱动单元逐级通过其第二栅极驱动信号输出端输出有效电压。
如权利要求22所述的栅极驱动方法，其中，第一显示周期包括依次设置的M个显示时间段，第二显示周期包括依次设置的M个显示时间段，M为所述栅极驱动电路包括的栅极驱动单元的总级数；所述栅极驱动方法包括：在正向扫描时，

在所述第一显示周期中的第m个显示时间段，所述栅极驱动电路包括的第m级栅极驱动单元通过其第一栅极驱动信号输出端输出有效电压；

在所述第二显示周期中的第m个显示时间段，所述栅极驱动电路包括的第m级栅极驱动单元通过其第二栅极驱动信号输出端输出有效电压；

M为大于1的整数，m为小于或等于M的正整数。
如权利要求22所述的栅极驱动方法，其中，第一显示周期包括依次设置的M个显示时间段，第二显示周期包括依次设置的M个显示时间段，M为所述栅极驱动电路包括的栅极驱动单元的总级数；所述栅极驱动方法包括：在反向扫描时，

在所述第一显示周期中的第m个显示时间段，所述栅极驱动电路包括的第M-m+1级栅极驱动单元通过其第一栅极驱动信号输出端输出有效电压；

在所述第二显示周期中的第m个显示时间段，所述栅极驱动电路包括的第M-m+1级栅极驱动单元通过其第二栅极驱动信号输出端输出有效电压；

M为大于1的整数，m为小于或等于M的正整数。
一种显示面板，包括显示基板，还包括设置于所述显示基板上的2M行栅线和如权利要求18至21中任一权利要求所述的栅极驱动电路；M为所述栅极驱动电路包括的栅极驱动单元的总级数；

所述栅极驱动电路的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线连接；

所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线连接；

M为大于1的整数，m为小于或等于M的正整数。
一种显示面板，包括显示基板，还包括设置于所述显示基板上的2M行栅线和两个如权利要求18至21中任一权利要求所述的栅极驱动电路；M为所述栅极驱动电路包括的栅极驱动单元的总级数；

第一个所述栅极驱动电路的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线的左端连接；

第一个所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线的左端连接；

第二个所述栅极驱动电路的第m级栅极驱动单元的第一栅极驱动信号输出端与第2m-1行栅线的右端连接；

第二个所述栅极驱动电路的第m级栅极驱动单元的第二栅极驱动信号输出端与第2m行栅线的右端连接；

M为大于1的整数，m为小于或等于M的正整数。
一种显示装置，包括如权利要求25所述的显示面板或如权利要求26所述的显示面板。