CN106960652A - 栅极驱动单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。所述栅极驱动单元包括输入复位模块，存储模块、上拉节点控制模块、下拉节点控制模块和输出模块；栅极驱动单元还包括时钟信号控制模块；时钟信号控制模块分别与第一控制信号端、第二控制信号端、第一基准时钟信号端，第二基准时钟信号端，第一时钟信号端、第二时钟信号端连接，用于在来自第一控制信号端的第一控制信号和来自第二控制信号端的第二控制信号的控制下，根据第一基准时钟信号和来自第二基准时钟信号，同时向第一时钟信号端、时钟信号端分别输出同频反相的时钟信号。本发明能实现高清显示模式和低功耗显示模式的随意切换，从而可以满足视觉需求也可以有效降低功耗。

Description

栅极驱动单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。
背景技术
现有的显示面板在正常显示时，不能根据显示情况随时进行不同分辨率的切换，不能实现Smart View(智能显示)功能，不能实现面板高清显示和低功耗模式的随意切换，从而不可以满足视觉需求的同时有效降低功耗。
发明内容
本发明的主要目的在于提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中不能智能调整为显示驱动提供的时钟信号的频率，从而不能使得显示面板在任意时间进行分辨率切换，不能实现智能显示，在高清显示模式和低功耗显示模块间随意切换的问题。
与现有技术相比，本发明提供了一种栅极驱动单元，包括输入复位模块，存储模块、上拉节点控制模块、下拉节点控制模块和输出模块；所述输入复位模块与上拉节点连接；所述上拉节点控制模块分别与下拉节点和所述上拉节点连接；所述存储模块分别与所述上拉节点和栅极驱动信号输出端连接；
所述下拉节点控制模块分别与第一时钟信号端、所述上拉节点和所述下拉节点连接，用于当所述上拉节点的电位为第一电平并所述第一时钟信号端输入第二电平时控制所述下拉节点与所述第一时钟信号端连接；
所述输出模块分别与所述上拉节点、所述下拉节点、第二时钟信号端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为第二电平时控制所述栅极驱动信号输出端与所述第二时钟信号端连接；
所述栅极驱动单元还包括时钟信号控制模块；
所述时钟信号控制模块分别与第一控制信号端、第二控制信号端、第一基准时钟信号端，第二基准时钟信号端，第一时钟信号端、第二时钟信号端连接，用于在来自所述第一控制信号端的第一控制信号和来自所述第二控制信号端的第二控制信号的控制下，根据来自所述第一基准时钟信号端的第一基准时钟信号和来自所述第二基准时钟信号端的第二基准时钟信号，同时向所述第一时钟信号端、第二时钟信号端分别输出同频反相的时钟信号。
实施时，所述第一基准时钟信号和第二基准时钟信号同频反相。
实施时，所述时钟信号控制模块包括第一开关管、第二开关管、第三开关管和第四开关管，其中，
所述第一开关管的栅极与第一控制信号端连接，所述第一开关管的第一极与所述第一基准时钟信号端连接，所述第一开关管的第二极与所述第一时钟信号端连接；
所述第二开关管的栅极与第二控制信号端连接，所述第二开关管的第一极与所述第一时钟信号端连接，所述第二开关管的第二极与所述第二基准时钟信号端连接；
所述第三开关管的栅极与所述第一控制信号端连接，所述第三开关管的第一极与所述第二基准时钟信号端连接，所述第三开关管的第二极与所述第二时钟信号端连接；以及，
所述第四开关管的栅极与所述第二控制信号端连接，所述第四开关管的第一极与所述第二时钟信号端连接，所述第四开关管的第二极与所述第一基准时钟信号端连接。
实施时，所述时钟信号控制模块包括第一开关管、第二开关管和反相器，其中，
所述第一开关管的栅极与第一控制信号端连接，所述第一开关管的第一极与所述第一基准时钟信号端连接，所述第一开关管的第二极与所述第一时钟信号端连接；
所述第二开关管的栅极与第二控制信号端连接，所述第二开关管的第一极与所述第一时钟信号端连接，所述第二开关管的第二极与所述第二基准时钟信号端连接；以及，
所述反相器的输入端与所述第一时钟信号端连接，所述反相器的输出端与所述第二时钟信号端连接。
实施时，所述下拉节点控制模块还分别与所述栅极驱动信号输出端和第一电平输入端连接，还用于当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接，当所述栅极驱动信号输出端输出的栅极驱动信号的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接；
所述输出模块还与所述第一电平输入端连接，还用于当所述下拉节点的电位为第二电平时控制所述栅极驱动信号输出端与所述第一电平输入端连接。
实施时，所述下拉节点控制模块包括第一下拉节点控制晶体管、第二下拉节点控制晶体管、第三下拉节点控制晶体管和下拉节点电位维持电容，其中，
所述第一下拉节点控制晶体管的栅极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述第一电平输入端连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第二下拉节点控制晶体管的栅极与所述栅极驱动信号输出端连接，所述第二下拉节点控制晶体管的第一极与所述下拉节点连接，所述第二下拉节点控制晶体管的第二极与所述第一电平输入端连接；
所述第三下拉节点控制晶体管的栅极和所述第三下拉节点控制晶体管的第一极都与所述第一时钟信号端连接，所述第三下拉节点控制晶体管的第二极与所述下拉节点连接；
所述下拉节点电位维持电容的第一端与所述下拉节点连接，所述下拉节点电位维持电容的第二端与所述第一电平输入端连接；
所述输出模块包括上拉晶体管和下拉晶体管，其中，
所述上拉晶体管的栅极与所述上拉节点连接，所述上拉晶体管的第一极与所述第二时钟信号端连接，所述上拉晶体管的第二极与所述栅极驱动信号输出端连接；
所述下拉晶体管的栅极与所述下拉节点连接，所述下拉晶体管的第一极与所述栅极驱动信号输出端连接，所述下拉晶体管的第二极与所述第一电平输入端连接。
实施时，所述输入复位模块包括输入晶体管和复位晶体管，其中，
所述输入晶体管的栅极与输入端连接，所述输入晶体管的第一极与第一扫描电平输入端连接，所述输入晶体管的第二极与所述上拉节点连接；以及，
所述复位晶体管的栅极与复位端连接，所述复位晶体管的第一极与所述上拉节点连接，所述复位晶体管的第二极与第二扫描电平输入端连接；
所述存储模块包括存储电容；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接；
所述上拉节点控制模块包括上拉节点控制晶体管；所述上拉节点控制晶体管的栅极与所述下拉节点连接，所述上拉节点控制晶体管的第一极与所述上拉节点连接，所述上拉节点控制晶体管的第二极与所述第一电平输入端连接。
本发明还提供了一种栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：
在低功耗显示阶段，在第一控制信号和第二控制信号的控制下，时钟信号控制模块根据第一基准时钟信号和第二基准时钟信号，提供第一时钟信号至第一时钟信号输入端，并提供第二时钟信号至第二时钟信号输入端；所述第一时钟信号和所述第二时钟信号同频反相；所述第一控制信号和所述第二控制信号为固定电平信号；
在高清显示阶段，在第一控制信号和第二控制信号的控制下，时钟信号控制模块根据第一基准时钟信号和第二基准时钟信号，提供第三时钟信号至第一时钟信号输入端，并提供第四时钟信号至第二时钟信号输入端；所述第三时钟信号和所述第四时钟信号同频反相；所述第一控制信号和所述第二控制信号频率相同；所述第一基准时钟信号和第二基准时钟信号同频反相；第一基准时钟信号的周期和第二基准时钟信号的周期都为T；所述第一控制信号比所述第一基准时钟信号延迟T/4；
所述第三时钟信号的频率大于所述第一时钟信号的频率。
本发明还提供了一种栅极驱动电路，包括多个级联的上述的栅极驱动单元。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动单元、驱动方法、栅极驱动电路和显示装置能够在任意时间调整提供至所述第一时钟信号端、所述第二时钟信号端的时钟信号的频率，并能够随时对该时钟信号的频率进行切换，使得显示面板可以在任意时间进行分辨率的不同切换，从而实现智能显示功能，实现高清显示模式和低功耗显示模式的随意切换，从而可以满足视觉需求也可以有效降低功耗。
附图说明
图1是本发明实施例所述的栅极驱动单元的结构图；
图2是本发明实施例所述的栅极驱动单元的结构图；
图3是本发明图2所示的栅极驱动单元的实施例的工作时序图；
图4是本发明所述的栅极驱动单元的第一具体实施例的电路图；
图5是本发明所述的栅极驱动单元的第一具体实施例的工作时序图；
图6是本发明所述的栅极驱动单元的第二具体实施例的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的栅极驱动单元包括输入复位模块11，存储模块12、上拉节点控制模块13、下拉节点控制模块14和输出模块15；
所述输入复位模块11与上拉节点PU连接；
所述上拉节点控制模块13分别与下拉节点PD和所述上拉节点PU连接；
所述存储模块12分别与所述上拉节点PU和栅极驱动信号输出端OUT连接；
所述下拉节点控制模块14分别与第一时钟信号端CKB_N、所述上拉节点PU和所述下拉节点PD连接，用于当所述上拉节点PU的电位为第一电平并所述第一时钟信号端CKB_N输出第二电平时控制所述下拉节点PD与所述第一时钟信号端CKB_N连接；
所述输出模块15分别与所述上拉节点PU、所述下拉节点PD、第二时钟信号端CK_N和栅极驱动信号输出端OUT连接，用于当所述上拉节点PU的电位为第二电平时控制所述栅极驱动信号输出端OUT与所述第二时钟信号端CK_N连接；
所述栅极驱动单元还包括时钟信号控制模块16；
所述时钟信号控制模块16分别与第一控制信号端EN1、第二控制信号端EN2、第一基准时钟信号端CKB，第二基准时钟信号端CK，第一时钟信号端CKB_N、第二时钟信号端CK_N连接，用于在来自所述第一控制信号端EN1的第一控制信号和来自所述第二控制信号端EN2的第二控制信号的控制下，根据来自所述第一基准时钟信号端CKB的第一基准时钟信号和来自所述第二基准时钟信号端CK的第二基准时钟信号，同时向所述第一时钟信号端CKB_N、第二时钟信号端CK_N分别输出同频反相的时钟信号。
本发明实施例所述的栅极驱动单元新增时钟信号控制模块16，能够在第一控制信号和第二控制信号的控制下，根据第一基准时钟信号和第二基准时钟信号，同时向所述第一时钟信号端CKB_N、第二时钟信号端CK_N分别输出同频反相的时钟信号，这样能够在任意时间调整提供至所述第一时钟信号端CKB_N、所述第二时钟信号端CK_N的时钟信号的频率，并能够随时对该时钟信号的频率进行切换，使得显示面板可以在任意时间进行分辨率的不同切换，从而实现Smart View(智能显示)功能，实现高清显示模式和低功耗显示模式的随意切换，从而可以满足视觉需求也可以有效降低功耗。
在具体实施时，所述第一基准时钟信号和第二基准时钟信号同频反相。
根据一种具体实施方式，所述时钟信号控制模块包括第一开关管、第二开关管、第三开关管和第四开关管，其中，
所述第一开关管的栅极与第一控制信号端连接，所述第一开关管的第一极与所述第一基准时钟信号端连接，所述第一开关管的第二极与所述第一时钟信号端连接；
所述第二开关管的栅极与第二控制信号端连接，所述第二开关管的第一极与所述第一时钟信号端连接，所述第二开关管的第二极与所述第二基准时钟信号端连接；
所述第三开关管的栅极与所述第一控制信号端连接，所述第三开关管的第一极与所述第二基准时钟信号端连接，所述第三开关管的第二极与所述第二时钟信号端连接；以及，
所述第四开关管的栅极与所述第二控制信号端连接，所述第四开关管的第一极与所述第二时钟信号端连接，所述第四开关管的第二极与所述第一基准时钟信号端连接。
如图2所示，在图1的基础上，所述时钟信号控制模块16包括第一开关管MK1、第二开关管MK2、第三开关管MK3和第四开关管MK4，其中，
所述第一开关管MK1的栅极与第一控制信号端EN1连接，所述第一开关管MK1的漏极与所述第一基准时钟信号端CKB连接，所述第一开关管MK1的源极与所述第一时钟信号端CKB_N连接；
所述第二开关管MK2的栅极与第二控制信号端EN2连接，所述第二开关管MK2的漏极与所述第一时钟信号端CKB_N连接，所述第二开关管MK2的源极与所述第二基准时钟信号端CK_N连接；
所述第三开关管MK3的栅极与所述第一控制信号端EN1连接，所述第三开关管MK3的漏极与所述第二基准时钟信号端CK_N连接，所述第三开关管MK3的源极与所述第二时钟信号端CK_N连接；以及，
所述第四开关管MK4的栅极与所述第二控制信号端EN2连接，所述第四开关管MK4的漏极与所述第二时钟信号端CK_N连接，所述第四开关管MK4的源极与所述第一基准时钟信号端CKB连接。
在图2所示的实施例中，各个开关管都为n型晶体管，但是在此仅以n型为例说明，在实际操作时，各开关管也可以为p型晶体管，在此不对晶体管的类型进行限定。
输出至CKB_N、CK_N的时钟信号为栅极驱动单元显示需要的时钟信号。
如图3所示，本发明如图2所示的实施例在工作时，
在低功耗显示阶段T1，EN1输出高电平，EN2输出低电平，此时MK1及MK3打开，MK2及MK4关闭；CKB_N与CKB连接，输出至CKB_N的时钟信号为CKB输出的第一基准时钟信号；CK与CK_N连接，输出至CK_N的时钟信号为CK输出的第二基准时钟信号；
在高清显示阶段T2，第一控制信号和第二控制信号都为时钟信号；
当EN1输出高电平时，EN2输出低电平，MK1打开，MK2关闭，MK3打开，MK4关闭，CKB_N与CKB连接，CK_N与CK连接；当EN1输出低电平，EN2输出高电平时，MK1关闭，MK2打开，MK3关闭，MK4打开，CKB_N与CK连接，CK_N与CKB连接；
当EN1输出低电平时，EN2输出高电平，MK2打开，MK1关闭，MK4打开，MK3关闭，CKB_N与CK连接，CK_N与CKB连接；当EN2输出低电平，EN1输出高电平时，MK2关闭，MK1打开，MK4关闭，MK3打开，CKB_N与CKB连接，CK_N与CK连接；
通过对第一控制信号在T2的波形和第二控制信号在T2的波形的设置，可以使得输出至CKB_N、CK_N的时钟信号的频率变为第一基准时钟信号的频率的两倍，以实现高清显示。
在实际操作时，第一基准时钟信号和第二基准时钟信号同频反相，第一基准时钟信号的周期和第二基准时钟信号的周期都为T；第一控制信号的波形在高清显示阶段T2比第一基准时钟信号延迟T/4，第二控制信号的波形在高清显示阶段T2与第一控制信号在高清显示阶段T2的波形反相。
本发明如图2所示的栅极驱动单元的实施例采用时钟信号控制模块，通过EN1、EN2对MK1、MK2、MK3、MK4进行控制，根据CKB输出的第一基准时钟信号和CK输出的第二基准时钟信号，输出同频反相的时钟信号至CKB_N、CK_N。如图3所示，通过不同阶段对第一控制信号的波形和第二控制信号的波形的设置，使得在高清显示阶段T2输出至CKB_N、CK_N的时钟信号的频率为第一基准时钟信号的频率的两倍，则相应的栅线充电时间变为原来的一半，从而调高分辨率，实现高清显示的功能；而在低功耗显示阶段T1，输出至CKB_N、CK_N的时钟信号的频率等于第一基准时钟信号的频率，从而实现低功耗的功能；
第一控制信号的波形和第二控制信号的波形可以由显示驱动IC(IntegratedCircuit，集成电路)内部调节控制。
根据另一种具体实施方式，所述时钟信号控制模块包括第一开关管、第二开关管和反相器，其中，
所述第一开关管的栅极与第一控制信号端连接，所述第一开关管的第一极与所述第一基准时钟信号端连接，所述第一开关管的第二极与所述第一时钟信号端连接；
所述第二开关管的栅极与第二控制信号端连接，所述第二开关管的第一极与所述第一时钟信号端连接，所述第二开关管的第二极与所述第二基准时钟信号端连接；以及，
所述反相器的输入端与所述第一时钟信号端连接，所述反相器的输出端与所述第二时钟信号端连接；
通过所述反相器保证输出至第一时钟信号端的时钟信号与输出至第二时钟信号端的时钟信号反相。
具体的，所述下拉节点控制模块还分别与所述栅极驱动信号输出端和第一电平输入端连接，还用于当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接，当所述栅极驱动信号输出端输出的栅极驱动信号的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接；
所述输出模块还与所述第一电平输入端连接，还用于当所述下拉节点的电位为第二电平时控制所述栅极驱动信号输出端与所述第一电平输入端连接。
具体的，所述下拉节点控制模块可以包括第一下拉节点控制晶体管、第二下拉节点控制晶体管、第三下拉节点控制晶体管和下拉节点电位维持电容，其中，
所述第一下拉节点控制晶体管的栅极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述第一电平输入端连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第二下拉节点控制晶体管的栅极与所述栅极驱动信号输出端连接，所述第二下拉节点控制晶体管的第一极与所述下拉节点连接，所述第二下拉节点控制晶体管的第二极与所述第一电平输入端连接；
所述第三下拉节点控制晶体管的栅极和所述第三下拉节点控制晶体管的第一极都与所述第一时钟信号端连接，所述第三下拉节点控制晶体管的第二极与所述下拉节点连接；以及，
所述下拉节点电位维持电容的第一端与所述下拉节点连接，所述下拉节点电位维持电容的第二端与所述第一电平输入端连接；
所述输出模块可以包括上拉晶体管和下拉晶体管，其中，
所述上拉晶体管的栅极与所述上拉节点连接，所述上拉晶体管的第一极与所述第二时钟信号端连接，所述上拉晶体管的第二极与所述栅极驱动信号输出端连接；
所述下拉晶体管的栅极与所述下拉节点连接，所述下拉晶体管的第一极与所述栅极驱动信号输出端连接，所述下拉晶体管的第二极与所述第一电平输入端连接。
具体的，所述输入复位模块可以包括输入晶体管和复位晶体管，其中，
所述输入晶体管的栅极与输入端连接，所述输入晶体管的第一极与第一扫描电平输入端连接，所述输入晶体管的第二极与所述上拉节点连接；以及，
所述复位晶体管的栅极与复位端连接，所述复位晶体管的第一极与所述上拉节点连接，所述复位晶体管的第二极与第二扫描电平输入端连接；
所述存储模块可以包括存储电容；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接；
所述上拉节点控制模块可以包括上拉节点控制晶体管；所述上拉节点控制晶体管的栅极与所述下拉节点连接，所述上拉节点控制晶体管的第一极与所述上拉节点连接，所述上拉节点控制晶体管的第二极与所述第一电平输入端连接。
下面通过两个具体实施例来说明本发明所述的栅极驱动单元。
如图4所示，本发明所述的栅极驱动单元的第一具体实施例包括输入复位模块，存储模块、上拉节点控制模块、下拉节点控制模块、输出模块和时钟信号控制模块；
所述时钟信号控制模块包括第一开关管MK1、第二开关管MK2、第三开关管MK3和第四开关管MK4，其中，
所述第一开关管MK1的栅极与第一控制信号端EN1连接，所述第一开关管MK1的漏极与所述第一基准时钟信号端CKB连接，所述第一开关管MK1的源极与所述第一时钟信号端CKB_N连接；
所述第二开关管MK2的栅极与第二控制信号端EN2连接，所述第二开关管MK2的漏极与所述第一时钟信号端CKB_N连接，所述第二开关管MK2的源极与所述第二基准时钟信号端CK连接；
所述第三开关管MK3的栅极与所述第一控制信号端EN1连接，所述第三开关管MK3的漏极与所述第二基准时钟信号端CK连接，所述第三开关管MK3的源极与所述第二时钟信号端CK_N连接；以及，
所述第四开关管MK4的栅极与所述第二控制信号端EN2连接，所述第四开关管MK4的漏极与所述第二时钟信号端CK_N连接，所述第四开关管MK4的源极与所述第一基准时钟信号端CKB连接；
所述下拉节点控制模块包括第一下拉节点控制晶体管MDC1、第二下拉节点控制晶体管MDC2、第三下拉节点控制晶体管MDC3和下拉节点电位维持电容Cd，其中，
所述第一下拉节点控制晶体管MDC1的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管MDC1的漏极与输入低电平VGL的低电平输入端连接，所述第一下拉节点控制晶体管MDC1的源极与所述下拉节点PD连接；
所述第二下拉节点控制晶体管MDC2的栅极与所述栅极驱动信号输出端OUT连接，所述第二下拉节点控制晶体管MDC2的漏极与所述下拉节点PD连接，所述第二下拉节点控制晶体管MDC2的源极与输入低电平VGL的低电平输入端连接；
所述第三下拉节点控制晶体管MDC3的栅极和所述第三下拉节点控制晶体管MDC3的漏极都与所述第一时钟信号端CKB_N连接，所述第三下拉节点控制晶体管MDC3的第二极与所述下拉节点PD连接；
所述下拉节点电位维持电容Cd的第一端与所述下拉节点PD连接，所述下拉节点电位维持电容Cd的第二端与输入低电平VGL的低电平输入端连接；
所述输出模块包括上拉晶体管MU和下拉晶体管MD，其中，
所述上拉晶体管MU的栅极与所述上拉节点PU连接，所述上拉晶体管MU的漏极与所述第二时钟信号端CK_N连接，所述上拉晶体管MU的源极与栅极驱动信号输出端OUT连接；
所述下拉晶体管MD的栅极与所述下拉节点PD连接，所述下拉晶体管MD的漏极与所述栅极驱动信号输出端OUT连接，所述下拉晶体管MD的源极与输入低电平VGL的低电平输入端连接；
所述输入复位模块包括输入晶体管MI和复位晶体管MR，其中，
所述输入晶体管MI的栅极与输入端STV连接，所述输入晶体管MI的漏极与第一扫描电平输入端CN连接，所述输入晶体管MI的源极与所述上拉节点PU连接；以及，
所述复位晶体管MR的栅极与复位端RESET连接，所述复位晶体管MR的漏极与所述上拉节点PU连接，所述复位晶体管MR的源极与第二扫描电平输入端CNB连接；
所述存储模块包括存储电容Cs；所述存储电容Cs的第一端与所述上拉节点PU连接，所述存储电容Cs的第二端与所述栅极驱动信号输出端OUT连接；
所述上拉节点控制模块包括上拉节点控制晶体管MUC；
所述上拉节点控制晶体管MUC的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管MUC的第一极与所述上拉节点PU连接，所述上拉节点控制晶体管MUC的第二极与输入低电平VGL的低电平输入端连接。
本发明如图4所示的第一具体实施例中，CKB_N、CK_N为栅极驱动单元提供显示需要的时钟信号。
在图4所示的第一具体实施例中，所有的晶体管都为n型晶体管，但是在此仅以n型晶体管为例，在实际操作时，采用的晶体管也可以为p型晶体管，当晶体管类型改变时，需要对控制信号的时序进行调整，在此对晶体管的类型并不作限定。
如图5所示，本发明如图4所示的栅极驱动单元的第一具体实施例在工作时，CN输出高电平，CNB输出低电平；
在低功耗显示阶段T1：EN1输出高电平，EN2输出低电平，CK_N与CK连接，CKB_N与CKB连接；
在第一输入时间段T11，STV输出的输入信号打开MI，CN输出高电平，使PU的电压被拉高，MDC1打开，PD的电位被拉低，由于此时输出至CK_N的时钟信号为低电平，因此OUT输出低电平；
在第一输出时间段T12，PU的电位被Cs自举拉升，此时输出至CK_N的时钟信号为高电平，MU打开，MU将OUT输出的栅极驱动信号的电位充分拉至高电平，使该栅极驱动信号驱动的栅线完全打开充电，此时一般情况下，该栅线的打开时间为输出至CK_N的时钟信号的高电平时间，由于此时处于低功耗模式下，所以，栅线的打开时间较高清显示模式下栅线的打开时间较长；MDC1和MDC2都打开，将PD的电位拉低；
在第一复位时间段T13，CK输出低电平，CKB输出高电平，MDC3打开，PD的电位升为高电平，打开MD和MUC，此时RESET输出高电平，所以会把PU的电位和OUT输出的栅极驱动信号的电位直接拉低到低电平VGL，从而及时关闭栅线；
在高清显示阶段T2，处于高清显示模式下，第一控制信号和第二控制信号都为时钟信号；
当EN1输出高电平时，EN2输出低电平，MK1打开，MK2关闭，MK3打开，MK4关闭，CKB_N与CKB连接，CK_N与CK连接；当EN1输出低电平，EN2输出高电平时，MK1关闭，MK2打开，MK3关闭，MK4打开，CKB_N与CK连接，CK_N与CKB连接；
当EN1输出低电平时，EN2输出高电平，MK2打开，MK1关闭，MK4打开，MK3关闭，CKB_N与CK连接，CK_N与CKB连接；当EN2输出低电平，EN1输出高电平时，MK2关闭，MK1打开，MK4关闭，MK3打开，CKB_N与CKB连接，CK_N与CK连接；
通过对第一控制信号在T2的波形和第二控制信号在T2的波形的设置，可以使得输出至CKB_N、CK_N的时钟信号的频率变为第一基准时钟信号的频率的两倍，由于栅线打开的时间为输出至CK_N的时钟信号的高电平时间，因此在高清显示模式下栅线打开的时间变为在低功耗显示模式下的一半，在相同的时间内会使两倍数量的栅线完成充放电的功能，因此，会实现高清显示。
如图6所示，本发明所述的栅极驱动单元的第二具体实施例包括：输入复位模块，存储模块、上拉节点控制模块、下拉节点控制模块、输出模块和时钟信号控制模块；
所述时钟信号控制模块包括第一开关管MK1、第二开关管MK2和反相器F1，其中，
所述第一开关管MK1的栅极与第一控制信号端EN1连接，所述第一开关管MK1的漏极与所述第一基准时钟信号端CKB连接，所述第一开关管MK1的源极与所述第一时钟信号端CKB_N连接；
所述第二开关管MK2的栅极与第二控制信号端EN2连接，所述第二开关管MK2的漏极与所述第一时钟信号端CKB_N连接，所述第二开关管MK2的源极与所述第二基准时钟信号端CK_N连接；
所述反相器F1的输入端与第一时钟信号端CKB_N连接，所述反相器F1的输出端与第二时钟信号端CK_N连接；
所述下拉节点控制模块包括第一下拉节点控制晶体管MDC1、第二下拉节点控制晶体管MDC2、第三下拉节点控制晶体管MDC3和下拉节点电位维持电容Cd，其中，
所述第一下拉节点控制晶体管MDC1的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管MDC1的漏极与输入低电平VGL的低电平输入端连接，所述第一下拉节点控制晶体管MDC1的源极与所述下拉节点PD连接；
所述第二下拉节点控制晶体管MDC2的栅极与所述栅极驱动信号输出端OUT连接，所述第二下拉节点控制晶体管MDC2的漏极与所述下拉节点PD连接，所述第二下拉节点控制晶体管MDC2的源极与输入低电平VGL的低电平输入端连接；
所述第三下拉节点控制晶体管MDC3的栅极和所述第三下拉节点控制晶体管MDC3的漏极都与所述第一时钟信号端CKB_N连接，所述第三下拉节点控制晶体管MDC3的第二极与所述下拉节点PD连接；
所述下拉节点电位维持电容Cd的第一端与所述下拉节点PD连接，所述下拉节点电位维持电容Cd的第二端与输入低电平VGL的低电平输入端连接；
所述输出模块包括上拉晶体管MU和下拉晶体管MD，其中，
所述上拉晶体管MU的栅极与所述上拉节点PU连接，所述上拉晶体管MU的漏极与所述第二时钟信号端CK_N连接，所述上拉晶体管MU的源极与栅极驱动信号输出端OUT连接；
所述下拉晶体管MD的栅极与所述下拉节点PD连接，所述下拉晶体管MD的漏极与所述栅极驱动信号输出端OUT连接，所述下拉晶体管MD的源极与输入低电平VGL的低电平输入端连接；
所述输入复位模块包括输入晶体管MI和复位晶体管MR，其中，
所述输入晶体管MI的栅极与输入端STV连接，所述输入晶体管MI的漏极与第一扫描电平输入端CN连接，所述输入晶体管MI的源极与所述上拉节点PU连接；以及，
所述复位晶体管MR的栅极与复位端RESET连接，所述复位晶体管MR的漏极与所述上拉节点PU连接，所述复位晶体管MR的源极与第二扫描电平输入端CNB连接；
所述存储模块包括存储电容Cs；所述存储电容Cs的第一端与所述上拉节点PU连接，所述存储电容Cs的第二端与所述栅极驱动信号输出端OUT连接；
所述上拉节点控制模块包括上拉节点控制晶体管MUC；
所述上拉节点控制晶体管MUC的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管MUC的第一极与所述上拉节点PU连接，所述上拉节点控制晶体管MUC的第二极与输入低电平VGL的低电平输入端连接。
图6所示的栅极驱动单元的第二具体实施例与图4所示的栅极驱动单元的第一具体实施例的区别仅在于采用反相器F1代替第三开关管MK3和第四开关管MK4。
本发明实施例所述的栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：
在低功耗显示阶段，在第一控制信号和第二控制信号的控制下，时钟信号控制模块根据第一基准时钟信号和第二基准时钟信号，提供第一时钟信号至第一时钟信号输入端，并提供第二时钟信号至第二时钟信号输入端；所述第一时钟信号和所述第二时钟信号同频反相；所述第一控制信号和所述第二控制信号为固定电平信号；
在高清显示阶段，在第一控制信号和第二控制信号的控制下，时钟信号控制模块根据第一基准时钟信号和第二基准时钟信号，提供第三时钟信号至第一时钟信号端，并提供第四时钟信号至第二时钟信号端；所述第三时钟信号和所述第四时钟信号同频反相；所述第一控制信号和所述第二控制信号频率相同，可以理解的是，当栅极驱动单元中各个晶体管均为同类型的晶体管时，都为n型晶体管或都为p型晶体管，所述第一控制信号和所述第二控制信号同频反相；所述第一基准时钟信号和第二基准时钟信号同频反相；第一基准时钟信号的周期和第二基准时钟信号的周期都为T；所述第一控制信号比所述第一基准时钟信号延迟T/4；
所述第三时钟信号的频率大于所述第一时钟信号的频率。
本发明实施例所述的栅极驱动单元的驱动方法通过采用时钟信号控制模块控制在高清显示阶段提供至第一时钟信号端、第二时钟信号端的时钟信号的频率比在低功耗显示阶段提供至第一时钟信号端、第二时钟信号端的时钟信号的频率大，以实现Smart(智能)View(显示)，实现显示面板在高清显示和低功耗模式之间的切换，可以在满足视觉需求的同时有效降低功耗。
本发明实施例所述的栅极驱动电路包括多个级联的上述的栅极驱动单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种栅极驱动单元，其特征在于，包括输入复位模块，存储模块、上拉节点控制模块、下拉节点控制模块和输出模块；所述输入复位模块与上拉节点连接；所述上拉节点控制模块分别与下拉节点和所述上拉节点连接；所述存储模块分别与所述上拉节点和栅极驱动信号输出端连接；
所述下拉节点控制模块分别与第一时钟信号端、所述上拉节点和所述下拉节点连接，用于当所述上拉节点的电位为第一电平并所述第一时钟信号端输入第二电平时控制所述下拉节点与所述第一时钟信号端连接；
所述输出模块分别与所述上拉节点、所述下拉节点、第二时钟信号端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为第二电平时控制所述栅极驱动信号输出端与所述第二时钟信号端连接；
所述栅极驱动单元还包括时钟信号控制模块；
所述时钟信号控制模块分别与第一控制信号端、第二控制信号端、第一基准时钟信号端，第二基准时钟信号端，第一时钟信号端、第二时钟信号端连接，用于在来自所述第一控制信号端的第一控制信号和来自所述第二控制信号端的第二控制信号的控制下，根据来自所述第一基准时钟信号端的第一基准时钟信号和来自所述第二基准时钟信号端的第二基准时钟信号，同时向所述第一时钟信号端、第二时钟信号端分别输出同频反相的时钟信号。
2.如权利要求1所述的栅极驱动单元，其特征在于，所述第一基准时钟信号和第二基准时钟信号同频反相。
3.如权利要求1或2所述的栅极驱动单元，其特征在于，所述时钟信号控制模块包括第一开关管、第二开关管、第三开关管和第四开关管，其中，
所述第一开关管的栅极与第一控制信号端连接，所述第一开关管的第一极与所述第一基准时钟信号端连接，所述第一开关管的第二极与所述第一时钟信号端连接；
所述第二开关管的栅极与第二控制信号端连接，所述第二开关管的第一极与所述第一时钟信号端连接，所述第二开关管的第二极与所述第二基准时钟信号端连接；
所述第三开关管的栅极与所述第一控制信号端连接，所述第三开关管的第一极与所述第二基准时钟信号端连接，所述第三开关管的第二极与所述第二时钟信号端连接；以及，
所述第四开关管的栅极与所述第二控制信号端连接，所述第四开关管的第一极与所述第二时钟信号端连接，所述第四开关管的第二极与所述第一基准时钟信号端连接。
4.如权利要求1或2所述的栅极驱动单元，其特征在于，所述时钟信号控制模块包括第一开关管、第二开关管和反相器，其中，
所述第一开关管的栅极与第一控制信号端连接，所述第一开关管的第一极与所述第一基准时钟信号端连接，所述第一开关管的第二极与所述第一时钟信号端连接；
所述第二开关管的栅极与第二控制信号端连接，所述第二开关管的第一极与所述第一时钟信号端连接，所述第二开关管的第二极与所述第二基准时钟信号端连接；以及，
所述反相器的输入端与所述第一时钟信号端连接，所述反相器的输出端与所述第二时钟信号端连接。
5.如权利要求1或2所述的栅极驱动单元，其特征在于，所述下拉节点控制模块还分别与所述栅极驱动信号输出端和第一电平输入端连接，还用于当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接，当所述栅极驱动信号输出端输出的栅极驱动信号的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接；
所述输出模块还与所述第一电平输入端连接，还用于当所述下拉节点的电位为第二电平时控制所述栅极驱动信号输出端与所述第一电平输入端连接。
6.如权利要求5所述的栅极驱动单元，其特征在于，所述下拉节点控制模块包括第一下拉节点控制晶体管、第二下拉节点控制晶体管、第三下拉节点控制晶体管和下拉节点电位维持电容，其中，
所述第一下拉节点控制晶体管的栅极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述第一电平输入端连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第二下拉节点控制晶体管的栅极与所述栅极驱动信号输出端连接，所述第二下拉节点控制晶体管的第一极与所述下拉节点连接，所述第二下拉节点控制晶体管的第二极与所述第一电平输入端连接；
所述第三下拉节点控制晶体管的栅极和所述第三下拉节点控制晶体管的第一极都与所述第一时钟信号端连接，所述第三下拉节点控制晶体管的第二极与所述下拉节点连接；
所述下拉节点电位维持电容的第一端与所述下拉节点连接，所述下拉节点电位维持电容的第二端与所述第一电平输入端连接；
所述输出模块包括上拉晶体管和下拉晶体管，其中，
所述上拉晶体管的栅极与所述上拉节点连接，所述上拉晶体管的第一极与所述第二时钟信号端连接，所述上拉晶体管的第二极与所述栅极驱动信号输出端连接；
所述下拉晶体管的栅极与所述下拉节点连接，所述下拉晶体管的第一极与所述栅极驱动信号输出端连接，所述下拉晶体管的第二极与所述第一电平输入端连接。
7.如权利要求1或2所述的栅极驱动单元，其特征在于，所述输入复位模块包括输入晶体管和复位晶体管，其中，
所述输入晶体管的栅极与输入端连接，所述输入晶体管的第一极与第一扫描电平输入端连接，所述输入晶体管的第二极与所述上拉节点连接；以及，
所述复位晶体管的栅极与复位端连接，所述复位晶体管的第一极与所述上拉节点连接，所述复位晶体管的第二极与第二扫描电平输入端连接；
所述存储模块包括存储电容；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接；
所述上拉节点控制模块包括上拉节点控制晶体管；所述上拉节点控制晶体管的栅极与所述下拉节点连接，所述上拉节点控制晶体管的第一极与所述上拉节点连接，所述上拉节点控制晶体管的第二极与所述第一电平输入端连接。
8.一种栅极驱动单元的驱动方法，应用于如权利要求1至7中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动单元的驱动方法包括：
在低功耗显示阶段，在第一控制信号和第二控制信号的控制下，时钟信号控制模块根据第一基准时钟信号和第二基准时钟信号，提供第一时钟信号至第一时钟信号输入端，并提供第二时钟信号至第二时钟信号输入端；所述第一时钟信号和所述第二时钟信号同频反相；所述第一控制信号和所述第二控制信号为固定电平信号；
在高清显示阶段，在第一控制信号和第二控制信号的控制下，时钟信号控制模块根据第一基准时钟信号和第二基准时钟信号，提供第三时钟信号至第一时钟信号输入端，并提供第四时钟信号至第二时钟信号输入端；所述第三时钟信号和所述第四时钟信号同频反相；所述第一控制信号和所述第二控制信号频率相同；所述第一基准时钟信号和第二基准时钟信号同频反相；第一基准时钟信号的周期和第二基准时钟信号的周期都为T；所述第一控制信号比所述第一基准时钟信号延迟T/4；
所述第三时钟信号的频率大于所述第一时钟信号的频率。
9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至7中任一权利要求所述的栅极驱动单元。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
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