CN106940977A - 移位寄存器、阵列基板栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器，包括：输入单元，输入单元分别与信号输入端和信号控制端相连，输入单元用于根据信号输入端提供的输入信号和信号控制端提供的控制信号生成充电控制信号和电压保持信号；上拉输出单元，上拉输出单元包括上拉节点；第一充电单元，第一充电单元分别与上拉节点、输入单元和第一电平信号端相连，第一充电单元用于根据充电控制信号通过第一电平信号端提供的电平信号对上拉节点进行充电，并根据电压保持信号对上拉节点的电压进行保持以使移位寄存器输出的驱动信号无压降，可保证高温TFT漏电时本级输出无drop，有效改善高温时的显示效果。本发明还公开了一种阵列基板栅极驱动电路和一种显示装置。

Description

移位寄存器、阵列基板栅极驱动电路和显示装置
技术领域
本发明涉及显示控制技术领域，特别涉及一种移位寄存器、一种阵列基板栅极驱动(GOA，Gate Driver on Array)电路以及一种显示装置。
背景技术
相关技术中的GOA电路例如10T3C的NMOS驱动电路，在高温情况下，会发生TFT(Thin Film Transistor，是薄膜晶体管)漏电现象，从而会导致本级GOA电路输出有drop(压降)。尤其是在TDDI(Touch and Display Driver Integration，触控与显示驱动器集成)产品的Touch时刻，PU(Pull UP，上拉)点会有很大的drop，导致本级输出drop很大，从而会带来高温显示效果差的问题。
发明内容
本发明旨在至少从一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种移位寄存器，能够使得上拉节点的电压得到更好的保持，防止上拉节点出现drop，从而保证高温TFT漏电时本级输出无drop，有效改善高温时的显示效果。
本发明的第二个目的在于提出一种阵列基板栅极驱动电路。本发明的第三个目的在于提出一种显示装置。
为达到上述目的，本发明第一方面实施例提出的一种移位寄存器，包括：输入单元，所述输入单元分别与信号输入端和信号控制端相连，所述输入单元用于根据所述信号输入端提供的输入信号和所述信号控制端提供的控制信号生成充电控制信号和电压保持信号；上拉输出单元，所述上拉输出单元包括上拉节点和第一信号输出端，所述上拉输出单元与第二时钟信号提供端相连，所述上拉输出单元用于在所述上拉节点提供的电平信号控制下导通，以通过所述第一信号输出端输出与所述第二时钟信号提供端提供的时钟信号相对应的驱动信号；第一充电单元，所述第一充电单元分别与所述上拉节点、所述输入单元和第一电平信号端相连，所述第一充电单元用于根据所述充电控制信号通过所述第一电平信号端提供的电平信号对所述上拉节点进行充电，并根据所述电压保持信号对所述上拉节点的电压进行保持以使所述驱动信号无压降。第一电平信号端第一电平信号端
根据本发明实施例的移位寄存器，通过输入单元根据信号输入端提供的输入信号和信号控制端提供的控制信号生成的电压保持信号，第一充电单元能够使得上拉节点的电压得到更好的保持，防止上拉节点出现drop，从而保证高温TFT漏电较大时本级gate输出无drop，解决了高温显示效果不佳的问题，尤其是对高温信赖性，具有很明显的改善效果。
根据本发明的一个实施例，所述的移位寄存器，还包括：下拉输出单元，所述下拉输出单元包括下拉节点，所述下拉输出单元分别与第二电平信号端和所述第一信号输出端相连，所述下拉输出单元用于在所述下拉节点提供的电平信号控制下导通，以对所述第一信号输出端输出的驱动信号进行下拉处理；第二充电单元，所述第二充电单元分别与第一时钟信号提供端和所述下拉节点相连，所述第二充电单元用于根据所述第一时钟信号提供端提供的时钟信号对所述下拉节点进行充电；第一放电单元，所述第一放电单元分别与所述第一充电单元、所述下拉节点和第二电平信号端相连，所述第一放电单元用于根据所述下拉节点的电平信号对所述上拉节点进行放电；第二放电单元，所述第二放电单元分别与所述下拉节点、所述输入单元和所述第二电平信号端相连，所述第二放电单元用于根据所述电压保持信号对所述下拉节点进行放电。
根据本发明的一个实施例，所述输入单元包括第一晶体管和第二晶体管，所述第一晶体管的第一端作为第一信号输入端，且与上一级移位寄存器的输出端相连，所述第一晶体管的第二端与第一信号控制端相连，所述第一晶体管的第三端与所述第二晶体管的第一端相连且具有第一节点，所述第二晶体管的第二端与第二信号控制端相连，所述第二晶体管的第三端作为第二信号输入端，且与下一级移位寄存器的输出端相连。
根据本发明的一个实施例，所述上拉输出单元包括第一电容和第三晶体管，所述第一电容的一端作为所述上拉节点，所述第一电容的另一端作为所述第一信号输出端，所述第三晶体管的第一端与所述第二时钟信号提供端相连，所述第三晶体管的第二端与所述上拉节点相连，所述第三晶体管的第三端与所述第一信号输出端相连。
根据本发明的一个实施例，所述下拉输出单元包括第四晶体管，所述第四晶体管的第一端与所述第一信号输出端相连，所述第四晶体管的第二端作为所述下拉节点，所述第四晶体管的第三端与所述第二电平信号端相连。
根据本发明的一个实施例，所述第一放电单元包括第五晶体管，所述第五晶体管的第一端通过所述第一充电单元与所述上拉节点相连，所述第五晶体管的第二端与所述下拉节点相连，所述第五晶体管的第三端与所述第二电平信号端相连。
根据本发明的一个实施例，所述第二放电单元包括第六晶体管，所述第六晶体管的第一端与所述下拉节点相连，所述第六晶体管的第二端与所述输入单元中的第一节点相连，所述第六晶体管的第三端与所述第二电平信号端相连。
根据本发明的一个实施例，所述第六晶体管的第一端与第三端之间并联第二电容，所述第五晶体管的第一端和第三端之间并联第三电容。
根据本发明的一个实施例，所述第二充电单元包括第七晶体管，所述第七晶体管的第一端和第二端相连后连接到所述第一时钟信号提供端，所述第七晶体管的第三端与所述下拉节点相连。
根据本发明的一个实施例，所述的移位寄存器，还包括第八晶体管，所述第八晶体管的第一端与所述下拉节点相连，所述第八晶体管的第二端与所述第一信号输出端相连，所述第八晶体管的第三端与所述第二电平信号端相连。
根据本发明的一个实施例，所述第一充电单元包括第九晶体管和第十晶体管，所述第九晶体管的第一端与所述第十晶体管的第三端相连，所述第九晶体管的第二端与所述第一电平信号端相连，所述第九晶体管的第三端与所述上拉节点相连，所述第十晶体管的第一端与所述第一电平信号端相连，所述第十晶体管的第二端与所述输入单元中的第一节点相连。
根据本发明的一个实施例，所述的移位寄存器，还包括第十一晶体管，所述第十一晶体管的第一端与所述下拉节点相连，所述第十一晶体管的第二端与第三端相连后作为所述移位寄存器的复位端。
根据本发明的一个实施例，所述的移位寄存器，还包括触摸晶体管，所述触摸晶体管的第一端与所述第一信号输出端相连，所述触摸晶体管的第二端作为触摸使能端，所述触摸晶体管的第三端与所述第二电平信号端相连。
根据本发明的一个实施例，当所述第一信号控制端提供的控制信号为第一电平且所述第二信号控制端提供的控制信号为第二电平时，所述移位寄存器处于正扫工作模式；当所述第一信号控制端提供的控制信号为第二电平且所述第二信号控制端提供的控制信号为第一电平时，所述移位寄存器处于反扫工作模式。
根据本发明的一个实施例，当第二时钟信号提供端提供的时钟信号为第一电平时，第一时钟信号提供端提供的时钟信号为第二电平；当所述第一时钟信号提供端提供的时钟信号为第一电平时，所述第二时钟信号提供端提供的时钟信号为第二电平。
为达到上述目的，本发明第二方面实施例提出了一种阵列基板栅极驱动电路，其包括多个上述的级联的移位寄存器，所述多个移位寄存器中的当前移位寄存器的第一信号输入端与上一级移位寄存器的输出端相连，所述当前移位寄存器的第二信号输入端与下一级移位寄存器的输出端相连。
根据本发明实施例的阵列基板栅极驱动电路，通过每个上述的移位寄存器，能够使得上拉节点的电压得到更好的保持，防止上拉节点出现drop，从而保证高温TFT漏电较大时本级gate输出无drop，并且本级之外的其他时刻无输出，解决了高温显示效果不佳的问题，尤其是对高温信赖性，具有很明显的改善效果。
为达到上述目的，本发明第三方面实施例提出的一种显示装置，包括上述的阵列基板栅极驱动电路。
根据本发明实施例的显示装置，通过上述阵列基板栅极驱动电路，有效地解决了高温显示效果不佳的问题，充分满足高温信赖性的要求，用户体验效果好。
附图说明
图1为根据本发明实施例的移位寄存器的方框示意图；
图2为根据本发明一个实施例的移位寄存器的电路示意图；
图3为根据本发明一个实施例的移位寄存器的工作时序图；
图4为相关技术中一种10T3C驱动电路的电路示意图；
图5为本发明一个实施例的11T3C驱动电路与相关技术中的10T3C驱动电路的仿真波形对比图；
图6为未改变T1和T2的连接方式的11T3C驱动电路的电路示意图；
图7a和图7b为本发明一个实施例的11T3C驱动电路与未改变T1和T2的连接方式的11T3C驱动电路的仿真波形对比图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图来描述根据本发明实施例提出的移位寄存器、阵列基板栅极驱动电路和显示装置。
结合图1和图2所示，本发明一个实施例提出的移位寄存器包括输入单元10、上拉输出单元20和第一充电单元30。
其中，输入单元10分别与信号输入端和信号控制端相连，输入单元10用于根据信号输入端提供的输入信号和信号控制端提供的控制信号生成充电控制信号和电压保持信号；上拉输出单元20包括上拉节点PU点和第一信号输出端即本级移位寄存器的输出端，上拉输出单元20与第二时钟信号提供端CK相连，上拉输出单元20用于在上拉节点提供的电平信号控制下导通，以通过第一信号输出端输出与第二时钟信号提供端CK提供的时钟信号相对应的驱动信号；第一充电单元30分别与上拉节点PU点、输入单元10和第一电平信号端例如高电平信号端VGH相连，第一充电单元30用于根据充电控制信号通过第一电平信号端例如高电平信号端VGH提供的电平信号对上拉节点进行充电，并根据电压保持信号对上拉节点的电压进行保持以使第一信号输出端输出的驱动信号无压降(drop)，从而能够在高温TFT漏电时本级输出无drop，有效改善高温时的显示效果。
其中，第一电平信号端可以是高电平信号端，用于提供高电平信号。
根据本发明的一个实施例，如图2所示，上述的移位寄存器还包括下拉输出单元40、第二充电单元50、第一放电单元60和第二放电单元70。
其中，下拉输出单元40包括下拉节点PD(Pull Down)点，下拉输出单元40分别与第二电平信号端例如低电平信号端和第一信号输出端相连，下拉输出单元40用于在下拉节点提供的电平信号控制下导通，以对第一信号输出端输出的驱动信号进行下拉处理，从而使得第一信号输出端输出低电平信号。第二充电单元50分别与第一时钟信号提供端CKB和下拉节点PD点相连，第二充电单元50用于根据第一时钟信号提供端CKB提供的时钟信号对下拉节点进行充电，第一放电单元60分别与第一充电单元30、下拉节点PD点和第二电平信号端例如低电平信号端VGL相连，第一放电单元60用于根据下拉节点的电平信号对上拉节点进行放电，第二放电单元70分别与下拉节点、输入单元10和第二电平信号端例如低电平信号端VGL相连，第二放电单元70用于根据电压保持信号对下拉节点进行放电。
具体地，在本发明的一个实施例中，如图2所示，输入单元10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的第一端作为第一信号输入端，且与上一级移位寄存器的输出端OUT_N-1相连，第一晶体管T1的第二端与第一信号控制端CN相连，第一晶体管T1的第三端与第二晶体管T2的第一端相连且具有第一节点，第二晶体管T2的第二端与第二信号控制端CNB相连，第二晶体管T2的第三端作为第二信号输入端，且与下一级移位寄存器的输出端OUT_N+1相连。
其中，第一信号控制端CN提供的控制信号和第二信号控制端CNB提供的控制信号用于控制移位寄存器的正反扫工作模式。
也就是说，当第一信号控制端CN提供的控制信号为第一电平且第二信号控制端CNB提供的控制信号为第二电平时，移位寄存器处于正扫工作模式；当第一信号控制端CN提供的控制信号为第二电平且第二信号控制端CNB提供的控制信号为第一电平时，移位寄存器处于反扫工作模式。
第一电平可以是高电平，例如3.3-5V的电平，第二电平可以是低电平，例如0-0.4V的电平。
具体地，在本发明的一个实施例中，上拉输出单元20包括第一电容C1和第三晶体管T3，第一电容C1的一端作为上拉节点PU点，第一电容C1的另一端作为第一信号输出端即本级移位寄存器的输出端OUT_N，第三晶体管T3的第一端与第二时钟信号提供端CK相连，第三晶体管T3的第二端与上拉节点PU点相连，第三晶体管T3的第三端与第一信号输出端即本级移位寄存器的输出端OUT_N相连。
根据本发明的一个实施例，如图2所示，下拉输出单元40包括第四晶体管T4，第四晶体管T4的第一端与第一信号输出端即本级移位寄存器的输出端OUT_N相连，第四晶体管T4的第二端作为下拉节点PD点，第四晶体管T4的第三端与第二电平信号端例如低电平信号端VGL相连。
其中，第三晶体管T3根据上拉节点的电平信号打开或关闭，第四晶体管T4根据下拉节点的电平信号打开或关闭。当第三晶体管T3打开且第四晶体管T4关闭时，移位寄存器的输出端OUT_N输出的驱动信号与第二时钟信号提供端CK提供的时钟信号保持一致；当第四晶体管T4打开时，移位寄存器的输出端OUT_N输出的驱动信号为低电平，即停止输出。
具体地，如图2所示，第一放电单元60包括第五晶体管T5，第五晶体管T5的第一端通过第一充电单元30与上拉节点PU点相连，第五晶体管T5的第二端与下拉节点PD点相连，第五晶体管T5的第三端与第二电平信号端例如低电平信号端VGL相连。第二放电单元70包括第六晶体管T6，第六晶体管T6的第一端与下拉节点PD点相连，第六晶体管T6的第二端与输入单元10中的第一节点相连，第六晶体管T6的第三端与第二电平信号端例如低电平信号端VGL相连。并且，第六晶体管T6的第一端与第三端之间并联第二电容C2，第五晶体管T5的第一端和第三端之间并联第三电容C3。
根据本发明的一个实施例，如图2所示，第二充电单元50包括第七晶体管T7，第七晶体管T7的第一端和第二端相连后连接到第一时钟信号提供端CKB，第七晶体管T7的第三端与下拉节点PD点相连。
其中，当第一时钟信号提供端CKB提供的时钟信号为高电平时，第七晶体管T7打开，第一时钟信号提供端CKB提供的高电平通过T7给下拉节点充电。
在本发明的一个实施例中，如图2所示，上述的移位寄存器还包括第八晶体管T8，第八晶体管T8的第一端与下拉节点相连，第八晶体管T8的第二端与第一信号输出端即本级移位寄存器的输出端OUT_N相连，第八晶体管T8的第三端与第二电平信号端例如低电平信号端VGL相连。
在本发明的实施例中，如图2所示，第一充电单元30包括第九晶体管T9和第十晶体管T10，第九晶体管T9的第一端与第十晶体管T10的第三端相连且具有节点PU_CN，第九晶体管T9的第二端与第一电平信号端例如高电平信号端VGH相连，第九晶体管T9的第三端与上拉节点相连，第十晶体管T10的第一端与第一电平信号端例如高电平信号端VGH相连，第十晶体管T10的第二端与输入单元10中的第一节点相连。
其中，第九晶体管T9在第一电平信号端例如高电平信号端VGH提供的高电平信号控制下常开。并且输入单元10根据所述信号输入端提供的输入信号和所述信号控制端提供的控制信号生成的充电控制信号为高电平时，第十晶体管T10打开，第一电平信号端例如高电平信号端VGH提供的高电平通过T10和T9给上拉节点充电。
根据本发明的一个实施例，如图2所示，上述的移位寄存器还包括第十一晶体管T11，第十一晶体管T11的第一端与下拉节点PD点相连，第十一晶体管T10的第二端与第三端相连后作为移位寄存器的复位端Reset。
并且，如图2所示，上述的移位寄存器还包括触摸晶体管T12，触摸晶体管T12的第一端与移位寄存器的输出端OUT_N相连，触摸晶体管T12的第二端作为触摸使能端EN_Touch，触摸晶体管T12的第三端与第二电平信号端例如低电平信号端VGL相连。
当触摸使能端EN_Touch输出高电平信号时，触摸晶体管T12打开，直接移位寄存器的输出拉低。
在本发明的实施例中，如图2所示，第一电平信号端例如高电平信号端VGH和第二电平信号端例如低电平信号端VGL为本级移位寄存器提供电源信号，第二时钟信号提供端CK提供的时钟信号控制本级移位寄存器的输出信号，第一时钟信号提供端CKB提供的时钟信号为本级移位寄存器的复位时钟信号。
下面以正扫为例，来描述本发明实施例提出的移位寄存器的工作过程。
首先，本级移位寄存器的工作时序如图3所示。其中，当第二时钟信号提供端CK提供的时钟信号为第一电平例如高电平时，第一时钟信号提供端CKB提供的时钟信号为第二电平例如低电平；当第一时钟信号提供端CKB提供的时钟信号为第一电平例如高电平时，第二时钟信号提供端CK提供的时钟信号为第二电平例如低电平。
这样，当第一信号控制端CN提供的控制信号为高电平且第二信号控制端CNB提供的控制信号为低电平时：
在t1时刻，在上一级移位寄存器输出的驱动信号为高电平即OUT_N-1为高时，第一晶体管T1和第十晶体管T10打开，第九晶体管T9常开，第一电平信号端例如高电平信号端VGH提供的高电平给上拉节点PU点充电，上拉节点PU点变为高电平，第三晶体管T3打开，并且在第一晶体管T1打开时，第六晶体管T6打开，下拉节点PD点为低电平。也就是说，在t1时刻，CN为高，T1打开，OUT_N-1为高，T10打开，VGH通过T10给PU_CN点充电，T9常开，进而给PU点充电，T3打开，此时，T6打开，把PD点拉低，PD点为低电平。
在t2时刻，在第一时钟信号提供端CKB提供的时钟信号为低电平且第二时钟信号提供端CK提供的时钟信号为高电平时，移位寄存器100输出的驱动信号为高电平，上一级移位寄存器输出的驱动信号变为低电平，第六晶体管T6和第十晶体管T10关闭，下拉节点PD点保持低电平，上拉节点PU点保持高电平。也就是说，在t2时刻，CK为高，CKB为低，由于T3打开，本级移位寄存器的输出端OUTPUT_N输出高电平脉冲，OUT_N-1为低，T10、T6关闭，PD点仍为低电平，T9打开，此时，PU_CN点和PU点仍为高电平。
在t3时刻，在第一时钟信号提供端CKB提供的时钟信号为高电平且第二时钟信号提供端CK提供的时钟信号为低电平时，第七晶体管T7打开，下拉节点PD点变为高电平，第五晶体管T5打开，上拉节点PU点变为低电平，并且第四晶体管T4打开，移位寄存器输出的驱动信号变为低电平，移位寄存器停止工作，下一级移位寄存器输出的驱动信号为高电平。也就是说，在t3时刻，CK为低，CKB为高，T7打开，给PD点充电，PD点为高，此时，T5打开，把PU点拉低，同时，T4打开，将OUTPUT_N进一步拉低，此时本级移位寄存器停止工作，同时下一级OUTPUT_N+1输出高电平。
综上所述，本发明实施例提出的移位寄存器可包括11个晶体管和3个电容，11个晶体管均是TFT。即言，本发明实施例提出的移位寄存器为一种新型的11T3C驱动电路，对比相关技术中的10T3C(如图4所示)驱动电路，通过增加一个晶体管T10，并且改变T1和T2的连接方式，能够使得PU点电压更好地得到保持，防止PU点出现drop,进而保证TFT高温漏电较大时本级gate输出正常无drop，且本级之外的其他时刻无输出。尤其是在高温信赖性方面，具有很明显的改善效果。其中，在高温TFT漏电较大的情况下，本发明实施例的移位寄存器，由于增加的T10关断，且T1和T2漏源两端没有压差，从而可防止PU点出现drop，使得PU点电压得到更好的保持。
在高温TFT漏电较大的情况下，本发明实施例提出的11T3C驱动电路与图4所示的10T3C驱动电路的仿真对比如附表1和图5所示。
其中，结合表1和图5所示，从两种驱动电路的波形可以看出，10T3C驱动电路模型的PU点自举电压要比11T3C驱动电路模型的PU点自举电压低，在Normal(正常状态)及Touch前一级，11T3C驱动电路模型的PU点自举电压drop相比于10T3C驱动电路模型的PU自举电压drop要小3V；10T3C驱动电路模型，在Touch后一级，PU点自举电压drop到6V,使得T3不能完全打开，进而Touch后一级的gate输出有drop(1.5V)，而11T3C驱动电路模型，在Touch后一级，PU点自举电压drop要小于10T3C驱动电路模型,保证gate输出无drop。
在Normal及Touch前一级，对于PU点充电完成后的保持电压，11T3C驱动电路模型基本无drop(在Normal情况保持3.8V基本不变，在Touch前一级的情况下，保持0.23V基本不变)，10T3C驱动电路模块在Normal时的PU点的保持电压有drop(1.2V)；Touch后一级，11T3C驱动电路模型的PU点drop比10T3C驱动电路模型要小1.7V,即11T3C驱动电路模型PU点的保持电压要好于10T3C驱动电路模型,因此有利于Touch后一级的输出。
具体而言，针对10T3C驱动电路模型，由于正扫时，CN为高电平，给本级PU点充电时，CNB为低电压，T2源漏两端压差较大，高温TFT漏电较大时，PU点通过T2会漏电，进而使得本级输出有drop。尤其是在TDDI产品Touch时刻，由表1里的After Touch波形可以看出PU点经过很长的Touch时间会有很大的drop，在本级输出的时候PU点自举电压也不能达到较高电压，gate输出也有drop，再显示时就会出现显示效果不佳问题。
针对11T3C驱动电路模型，从表1和图5的对比波形可以看出，PU点的自举电压及gate输出有很大改善。由于正扫时，上级给本级充电完成后，PU点为高，本级输出时，OUT_N-1为低，已使T10关闭，且此时T2源漏两端无压差，可防止PU点电压出现drop，且保证Touch后一级PU点自举电压达到较高水平，保证gate输出无drop。
此外，通过改变T1和T2的连接方式，本发明实施例的移位寄存器在本级之外的其他时刻无输出。其中，未改变T1和T2的连接方式的11T3C驱动电路如图6所示。
具体而言，通过对比本发明实施例提出的11T3C驱动电路模型的仿真波形(如图7a所示)与另外未改变T1与T2连接方式的11T3C驱动电路模型的仿真波形(如图7b所示)可知，图6的11T3C驱动电路模型在高温TFT漏电较大的情况下，从波形上看，Gate输出有Multi(多重)，如图7a所示,即本级之外的时刻也有输出。因为正扫时，CN为高电平，本级之外的其他时刻，由于T1源漏两端压差较大而导致关闭电流Ioff较大，故T10不能完全关闭，VGH通过T10充电到PU_CN点,T9常开，PU点也会变高，故本级移位寄存器会有多次输出。
而本发明实施例的11T3C驱动电路模型在高温TFT漏电较大的情况下，则无Multi的问题，由于正扫时，本级之外的其他时刻，T1两端无压差，T1的Ioff很小，故T10完全关闭，PU点为低，其他时刻，本级移位寄存器无输出，具体如图7b所示。
根据本发明实施例的移位寄存器，通过增加一个晶体管T10，并且通过改变T1与T2的连接方式，能够使得上拉节点的电压得到更好的保持，防止上拉节点出现drop，从而保证高温TFT漏电较大时本级gate输出无drop，并且本级之外的其他时刻无输出，解决了高温显示效果不佳的问题，尤其是对高温信赖性，具有很明显的改善效果。
本发明实施例提出了一种阵列基板栅极驱动电路，其包括多个上述实施例描述的级联的移位寄存器，多个移位寄存器中的当前移位寄存器的第一信号输入端与上一级移位寄存器的输出端相连，当前移位寄存器的第二信号输入端与下一级移位寄存器的输出端相连。
根据本发明实施例的阵列基板栅极驱动电路，通过每个上述的移位寄存器，能够使得上拉节点的电压得到更好的保持，防止上拉节点出现drop，从而保证高温TFT漏电较大时本级gate输出无drop，并且本级之外的其他时刻无输出，解决了高温显示效果不佳的问题，尤其是对高温信赖性，具有很明显的改善效果。
此外，本发明实施例还提出了一种显示装置，包括上述的阵列基板栅极驱动电路。
根据本发明实施例的显示装置，通过上述阵列基板栅极驱动电路，有效地解决了高温显示效果不佳的问题，充分满足高温信赖性的要求，用户体验效果好。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (17)

1.一种移位寄存器，其特征在于，包括：
输入单元，所述输入单元分别与信号输入端和信号控制端相连，所述输入单元用于根据所述信号输入端提供的输入信号和所述信号控制端提供的控制信号生成充电控制信号和电压保持信号；
上拉输出单元，所述上拉输出单元包括上拉节点和第一信号输出端，所述上拉输出单元与第二时钟信号提供端相连，所述上拉输出单元用于在所述上拉节点提供的电平信号控制下导通，以通过所述第一信号输出端输出与所述第二时钟信号提供端提供的时钟信号相对应的驱动信号；
第一充电单元，所述第一充电单元分别与所述上拉节点、所述输入单元和第一电平信号端相连，所述第一充电单元用于根据所述充电控制信号通过所述第一电平信号端提供的电平信号对所述上拉节点进行充电，并根据所述电压保持信号对所述上拉节点的电压进行保持以使所述驱动信号无压降。
2.如权利要求1所述的移位寄存器，其特征在于，还包括：
下拉输出单元，所述下拉输出单元包括下拉节点，所述下拉输出单元分别与第二电平信号端和所述第一信号输出端相连，所述下拉输出单元用于在所述下拉节点提供的电平信号控制下导通，以对所述第一信号输出端输出的驱动信号进行下拉处理；
第二充电单元，所述第二充电单元分别与第一时钟信号提供端和所述下拉节点相连，所述第二充电单元用于根据所述第一时钟信号提供端提供的时钟信号对所述下拉节点进行充电；
第一放电单元，所述第一放电单元分别与所述第一充电单元、所述下拉节点和第二电平信号端相连，所述第一放电单元用于根据所述下拉节点的电平信号对所述上拉节点进行放电；
第二放电单元，所述第二放电单元分别与所述下拉节点、所述输入单元和所述第二电平信号端相连，所述第二放电单元用于根据所述电压保持信号对所述下拉节点进行放电。
3.如权利要求1或2所述的移位寄存器，其特征在于，所述输入单元包括第一晶体管和第二晶体管，所述第一晶体管的第一端作为第一信号输入端，且与上一级移位寄存器的输出端相连，所述第一晶体管的第二端与第一信号控制端相连，所述第一晶体管的第三端与所述第二晶体管的第一端相连且具有第一节点，所述第二晶体管的第二端与第二信号控制端相连，所述第二晶体管的第三端作为第二信号输入端，且与下一级移位寄存器的输出端相连。
4.如权利要求1或2所述的移位寄存器，其特征在于，所述上拉输出单元包括第一电容和第三晶体管，所述第一电容的一端作为所述上拉节点，所述第一电容的另一端作为所述第一信号输出端，所述第三晶体管的第一端与所述第二时钟信号提供端相连，所述第三晶体管的第二端与所述上拉节点相连，所述第三晶体管的第三端与所述第一信号输出端相连。
5.如权利要求2所述的移位寄存器，其特征在于，所述下拉输出单元包括第四晶体管，所述第四晶体管的第一端与所述第一信号输出端相连，所述第四晶体管的第二端作为所述下拉节点，所述第四晶体管的第三端与所述第二电平信号端相连。
6.如权利要求5所述的移位寄存器，其特征在于，所述第一放电单元包括第五晶体管，所述第五晶体管的第一端通过所述第一充电单元与所述上拉节点相连，所述第五晶体管的第二端与所述下拉节点相连，所述第五晶体管的第三端与所述第二电平信号端相连。
7.如权利要求6所述的移位寄存器，其特征在于，所述第二放电单元包括第六晶体管，所述第六晶体管的第一端与所述下拉节点相连，所述第六晶体管的第二端与所述输入单元中的第一节点相连，所述第六晶体管的第三端与所述第二电平信号端相连。
8.如权利要求7所述的移位寄存器，其特征在于，所述第六晶体管的第一端与第三端之间并联第二电容，所述第五晶体管的第一端和第三端之间并联第三电容。
9.如权利要求2所述的移位寄存器，其特征在于，所述第二充电单元包括第七晶体管，所述第七晶体管的第一端和第二端相连后连接到所述第一时钟信号提供端，所述第七晶体管的第三端与所述下拉节点相连。
10.如权利要求2所述的移位寄存器，其特征在于，还包括第八晶体管，所述第八晶体管的第一端与所述下拉节点相连，所述第八晶体管的第二端与所述第一信号输出端相连，所述第八晶体管的第三端与所述第二电平信号端相连。
11.如权利要求3所述的移位寄存器，其特征在于，所述第一充电单元包括第九晶体管和第十晶体管，所述第九晶体管的第一端与所述第十晶体管的第三端相连，所述第九晶体管的第二端与所述第一电平信号端相连，所述第九晶体管的第三端与所述上拉节点相连，所述第十晶体管的第一端与所述第一电平信号端相连，所述第十晶体管的第二端与所述输入单元中的第一节点相连。
12.如权利要求2所述的移位寄存器，其特征在于，还包括第十一晶体管，所述第十一晶体管的第一端与所述下拉节点相连，所述第十一晶体管的第二端与第三端相连后作为所述移位寄存器的复位端。
13.如权利要求2所述的移位寄存器，其特征在于，还包括触摸晶体管，所述触摸晶体管的第一端与所述第一信号输出端相连，所述触摸晶体管的第二端作为触摸使能端，所述触摸晶体管的第三端与所述第二电平信号端相连。
14.如权利要求3所述的移位寄存器，其特征在于，
当所述第一信号控制端提供的控制信号为第一电平且所述第二信号控制端提供的控制信号为第二电平时，所述移位寄存器处于正扫工作模式；
当所述第一信号控制端提供的控制信号为第二电平且所述第二信号控制端提供的控制信号为第一电平时，所述移位寄存器处于反扫工作模式。
15.如权利要求4所述的移位寄存器，其特征在于，
当第二时钟信号提供端提供的时钟信号为第一电平时，第一时钟信号提供端提供的时钟信号为第二电平；
当所述第一时钟信号提供端提供的时钟信号为第一电平时，所述第二时钟信号提供端提供的时钟信号为第二电平。
16.一种阵列基板栅极驱动电路，其特征在于，包括多个如权利要求1-15中任一项所述的级联的移位寄存器，所述多个移位寄存器中的当前移位寄存器的第一信号输入端与上一级移位寄存器的输出端相连，所述当前移位寄存器的第二信号输入端与下一级移位寄存器的输出端相连。
17.一种显示装置，其特征在于，包括如权利要求16所述的阵列基板栅极驱动电路。
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