CN106847160A - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents
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Abstract
本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：输入模块；复位模块；下拉节点控制模块；存储模块；栅极驱动信号输出模块；以及，上拉节点电位维持模块，分别与栅极驱动信号输出端和上拉节点连接，用于当所述栅极驱动信号输出端输出高电平时维持所述上拉节点的电位为高电平。本发明通过栅极驱动信号的反馈作用，对移位寄存器单元内部的上拉节点的电位进行控制和补偿，从而实现栅极驱动信号稳定的输出，保证正常的显示。
Description
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
目前，利用移位寄存器原理的栅极驱动技术被广泛应用，通过电路单元实现栅极驱动，不仅可以节省空间，实现窄边框设计，而且减少绑定工序，节约成本，提高良率及产能。
然而，栅极驱动电路稳定性是实现正常显示的关键因素，由于栅极驱动电路是由基本的移位寄存器单元级联而成，基本的移位寄存器单元单元的输出信号受控于上拉节点PU和时钟信号CLK，信号噪声和TFT(Thin Film Transistor，薄膜晶体管)漏电流都可能造成移位寄存器单元的错误输出。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器无法在所述栅极驱动信号输出端的反馈作用下维持内部节点的电位，从而不能提高栅极驱动信号输出稳定性的问题。
为了达到上述目的，本发明提供一种移位寄存器单元，包括：移位寄存器单元，其特征在于，包括：
输入模块，分别与信号输入端、第一电压端和上拉节点连接；
复位模块，分别与复位端、第二电压端和所述上拉节点连接；
下拉节点控制模块，分别与所述上拉节点、下拉节点、所述第一电压端和第三电压端连接；
存储模块，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；
栅极驱动信号输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、时钟信号输入端和所述第三电压端连接；以及，
上拉节点电位维持模块，分别与所述栅极驱动信号输出端和所述上拉节点连接，用于当所述栅极驱动信号输出端输出高电平时维持所述上拉节点的电位为高电平。
实施时，所述上拉节点电位维持模块包括：
电位维持晶体管，其栅极与所述栅极驱动信号输出端连接，第一极与所述时钟信号输入端或所述第一电压端连接，第二极与所述上拉节点连接。
实施时，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，其栅极和第一极都与所述第一电压端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，其栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
实施时，所述下拉节点控制模块还包括：第三下拉节点控制晶体管，其栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
实施时，所述输入模块包括：
输入晶体管，其栅极与所述信号输入端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；
所述复位模块包括：
复位晶体管，其栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第二电压端连接。
实施时，所述栅极驱动信号输出模块包括：
上拉晶体管，其栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
下拉晶体管，其栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压端连接；
所述存储模块包括：存储电容，其第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接。
实施时，所述第二电压端输入的第二电压小于所述第三电压端输入的第三电压。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，其特征在于，所述驱动方法包括：
当栅极驱动信号输出端输出高电平时，上拉节点电位维持模块维持上拉节点的电位为高电平。
实施时，所述驱动方法还包括：在每一显示周期，
在输入阶段，输入模块控制上拉节点与第一电压端连接，第一电压端向存储模块充电，以将所述上拉节点的电位拉升为高电平，栅极驱动信号输出模块在所述上拉节点的控制下控制栅极驱动信号输出端与时钟信号输入端连接，以使得栅极驱动信号输出端输出低电平；
在输出阶段，存储模块控制自举拉升所述上拉节点的电位，栅极驱动信号输出模块在所述上拉节点的控制下控制栅极驱动信号输出端与时钟信号输入端连接，以使得栅极驱动信号输出端输出高电平；
在复位阶段，复位模块控制所述上拉节点与第二电压端连接，栅极驱动信号输出模块在所述上拉节点的控制下控制所述栅极驱动信号输出端不与所述时钟信号输入端连接，下拉节点控制模块控制下拉节点与第一电压端连接，栅极驱动信号输出模块在所述下拉节点的控制下控制所述栅极驱动信号输出端与第三电压端连接，以使得所述栅极驱动信号输出端输出低电平；
在输出截止保持阶段，下拉节点控制模块继续控制下拉节点与第一电压端连接，栅极驱动信号输出模块在所述下拉节点的控制下继续控制所述栅极驱动信号输出端与第三电压端连接，以使得所述栅极驱动信号输出端持续输出低电平。
本发明还提供了一种栅极驱动电路，其特征在于，包括多个级联的上述的移位寄存器单元。
实施时，在正向扫描时，除了第一级移位寄存器单元之外，每一级移位寄存器单元的信号输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
在反向扫描时，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的信号输入端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；除了第一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置通过栅极驱动信号的反馈作用，对移位寄存器单元内部的上拉节点的电位进行控制和补偿，从而实现栅极驱动信号稳定的输出，保证正常的显示。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明所述的移位寄存器单元的一具体实施例的电路图；
图4是本发明所述的移位寄存器单元的该具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。
如图1所示，本发明实施例所述的移位寄存器单元包括：
输入模块111，分别与信号输入端Input、第一电压端VO1和上拉节点PU连接；
复位模块112，分别与所述复位端Reset、第二电压端VO2和所述上拉节点PU连接；
下拉节点控制模块12，分别与所述上拉节点PU、下拉节点PD、所述第一电压端VO1和第三电压端VO3连接；
存储模块13，第一端与所述上拉节点PU连接，第二端与栅极驱动信号输出端Output连接；
栅极驱动信号输出模块15，分别与所述上拉节点PU、所述下拉节点PD、所述栅极驱动信号输出端Output、时钟信号输入端CLK和第三电压端VO3连接；以及，
上拉节点电位维持模块14，分别与所述栅极驱动信号输出端Output和所述上拉节点PU连接，用于当所述栅极驱动信号输出端Output输出高电平时维持所述上拉节点PU的电位为高电平。
本发明实施例所述的移位寄存器单元通过采用上拉节点电位维持模块14在所述栅极驱动信号输出端Output输出高电平时进一步维持所述上拉节点PU的电位为高电平，从而能够保证栅极驱动信号输出模块15中的上拉晶体管打开，提高栅极驱动信号输出稳定性。
本发明实施例所述的移位寄存器单元通过Output输出的栅极驱动信号的反馈作用，对移位寄存器单元内部的上拉节点的电位进行控制和补偿，从而实现栅极驱动信号稳定的输出，保证正常的显示。
在实际操作时，所述第一电压端VO1可以为输入高电平VDD的高电平端，所述第二电压端VO2可以为输入第一低电平VSS的第一低电平端，所述第三电压端VO3可以为输入第二低电平VGL的第二低电平端。
在具体实施时，所述输入模块用于在输入阶段在所述信号输入端的控制下控制所述第一电压端与所述上拉节点连接；
所述复位模块用于在复位阶段在所述复位端的控制下控制所述上拉节点与所述第二电压端连接；
所述下拉节点控制模块用于当所述上拉节点的电位为高电平时控制所述下拉节点与所述第三电压端连接，当所述上拉节点的电位为低电平时控制所述下拉节点与所述第一电压端连接；
所述栅极驱动信号输出单元用于当所述上拉节点的电位为高电平时控制所述栅极驱动信号输出端与所述时钟信号输入端连接，当所述下拉节点的电位为高电平时控制所述栅极驱动信号输出端与所述第三电压端连接。
具体的，所述上拉节点电位维持模块可以包括：
电位维持晶体管，其栅极与所述栅极驱动信号输出端连接，第一极与所述时钟信号输入端或所述第一电压端连接，第二极与所述上拉节点连接；
在实际操作时，所述电位维持晶体管为n型晶体管。
在具体实施时，第一极、第二极指的是晶体管除了栅极之外的两级，例如，当第一极为源极时，第二极为漏极；当第一极为漏极时，第二极为漏极。
如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述上拉节点电位维持模块14包括：电位维持晶体管MK，其栅极与所述栅极驱动信号输出端Output连接，漏极与所述时钟信号输入端CLK连接，源极与所述上拉节点PU连接。
在实际操作时，所述电位维持晶体管MK为n型晶体管。
当Output输出高电平时，MK打开，由于此时CLK输入高电平，因此可以进一步将PU的电位拉高。在实际操作时，MK的漏极也可以与高电平端连接，一样可以起到当Output输出高电平时维持上拉节点PU的电位的功能。
具体的，所述下拉节点控制模块可以包括：
第一下拉节点控制晶体管，其栅极和第一极都与所述高电平端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，其栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
在实际操作时，所述第一下拉节点控制晶体管和所述第二下拉节点控制晶体管都为n型晶体管。
当上拉节点的电位为高电平时，第一下拉节点控制晶体管和第二下拉节点控制晶体管都打开，通过设置第一下拉节点控制晶体管的宽长比和第二下拉节点控制晶体管的宽长比，从而使得下拉节点的电位为低电平，而当上拉节点的电位为低电平时，由于第一下拉节点控制晶体管打开，则下拉节点的电位被拉高为高电平。
在优选情况下，所述下拉节点控制模块可以还包括：第三下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。采用连接关系相同的第二下拉节点控制晶体管和第三下拉节点控制晶体管的目的是为了提高下拉驱动能力。
根据一种具体实施方式，所述输入模块包括：
输入晶体管，其栅极与所述信号输入端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；
所述复位模块包括：
复位晶体管，其栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第二电压端连接。
在正向扫描时，所述输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，所述复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
当反向扫描时，所述输入端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接，所述复位端与所述相邻上一级移位寄存器单元的栅极驱动信号输出端连接。
在实际操作时，所述输入晶体管和所述复位晶体管可以都为n型晶体管。
具体的，所述栅极驱动信号输出模块可以包括：
上拉晶体管，其栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
下拉晶体管，其栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压端连接。
在实际操作时，所述上拉晶体管和所述下拉晶体管可以都为n型晶体管；
所述存储模块包括：存储电容，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接。
优选的，所述第二电压端输入的第二电压小于所述第三电压端输入的第三电压。当第二电压小于第三电压时，可以在下拉节点的电位为低电平时更好的控制所述下拉晶体管关断。
在实际操作时，所述第一低电平和所述第二低电平也可以相等。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图3所示，本发明所述的移位寄存器单元的一具体实施例包括输入模块111、复位模块112、下拉节点控制模块12、存储模块13、上拉节点电位维持模块14和栅极驱动信号输出模块15，其中，
所述输入模块111包括：
输入晶体管MI，其栅极与信号输入端Input连接，漏极与输入高电平VDD的高电平端连接，源极与上拉节点PU连接；
所述复位模块112包括：
复位晶体管MR，其栅极与复位端Reset连接，漏极与所述上拉节点PU连接，源极与输入第一低电平VSS的第一低电平端连接；
所述下拉节点控制模块12包括：
第一下拉节点控制晶体管MC1，其栅极和漏极都与输入高电平VDD的高电平端连接，源极与下拉节点PD连接；
第二下拉节点控制晶体管MC2，其栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输入第二低电平VGL的第二低电平端连接；以及，
第三下拉节点控制晶体管MC3，其栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输入第二低电平VGL的第二低电平端连接；
所述存储模块13包括：存储电容C，第一端与所述上拉节点PU连接，第二端与栅极驱动信号输出端Output连接；
所述上拉节点电位维持模块14包括：电位维持晶体管MK，其栅极与所述栅极驱动信号输出端Output连接，漏极与时钟信号输入端CLK连接，源极与所述上拉节点PU连接；
所述栅极驱动信号输出模块15包括：
上拉晶体管MU，其栅极与所述上拉节点连接，漏极与所述时钟信号输入端CLK连接，源极与所述栅极驱动信号输出端Output连接；以及，
下拉晶体管MD，其栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端Output连接，源极与输入第二低电平VGL的第二低电平端连接。
在图3所示的具体实施例中，所有的晶体管都为n型晶体管。
在图3所示的具体实施例中，采用连接关系相同的MC2和MC3的目的是为了提高下拉驱动能力。
本发明图3所示的具体实施例处于正向扫描状态，输入端Input与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，复位端Reset与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
由CLK输入的时钟信号为交流周期性信号，其占空比可调。
如图4所示，本发明如图3所示的具体实施例在工作时，在每一显示周期，
在输入阶段T1，Input输入高电平，CLK输入低电平，Reset输入低电平，MI打开，MR关闭，VDD通过打开的MI向C充电，上拉节点PU的电位升高，此时MC1和MC2都开启，以将PD的电位拉低，MD关闭，MU打开，从而Output与CLK连接，Output输出低电平；
在输出阶段T2，Input输入低电平，CLK输入高电平，Reset输入低电平，MI和MR都关闭，由于存储电容C的自举作用，上拉节点PU的电位仍保持为高电平，MU打开，Output输出高电平，MK打开，Output输出的高电平信号对PU进行电平补偿，消除漏电流对上拉节点的电位的影响，同时MC2和MC3将下拉节点PD的电位持续拉低，保证MU开启；
在复位阶段T3，Input输入低电平，CLK输入低电平，Reset输入高电平，MI关闭，MR打开，PU的电位被拉低为VSS，MC2和MC3关闭，MC1将PD的电位拉高为VDD，MU关闭，MD打开，对Output进行噪声释放，保证该行输出准确性，此时Output输出低电平VGL；
在输出截止保持阶段T4，Input输入低电平，Reset输入低电平，CLK周期性输入高电平、低电平，MI和MR都关闭，MC2和MC3关闭，MC1继续将PD的电位拉高为VDD，MU关闭，MD打开，Output持续输出低电平VGL，直至下一显示周期开始。
在具体实施时，MI的TFT(Thin Film Transistor，薄膜晶体管)size(尺寸)和MR的TFT size采用相同设置，交换其连接信号，将MI的漏极输入变更为VSS，MR的源极输入变更为VDD，即可实现反向扫描。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
当栅极驱动信号输出端输出高电平时，上拉节点电位维持模块维持上拉节点的电位为高电平。
具体的，本发明实施例所述的移位寄存器单元的驱动方法还包括：在每一显示周期，
在输入阶段，输入模块控制上拉节点与第一电压端连接，第一电压端向存储模块充电，以将所述上拉节点的电位拉升为高电平，栅极驱动信号输出模块在所述上拉节点的控制下控制栅极驱动信号输出端与时钟信号输入端连接，以使得栅极驱动信号输出端输出低电平；
在输出阶段，存储模块控制自举拉升所述上拉节点的电位，栅极驱动信号输出模块在所述上拉节点的控制下控制栅极驱动信号输出端与时钟信号输入端连接，以使得栅极驱动信号输出端输出高电平；
在复位阶段，复位模块控制所述上拉节点与第二电压端连接，栅极驱动信号输出模块在所述上拉节点的控制下控制所述栅极驱动信号输出端不与所述时钟信号输入端连接，下拉节点控制模块控制下拉节点与第一电压端连接，栅极驱动信号输出模块在所述下拉节点的控制下控制所述栅极驱动信号输出端与第三电压端连接，以使得所述栅极驱动信号输出端输出低电平；
在输出截止保持阶段，下拉节点控制模块继续控制下拉节点与第一电压端连接，栅极驱动信号输出模块在所述下拉节点的控制下继续控制所述栅极驱动信号输出端与第三电压端连接，以使得所述栅极驱动信号输出端持续输出低电平。
本发明实施例所述的栅极驱动电路包括多个级联的上述的移位寄存器单元。
具体的，在正向扫描时，除了第一级移位寄存器单元之外，每一级移位寄存器单元的信号输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
在反向扫描时，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的信号输入端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；除了第一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种移位寄存器单元，其特征在于，包括：
输入模块，分别与信号输入端、第一电压端和上拉节点连接；
复位模块，分别与复位端、第二电压端和所述上拉节点连接；
下拉节点控制模块，分别与所述上拉节点、下拉节点、所述第一电压端和第三电压端连接；
存储模块，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；
栅极驱动信号输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、时钟信号输入端和所述第三电压端连接；以及，
上拉节点电位维持模块，分别与所述栅极驱动信号输出端和所述上拉节点连接，用于当所述栅极驱动信号输出端输出高电平时维持所述上拉节点的电位为高电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点电位维持模块包括：
电位维持晶体管，其栅极与所述栅极驱动信号输出端连接，第一极与所述时钟信号输入端或所述第一电压端连接，第二极与所述上拉节点连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，其栅极和第一极都与所述第一电压端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，其栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述下拉节点控制模块还包括：第三下拉节点控制晶体管，其栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
5.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述输入模块包括：
输入晶体管，其栅极与所述信号输入端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；
所述复位模块包括：
复位晶体管，其栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第二电压端连接。
6.如权利要求3或4所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出模块包括：
上拉晶体管，其栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
下拉晶体管，其栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压端连接；
所述存储模块包括：存储电容，其第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第二电压端输入的第二电压小于所述第三电压端输入的第三电压。
8.一种移位寄存器单元的驱动方法，应用于如权利要求1至7中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
当栅极驱动信号输出端输出高电平时，上拉节点电位维持模块维持上拉节点的电位为高电平。
9.如权利要求8所述的移位寄存器单元的驱动方法，其特征在于，所述驱动方法还包括：在每一显示周期，
在输入阶段，输入模块控制上拉节点与第一电压端连接，第一电压端向存储模块充电，以将所述上拉节点的电位拉升为高电平，栅极驱动信号输出模块在所述上拉节点的控制下控制栅极驱动信号输出端与时钟信号输入端连接，以使得栅极驱动信号输出端输出低电平；
在输出阶段，存储模块控制自举拉升所述上拉节点的电位，栅极驱动信号输出模块在所述上拉节点的控制下控制栅极驱动信号输出端与时钟信号输入端连接，以使得栅极驱动信号输出端输出高电平；
在复位阶段，复位模块控制所述上拉节点与第二电压端连接，栅极驱动信号输出模块在所述上拉节点的控制下控制所述栅极驱动信号输出端不与所述时钟信号输入端连接，下拉节点控制模块控制下拉节点与第一电压端连接，栅极驱动信号输出模块在所述下拉节点的控制下控制所述栅极驱动信号输出端与第三电压端连接，以使得所述栅极驱动信号输出端输出低电平；
在输出截止保持阶段，下拉节点控制模块继续控制下拉节点与第一电压端连接，栅极驱动信号输出模块在所述下拉节点的控制下继续控制所述栅极驱动信号输出端与第三电压端连接，以使得所述栅极驱动信号输出端持续输出低电平。
10.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至7中任一权利要求所述的移位寄存器单元。
11.如权利要求10所述的栅极驱动电路，其特征在于，在正向扫描时，除了第一级移位寄存器单元之外，每一级移位寄存器单元的信号输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
在反向扫描时，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的信号输入端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；除了第一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接。
12.一种显示装置，其特征在于，包括如权利要求10或11所述的栅极驱动电路。
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