CN108766340B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开实施例公开了一种移位寄存器单元及其驱动方法、栅极驱动电路和触控显示装置。移位寄存器单元包括：被配置成将信号输入端接收的输入信号输出至上拉节点；输出电路，被配置成在时钟信号的控制下在所述信号输出端输出栅极驱动信号；复位电路，被配置成在复位信号的控制下将所述上拉节点复位至第一电平；下拉控制电路，被配置成在控制信号和上拉节点的电平控制下控制信号输出端的电平；以及补偿电路，被配置成在上拉节点的电平控制下利用补偿信号补偿上拉节点的电平。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种触控显示装置。
背景技术
在基于薄膜晶体管(Thin Film Transistor，TFT)的显示装置中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板(Gate drive On Array，GOA)。栅极驱动电路可以包括多个级联的移位寄存器单元。在传统的栅极驱动电路中，通常将下一级移位寄存器单元的输出信号作为本级移位寄存器单元的复位信号，将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号。作为显示装置的一种，触控显示装置的操作可以包括显示阶段和触控阶段。在触控阶段中，要求移位寄存器单元无栅极驱动信号输出以便执行触摸扫描。在显示阶段中，移位寄存器单元执行正常的显示驱动扫描。
然而，如何在触控阶段和显示阶段中执行控制以实现所需的稳定信号输出是本领域亟待解决的技术问题。
发明内容
本公开实施例提供一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种触控显示装置。
根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：
输入电路，连接至信号输入端和所述移位寄存器单元的上拉节点，被配置成将所述信号输入端接收的输入信号输出至所述上拉节点；
输出电路，连接至信号输出端和时钟信号端，被配置成在时钟信号端接收的时钟信号的控制下在所述信号输出端输出栅极驱动信号；
复位电路，连接至复位信号端、上拉节点和第一电平端，被配置成在复位信号端接收的复位信号控制下，将所述上拉节点复位至第一电平端的第一电平；
下拉控制电路，电路连接至控制信号端、所述上拉节点和所述信号输出端，所述下拉控制电路被配置成在控制信号端接收的控制信号和上拉节点的电平控制下，控制信号输出端的电平；以及
补偿电路，连接至补偿信号端和所述上拉节点，被配置成在上拉节点的电平控制下利用补偿信号端接收的补偿信号补偿上拉节点的电平。
例如，所述补偿电路包括第一晶体管、第二晶体管和第一电容；第一晶体管的控制极连接至第一电容的第一端，第一极连接至补偿信号端，第二极连接至第二晶体管的控制极和第一极；第二晶体管的第二极和第一电容的第二端连接至上拉节点。
例如，所述下拉控制电路包括第一子电路和第二子电路；第一子电路连接至控制信号端、上拉节点和下拉节点，第一子电路被配置成在控制信号和上拉节点的电平控制下控制下拉节点的电平；以及第二子电路连接至第一电平端、下拉节点和信号输出端，第二子电路被配置成在下拉节点的电平控制下利用第一电平下拉所述信号输出端的电平。
例如，所述第一子电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；第三晶体管的控制极和第一极连接至所述控制信号端，第二极连接至第四晶体管的控制极；第四晶体管的第一极连接至控制信号端，第二极连接至下拉节点；第五晶体管的控制极连接至上拉节点，第一极连接至第一电平端，第二极连接至第四晶体管的控制极；以及第六晶体管的控制极连接至上拉节点，第一极连接至第一电平端，第二极连接至第四晶体管的第二极。
例如，所述第二子电路包括第七晶体管、第八晶体管和第九晶体管；第七晶体管的控制极连接至下拉节点，第一极连接至第一电平端，第二极连接至上拉节点；第八晶体管的控制极连接至下拉节点，第一极连接至第一电平端，第二极连接至第二信号输出端；以及第九晶体管的控制极连接至下拉节点，第一极连接至第一电平端，第二极连接至信号输出端。
例如，所述输出电路包括第十晶体管、第十一晶体管和第二电容；第十晶体管的控制极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至信号输出端；第十一晶体管的栅极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至第二信号输出端；以及所述第二电容的第一端连接至所述上拉节点，第二端连接至所述信号输出端。
根据本公开实施例的另一方面，提供一种栅极驱动电路，包括：
补偿信号线；以及
级联的多个根据本公开实施例的移位寄存器单元；
其中，所述补偿信号线连接至所述多个移位寄存器单元中每一个的补偿信号端。
根据本公开实施例的另一方面，提供一种触控显示装置，包括根据本公开实施例的栅极驱动电路。
根据本公开实施例的另一方面，提供一种根据本公开实施例的移位寄存器单元的驱动方法，包括：
在第一时段，输入信号为第二电平，上拉节点的电平升高；
在第二时段，时钟信号为第二电平，上拉节点的电平继续升高，移位寄存器单元的信号输出端输出栅极驱动信号；
在第三时段，复位信号为第二电平，复位信号输出端和上拉节点的电平；以及
在第四时段，在下拉节点的电平控制下，信号输出端和上拉节点的信号放噪；
所述方法还包括：在触控时段，在上拉节点的电平控制下利用补偿信号补偿上拉节点的电平。
例如，触控时段位于第一时段之后且位于第二时段之前；或者触控时段位于第二时段之后且位于第三时段之前。
本公开实施例提供了一种移位寄存器单元及其驱动方法、一种栅极驱动电路以及一种包括所述栅极驱动电路的触控显示装置。根据本公开实施例，在触控显示装置中，通过例如改进移位寄存器单元的电路结构来控制触控阶段中移位寄存器单元的上拉节点的电平，移位寄存器单元能够输出稳定的栅极驱动信号。
附图说明
图1示出了一种根据本公开实施例的移位寄存器单元的一种示例电路图；
图2示出了一种根据本公开实施例的移位寄存器单元的示例电路图；
图3示出了根据本公开实施例的移位寄存器单元的驱动方法流程图；
图4A示出了根据本公开实施例的移位寄存器单元的一种示例操作时序图；
图4B示出了根据本公开实施例的移位寄存器单元的另一种示例操作时序图；
图5示出了根据本公开实施例的触控时段中的信号电平示意波形图；
图6示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例级联方式；
图7A示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例信号时序图；
图7B示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例信号时序图；以及
图8示出了根据本公开实施例的触控显示装置的示意方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
本公开实施例提供了一种移位寄存器单元。图1示出了根据本公开实施例的移位寄存器单元10的示意方框图。
如图1所示，根据本公开实施例的移位寄存器单元10可以包括输入电路101。输入电路101可以连接至信号输入端INPUT和移位寄存器单元10的上拉节点PU。输入电路101被配置成将信号输入端INPUT接收的输入信号Input输出至上拉节点PU。
移位寄存器单元10还可以包括输出电路102。输出电路102连接至信号输出端OUTPUT和时钟信号输入端CLK。输出电路102被配置成在时钟信号端CLK接收的时钟信号Clk的控制下在信号输出端OUTPUT输出栅极驱动信号。
移位寄存器单元10还可以包括复位电路103。复位电路103连接至复位信号端RESET、上拉节点PU和第一电平端V1。复位电路103被配置成在复位信号端RESET接收的复位信号Reset的控制下，将上拉节点PU复位至第一电平端V1的第一电平v1。
移位寄存器单元10还可以包括下拉控制电路104。下拉控制电路104连接至控制信号端CONT、上拉节点PU和信号输出端OUTPUT。下拉控制电路104被配置成在控制信号端CONT接收的控制信号Cont和上拉节点PU的电平控制下，控制信号输出端OUTPUT的电平。
移位寄存器单元10还可以包括补偿电路105。补偿电路105连接至补偿信号端COMP和上拉节点PU。补偿电路105被配置成在上拉节点PU的电平控制下，利用补偿信号端COMP接收的补偿信号Comp补偿上拉节点PU的电平。
图2示出了一种根据本公开实施例的移位寄存器单元的示例电路图。如图2所示，根据本公开实施例的移位寄存器单元20中，补偿电路205可以包括第一晶体管T1、第二晶体管T2和第一电容C1。第一晶体管T1的控制极连接至第一电容C1的第一端，第一极连接至补偿信号端COMP，第二极连接至第二晶体管T2的控制极和第一极。第二晶体管T2的第二极和第一电容C1的第二端连接至上拉节点PU。
如图2所示，下拉控制电路204可以包括第一子电路2041和第二子电路2042。第一子电路2041连接至控制信号端CONT、上拉节点PU和下拉节点PD。第一子电路2041被配置成在控制信号和上拉节点的电平控制下，控制下拉节点PD和节点PDCN的电平。第二子电路2042连接至上拉节点PD、下拉节点PD、信号输出端OUTPUT、第二信号输出端OC以及第一电平端V1。第二子电路2042被配置成在下拉节点PD的电平控制下，利用第一电平下拉所述信号输出端OUTPUT、第二信号输出端OC和上拉节点PU的电平。
如图2所示，第一子电路2041可以包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。第三晶体管T3的控制极和第一极连接至控制信号端CONT，第二极在节点PDCN处连接至第四晶体管T4的控制极。第四晶体管T4的第一极连接至控制信号端，第二极连接至下拉节点PD。第五晶体管T5的控制极连接至上拉节点PU，第一极连接至第一电平端V1，第二极连接至第四晶体管T4的控制极。第六晶体管T6的控制极连接至上拉节点，第一极连接至第一电平端，第二极连接至第四晶体管T4的第二极。第二子电路2042可以包括第七晶体管T7、第八晶体管T8和第九晶体管T9。第七晶体管T7的控制极连接至下拉节点PD，第一极连接至第一电平端V1，第二极连接至上拉节点PU。第八晶体管T8的控制极连接至下拉节点PD，第一极连接至第一电平端V1，第二极连接至第二信号输出端OC。第九晶体管T9的控制极连接至下拉节点PD，第一极连接至第一电平端V1，第二极连接至信号输出端OUTPUT。
如图2所示，输出电路202可以包括第十晶体管T10、第十一晶体管T11和第二电容C2。第十晶体管T10的控制极连接至上拉节点PU，第一极连接至时钟信号端CLK，第二极连接至信号输出端OUTPUT。第十一晶体管T11的栅极连接至上拉节点PU，第一极连接至时钟信号端CLK，第二极连接至第二信号输出端OC。第二电容C2的第一端连接至上拉节点PU，第二端连接至信号输出端OUTPUT。
如图2所示，输入电路201可以包括第十二晶体管T12。例如根据本公开实施例的复位电路203可以包括第十三晶体管T13。
根据本公开实施例的另一方面，提供了一种移位寄存器单元的驱动方法，可以应用于本公开实施例的移位寄存器单元。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。图3示出了根据本公开实施例的移位寄存器单元的驱动方法流程图。如图3所示，根据本公开实施例的移位寄存器单元的驱动方法30可以包括以下步骤。
在步骤S301，输入信号为第二电平，上拉节点的电平升高。
在步骤S302，时钟信号为第二电平，上拉节点的电平继续升高，移位寄存器单元的信号输出端输出栅极驱动信号。
在步骤S303，复位信号为第二电平，复位信号输出端和上拉节点的电平。
在步骤S304，在下拉节点的电平控制下，信号输出端和上拉节点的信号放噪。
根据本公开实施例，所述方法还包括：在触控时段，在上拉节点的电平控制下利用补偿信号补偿上拉节点的电平。
根据本公开实施例，触控时段可以紧接在第一时段或第二时段之后。
图4A示出了根据本公开实施例的移位寄存器单元的一种示例操作时序图。图4B示出了根据本公开实施例的移位寄存器单元的另一种示例操作时序图。接下来将参考图2、图3、图4A和图4B来详细描述根据本公开实施例的移位寄存器单元的操作。为例便于描述，以下示例中以所有开关晶体管均为N型晶体管、第一电平为低电平且第二电平为高电平为例进行描述。
图4A示出了根据本公开实施例的移位寄存器单元的一种示例操作时序图。如图4A所示，在T1时段，输入信号Input为高电平，第十二晶体管T12导通，上拉节点PU的电平开始升高，以对第二电容C2充电。由于上拉节点PU为高电平，第五晶体管T5和第六晶体管T6导通，将低电平的电压信号V1分别通过第五晶体管T5和第六晶体管T6传输至节点PDCN和下拉节点PD。同时，由于上拉节点PU为高电平，第十晶体管T10和第十一晶体管T11导通，将时钟信号端CLK的时钟信号传输至信号输出端OUTPUT。由于此时时钟信号为低电平，第二信号输出端OC和信号输出端的输出信号Output也为低电平。此时，由于输入电平Input为高电平，对上拉节点PU预充电，也对第一电容C1预充电。因此图3中A点的电平与上拉节点PU的电平一致。
在图4A的示例中，T1时段之后为触控时段。在触控时段中，补偿信号COMP为高电平。由于补偿信号COMMP由低电平变为高电平，受到第一晶体管T1的自身寄生电容影响，A点电平自举到更高的电平，第一晶体管T1导通更充分。第二晶体管T2导通，因此可以更好的补偿上拉阶段PU的电平。在触控时段中，由于上拉节点PU为高电平，第五晶体管T5和第六晶体管T6导通，使得节点PDCN和下拉节点PD均为低电平。第八晶体管T8和第九晶体管T9截止。尽管第十晶体管T10和第十一晶体管T11导通，由于时钟信号Clk为持续低电平，第二信号输出端OC和信号输出端的输出信号Output为低电平。
之后，在T2时段，补偿信号变为低电平。时钟信号端CLK的时钟信号为高电平，在上拉节点PU的作用下，第五晶体管T5和第六晶体管T6持续导通，将时钟信号传输至信号输出端OUTPUT和第二信号输出端OC，此时信号输出端OUTPUT和第二信号输出端OC的输出信号为高电平。由于第二电容C2的自举作用使得上拉节点PU的电平自举至更高的电平。
在T3时段，补偿信号Comp和时钟信号Clk为低电平。复位信号端RESET的复位信号Reset变为高电平。第十三晶体管T13导通，将上拉节点PU复位为低电平。
在T4时段，补偿信号Comp、复位信号Reset和输入信号Input均为低电平。由于控制信号Cont为高电平，第三晶体管T3导通，使得节点PDCN为高电平，继而第四晶体管T4导通。第四晶体管T4导通使得下拉节点PD变为高电平，使得第七晶体管T7、第八晶体管T8和第九晶体管T9导通，由此将低电平的电压信号V1分别通过第七晶体管T7、第八晶体管T8和第九晶体管T9传输至上拉节点PU、第二信号输出端OC和信号输出端OUTPUT，以对上拉节点PU、第二信号输出端OC和信号输出端OUTPUT持续降噪，即上拉节点PU的信号、第二信号输出端OC和信号输出端OUTPUT的输出信号均为低电平。
图4B示出了根据本公开实施例的移位寄存器单元的一种示例操作时序图。如图4B所示，在T1’时段，输入信号Input为高电平，第十二晶体管T12导通，上拉节点PU的电平开始升高，以对第二电容C2充电。由于上拉节点PU为高电平，第五晶体管T5和第六晶体管T6导通，将低电平的电压信号V1分别通过第五晶体管T5和第六晶体管T6传输至节点PDCN和下拉节点PD。同时，由于上拉节点PU为高电平，第十晶体管T10和第十一晶体管T11导通，将时钟信号端CLK的时钟信号传输至信号输出端OUTPUT。由于此时时钟信号为低电平，第二信号输出端OC和信号输出端的输出信号Output也为低电平。此时，由于输入电平Input为高电平，对上拉节点PU预充电，也对第一电容C1预充电。因此图3中A点的电平与上拉节点PU的电平一致。
之后，在T2’时段，时钟信号端CLK的时钟信号为高电平。由于第二电容C2的自举作用使得上拉节点PU的电平自举至更高的电平。在上拉节点PU的作用下，第五晶体管T5和第六晶体管T6持续导通，将时钟信号传输至信号输出端OUTPUT和第二信号输出端OC，此时信号输出端OUTPUT和第二信号输出端OC的输出信号为高电平。
与图4A所示的示例不同，在图4B的示例中，T2’时段之后为触控时段。在触控时段中，补偿信号COMP为高电平。由于补偿信号COMMP由低电平变为高电平，受到第一晶体管T1的自身寄生电容影响，A点电平自举到更高的电平，第一晶体管T1导通更充分。第二晶体管T2导通，因此可以更好的补偿上拉阶段PU的电平。在触控时段中，由于上拉节点PU为高电平，第五晶体管T5和第六晶体管T6导通，使得节点PDCN和下拉节点PD均为低电平。第八晶体管T8和第九晶体管T9截止。尽管第十晶体管T10和第十一晶体管T11导通，由于时钟信号Clk为持续低电平，第二信号输出端OC和信号输出端的输出信号Output为低电平。
在T3’时段，补偿信号Comp为低电平，时钟信号Clk为高电平。复位信号端RESET的复位信号Reset变为高电平。尽管时钟信号Clk为高电平，由于第十三晶体管T13导通，将上拉节点PU复位为低电平，因此第十晶体管T10和第十一晶体管T11截止。由此，第二信号输出端OC和信号输出端的输出信号Output为低电平
在T4’时段，补偿信号Comp、复位信号Reset和输入信号Input均为低电平。由于控制信号Cont为高电平，第三晶体管T3导通，使得节点PDCN为高电平，继而第四晶体管T4导通。第四晶体管T4导通使得下拉节点PD变为高电平，使得第七晶体管T7、第八晶体管T8和第九晶体管T9导通，由此将低电平的电压信号V1分别通过第七晶体管T7、第八晶体管T8和第九晶体管T9传输至上拉节点PU、第二信号输出端OC和信号输出端OUTPUT，以对上拉节点PU、第二信号输出端OC和信号输出端OUTPUT持续降噪，即上拉节点PU的信号、第二信号输出端OC和信号输出端OUTPUT的输出信号均为低电平。
图5示出了根据本公开实施例的触控时段中的信号电平示意波形图。如图5所示，根据本公开实施例的移位寄存器单元中，即使触控时段长达2ms，此期间上拉节点PU的电平也能够保持稳定。
根据本公开实施例的技术方案，利用简单的电路结构，能够在触控时段期间对上拉节点PU进行电平补偿。通过在移位寄存器单元中增加第一晶体管T1和第二晶体管T2以及第一电容C1，使得在上拉节点PU和补偿信号Comp同时为高电平时，补偿信号Comp通过第一晶体管T1和第二晶体管T2给高电平的上拉节点PU补偿电平，从而保证在触控时段前后显示画面的均一性，提升产品可靠性。由于在一帧画面的显示期间执行补偿，补偿信号Comp以及上拉节点PU的高电平占空比很小，因此在补偿信号Comp以及上拉节点PU高电平期间，第一晶体管T1和第二晶体管T2的导通期间遭受的应力对于晶体管的工作特性(例如阈值电压)的影响很小。此外，由于在针对每个扫描行的移位寄存器单元中均增加第一晶体管T1和第二晶体管T2，可以在一帧扫描的任意位置执行触控扫描，也可以任意调节触控扫描的频率。此外，在对上拉节点PU进行电平补偿时，第一晶体管T1和第二晶体管T2均处于导通状态，因此漏电流比截止状态下晶体管的漏电流增大至少两三个数量级，所以第一晶体管T1和第二晶体管T2的尺寸可以很小。由此即使在每个移位寄存器单元增加两个晶体管也不会明显影响产品边框的尺寸。
根据本公开实施例，还提供了一种栅极驱动电路，包括补偿信号线SW和N级级联的根据本公开实施例的移位寄存器单元。图6示出了根据本公开实施例的一种示例栅极驱动电路60。图6的示例中使用了两个波形的相反的时钟信号CLK和CLKB。本领域技术人员可以理解，为了简明，图6的示例中移位寄存器单元可以不具有第二信号输出端OC。以第n级移位寄存器单元SR(n)为例，第n级移位寄存器单元SR(n)的信号输出端OUTPUT连接至第(n+1)级移位寄存器单元SR(n+1)的信号输入端INPUT和第(n-1)级移位寄存器单元SR(n-1)的复位信号端RESET。补偿信号线SW连接至栅极驱动电路60中每个移位寄存器的补偿信号端。
本领域技术人员可以理解，尽管图6的示例中没有示出第二输出信号OC，由于输出信号Output和第二输出信号OC具有相同的信号波形，也可以将第(n)级移位寄存器SR(n)的第二输出信号OC连接至第(n+1)级移位寄存器SR(n+1)的信号输入端INPUT以及第(n-1)级移位寄存器SR(n-1)的复位信号端RESET，而将第(n)级移位寄存器SR(n)的输出信号Output(n)仅用作该级移位寄存器单元的输出栅极驱动信号。本公开实施例并不对此进行限制。
此外本领域技术人员可以理解，当不存在第(n-1)级移位寄存器单元时，可以将第(n)级移位寄存器单元的信号输入端连接至例如帧起始信号STV。
图7A示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例信号时序图，图7B示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的另一种示例信号时序图。
本领域技术人员可以理解，图7A中的第n级移位寄存器单元SR(n)可以对应于图4A中的移位寄存器单元，其中，对于第n级移位寄存器单元SR(n)，触控时段紧接在第一时段T1之后。如图7A所示，第n级移位寄存器单元SR(n)在时段T1～T4的操作可以参考图4A所示移位寄存器单元在时段T1～T4的操作，此处不再赘述。
如图7A所示，对于第n-1级移位寄存器单元SR(n-1)，在图7A中的时段T0，其输入信号Input(n-1)为高电平，对上拉节点PU预充电，也对第一电容C1预充电。因此图3中A点的电平与上拉节点PU的电平一致。在时段T1，第n-1级移位寄存器单元SR(n-1)输出高电平信号Output(n-1)。在接下来的触控时段，Comp变为高电平，由于时钟信号端CLK没有输入时钟信号，第n-1级移位寄存器单元SR(n-1)的输出端OUTPUT保持低电平。本领域技术人员可以理解，对于第n-1级移位寄存器单元SR(n-1)，图7A所示的信号时序相当于在移位寄存器单元SR(n-1)的第二时段T2之后添加触控时段的情况。
如图7A所示，对于第n+1级移位寄存器单元SR(n+1)，在图7A中的时段T2，其输入信号Input(n+1)为高电平(即，第n级移位寄存器单元SR(n)的输出信号Output(n)为高电平)，对上拉节点PU预充电，也对第一电容C1预充电。因此图3中A点的电平与上拉节点PU的电平一致。在时段T3，第n+1级移位寄存器单元SR(n+1)输出高电平信号Output(n+1)。之后第n+1级移位寄存器单元SR(n+1)执行正常操作。本领域技术人员可以理解，在图7A的示例中，添加触控时段对于第n+1级移位寄存器单元SR(n+1)的操作并没有实质影响。
本领域技术人员可以理解，图7B中的第n级移位寄存器单元SR(n)可以对应于图4B中的移位寄存器单元，其中，对于第n级移位寄存器单元SR(n)，触控时段紧接在第二时段T2之后。如图7B所示，第n级移位寄存器单元SR(n)在时段T1’～T4’的操作可以参考图4B所示移位寄存器单元在时段T1’～T4’的操作，此处不再赘述。
如图7B所示，对于第n-1级移位寄存器单元SR(n-1)，在图7B中的时段T0’，其输入信号Input(n-1)为高电平，对上拉节点PU预充电，也对第一电容C1预充电。因此图3中A点的电平与上拉节点PU的电平一致。在时段T1’，第n-1级移位寄存器单元SR(n-1)输出高电平信号Output(n-1)。在时段T2’，第n级移位寄存器单元SR(n)的输出信号Output(n)对第n-1级移位寄存器单元SR(n-1)进行复位。在接下来的触控时段，Comp变为高电平，第n-1级移位寄存器单元SR(n-1)的输出端OUTPUT保持低电平。本领域技术人员可以理解，在图7B的示例中，添加触控时段对于第n-1级移位寄存器单元SR(n-1)的操作并没有实质影响。
如图7B所示，对于第n+1级移位寄存器单元SR(n+1)，在图7B中的时段T2’，其输入信号Input(n+1)为高电平(即，第n级移位寄存器单元SR(n)的输出信号Output(n)为高电平)，对上拉节点PU预充电，也对第一电容C1预充电。因此图3中A点的电平与上拉节点PU的电平一致。在之后的触控时段，补偿信号COMP为高电平。移位寄存器单元SR(n+1)中的第五晶体管T5和第六晶体管T6导通，使得节点PDCN和下拉节点PD均为低电平。尽管第十晶体管T10和第十一晶体管T11导通，由于时钟信号端无时钟信号输入，移位寄存器单元SR(n+1)信号输出端保持低电平。本领域技术人员可以理解，对于第n+1级移位寄存器单元SR(n+1)，图7B所示的信号时序相当于在移位寄存器单元SR(n+1)的第一时段T1’之后添加触控时段的情况。
图8示出了根据本公开实施例的触控显示装置的示意方框图。如图8所示，触控显示装置80可以包括根据本公开实施例的栅极驱动电路810。根据本公开实施例的触控显示装置80可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有触控显示功能的产品或部件。
以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (9)

1.一种移位寄存器单元，包括：
输入电路，连接至信号输入端和所述移位寄存器单元的上拉节点，被配置成将所述信号输入端接收的输入信号输出至所述上拉节点；
输出电路，连接至信号输出端和时钟信号端，被配置成在时钟信号端接收的时钟信号的控制下在所述信号输出端输出栅极驱动信号；
复位电路，连接至复位信号端、上拉节点和第一电平端，被配置成在复位信号端接收的复位信号控制下，将所述上拉节点复位至第一电平端的第一电平；
下拉控制电路，电路连接至控制信号端、所述上拉节点和所述信号输出端，所述下拉控制电路被配置成在控制信号端接收的控制信号和上拉节点的电平控制下，控制信号输出端的电平；以及
补偿电路，连接至补偿信号端和所述上拉节点，被配置成在上拉节点的电平控制下，利用补偿信号端接收的补偿信号补偿上拉节点的电平；
其中，所述补偿电路包括第一晶体管、第二晶体管和第一电容；
第一晶体管的控制极连接至第一电容的第一端，第一极连接至补偿信号端，第二极连接至第二晶体管的控制极和第一极；第二晶体管的第二极和第一电容的第二端连接至上拉节点。
2.根据权利要求1所述的移位寄存器单元，其中，所述下拉控制电路包括第一子电路和第二子电路；
第一子电路连接至控制信号端、上拉节点和下拉节点，第一子电路被配置成在控制信号和上拉节点的电平控制下来控制下拉节点的电平；以及
第二子电路连接至第一电平端、下拉节点和信号输出端，第二子电路被配置成在下拉节点的电平控制下利用第一电平下拉所述信号输出端的电平。
3.根据权利要求2所述的移位寄存器单元，其中，所述第一子电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；
第三晶体管的控制极和第一极连接至所述控制信号端，第二极连接至第四晶体管的控制极；
第四晶体管的第一极连接至控制信号端，第二极连接至下拉节点；
第五晶体管的控制极连接至上拉节点，第一极连接至第一电平端，第二极连接至第四晶体管的控制极；以及
第六晶体管的控制极连接至上拉节点，第一极连接至第一电平端，第二极连接至第四晶体管的第二极。
4.根据权利要求2所述的移位寄存器单元，其中，所述第二子电路包括第七晶体管、第八晶体管和第九晶体管；
第七晶体管的控制极连接至下拉节点，第一极连接至第一电平端，第二极连接至上拉节点；
第八晶体管的控制极连接至下拉节点，第一极连接至第一电平端，第二极连接至第二信号输出端；以及
第九晶体管的控制极连接至下拉节点，第一极连接至第一电平端，第二极连接至信号输出端。
5.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括第十晶体管、第十一晶体管和第二电容；
第十晶体管的控制极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至信号输出端；
第十一晶体管的栅极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至第二信号输出端；以及
所述第二电容的第一端连接至所述上拉节点，第二端连接至所述信号输出端。
6.一种栅极驱动电路，包括：
补偿信号线；以及
级联的多个如权利要求1至5之一所述的移位寄存器单元；
其中，所述补偿信号线连接至所述多个移位寄存器单元中每一个的补偿信号端。
7.一种触控显示装置，包括如权利要求6所述的栅极驱动电路。
8.一种如权利要求1所述的移位寄存器单元的驱动方法，包括：
在第一时段，输入信号为第二电平，上拉节点的电平升高；
在第二时段，时钟信号为第二电平，上拉节点的电平继续升高，移位寄存器单元的信号输出端输出栅极驱动信号；
在第三时段，复位信号为第二电平，复位信号输出端和上拉节点的电平；以及
在第四时段，在下拉节点的电平控制下，信号输出端和上拉节点的信号放噪；
所述方法还包括：在触控时段，在上拉节点的电平控制下利用补偿信号补偿上拉节点的电平。
9.根据权利要求8所述的驱动方法，其中，所述触控时段位于第一时段之后且位于第二时段之前；或者所述触控时段位于第二时段之后且位于第三时段之前。
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