CN109461402B - 移位寄存器单元、驱动方法和显示装置 - Google Patents

移位寄存器单元、驱动方法和显示装置 Download PDF

Info

Publication number
CN109461402B
CN109461402B CN201910011277.7A CN201910011277A CN109461402B CN 109461402 B CN109461402 B CN 109461402B CN 201910011277 A CN201910011277 A CN 201910011277A CN 109461402 B CN109461402 B CN 109461402B
Authority
CN
China
Prior art keywords
pull
control
node
circuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910011277.7A
Other languages
English (en)
Other versions
CN109461402A (zh
Inventor
方浩博
王建
薛艳娜
张勇
包智颖
白璐
华刚
林坚
张丽敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910011277.7A priority Critical patent/CN109461402B/zh
Publication of CN109461402A publication Critical patent/CN109461402A/zh
Application granted granted Critical
Publication of CN109461402B publication Critical patent/CN109461402B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明提供一种移位寄存器单元、驱动方法和显示装置。所述移位寄存器单元包括上拉储能电路和上拉节点电位维持电路，其中，所述上拉储能电路与上拉节点连接；所述上拉节点电位维持电路分别与所述上拉节点和第一电压端连接，用于在触控阶段，当所述上拉节点的电位为有效电平时，通过所述第一电压端输入的第一电压信号对所述上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。本发明能够在触控阶段，维持所述上拉节点的电位为有效电平，以在触控阶段结束后进入下一显示阶段时，本发明实施例所述的移位寄存器单元能够正常输出栅极驱动信号。

Description

移位寄存器单元、驱动方法和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法和显示装置。
背景技术
内嵌式触控技术面世以来，逐渐成为市场主流，对其触控性能的要求也越来越高，需要采用高频触控驱动模式，以使得触控性能更加优异。然而，在内嵌式触控显示产品工作时，为了提升触控驱动的频率，将一帧显示时间分为n等分(n为大于1的整数)，然后将触控阶段设置于相邻的两显示阶段之间，在分段行处容易出现无法保证正常显示，出现横纹不良的现象，主要原因如下：在分段处，移位寄存器单元中的上拉节点的电位无法在触控阶段长时间保持，容易出现上拉节点的电位由于漏电而下降，影响进入下一显示阶段时相应行的栅极驱动信号输出，会出现横纹不良现象，高温情况下不良程度加重。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法和显示装置，解决现有技术中在高频触控驱动模式下，移位寄存器单元中的上拉节点的电位无法在触控阶段长时间保持，容易出现上拉节点的电位由于漏电而下降，影响进入下一显示阶段时相应行的栅极驱动信号输出，会出现横纹不良现象，高温情况下不良程度加重。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括上拉储能电路和上拉节点电位维持电路，其中，
所述上拉储能电路与上拉节点连接；
所述上拉节点电位维持电路分别与所述上拉节点和第一电压端连接，用于在所述触控阶段，当所述上拉节点的电位为有效电平时，通过所述第一电压端输入的第一电压信号对所述上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。
实施时，所述上拉节点电位维持电路包括第一上拉维持节点控制子电路和上拉维持子电路，其中，
所述第一上拉维持节点控制子电路分别与所述上拉节点、上拉维持节点和所述第一电压端连接，用于在所述触控阶段，当所述上拉节点的电位为有效电平时，控制所述上拉维持节点与所述第一电压端之间连通；
所述上拉维持子电路分别与所述上拉维持节点、所述第一电压端和所述上拉节点连接，用于在所述触控阶段，当所述上拉节点的电位为有效电平时，在所述上拉维持节点的控制下，控制所述上拉节点与所述第一电压端之间连通，以通过所述第一电压信号对所述上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。
实施时，所述上拉节点电位维持电路还包括第二上拉维持节点控制子电路；
所述第二上拉维持节点控制子电路分别与第二电压端、所述上拉维持节点和第三电压端连接，用于在显示阶段，在所述第二电压端输入的第二电压信号的控制下，控制所述上拉维持节点与所述第三电压端之间连通；
所述上拉维持子电路用于在所述显示阶段，在所述上拉维持节点的控制下，控制所述上拉节点与所述第一电压端之间断开。
实施时，所述第一上拉维持节点控制子电路包括第一上拉维持节点控制晶体管；
所述第一上拉维持节点控制晶体管的控制极与所述上拉节点连接，所述第一上拉维持节点控制晶体管的第一极与所述第一电压端连接，所述第一上拉维持节点控制晶体管的第二极与所述上拉维持节点连接；
所述上拉维持子电路包括第一上拉维持晶体管和第二上拉维持晶体管，其中，
所述第一上拉维持晶体管的控制极与所述上拉维持节点连接，所述第一上拉维持晶体管的第一极与所述第一电压端连接；
所述第二上拉维持晶体管的控制极与所述上拉维持节点连接，所述第二上拉维持晶体管的第一极与所述第一上拉维持晶体管的第二极连接，所述第二上拉维持晶体管的第二极与所述上拉节点连接。
实施时，所述第二上拉维持节点控制子电路包括第二上拉维持节点控制晶体管；
所述第二上拉维持节点控制晶体管的控制极与所述第二电压端连接，所述第二上拉维持节点控制晶体管的第一极与所述上拉维持节点连接，所述第二上拉维持节点控制晶体管的第二极与所述第三电压端连接。
实施时，所述上拉储能电路包括上拉存储电容；
所述上拉存储电容的第一端与所述上拉节点连接，所述上拉存储电容的第二端与第四电压端连接。
实施时，本发明所述的移位寄存器单元还包括输出控制电路；
所述输出控制电路分别与所述第一电压端、栅极驱动信号输出端和复位电压端连接，用于在显示阶段，在所述第一电压信号的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间断开，并在触控阶段，在所述第一电压信号的控制下，控制所述栅极驱动信号输出端与所述复位端之间连通，以使得所述栅极驱动信号输出端输出无效电平。
实施时，所述输出控制电路包括输出控制晶体管；
所述输出控制晶体管的控制极与所述第一电压端连接，所述输出控制晶体管的第一极与所述栅极驱动信号输出端连接，所述输出控制晶体管的第二极与所述复位电压端连接。
实施时，本发明所述的移位寄存器单元还包括上拉控制节点控制电路和上拉控制电路，其中，
所述上拉控制节点控制电路分别与第一电压端、第二电压端和上拉控制节点连接，用于在触控阶段，在所述第一电压端输入的第一电压信号和所述第二电压端输入的第二电压信号的控制下，控制所述上拉控制节点的电位为无效电平；
所述上拉控制电路分别与所述上拉控制节点、所述第二电压端和上拉节点连接，用于在所述触控阶段，在所述上拉控制节点的控制下，控制所述上拉节点与所述第二电压端之间不连通。
实施时，所述上拉控制节点控制电路包括第一控制子电路、第二控制子电路和第三控制子电路；
所述第一控制子电路分别与输入端、复位端、第二电压端、第一控制节点和第二控制节点连接，用于在触控阶段，在所述第二电压信号的控制下，控制所述第一控制节点与所述输入端之间断开，控制所述第二控制节点与所述复位端之间断开；
所述第二控制子电路分别与所述第一电压端、所述第一控制节点和所述第二控制节点连接，用于在触控阶段，在所述第一电压信号的控制下，控制所述第一控制节点的电位和所述第二控制节点的电位为有效电平；
所述第三控制子电路分别与所述第一控制节点、所述第二控制节点、第一扫描电平端、第二扫描电平端和上拉控制节点连接，用于在触控阶段，在所述第一控制节点的控制下，控制所述上拉控制节点与所述第一扫描电平端连接，在所述第二控制节点的控制下，控制所述上拉控制节点与所述第二扫描电平端连接，以使得所述上拉控制节点的电位为无效电平。
实施时，所述第一控制子电路包括第一控制晶体管和第二控制晶体管；所述第三控制子电路包括第三控制晶体管和第四控制晶体管；所述第二控制子电路包括第五控制晶体管和第六控制晶体管；
所述第一控制晶体管的控制极与所述第二电压端连接，所述第一控制晶体管的第一极与所述输入端连接，所述第一控制晶体管的第二极与所述第一控制节点连接；
所述第二控制晶体管的控制极与所述第二电压端连接，所述第二控制晶体管的第一极与所述复位端连接，所述第二控制晶体管的第二极与所述第二控制节点连接；
所述第三控制晶体管的控制极与所述第一控制节点连接，所述第三控制晶体管的第一极与所述第一扫描电平端连接，所述第三控制晶体管的第二极与所述上拉控制节点连接；
所述第四控制晶体管的控制极与所述第二控制节点连接，所述第四控制晶体管的第一极与所述上拉控制节点连接，所述第四控制晶体管的第二极与所述第二扫描电平端连接；
所述第五控制晶体管的控制极与所述第一电压端连接，所述第五控制晶体管的第一极与所述第一控制节点连接；
所述第六控制晶体管的控制极与所述第一电压端连接，所述第六控制晶体管的第一极与所述第五控制晶体管的第二极连接，所述第六控制晶体管的第二极与所述第二控制节点连接；
所述上拉控制电路包括上拉控制晶体管；
所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极所述第二电压端连接，所述上拉控制晶体管的第二极与所述上拉节点连接。
实施时，本发明所述的移位寄存器单元还包括上拉复位电路、下拉节点控制电路、输出电路和输出复位电路，其中，
所述上拉复位电路分别与所述上拉节点、下拉节点和复位电压端连接，用于在显示阶段，当所述下拉节点的电位为有效电平时，在所述下拉节点的控制下，控制所述上拉节点与所述复位电压端之间连通，以使得所述上拉节点的电位为无效电平；
所述下拉节点控制电路分别与第二电压端、所述上拉节点、所述下拉节点和所述复位电压端连接，用于在显示阶段，在所述上拉节点的电位为有效电平时，控制所述下拉节点与所述复位电压端之间连通，从而控制所述下拉节点的电位为无效电平，在所述上拉节点的电位为无效电平时，控制所述下拉节点与所述复位电压端之间断开，并在所述第二电压端输入的第二电压信号的控制下，控制所述下拉节点的电位为有效电平；
所述输出电路分别与所述上拉节点、栅极驱动信号输出端和时钟信号端连接，用于在显示阶段，在所述上拉节点的控制下，控制所述栅极驱动信号输出端与所述时钟信号端之间连通；
所述输出复位电路分别与所述下拉节点，所述栅极驱动信号输出端和所述复位电压端连接，用于在显示阶段，在所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间连通。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在触控阶段，
当上拉节点的电位为有效电平时，上拉节点电位维持电路通过第一电压端输入的第一电压信号对上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。
本发明还提供了一种显示装置，包括栅极驱动电路，所述栅极驱动电路包括多级上述的移位寄存器单元。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法和显示装置能够在触控阶段，维持所述上拉节点的电位为有效电平，以在触控阶段结束后进入下一显示阶段时，本发明实施例所述的移位寄存器单元能够正常输出栅极驱动信号。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明再一实施例所述的移位寄存器单元的结构图；
图5是本发明另一实施例所述的移位寄存器单元的结构图；
图6是本发明又一实施例所述的移位寄存器单元的结构图；
图7是本发明再一实施例所述的移位寄存器单元的结构图；
图8是本发明所述的移位寄存器单元的一具体实施例的电路图；
图9是本发明所述的移位寄存器单元的该具体实施例在正向扫描时的工作时序图；
图10是本发明所述的移位寄存器单元的该具体实施例在反向扫描时的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的移位寄存器单元包括上拉储能电路和上拉节点电位维持电路，其中，
所述上拉储能电路与上拉节点连接；
所述上拉节点电位维持电路分别与所述上拉节点和第一电压端连接，用于在触控阶段，当所述上拉节点的电位为有效电平时，通过所述第一电压端输入的第一电压信号对所述上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。
本发明实施例所述的移位寄存器单元当在触控阶段开始时，如上拉节点的电位为有效电平，则能够在触控阶段，维持所述上拉节点的电位为有效电平，以在触控阶段结束后进入下一显示阶段时，本发明实施例所述的移位寄存器单元能够正常输出栅极驱动信号。
在具体实施时，在所述触控阶段，所述第一电压端输入的第一电压信号可以为高电压信号，但不以此为限。
在具体实施时，所述有效电平为能够使得所述移位寄存器单元包括的栅极与所述上拉节点连接的输出晶体管打开的电平；例如，当所述输出晶体管为n型晶体管时，所述有效电平可以为高电平；当所述输出晶体管为p型晶体管时，所述有效电平可以为低电平。
在本发明实施例中，以有效电平为高电平为例说明。
本发明实施例所述的移位寄存器单元为能够对应高频率触控响应的移位寄存器单元，在触控阶段，由第一电压信号补强上拉节点的电位，并新增上拉储能电路和上拉节点电位维持电路，保证在高频率触控响应条件下，稳定移位寄存器单元输出的栅极驱动信号，使得在触控阶段内，保持上拉节点的电位的波形延迟能力，实现触控响应和正常显示两种模式的切换。
如图1所示，本发明实施例所述的移位寄存器单元包括上拉储能电路11和上拉节点电位维持电路12，其中，
所述上拉储能电路11与上拉节点PU连接；
所述上拉节点电位维持电路12分别与所述上拉节点PU和第一电压端GCL连接，用于在所述触控阶段，当所述上拉节点PU的电位为高电平时，通过所述第一电压端GCL输入的第一电压信号对所述上拉储能电路11进行充电，以维持所述上拉节点PU的电位为高电平。
本发明如图1所示的移位寄存器单元的实施例在工作时，在触控阶段，GCL输入的第一电压信号为高电压信号，在显示阶段，GCL输入的第一电压信号为低电压信号；
在触控阶段开始时，如果所述上拉节点PU的电位为高电平，则通过GCL输入的高电压信号对所述上拉储能电路11进行充电，使得在触控阶段PU的电位维持为高电平，从而在触控阶段结束后，进入下一显示周期时，本发明实施例所述的移位寄存器单元能够正常工作。
如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述上拉节点电位维持电路12可以包括第一上拉维持节点控制子电路121和上拉维持子电路122，其中，
所述第一上拉维持节点控制子电路121分别与所述上拉节点PU、上拉维持节点PUK和所述第一电压端GCL连接，用于在所述触控阶段，当所述上拉节点PU的电位为有效电平时，控制所述上拉维持节点PUK与所述第一电压端GCL之间连通；
所述上拉维持子电路122分别与所述上拉维持节点PUK、所述第一电压端GCL和所述上拉节点PU连接，用于在所述触控阶段，当所述上拉节点PU的电位为有效电平时，在所述上拉维持节点PUK的控制下，控制所述上拉节点PU与所述第一电压端GCL之间连通，以通过所述第一电压信号对所述上拉储能电路11进行充电，以维持所述上拉节点PU的电位为有效电平。
本发明如图2所示的移位寄存器单元的实施例在工作时，有效电平为高电平，在触控阶段，GCL输入的第一电压信号为高电压信号，在显示阶段，GCL输入的第一电压信号为低电压信号；在触控阶段，当PU的电位为高电平时，所述第一上拉维持节点控制子电路121控制PUCN与GCL之间连通，从而使得PUCN的电位为高电平，所述上拉维持子电路122在所述上拉维持节点PUK的控制下，控制PU与GCL之间连通，以通过GCL输入的高电压信号对上拉储能电路11进行充电，以维持PU的电位为高电平。
具体的，所述上拉节点电位维持电路还可以包括第二上拉维持节点控制子电路；
所述第二上拉维持节点控制子电路分别与第二电压端、所述上拉维持节点和第三电压端连接，用于在显示阶段，在所述第二电压端输入的第二电压信号的控制下，控制所述上拉维持节点与所述第三电压端之间连通；
所述上拉维持子电路用于在所述显示阶段，在所述上拉维持节点的控制下，控制所述上拉节点与所述第一电压端之间断开。
在具体实施时，所述第三电压端可以为用于输入低电压VGL的低电压端，但不以此为限。
如图3所示，在图2所示的移位寄存器单元的实施例的基础上，所述上拉节点电位维持电路12还可以包括第二上拉维持节点控制子电路123；
所述第二上拉维持节点控制子电路123分别与第二电压端GCH、所述上拉维持节点PUK和用于输入低电压VGL的低电压端连接，用于在显示阶段，在所述第二电压端GCH输入的第二电压信号的控制下，控制所述上拉维持节点PUK与所述低电压端之间连通；
所述上拉维持子电路122用于在所述显示阶段，在所述上拉维持节点PUK的控制下，控制所述上拉节点PU与所述第一电压端GCL之间断开。
本发明图3所示的移位寄存器单元的实施例在工作时，在触控阶段，GCH输入的第二电压信号为低电压信号，在显示阶段，GCH输入的第二电压信号为高电压信号；在显示阶段，所述第二上拉维持节点控制子电路123，在GCH输入的高电压信号的控制下，控制PUCN接入VGL，在显示阶段，所述上拉维持子电路122控制PU与GCL之间断开，以使得PU的电位不会受GCL输入的低电压信号的影响。
具体的，所述第一上拉维持节点控制子电路可以包括第一上拉维持节点控制晶体管；
所述第一上拉维持节点控制晶体管的控制极与所述上拉节点连接，所述第一上拉维持节点控制晶体管的第一极与所述第一电压端连接，所述第一上拉维持节点控制晶体管的第二极与所述上拉维持节点连接；
所述上拉维持子电路可以包括第一上拉维持晶体管和第二上拉维持晶体管，其中，
所述第一上拉维持晶体管的控制极与所述上拉维持节点连接，所述第一上拉维持晶体管的第一极与所述第一电压端连接；
所述第二上拉维持晶体管的控制极与所述上拉维持节点连接，所述第二上拉维持晶体管的第一极与所述第一上拉维持晶体管的第二极连接，所述第二上拉维持晶体管的第二极与所述上拉节点连接。
具体的，所述第二上拉维持节点控制子电路可以包括第二上拉维持节点控制晶体管；
所述第二上拉维持节点控制晶体管的控制极与所述第二电压端连接，所述第二上拉维持节点控制晶体管的第一极与所述上拉维持节点连接，所述第二上拉维持节点控制晶体管的第二极与所述第三电压端连接。
在具体实施时，所述上拉储能电路可以包括上拉存储电容；
所述上拉存储电容的第一端与所述上拉节点连接，所述上拉存储电容的第二端与第四电压端连接。
在具体实施时，所述第四电压端可以为用于输入低电压VGL的低电压端，但不以此为限。
如图4所示，在图3所示的移位寄存器单元的实施例的基础上，所述第一上拉维持节点控制子电路121包括第一上拉维持节点控制晶体管M15；
所述第一上拉维持节点控制晶体管M15的栅极与所述上拉节点PU连接，所述第一上拉维持节点控制晶体管M15的源极与所述第一电压端GCL连接，所述第一上拉维持节点控制晶体管M15的漏极与所述上拉维持节点PUK连接；
所述上拉维持子电路122包括第一上拉维持晶体管M16和第二上拉维持晶体管M17，其中，
所述第一上拉维持晶体管M16的栅极与所述上拉维持节点PUK连接，所述第一上拉维持晶体管M16的源极与所述第一电压端GCL连接；
所述第二上拉维持晶体管M17的栅极与所述上拉维持节点PUK连接，所述第二上拉维持晶体管M17的源极与所述第一上拉维持晶体管M16的漏极连接，所述第二上拉维持晶体管M17的漏极与所述上拉节点PU连接；
所述第二上拉维持节点控制子电路123包括第二上拉维持节点控制晶体管M19；
所述第二上拉维持节点控制晶体管M19的栅极与所述第二电压端GCH连接，所述第二上拉维持节点控制晶体管M19的源极与所述上拉维持节点PUK连接，所述第二上拉维持节点控制晶体管M19的漏极与低电压端连接；所述低电压端用于输入低电压VGL；
所述上拉储能电路11包括上拉存储电容C2；
所述上拉存储电容C2的第一端与所述上拉节点PU连接，所述上拉存储电容C2的第二端与所述低电压端连接。
图4所示的实施例中，M15、M16、M17和M19都为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，但不以此为限。
本发明如图4所示的移位寄存器单元的实施例在工作时，
在触控阶段，GCL输入的第一电压信号为高电压信号，GCH输入的第二电压信号为低电压信号，在所述触控阶段开始时，如若PU的电位为高电平，则M15打开，GCL与PUCN之间连通，以使得PUCN的电位为高电平，M16和M17都打开，以使得PU与GCL之间连通，通过GCL输入的高电压信号对C2进行充电，从而使得PU的电位维持为高电平；M19关断，以断开PUCN与所述低电压端之间的连接；
在显示阶段，GCL输入的第一电压信号为低电压信号，GCH输入的第二电压信号为高电压信号，M19打开，PUCN接入VGL，以拉低PUCN的电位，使得M16和M17都关断，以断开PU与GCL之间的连接，以使得在显示阶段PU的电位不受GCL输入的低电压信号的影响。
在具体实施时，本发明实施例所述的移位寄存器单元还可以包括输出控制电路；
所述输出控制电路分别与所述第一电压端、栅极驱动信号输出端和复位电压端连接，用于在显示阶段，在所述第一电压信号的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间断开，并在触控阶段，在所述第一电压信号的控制下，控制所述栅极驱动信号输出端与所述复位端之间连通，以使得所述栅极驱动信号输出端输出无效电平。
在具体实施时，所述复位电压端可以为低电压端或地端，但不以此为限。
当所述栅极驱动信号输出端输出无效电平时，栅极与该栅极驱动信号输出端连接的像素电路中的开关晶体管关断；例如，当该开关晶体管为n型晶体管时，所述无效电平为低电平；当该开关晶体管为p型晶体管时，所述无效电平为高电平。在本发明实施例中，以所述无效电平为低电平为例说明。
本发明实施例采用输出控制电路，以在触控阶段，控制所述栅极驱动信号输出端输出无效电平，防止相应栅线被误打开。
具体的，所述输出控制电路可以包括输出控制晶体管；
所述输出控制晶体管的控制极与所述第一电压端连接，所述输出控制晶体管的第一极与所述栅极驱动信号输出端连接，所述输出控制晶体管的第二极与所述复位电压端连接。
如图5所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括上拉控制节点控制电路51和上拉控制电路52，其中，
所述上拉控制节点控制电路51分别与第一电压端GCL、第二电压端GCH和上拉控制节点PUCN连接，用于在触控阶段，在所述第一电压端GCL输入的第一电压信号和所述第二电压端GCH输入的第二电压信号的控制下，控制所述上拉控制节点PUCN的电位为无效电平；
所述上拉控制电路52分别与所述上拉控制节点PUCN、所述第二电压端GCH和上拉节点PU连接，用于在所述触控阶段，在所述上拉控制节点PUCN的控制下，控制所述上拉节点PU与所述第二电压端GCH之间不连通。
在具体实施时，所述无效电平为能够使得栅极接入其的晶体管关断的电平，例如，当该晶体管为n型晶体管时，所述无效电平可以为低电平；当该晶体管为p型晶体管时，所述无效电平可以为高电平。
本发明如图5所述的移位寄存器单元的实施例在工作时，在触控阶段，GCL输入的第一电压信号为高电压信号，GCH输入的第二电压信号为低电压信号，所述上拉控制节点控制电路51在触控阶段，控制PUCN的电位为无效电平，所述上拉控制电路52控制PU与GCH之间不连通，以使得PU的电位不受GCH输入的第二电压信号的影响。
在具体实施时，所述上拉控制节点控制电路还可以分别与输入端、输出端、第一控制节点、第二控制节点、第一扫描电平端和第二扫描电平端连接，用于在显示阶段，在所述第二电压信号的控制下，控制所述输入端与所述第一控制节点之间连接，并控制所述复位端与所述第二控制节点之间连接，并在所述显示阶段包括的输入时间段，在所述第一控制节点的控制下，控制所述上拉控制节点与所述第一扫描电平端之间连通，在所述显示阶段包括的复位时间段，在所述第二控制节点的控制下，控制所述上拉控制节点与所述第二扫描电平端之间连通，并在所述触控阶段，控制所述第一控制节点与所述输入端之间断开，控制所述第二控制节点与所述复位端之间断开。
如图6所示，在图5所示的移位寄存器单元的实施例的基础上，所述上拉控制节点控制电路可以包括第一控制子电路511、第二控制子电路512和第三控制子电路513；
所述第一控制子电路511分别与输入端INPUT、复位端RESET、第二电压端GCH、第一控制节点N1和第二控制节点N2连接，用于在触控阶段，在GCH输入的第二电压信号的控制下，控制所述第一控制节点N1与所述输入端INPUT之间断开，控制所述第二控制节点N2与所述复位端RESET之间断开；
所述第二控制子电路512分别与所述第一电压端GCL、所述第一控制节点N1和所述第二控制节点N2连接，用于在触控阶段，在GCL输入的第一电压信号的控制下，控制所述第一控制节点N1的电位和所述第二控制节点N2的电位为有效电平；
所述第三控制子电路513分别与所述第一控制节点N1、所述第二控制节点N2、第一扫描电平端VDS、第二扫描电平端VSD和上拉控制节点PUCN连接，用于在触控阶段，在所述第一控制节点N1的控制下，控制所述上拉控制节点PUCN与所述第一扫描电平端VDS连接，在所述第二控制节点N2的控制下，控制所述上拉控制节点PUCN与所述第二扫描电平端VSD连接，以使得所述上拉控制节点PUCN的电位为无效电平。
在具体实施时，在触控阶段，VDS和VSD都输入低电平信号。
本发明如图6所示的移位寄存器单元的实施例在工作时，在触控阶段，GCH输入的第二电压信号为低电压信号，GCL输入的第一电压信号为高电压信号，第一控制子电路511在GCH输入的低电压信号的控制下，控制N1与INPUT之间断开，控制N2与RESET之间断开；所述第二控制子电路512在GCL输入的高电压信号的控制下，控制N1的电位和N2的电位都为有效电平；第三控制子电路513控制PUCN分别与VDS和VSD连接，从而控制PUCN的电位是无效电平，从而使得所述上拉控制电路52控制PU与GCH之间不连通，以使得PU的电位不受GCH输入的低电压信号的影响。
在实际操作时，所述第一控制子电路可以包括第一控制晶体管和第二控制晶体管；所述第三控制子电路包括第三控制晶体管和第四控制晶体管；所述第二控制子电路包括第五控制晶体管和第六控制晶体管；
所述第一控制晶体管的控制极与所述第二电压端连接，所述第一控制晶体管的第一极与所述输入端连接，所述第一控制晶体管的第二极与所述第一控制节点连接；
所述第二控制晶体管的控制极与所述第二电压端连接，所述第二控制晶体管的第一极与所述复位端连接，所述第二控制晶体管的第二极与所述第二控制节点连接；
所述第三控制晶体管的控制极与所述第一控制节点连接，所述第三控制晶体管的第一极与所述第一扫描电平端连接，所述第三控制晶体管的第二极与所述上拉控制节点连接；
所述第四控制晶体管的控制极与所述第二控制节点连接，所述第四控制晶体管的第一极与所述上拉控制节点连接，所述第四控制晶体管的第二极与所述第二扫描电平端连接；
所述第五控制晶体管的控制极与所述第一电压端连接，所述第五控制晶体管的第一极与所述第一控制节点连接；
所述第六控制晶体管的控制极与所述第一电压端连接，所述第六控制晶体管的第一极与所述第五控制晶体管的第二极连接，所述第六控制晶体管的第二极与所述第二控制节点连接；
所述上拉控制电路包括上拉控制晶体管；
所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极所述第二电压端连接，所述上拉控制晶体管的第二极与所述上拉节点连接。
在具体实施时，本发明实施例所述的移位寄存器单元还可以包括上拉复位电路、下拉节点控制电路、输出电路和输出复位电路，其中，
所述上拉复位电路分别与所述上拉节点、下拉节点和复位电压端连接，用于在显示阶段，当所述下拉节点的电位为有效电平时，在所述下拉节点的控制下，控制所述上拉节点与所述复位电压端之间连通，以使得所述上拉节点的电位为无效电平；
所述下拉节点控制电路分别与第二电压端、所述上拉节点、所述下拉节点和所述复位电压端连接，用于在显示阶段，在所述上拉节点的电位为有效电平时，控制所述下拉节点与所述复位电压端之间连通，从而控制所述下拉节点的电位为无效电平，在所述上拉节点的电位为无效电平时，控制所述下拉节点与所述复位电压端之间断开，并在所述第二电压端输入的第二电压信号的控制下，控制所述下拉节点的电位为有效电平；
所述输出电路分别与所述上拉节点、栅极驱动信号输出端和时钟信号端连接，用于在显示阶段，在所述上拉节点的控制下，控制所述栅极驱动信号输出端与所述时钟信号端之间连通；
所述输出复位电路分别与所述下拉节点，所述栅极驱动信号输出端和所述复位电压端连接，用于在显示阶段，在所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间连通。
在实际操作时，所述复位电压端可以为低电压端或地端，但不以此为限。
如图7所示，在图5所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括上拉复位电路71、下拉节点控制电路72、输出电路73和输出复位电路74，其中，
所述上拉复位电路71分别与所述上拉节点PU、下拉节点PD和低电压端连接，用于在显示阶段，当所述下拉节点PD的电位为有效电平时，在所述下拉节点PD的控制下，控制所述上拉节点PU与所述低电压端之间连通，以使得所述上拉节点PU的电位为无效电平；所述低电压端用于输入低电压VGL；
所述下拉节点控制电路72分别与第二电压端GCH、所述上拉节点PU、所述下拉节点PD和所述低电压端连接，用于在显示阶段，在所述上拉节点PU的电位为有效电平时，控制所述下拉节点PD与所述低电压端之间连通，从而控制所述下拉节点PD的电位为无效电平，在所述上拉节点PU的电位为无效电平时，控制所述下拉节点PD与所述低电压端之间断开，并在所述第二电压端GCH输入的第二电压信号的控制下，控制所述下拉节点PD的电位为有效电平；
所述输出电路73分别与所述上拉节点PU、栅极驱动信号输出端Output和用于输入时钟信号CLK的时钟信号端连接，用于在显示阶段，在所述上拉节点PU的控制下，控制所述栅极驱动信号输出端Output与所述时钟信号端之间连通；
所述输出复位电路74分别与所述下拉节点PD、所述栅极驱动信号输出端Output和所述低电压端连接，用于在显示阶段，在所述下拉节点PD的控制下，控制所述栅极驱动信号输出端Output与所述低电压端之间连通。
在本发明实施例中，以有效电平为高电平，无效电平为低电平为例说明，但不以此为限。
本发明如图7所示的移位寄存器单元的实施例在工作时，在显示阶段，GCL输入的第一电压信号为低电压信号，GCH输入的第二电压信号为高电压信号；在显示阶段，当所述下拉节点PD的电位为有效电平时，所述上拉复位电路71在所述下拉节点PD的控制下，控制所述上拉节点PU与所述低电压端之间连通，以使得所述上拉节点PU的电位为无效电平；
在显示阶段，当PU的电位为有效电平时，所述下拉节点控制电路72控制所述下拉节点PD与所述低电压端之间连通，从而控制所述下拉节点PD的电位为无效电平；在所述上拉节点PU的电位为无效电平时，所述下拉节点控制电路72控制所述下拉节点PD与所述低电压端之间断开，并在所述第二电压端GCH输入的高电压信号的控制下，控制所述下拉节点PD的电位为有效电平；
在显示阶段包括的输入时间段和输出时间段，所述输出电路73在所述上拉节点PU的控制下，控制所述栅极驱动信号输出端Output与所述时钟信号端之间连通；
在显示阶段包括的复位时间段和输出截止保持时间段，所述输出复位电路74在所述下拉节点PD的控制下，控制所述栅极驱动信号输出端Output与所述低电压端之间连通，以对Output进行复位。
在具体实施时，在图7所示的移位寄存器单元的具体实施例中，所述下拉节点控制电路72还可以与上拉控制节点PUCN连接，用于在PUCN的控制下，控制下拉节点PD与低电压端之间连通。
在具体实施时，所述上拉复位电路可以包括上拉复位晶体管；
所述上拉复位晶体管的控制极与所述下拉节点连接，所述上拉复位晶体管的第一极与所述上拉节点连接，所述上拉复位晶体管的第二极与所述复位电压端连接；
所述输出电路可以包括输出晶体管和存储电容；
所述输出晶体管的栅极与所述上拉节点连接，所述输出晶体管的第一极与所述时钟信号端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端之间连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接；
所述输出复位电路可以包括输出复位晶体管；
所述输出复位晶体管的控制极与所述下拉节点连接，所述输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述输出复位晶体管的第二极与所述复位电压端连接。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图8所示，本发明所述的移位寄存器单元的一具体实施例包括上拉储能电路11、上拉节点电位维持电路、输出控制电路50、上拉控制节点控制电路51、上拉控制电路52、上拉复位电路71、下拉节点控制电路72、输出电路73和输出复位电路74，其中，
所述上拉节点电位维持电路包括第一上拉维持节点控制子电路121、上拉维持子电路122和第二上拉维持节点控制子电路123；
所述第一上拉维持节点控制子电路121包括第一上拉维持节点控制晶体管M15；
所述第一上拉维持节点控制晶体管M15的栅极与所述上拉节点PU连接，所述第一上拉维持节点控制晶体管M15的源极与所述第一电压端GCL连接，所述第一上拉维持节点控制晶体管M15的漏极与所述上拉维持节点PUK连接；
所述上拉维持子电路122包括第一上拉维持晶体管M16和第二上拉维持晶体管M17，其中，
所述第一上拉维持晶体管M16的栅极与所述上拉维持节点PUK连接，所述第一上拉维持晶体管M16的源极与所述第一电压端GCL连接；
所述第二上拉维持晶体管M17的栅极与所述上拉维持节点PUK连接，所述第二上拉维持晶体管M17的源极与所述第一上拉维持晶体管M16的漏极连接，所述第二上拉维持晶体管M17的漏极与所述上拉节点PU连接；
所述第二上拉维持节点控制子电路123包括第二上拉维持节点控制晶体管M19；
所述第二上拉维持节点控制晶体管M19的栅极与所述第二电压端GCH连接，所述第二上拉维持节点控制晶体管M19的源极与所述上拉维持节点PUK连接，所述第二上拉维持节点控制晶体管M19的漏极与低电压端连接；所述低电压端用于输入低电压VGL；
所述上拉储能电路11包括上拉存储电容C2；
所述上拉存储电容C2的第一端与所述上拉节点PU连接，所述上拉存储电容C2的第二端与所述低电压端连接；
所述输出控制电路50包括输出控制晶体管M13；
所述输出控制晶体管M13的栅极与所述第一电压端GCL连接，所述输出控制晶体管M13的源极与所述栅极驱动信号输出端连接，所述输出控制晶体管M13的漏极与所述低电压端连接；
所述上拉控制节点控制电路包括第一控制子电路511、第二控制子电路512和第三控制子电路513；
所述第一控制子电路511包括第一控制晶体管M10和第二控制晶体管M11；所述第三控制子电路513包括第三控制晶体管M1和第四控制晶体管M2；所述第二控制子电路512包括第五控制晶体管M8和第六控制晶体管M9；
所述第一控制晶体管M10的栅极与所述第二电压端GCH连接，所述第一控制晶体管M10的源极与所述输入端INPUT连接，所述第一控制晶体管M10的漏极与所述第一控制节点N1连接；
所述第二控制晶体管M11的栅极与所述第二电压端GCH连接，所述第二控制晶体管M11的源极与所述复位端RESET连接，所述第二控制晶体管M11的漏极与所述第二控制节点N2连接；
所述第三控制晶体管M1的栅极与所述第一控制节点N1连接，所述第三控制晶体管M1的漏极与所述第一扫描电平端VDS连接，所述第三控制晶体管M1的源极与所述上拉控制节点PUCN连接；
所述第四控制晶体管M2的栅极与所述第二控制节点N2连接，所述第四控制晶体管M2的漏极与所述上拉控制节点PUCN连接，所述第四控制晶体管M2的源极与所述第二扫描电平端VSD连接；
所述第五控制晶体管M8的栅极与所述第一电压端GCL连接，所述第五控制晶体管M8的漏极与所述第一控制节点N1连接；
所述第六控制晶体管M9的栅极与所述第一电压端GCL连接，所述第六控制晶体管M9的漏极与所述第五控制晶体管M8的源极连接，所述第六控制晶体管M9的源极与所述第二控制节点N2连接；
所述上拉控制电路52包括上拉控制晶体管M12；
所述上拉控制晶体管M12的栅极与所述上拉控制节点PUCN连接，所述上拉控制晶体管M12的漏极所述第二电压端GCL连接，所述上拉控制晶体管M12的源极与所述上拉节点PU连接；
所述上拉复位电路71包括上拉复位晶体管M6；
所述上拉复位晶体管M6的栅极与所述下拉节点PD连接，所述上拉复位晶体管M6的源极与所述上拉节点PU连接，所述上拉复位晶体管M6的漏极与所述低电压端连接；
所述下拉节点控制电路72包括第一下拉节点控制晶体管M5、第二下拉节点控制晶体管M14和第三下拉节点控制晶体管M7；
所述第一下拉节点控制晶体管M5的栅极和M5的漏极都与第二电压端GCH连接，所述第一下拉节点控制晶体管M5的源极与所述下拉节点PD连接；
所述第二下拉节点控制晶体管M14的栅极与所述上拉节点PU连接，所述第二下拉节点控制晶体管M14的源极与所述下拉节点PD连接，所述第二下拉节点控制晶体管M14的漏极与低电压端连接；所述低电压端用于输入低电压VGL；
所述第三下拉节点控制晶体管M7的栅极与所述上拉控制节点PUCN连接，所述第三下拉节点控制晶体管M7的漏极与所述下拉节点PD连接，所述第三下拉节点控制晶体管M7的源极与所述低电压端连接；
所述输出电路73包括输出晶体管M3和存储电容C1；
所述输出晶体管M3的栅极与所述上拉节点PU连接，所述输出晶体管M3的漏极与所述用于输入时钟信号CLK的时钟信号端连接，所述输出晶体管M3的源极与所述栅极驱动信号输出端Output之间连接；
所述存储电容C1的第一端与所述上拉节点PU连接，所述存储电容C1的第二端与所述栅极驱动信号输出端Output连接；
所述输出复位电路74包括输出复位晶体管M4；
所述输出复位晶体管M4的栅极与所述下拉节点PD连接，所述输出复位晶体管M4的漏极与所述栅极驱动信号输出端Output连接，所述输出复位晶体管M4的源极与所述低电压端连接。
在图8所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管，但不以此为限；
在图8所示的移位寄存器单元的具体实施例中，复位电压端为用于输入低电压VGL的低电压端。
本发明如图8所示的移位寄存器单元的具体实施例在工作时，
在触控阶段，GCL输入高电压信号，GCH输入低电压信号，在所述触控阶段开始时，如若PU的电位为高电平，则M15打开，GCL与PUCN之间连通，以使得PUCN的电位为高电平，M16和M17都打开，以使得PU与GCL之间连通，通过GCL输入的高电压信号对C2进行充电，从而使得PU的电位维持为高电平；M19关断，以断开PUCN与所述低电压端之间的连接；M13打开，以控制Output接入VGL，对Output输出的栅极驱动信号进行复位；
在显示阶段，GCL输入的第一电压信号为低电压信号，GCH输入的第二电压信号为高电压信号，M19打开，PUCN接入VGL，以拉低PUCN的电位，使得M16和M17都关断，以断开PU与GCL之间的连接，以使得在显示阶段PU的电位不受GCL输入的低电压信号的影响。
如图9和图10所示，如图8所示的移位寄存器单元的具体实施例在工作时，在触控阶段ST，CLK为低电平，INPUT和RESET输入低电平，GCH输入低电压信号，GCL输入高电压信号，VSD和VDS都为低电平；在显示阶段SD，GCH输入高电压信号，GCL输入低电压信号。
如图8所示的移位寄存器单元的具体实施例在工作时，如图9所示，在正向扫描时，在显示阶段SD，VDS为高电平，VSD为低电平；如图10所示，在反向扫描时，在显示阶段SD，VDS为低电平，VSD为高电平。
与现有技术相比，本发明如图8所示的移位寄存器单元的具体实施例增加了M15、M16、M17、M19和C2，以在触控阶段维持上拉节点PU的高电位；并该移位寄存器单元的具体实施例还增加了M13，以在触控阶段，对Output输出的栅极驱动信号进行复位，以不影响触控。
下面以正向扫描为例介绍本发明如图8所示的移位寄存器单元的具体实施例的工作过程。
如图9所示，本发明如图8所示的移位寄存器单元的具体实施例在正向扫描时，VDS输入高电平，VSD输入低电平，GCL输入低电压信号，GCH输入高电压信号，显示阶段SD包括依次设置的输入时间段S91、输出时间段S92、复位时间段S93和输出截止保持阶段S94；
在输入时间段S91，INPUT输入高电平，RESET输入低电平，GCL输入低电压信号，GCH输入高电压信号，CLK为低电平，M8和M9都关断，M10和M11打开，N1的电位为高电平，N2的电位为低电平，M1打开，M2关闭，PUCN的电位为高电平，以使得M12打开，从而控制PU的电位为高电平，M3打开，Output输出低电平；M14打开，以使得PD的电位为低电平，M4关断；M19打开，以拉低PUK的电位，从而控制M16和M17关断；
在输出时间段S92，INPUT输入低电平，RESET输入低电平，GCL输入低电压信号，GCH输入高电压信号，CLK为高电平，C1自举拉升PU的电位，以维持PU的电位为高电平，M3打开，Output输出高电平；M14打开，以使得PD的电位为低电平，M4关断；M19打开，以拉低PUK的电位，从而控制M16和M17关断；
在复位时间段S93，INPUT输入低电平，RESET输入高电平，GCL输入低电压信号，GCH输入高电压信号，CLK为低电平，M10和M11打开，以使得N1的电位为低电平，N2的电位为高电平，M2打开，以将PUCN的电位拉低为低电平，M12和M7都关断，M5打开，PD的电位被M5拉高，PU的电位变为低电平，M4打开，以使得Output输出低电压VGL；
在输出截止保持时间段S94，INPUT和RESET都输入低电平，GCL输入低电压信号，GCH输入高电压信号，CLK间隔为高电平、低电平，M10和M11打开，N1的电位和N2的电位都为低电平，M1和M2关断，PD的电位由M5维持为高电平，PU的电位维持为低电平，M4打开，以使得Output输出低电压VGL。
本发明实施例提供一种可对应高频率触控响应的移位寄存器单元，保证在高频率触控响应条件下，稳定移位寄存器单元输出的栅极驱动信号，在触控阶段内保持波形延迟能力，实现触控响应和正常显示两种模式的切换。本发明实施例新增的上拉节点电位维持电路能够在触控阶段维持上拉节点的高电位，以在下次进入显示阶段时恢复正常显示。
本发明实施例所述的移位寄存器单元的驱动方法应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在触控阶段，
当上拉节点的电位为有效电平时，上拉节点电位维持电路通过第一电压端输入的第一电压信号对上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。
在本发明实施例所述的移位寄存器单元的驱动方法中，在触控阶段，上拉节点电位维持电路能够维持所述上拉节点的电位为有效电平，从而在触控阶段结束后，进入下一显示周期时，所述移位寄存器单元能够正常工作。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括上拉储能电路和上拉节点电位维持电路，其中，
所述上拉储能电路与上拉节点连接；
所述上拉节点电位维持电路分别与所述上拉节点和第一电压端连接，用于在触控阶段，当所述上拉节点的电位为有效电平时，通过所述第一电压端输入的第一电压信号对所述上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平；
所述上拉节点电位维持电路包括第一上拉维持节点控制子电路和上拉维持子电路，其中，
所述第一上拉维持节点控制子电路分别与所述上拉节点、上拉维持节点和所述第一电压端连接，用于在所述触控阶段，当所述上拉节点的电位为有效电平时，控制所述上拉维持节点与所述第一电压端之间连通；
所述上拉维持子电路分别与所述上拉维持节点、所述第一电压端和所述上拉节点连接，用于在所述触控阶段，当所述上拉节点的电位为有效电平时，在所述上拉维持节点的控制下，控制所述上拉节点与所述第一电压端之间连通，以通过所述第一电压信号对所述上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平；
所述上拉节点电位维持电路还包括第二上拉维持节点控制子电路；
所述第二上拉维持节点控制子电路分别与第二电压端、所述上拉维持节点和第三电压端连接，用于在显示阶段，在所述第二电压端输入的第二电压信号的控制下，控制所述上拉维持节点与所述第三电压端之间连通；
所述上拉维持子电路用于在所述显示阶段，在所述上拉维持节点的控制下，控制所述上拉节点与所述第一电压端之间断开。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉维持节点控制子电路包括第一上拉维持节点控制晶体管；
所述第一上拉维持节点控制晶体管的控制极与所述上拉节点连接，所述第一上拉维持节点控制晶体管的第一极与所述第一电压端连接，所述第一上拉维持节点控制晶体管的第二极与所述上拉维持节点连接；
所述上拉维持子电路包括第一上拉维持晶体管和第二上拉维持晶体管，其中，
所述第一上拉维持晶体管的控制极与所述上拉维持节点连接，所述第一上拉维持晶体管的第一极与所述第一电压端连接；
所述第二上拉维持晶体管的控制极与所述上拉维持节点连接，所述第二上拉维持晶体管的第一极与所述第一上拉维持晶体管的第二极连接，所述第二上拉维持晶体管的第二极与所述上拉节点连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉维持节点控制子电路包括第二上拉维持节点控制晶体管；
所述第二上拉维持节点控制晶体管的控制极与所述第二电压端连接，所述第二上拉维持节点控制晶体管的第一极与所述上拉维持节点连接，所述第二上拉维持节点控制晶体管的第二极与所述第三电压端连接。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉储能电路包括上拉存储电容；
所述上拉存储电容的第一端与所述上拉节点连接，所述上拉存储电容的第二端与第四电压端连接。
5.如权利要求1所述的移位寄存器单元，其特征在于，还包括输出控制电路；
所述输出控制电路分别与所述第一电压端、栅极驱动信号输出端和复位电压端连接，用于在显示阶段，在所述第一电压信号的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间断开，并在触控阶段，在所述第一电压信号的控制下，控制所述栅极驱动信号输出端与所述复位端之间连通，以使得所述栅极驱动信号输出端输出无效电平。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述输出控制电路包括输出控制晶体管；
所述输出控制晶体管的控制极与所述第一电压端连接，所述输出控制晶体管的第一极与所述栅极驱动信号输出端连接，所述输出控制晶体管的第二极与所述复位电压端连接。
7.如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，还包括上拉控制节点控制电路和上拉控制电路，其中，
所述上拉控制节点控制电路分别与第一电压端、第二电压端和上拉控制节点连接，用于在触控阶段，在所述第一电压端输入的第一电压信号和所述第二电压端输入的第二电压信号的控制下，控制所述上拉控制节点的电位为无效电平；
所述上拉控制电路分别与所述上拉控制节点、所述第二电压端和上拉节点连接，用于在所述触控阶段，在所述上拉控制节点的控制下，控制所述上拉节点与所述第二电压端之间不连通。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述上拉控制节点控制电路包括第一控制子电路、第二控制子电路和第三控制子电路；
所述第一控制子电路分别与输入端、复位端、第二电压端、第一控制节点和第二控制节点连接，用于在触控阶段，在所述第二电压信号的控制下，控制所述第一控制节点与所述输入端之间断开，控制所述第二控制节点与所述复位端之间断开；
所述第二控制子电路分别与所述第一电压端、所述第一控制节点和所述第二控制节点连接，用于在触控阶段，在所述第一电压信号的控制下，控制所述第一控制节点的电位和所述第二控制节点的电位为有效电平；
所述第三控制子电路分别与所述第一控制节点、所述第二控制节点、第一扫描电平端、第二扫描电平端和上拉控制节点连接，用于在触控阶段，在所述第一控制节点的控制下，控制所述上拉控制节点与所述第一扫描电平端连接，在所述第二控制节点的控制下，控制所述上拉控制节点与所述第二扫描电平端连接，以使得所述上拉控制节点的电位为无效电平。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第一控制子电路包括第一控制晶体管和第二控制晶体管；所述第三控制子电路包括第三控制晶体管和第四控制晶体管；所述第二控制子电路包括第五控制晶体管和第六控制晶体管；
所述第一控制晶体管的控制极与所述第二电压端连接，所述第一控制晶体管的第一极与所述输入端连接，所述第一控制晶体管的第二极与所述第一控制节点连接；
所述第二控制晶体管的控制极与所述第二电压端连接，所述第二控制晶体管的第一极与所述复位端连接，所述第二控制晶体管的第二极与所述第二控制节点连接；
所述第三控制晶体管的控制极与所述第一控制节点连接，所述第三控制晶体管的第一极与所述第一扫描电平端连接，所述第三控制晶体管的第二极与所述上拉控制节点连接；
所述第四控制晶体管的控制极与所述第二控制节点连接，所述第四控制晶体管的第一极与所述上拉控制节点连接，所述第四控制晶体管的第二极与所述第二扫描电平端连接；
所述第五控制晶体管的控制极与所述第一电压端连接，所述第五控制晶体管的第一极与所述第一控制节点连接；
所述第六控制晶体管的控制极与所述第一电压端连接，所述第六控制晶体管的第一极与所述第五控制晶体管的第二极连接，所述第六控制晶体管的第二极与所述第二控制节点连接；
所述上拉控制电路包括上拉控制晶体管；
所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极所述第二电压端连接，所述上拉控制晶体管的第二极与所述上拉节点连接。
10.如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，还包括上拉复位电路、下拉节点控制电路、输出电路和输出复位电路，其中，
所述上拉复位电路分别与所述上拉节点、下拉节点和复位电压端连接，用于在显示阶段，当所述下拉节点的电位为有效电平时，在所述下拉节点的控制下，控制所述上拉节点与所述复位电压端之间连通，以使得所述上拉节点的电位为无效电平；
所述下拉节点控制电路分别与第二电压端、所述上拉节点、所述下拉节点和所述复位电压端连接，用于在显示阶段，在所述上拉节点的电位为有效电平时，控制所述下拉节点与所述复位电压端之间连通，从而控制所述下拉节点的电位为无效电平，在所述上拉节点的电位为无效电平时，控制所述下拉节点与所述复位电压端之间断开，并在所述第二电压端输入的第二电压信号的控制下，控制所述下拉节点的电位为有效电平；
所述输出电路分别与所述上拉节点、栅极驱动信号输出端和时钟信号端连接，用于在显示阶段，在所述上拉节点的控制下，控制所述栅极驱动信号输出端与所述时钟信号端之间连通；
所述输出复位电路分别与所述下拉节点，所述栅极驱动信号输出端和所述复位电压端连接，用于在显示阶段，在所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间连通。
11.一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1至10中任一权利要求所述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在触控阶段，
当上拉节点的电位为有效电平时，上拉节点电位维持电路通过第一电压端输入的第一电压信号对上拉储能电路进行充电，以维持所述上拉节点的电位为有效电平。
12.一种显示装置，其特征在于，包括栅极驱动电路，所述栅极驱动电路包括多级如权利要求1至10中任一权利要求所述的移位寄存器单元。
CN201910011277.7A 2019-01-07 2019-01-07 移位寄存器单元、驱动方法和显示装置 Active CN109461402B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910011277.7A CN109461402B (zh) 2019-01-07 2019-01-07 移位寄存器单元、驱动方法和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910011277.7A CN109461402B (zh) 2019-01-07 2019-01-07 移位寄存器单元、驱动方法和显示装置

Publications (2)

Publication Number Publication Date
CN109461402A CN109461402A (zh) 2019-03-12
CN109461402B true CN109461402B (zh) 2021-02-26

Family

ID=65615966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910011277.7A Active CN109461402B (zh) 2019-01-07 2019-01-07 移位寄存器单元、驱动方法和显示装置

Country Status (1)

Country Link
CN (1) CN109461402B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110415636B (zh) * 2019-08-14 2022-08-16 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN111326096A (zh) * 2020-04-07 2020-06-23 武汉华星光电技术有限公司 Goa电路及显示面板
CN111462675B (zh) * 2020-05-13 2023-06-27 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN112951308A (zh) * 2021-02-22 2021-06-11 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、驱动电路和显示装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105185343A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105427829A (zh) * 2016-01-12 2016-03-23 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105590608A (zh) * 2015-11-04 2016-05-18 友达光电股份有限公司 触控显示装置及其移位寄存器
KR20160081649A (ko) * 2014-12-31 2016-07-08 엘지디스플레이 주식회사 게이트 구동회로와 이를 포함하는 터치 스크린 일체형 표시장치
CN105786250A (zh) * 2015-12-24 2016-07-20 友达光电股份有限公司 移位暂存电路及其驱动方法
CN106128347A (zh) * 2016-07-13 2016-11-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107452425A (zh) * 2017-08-16 2017-12-08 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108665867A (zh) * 2018-05-30 2018-10-16 南京中电熊猫平板显示科技有限公司 一种栅极扫描驱动电路
CN108682380A (zh) * 2018-07-26 2018-10-19 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN108766340A (zh) * 2018-08-06 2018-11-06 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160081649A (ko) * 2014-12-31 2016-07-08 엘지디스플레이 주식회사 게이트 구동회로와 이를 포함하는 터치 스크린 일체형 표시장치
CN105185343A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105590608A (zh) * 2015-11-04 2016-05-18 友达光电股份有限公司 触控显示装置及其移位寄存器
CN105786250A (zh) * 2015-12-24 2016-07-20 友达光电股份有限公司 移位暂存电路及其驱动方法
CN105427829A (zh) * 2016-01-12 2016-03-23 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN106128347A (zh) * 2016-07-13 2016-11-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107452425A (zh) * 2017-08-16 2017-12-08 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108665867A (zh) * 2018-05-30 2018-10-16 南京中电熊猫平板显示科技有限公司 一种栅极扫描驱动电路
CN108682380A (zh) * 2018-07-26 2018-10-19 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN108766340A (zh) * 2018-08-06 2018-11-06 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Also Published As

Publication number Publication date
CN109461402A (zh) 2019-03-12

Similar Documents

Publication Publication Date Title
CN109461402B (zh) 移位寄存器单元、驱动方法和显示装置
CN109192238B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN107657983B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
US10319452B2 (en) Shift register units and driving methods, gate driving circuits and touch display devices
CN107403602B (zh) 移位寄存器单元、移位寄存器电路和显示装置
CN109064964B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108806584B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
US20210335301A1 (en) Gate drive circuit, touch display device and driving method
CN108573668B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US10706947B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
US20150318052A1 (en) Shift register unit, gate drive circuit and display device
CN109147641B (zh) 关机残影消除电路、移位寄存器单元和显示装置
CN109686292B (zh) 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置
CN109903715B (zh) 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置
US10614769B2 (en) GOA circuit and driving method thereof, and touch display apparatus
CN109671385B (zh) 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置
CN109215601B (zh) 电压提供单元、方法、显示驱动电路和显示装置
CN110648621B (zh) 移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN107248390B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN105427786A (zh) 一种栅极驱动电路单元及栅极驱动电路
US20200211496A1 (en) Shift register unit, shift register circuit, driving method, and display apparatus
CN112309322B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
EP3427135B1 (en) Reset circuit, shift register unit, and gate scanning circuit
CN112927645B (zh) 驱动电路、驱动方法和显示装置
CN113196369A (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant