CN109903715B - 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置。栅极驱动单元包括上拉控制节点控制电路、通断控制电路和输出电路，其中，所述上拉控制节点控制电路用于控制上拉控制节点的电位；所述通断控制电路用于在通断控制端输入的通断控制信号的控制下，导通或断开所述上拉控制节点与上拉节点之间的连接；所述输出电路用于在所述上拉节点的电位的控制下，控制通过栅极驱动信号输出端输出栅极驱动信号。本发明改善在做信赖性测试后显示面板出现的横纹分屏不良现象。

Description

栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置。

背景技术

具有触控功能的显示面板，往往在做信赖性测试后显示面板出现横纹分屏不良，主要原因是受漏电流或阈值电压偏移影响，触控时间段之后扫描的第一级栅极驱动单元的上拉节点的电压在经过触控时间段后幅值大大降低，致使该栅极驱动单元包括的输出晶体管打开不完全甚至无法打开，导致该第一级栅极驱动单元输出的栅极驱动信号的电压幅值降低或者无输出，从而出现横纹分屏不良。

发明内容

本发明的主要目的在于提供一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置，解决现有技术中该触控时间段之后的显示周期开始时，相应行栅极驱动单元中的输出晶体管打开不完全甚至无法打开，导致栅极驱动单元输出的栅极驱动信号的幅值降低或无输出，从而出现横纹分屏不良的问题。

为了达到上述目的，本发明提供了一种栅极驱动单元，包括上拉控制节点控制电路、通断控制电路和输出电路，其中，

所述上拉控制节点控制电路用于控制上拉控制节点的电位；

所述通断控制电路用于在通断控制端输入的通断控制信号的控制下，导通或断开所述上拉控制节点与上拉节点之间的连接；

所述输出电路用于在所述上拉节点的电位的控制下，控制通过栅极驱动信号输出端输出栅极驱动信号。

实施时，所述通断控制端包括下拉节点和第一时钟信号输入端；

所述通断控制电路包括第一通断控制晶体管和第二通断控制晶体管；

所述第一通断控制晶体管的控制极与所述下拉节点连接，所述第一通断控制晶体管的第一极与所述上拉节点连接，所述第一通断控制晶体管的第二极与所述上拉控制节点连接；

所述第二通断控制晶体管的控制极与所述第一时钟信号输入端连接，所述第二通断控制晶体管的第一极与所述上拉控制节点连接，所述第二通断控制晶体管的第二极与所述上拉节点连接。

实施时，所述上拉控制节点控制电路包括第一上拉控制子电路和第二上拉控制子电路；

所述第一上拉控制子电路用于在输入端输入的输入信号的控制下，控制所述上拉控制节点与第一扫描电压端连接；

所述第二上拉控制子电路用于在复位端输入的复位信号的控制下，控制所述上拉控制节点与第二扫描电压端连接。

实施时，本发明所述的栅极驱动单元还包括下拉节点控制电路；

所述下拉节点控制电路用于在下拉控制时钟信号、所述上拉节点的电位和所述栅极驱动信号的控制下，控制下拉节点的电位。

实施时，所述下拉节点控制电路包括：

第一下拉控制晶体管，控制极和第一极都与下拉控制时钟信号输入端连接，第二极与所述下拉节点连接；

第二下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第一电压端连接；

第三下拉控制晶体管，控制极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第一电压端连接；以及，

下拉存储电容，第一端与所述下拉节点连接，第二端与所述第一电压端连接。

实施时，本发明所述的栅极驱动单元还包括上拉节点控制电路和输出复位电路，其中，

所述上拉节点控制电路用于在下拉节点的电位的控制下，控制所述上拉节点的电位；

所述输出电路用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与第二时钟信号输入端连接；

所述输出复位电路用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通。

本发明还提供了一种栅极驱动方法，用于驱动上述的栅极驱动单元，所述栅极驱动方法包括：

在触控时间段，通断控制电路在通断控制端输入的通断控制信号的控制下，断开所述上拉控制节点与上拉节点之间的连接。

实施时，所述栅极驱动单元还包括下拉节点控制电路用于在下拉控制时钟信号、所述上拉节点的电位和所述栅极驱动信号的控制下，控制下拉节点的电位；

所述栅极驱动方法还包括：

在显示周期，当所述上拉节点的电位为有效电压时，在下拉控制时钟信号的控制下，下拉节点控制电路控制所述下拉节点与下拉控制时钟信号输入端之间断开。

本发明还提供了一种栅极驱动电路，包括多级上述的栅极驱动单元；

除了第一级栅极驱动单元之外，每一级所述栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；

除了最后一级栅极驱动单元之外，每一级所述栅极驱动单元的输入端与相邻下一级栅极驱动单元的栅极驱动信号输出端连接。

本发明还提供了一种显示装置，包括上述的显示装置。

与现有技术相比，本发明所述的栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置在触控时间段，在通断控制信号的控制下，控制断开上拉控制节点与上拉节点之间的连接，以避免在触控时间段，上拉节点的电位由于漏电流较大而降低，使得上拉节点的电位保持在较高电位，以有效改善在做信赖性测试后显示面板出现的横纹分屏不良现象。

附图说明

图1是本发明实施例所述的栅极驱动单元的结构图；

图2是本发明另一实施例所述的栅极驱动单元的结构图；

图3是本发明又一实施例所述的栅极驱动单元的结构图；

图4是本发明再一实施例所述的栅极驱动单元的结构图；

图5是本发明另一实施例所述的栅极驱动单元的结构图；

图6是本发明又一实施例所述的栅极驱动单元的结构图；

图7是本发明再一实施例所述的栅极驱动单元的结构图；

图8是本发明所述的栅极驱动单元的一具体实施例的电路图；

图9是本发明所述的栅极驱动单元的该具体实施例的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的栅极驱动单元包括上拉控制节点控制电路11、通断控制电路12和输出电路13，其中，

所述上拉控制节点控制电路11与上拉控制节点PUCN连接，用于控制上拉控制节点PUCN的电位；

所述通断控制电路12分别与通断控制端Cs、所述上拉控制节点PUCN和上拉节点PU连接，用于在通断控制端Cs输入的通断控制信号的控制下，导通或断开所述上拉控制节点PUCN与上拉节点PU之间的连接；

所述输出电路13分别与上拉节点PU和栅极驱动信号输出端OUTPUT连接，用于在所述上拉节点PU的电位的控制下，控制通过栅极驱动信号输出端OUTPUT输出栅极驱动信号。

本发明实施例所述的栅极驱动单元在工作时，在触控时间段，在Cs输入的通断控制信号的控制下，控制断开上拉控制节点PUCN与上拉节点PU之间的连接，以避免在触控时间段，上拉节点PU的电位由于漏电流较大而降低，使得上拉节点PU的电位保持在较高电位，以有效改善在做信赖性测试后显示面板出现的横纹分屏不良现象。

在具体实施时，所述通断控制端可以包括下拉节点和第一时钟信号输入端；所述第一时钟信号输入端用于输入第一时钟信号；

所述通断控制电路包括第一通断控制晶体管和第二通断控制晶体管；

所述第一通断控制晶体管的控制极与所述下拉节点连接，所述第一通断控制晶体管的第一极与所述上拉节点连接，所述第一通断控制晶体管的第二极与所述上拉控制节点连接；

所述第二通断控制晶体管的控制极与所述第一时钟信号输入端连接，所述第二通断控制晶体管的第一极与所述上拉控制节点连接，所述第二通断控制晶体管的第二极与所述上拉节点连接。

如图2所示，在图1所示的栅极驱动单元的实施例的基础上，所述通断控制端包括下拉节点PD和第一时钟信号输入端；所述第一时钟信号输入端用于输入第一时钟信号CK1；

所述通断控制电路12包括第一通断控制晶体管T9和第二通断控制晶体管T10；

所述第一通断控制晶体管T9的栅极与所述下拉节点PD连接，所述第一通断控制晶体管T9的漏极与所述上拉节点PU连接，所述第一通断控制晶体管T9的源极与所述上拉控制节点PUCN连接；

所述第二通断控制晶体管T10的栅极与所述第一时钟信号输入端连接，所述第二通断控制晶体管T10的漏极与所述上拉控制节点PUCN连接，所述第二通断控制晶体管T10的源极与所述上拉节点PU连接；

在图2所示的实施例中，T9和T10都为n型薄膜晶体管，但不以此为限。

本发明如图2所示的栅极驱动单元的实施例在工作时，

在触控时间段，CK1为低电平，并PD的电位为低电平，T9和T10都关断，以断开PU与PUCN之间的连接，切断PU的漏电通路，保证PU的电位为较高电位。

具体的，所述上拉控制节点控制电路可以包括第一上拉控制子电路和第二上拉控制子电路；

所述第一上拉控制子电路用于在输入端输入的输入信号的控制下，控制所述上拉控制节点与第一扫描电压端连接；

所述第二上拉控制子电路用于在复位端输入的复位信号的控制下，控制所述上拉控制节点与第二扫描电压端连接。

在具体实施时，所述上拉控制节点控制电路可以在输入信号和复位信号的控制下，控制上拉控制节点的电位。

本发明实施例通过设置第一扫描电压端输入的第一扫描电压，以及，第二扫描电压端输入的第二扫描电压，能够控制正向扫描或反向扫描。

如图3所示，在图1所示的栅极驱动单元的实施例的基础上，所述上拉控制节点控制电路11包括第一上拉控制子电路111和第二上拉控制子电路112；

所述第一上拉控制子电路111分别与输入端Input、所述上拉控制节点PUCN和第一扫描电压端CN连接，用于在输入端Input输入的输入信号的控制下，控制所述上拉控制节点PUCN与第一扫描电压端CN连接；

所述第二上拉控制子电路112分别与复位端Reset、所述上拉控制节点PUCN和第二扫描电压端CNB连接，用于在复位端Reset输入的复位信号的控制下，控制所述上拉控制节点PUCN与第二扫描电压端CNB连接。

在具体实施时，Input与相邻上一级栅极驱动单元的栅极驱动信号输出端连接，Reset与相邻下一级栅极驱动单元的栅极驱动信号输出端连接。

本发明如图3所示的栅极驱动单元的实施例在工作时，在正向扫描时，CN输入有效电压，CNB输入无效电压；在反向扫描时，CN输入无效电压，CNB输入有效电压。

具体的，所述有效电压为能够使得栅极接入其的晶体管导通的电压，例如，当该晶体管为n型晶体管时，该有效电压可以为高电压；当该晶体管为p型晶体管时，该有效电压可以为低电压；

所述无效电压为能够使得栅极接入其的晶体管关断的电压，例如，当该晶体管为n型晶体管时，该无效电压可以为低电压；当该晶体管为p型晶体管时，该无效电压可以为高电压。

具体的，所述第一上拉控制子电路可以包括第一上拉控制晶体管，所述第二上拉控制子电路可以包括第二上拉控制晶体管；

所述第一上拉控制晶体管的控制极与所述输入端连接，所述第一上拉控制晶体管的第一极与所述第一扫描电压端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；

所述第二上拉控制晶体管的控制极与所述复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二扫描电压端连接。

如图4所示，在图3所示的栅极驱动单元的实施例的基础上，所述第一上拉控制子电路111包括第一上拉控制晶体管T1，所述第二上拉控制子电路112包括第二上拉控制晶体管T2；

T1的栅极与所述输入端Input连接，T1的漏极与所述第一扫描电压端CN连接，T1的源极与所述上拉节点PU连接；

T2的栅极与所述复位端Reset连接，T2的漏极与所述上拉节点PU连接，T2的源极与第二扫描电压端CNB连接。

在图4所示的实施例中，Input与相邻上一级栅极驱动单元的栅极驱动信号输出端连接，Reset与相邻下一级栅极驱动单元的栅极驱动信号输出端连接。

在图4所示的实施例中，T1和T2都为n型薄膜晶体管，但不以此为限。

本发明如图4所示的栅极驱动单元的实施例在工作时，在正向扫描时，CN输入高电平，CNB输入低电平，在输入阶段，Input输入高电平，Reset输入低电平，T1打开，T2关断，以控制PU的电位为高电平，在复位阶段，Input输入低电平，Reset输入高电平，T1关断，T2打开，以控制PU的电位为低电平；

在反向扫描时，CN输入低电平，CNB输入高电平，在输入阶段，Reset输入高电平，Input输入低电平，T2打开，T1关断，以控制PU的电位为高电平，在复位阶段，Input输入高电平，Reset输入低电平，T1打开，T2关断，以控制PU的电位为低电平。

在现有的栅极驱动单元中，未设置有所述通断控制电路12，在正向扫描时，由于T2的漏极与上拉节点PU连接，T2的源极输入低电平的CNB连接，则在触控时间段，PU的电位会受T2的漏电流影响而出现下降，尤其是经过信赖性测试后，TFT(薄膜晶体管)特性曲线漂移，零偏压下漏电流增大导致由于PU的电位降低更多。基于此，本发明实施例增加通断控制电路12，在触控时间段，所述通断控制电路12断开上拉节点PU与上拉控制节点PUCN之间的连接，使得PU的电位不受T2的漏电流影响，有效减小了PU的电压下降，使得在触控时间段结束，进入下一显示周期时，输出晶体管能够正常打开，使得相应行栅极驱动单元输出高电平，恢复正常显示画面。

在具体实施时，本发明所述的栅极驱动单元还可以包括下拉节点控制电路；

所述下拉节点控制电路用于在下拉控制时钟信号、所述上拉节点的电位和所述栅极驱动信号的控制下，控制下拉节点的电位。

如图5所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括下拉节点控制电路14；

所述下拉节点控制电路14分别与下拉节点PD、下拉控制时钟信号输入端、所述上拉节点PU和所述栅极驱动信号输出端OUTPUT连接，用于在所述下拉控制时钟信号输入端输入的下拉控制时钟信号CK3、所述上拉节点PU的电位和所述栅极驱动信号输出端OUTPUT输出的栅极驱动信号的控制下，控制所述下拉节点PD的电位。

本发明实施例所述的栅极驱动单元中的下拉节点控制电路14在CK3、PU的电位和OUTPUT的控制下，控制PD的电位；本发明实施例所述的栅极驱动单元在工作时，在PU的电位升高时，CK3为无效电压，以使得所述下拉节点控制电路14包括的栅极接入CK3的晶体管关断，并在PU的电位的控制下，使得PD的电位为无效电压，使得PU的电位能够保持为较高电位，同时电路中没有形成直流通路，能够有效降低栅极驱动单元的功耗。

具体的，所述下拉节点控制电路可以包括：

第一下拉控制晶体管，控制极和第一极都与下拉控制时钟信号输入端连接，第二极与所述下拉节点连接；

第二下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第一电压端连接；

第三下拉控制晶体管，控制极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第一电压端连接；以及，

下拉存储电容，第一端与所述下拉节点连接，第二端与所述第一电压端连接。

在具体实施时，所述第一电压端可以为低电压端，但不以此为限。

如图6所示，在图5所示的栅极驱动单元的实施例的基础上，所述下拉节点控制电路14包括第一下拉控制晶体管T7、第二下拉控制晶体管T6、第三下拉控制晶体管T8和下拉存储电容C2，其中，

T7的栅极和T7的漏极都接入下拉控制时钟信号CK3，T7的源极与下拉节点PD连接；

T6的栅极与上拉节点PU连接，T6的漏极与下拉节点PD连接，T6的源极接入低电压VSS；

T8的栅极与栅极驱动信号输出端OUTPUT连接，T8的漏极与下拉节点PD连接，T8的源极接入低电压VSS；

C2的第一端与所述下拉节点PD连接，C2的第二端接入低电压VSS。

在图6所示的实施例中，各晶体管为n型薄膜晶体管，但不以此为限。

本发明如图6所示的栅极驱动单元的实施例在工作时，在PU的电位升高时，CK3为低电平，T7关断，PU通过T6将PD的电位拉低，使得PU的电位保持较高电位，同时电路中没有形成直流通路，通过仿真软件对功耗的模拟结果得到，本发明实施例所述的栅极驱动单元的功耗约为原有8T2C栅极驱动单元的功耗的1/4，有效降低栅极驱动单元的功耗。

在具体实施时，本发明所述的栅极驱动单元还可以包括上拉节点控制电路和输出复位电路，其中，

所述上拉节点控制电路用于在下拉节点的电位的控制下，控制所述上拉节点的电位；

所述输出电路用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与第二时钟信号输入端连接；

所述输出复位电路用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通。

如图7所示，在图5所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括上拉节点控制电路15和输出复位电路16，其中，

所述上拉节点控制电路15分别与所述上拉节点PU和所述下拉节点PD连接，用于在下拉节点PD的电位的控制下，控制所述上拉节点PU的电位；

所述输出电路13分别与所述上拉节点PU、所述栅极驱动信号输出端OUTPUT和第二时钟信号输入端连接，用于在所述上拉节点PU的电位的控制下，控制所述栅极驱动信号输出端OUTPUT与第二时钟信号输入端连接；所述第二时钟信号输入端用于输入第二时钟信号CK2；

所述输出复位电路16分别与所述下拉节点PD、所述栅极驱动信号输出端与低电压端连接，用于在所述下拉节点PD的电位的控制下，控制所述栅极驱动信号输出端OUTPUT与低电压端之间连通；

所述低电压端用于输入低电压VSS。

本发明如图7所示的栅极驱动单元的实施例在工作时，输出电路13用于控制OUTPUT输出有效电压，输出复位电路16用于控制OUTPUT输出无效电压，上拉节点控制电路15用于当PD的电位为有效电压时控制PU的电位为无效电压。

在具体实施时，所述上拉节点控制电路15可以包括上拉节点控制晶体管和上拉存储电容，所述输出电路13可以包括输出晶体管，所述输出复位电路16可以包括输出复位晶体管；

所述上拉节点控制晶体管的控制极与所述下拉节点PD连接，所述上拉节点控制晶体管的第一极与所述上拉节点PU连接，所述上拉节点控制晶体管的第二极接入低电压VSS；

所述上拉存储电容的第一端与所述上拉节点PU连接，所述上拉存储电容的第二端与所述栅极驱动信号输出端OUTPUT连接；

所述输出晶体管的控制极与所述上拉节点PU连接，所述输出晶体管的第一极接入所述第二时钟信号CK2，所述输出晶体管的第二极与所述栅极驱动信号输出端OUTPUT连接；

所述输出复位晶体管的控制极与所述下拉节点PD连接，所述输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述输出复位晶体管的第二极接入低电压VSS。

下面通过一具体实施例来说明本发明所述的栅极驱动单元。

如图8所示，本发明所述的栅极驱动单元的一具体实施例包括上拉控制节点控制电路、通断控制电路12、输出电路13、下拉节点控制电路14、上拉节点控制电路15和输出复位电路16，其中，

所述上拉控制节点控制电路包括第一上拉控制子电路111和第二上拉控制子电路112；

所述第一上拉控制子电路111包括第一上拉控制晶体管T1，所述第二上拉控制子电路112包括第二上拉控制晶体管T2；

T1的栅极与所述输入端Input连接，T1的漏极与所述第一扫描电压端CN连接，T1的源极与所述上拉节点PU连接；

T2的栅极与所述复位端Reset连接，T2的漏极与所述上拉节点PU连接，T2的源极与第二扫描电压端CNB连接；

Input与相邻上一级栅极驱动单元的栅极驱动信号输出端连接，Reset与相邻下一级栅极驱动单元的栅极驱动信号输出端连接；

所述通断控制电路12包括第一通断控制晶体管T9和第二通断控制晶体管T10；

所述第一通断控制晶体管T9的栅极与所述下拉节点PD连接，所述第一通断控制晶体管T9的漏极与所述上拉节点PU连接，所述第一通断控制晶体管T9的源极与所述上拉控制节点PUCN连接；

所述第二通断控制晶体管T10的栅极与所述第一时钟信号输入端连接，所述第二通断控制晶体管T10的漏极与所述上拉控制节点PUCN连接，所述第二通断控制晶体管T10的源极与所述上拉节点PU连接；

所述下拉节点控制电路14包括第一下拉控制晶体管T7、第二下拉控制晶体管T6、第三下拉控制晶体管T8和下拉存储电容C2，其中，

T7的栅极和T7的漏极都接入下拉控制时钟信号CK3，T7的源极与下拉节点PD连接；

T6的栅极与上拉节点PU连接，T6的漏极与下拉节点PD连接，T6的源极接入低电压VSS；

T8的栅极与栅极驱动信号输出端OUTPUT连接，T8的漏极与下拉节点PD连接，T8的源极接入低电压VSS；

C2的第一端与所述下拉节点PD连接，C2的第二端接入低电压VSS；

所述上拉节点控制电路15包括上拉节点控制晶体管T5和上拉存储电容C1，所述输出电路13包括输出晶体管T3，所述输出复位电路16包括输出复位晶体管T4；

所述上拉节点控制晶体管T5的栅极与所述下拉节点PD连接，所述上拉节点控制晶体管T5的漏极与所述上拉节点PU连接，所述上拉节点控制晶体管T5的源极接入低电压VSS；

所述上拉存储电容C1的第一端与所述上拉节点PU连接，所述上拉存储电容C1的第二端与所述栅极驱动信号输出端OUTPUT连接；

所述输出晶体管T3的栅极与所述上拉节点PU连接，所述输出晶体管T3的漏极接入所述第二时钟信号CK2，所述输出晶体管T3的源极与所述栅极驱动信号输出端OUTPUT连接；

所述输出复位晶体管T4的栅极与所述下拉节点PD连接，所述输出复位晶体管T4的漏极与所述栅极驱动信号输出端连接，所述输出复位晶体管T4的源极接入低电压VSS。

在图8所示的栅极驱动单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在图8所示的栅极驱动单元的具体实施例中，C1用于自举拉升PU的电位，C2的作用是稳定PD的电压及降低PD点噪声。

如图9所示，本发明如图8所示的栅极驱动单元的具体实施例在工作时，在做了信赖性测试之后，在正向扫描时，CN输入高电平，CNB输入低电平；

在输入阶段t1，Input输入高电平，Reset输入低电平，CK1为高电平，T10打开，T1打开，T2关断，PU的电位为高电平，CK2和CK3都为低电平，OUTPUT输出低电平，PD的电位为低电平；

在输入阶段t1之后进入触控时间段TB；

在所述触控时间段TB，CK1、CK2和CK3都为低电平，T9和T10都关断，避免在触控时间段，上拉节点PU的电位由于T2的漏电流较大而降低，使得上拉节点PU的电位保持在较高电位，以有效改善在做信赖性测试后显示面板出现的横纹分屏不良现象；

在所述触控时间段TB结束后，进入输出阶段t2；

在输出阶段t2，CK2为高电平，CK1和CK3都为低电平，PU的电位被C1自举拉升，T3打开，OUTPUT输出高电平，并T8和T6打开，以使得PD的电位为低电平；并由于CK3为低电平，PD的电位也为低电平，则T5和T7都关断，使得PU的电位保持较高电位，同时电路中没有形成直流通路，以降低功耗；

在复位阶段t3，Reset输入高电平，Input输入低电平，T1关断，T2打开，CK3为高电平，CK1和CK2都为低电平，T9打开，PU的电位为低电平，T7打开，T6关断，以使得PD的电位为高电平，T3关断，T4打开，以控制OUTPUT输出低电平。

在图9中，标号为PU0的为相邻上一级栅极驱动单元的上拉节点，在触控时间段TB开始之前，PU0的电位被拉升，在所述触控时间段TB内，PU0的电位也维持为高电平。

如图9所示，在对栅极驱动单元做了信赖性测试之后，在所述触控时间段TB，PU的电位维持于4.4V左右；而如若未对所述栅极驱动单元做信赖性测试，则在所述触控时间段TB，PU的电位维持于6.4V左右。由上可知，采用本发明实施例所述的栅极驱动单元，即使在对栅极驱动电路做了信赖性测试之后，也能够在触控时间段TB维持上拉节点PU的电位，从而使得在经过了触控时间段TB之后，PU的电位仍能维持为高电平，不影响栅极驱动单元输出栅极驱动信号。

本发明实施例所述的栅极驱动方法用于驱动上述的栅极驱动单元，所述栅极驱动方法包括：

在触控时间段，通断控制电路在通断控制端输入的通断控制信号的控制下，断开所述上拉控制节点与上拉节点之间的连接。

本发明实施例所述的栅极驱动方法在触控时间段，通断控制电路在通断控制信号的控制下，控制断开上拉控制节点与上拉节点之间的连接，以避免在触控时间段，上拉节点的电位由于漏电流较大而降低，使得上拉节点的电位保持在较高电位，以有效改善在做信赖性测试后显示面板出现的横纹分屏不良现象。

在具体实施时，所述栅极驱动单元还包括下拉节点控制电路，用于在下拉控制时钟信号、所述上拉节点的电位和所述栅极驱动信号的控制下，控制下拉节点的电位；

所述栅极驱动方法还包括：

在显示周期，当所述上拉节点的电位为有效电压时，在下拉控制时钟信号的控制下，下拉节点控制电路控制所述下拉节点与下拉控制时钟信号输入端之间断开。

本发明实施例所述的栅极驱动单元在工作时，在上拉节点的电位升高时，下拉控制时钟信号为无效电压，以使得所述下拉节点控制电路包括的栅极接入下拉控制时钟信号的晶体管关断，并在上拉节点的电位的控制下，使得下拉节点的电位为无效电压，使得上拉节点的电位能够保持为较高电位，同时电路中没有形成直流通路，能够有效降低栅极驱动单元的功耗。

本发明实施例所述的栅极驱动电路包括多级上述的栅极驱动单元；

除了第一级栅极驱动单元之外，每一级所述栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；

除了最后一级栅极驱动单元之外，每一级所述栅极驱动单元的输入端与相邻下一级栅极驱动单元的栅极驱动信号输出端连接。

在具体实施时，在本发明实施例所述的栅极驱动电路中的第3n-2级栅极驱动单元中，第一时钟信号输入端与第一时钟信号端连接，第二时钟信号输入端与第二时钟信号端连接，第三时钟信号输入端与第三时钟信号端连接；n为正整数；

在本发明实施例所述的栅极驱动电路中的第3n-1级栅极驱动单元中，第一时钟信号输入端与第二时钟信号端连接，第二时钟信号输入端与第三时钟信号端连接，第三时钟信号输入端与第一时钟信号端连接；

在本发明实施例所述的栅极驱动电路中的第3n级栅极驱动单元中，第一时钟信号输入端与第三时钟信号端连接，第二时钟信号输入端与第一时钟信号端连接，第三时钟信号输入端与第二时钟信号端连接。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种栅极驱动单元，其特征在于，包括上拉控制节点控制电路、通断控制电路和输出电路，其中，

所述上拉控制节点控制电路用于控制上拉控制节点的电位；

所述通断控制电路用于在通断控制端输入的通断控制信号的控制下，导通或断开所述上拉控制节点与上拉节点之间的连接；

所述输出电路用于在所述上拉节点的电位的控制下，控制通过栅极驱动信号输出端输出栅极驱动信号；

所述通断控制端包括下拉节点和第一时钟信号输入端；

所述通断控制电路包括第一通断控制晶体管和第二通断控制晶体管；

所述第一通断控制晶体管的控制极与所述下拉节点连接，所述第一通断控制晶体管的第一极与所述上拉节点连接，所述第一通断控制晶体管的第二极与所述上拉控制节点连接；

所述第二通断控制晶体管的控制极与所述第一时钟信号输入端连接，所述第二通断控制晶体管的第一极与所述上拉控制节点连接，所述第二通断控制晶体管的第二极与所述上拉节点连接。

2.如权利要求1所述的栅极驱动单元，其特征在于，所述上拉控制节点控制电路包括第一上拉控制子电路和第二上拉控制子电路；

所述第一上拉控制子电路用于在输入端输入的输入信号的控制下，控制所述上拉控制节点与第一扫描电压端连接；

所述第二上拉控制子电路用于在复位端输入的复位信号的控制下，控制所述上拉控制节点与第二扫描电压端连接。

3.如权利要求1所述的栅极驱动单元，其特征在于，还包括下拉节点控制电路；

所述下拉节点控制电路用于在下拉控制时钟信号、所述上拉节点的电位和所述栅极驱动信号的控制下，控制下拉节点的电位。

4.如权利要求3所述的栅极驱动单元，其特征在于，所述下拉节点控制电路包括：

第一下拉控制晶体管，控制极和第一极都与下拉控制时钟信号输入端连接，第二极与所述下拉节点连接；

第二下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第一电压端连接；

第三下拉控制晶体管，控制极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第一电压端连接；以及，

下拉存储电容，第一端与所述下拉节点连接，第二端与所述第一电压端连接。

5.如权利要求1至4中任一权利要求所述的栅极驱动单元，其特征在于，还包括上拉节点控制电路和输出复位电路，其中，

所述上拉节点控制电路用于在下拉节点的电位的控制下，控制所述上拉节点的电位；

所述输出电路用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与第二时钟信号输入端连接；

所述输出复位电路用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与第一电压端之间连通。

6.一种栅极驱动方法，其特征在于，用于驱动如权利要求1至5中任一权利要求所述的栅极驱动单元，所述栅极驱动方法包括：

在触控时间段，通断控制电路在通断控制端输入的通断控制信号的控制下，断开所述上拉控制节点与上拉节点之间的连接。

7.如权利要求6所述的栅极驱动方法，其特征在于，所述栅极驱动单元还包括下拉节点控制电路用于在下拉控制时钟信号、所述上拉节点的电位和所述栅极驱动信号的控制下，控制下拉节点的电位；

所述栅极驱动方法还包括：

在显示周期，当所述上拉节点的电位为有效电压时，在下拉控制时钟信号的控制下，下拉节点控制电路控制所述下拉节点与下拉控制时钟信号输入端之间断开。

8.一种栅极驱动电路，其特征在于，包括多级如权利要求1至5中任一权利要求所述的栅极驱动单元；

除了第一级栅极驱动单元之外，每一级所述栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；

除了最后一级栅极驱动单元之外，每一级所述栅极驱动单元的输入端与相邻下一级栅极驱动单元的栅极驱动信号输出端连接。

9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。

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