CN108288450B - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括上拉节点控制模块、下拉节点控制模块和输出模块；所述移位寄存器单元还包括：上拉节点电位维持模块，与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和第二电平输入端连接，用于在上拉节点、所拉节点和栅极驱动信号输出端的控制下，在触控时间段控制导通第二电平输入端与上拉节点之间的通路，以维持上拉节点的电位为第二电平。本发明能防止在触控时间段上拉节点的电位由于漏电而降低，增加栅极驱动电路的稳定性。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术

现有的触控显示装置中的栅极驱动电路包括多个相互级联的移位寄存器单元。现有的移位寄存器单元在工作时，显示驱动时间段包括输入阶段、输出阶段、复位阶段和输出截止保持阶段，在输入阶段和输出阶段之间设置有触控时间段。现有的移位寄存器单元在工作时，在所述触控时间段内，所述移位寄存器单元中的上拉节点的电位会由于漏电而降低，导致栅极输出信号驱动能力减弱，对应显示区像素充电不充分，产生暗线横纹不良。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中显示装置包括的移位寄存器单元中的上拉节点的电位在触控时间段由于漏电而降低，从而降低栅极驱动电路输出的栅极驱动信号的驱动能力，使得TDDI(Touch and Display Driver Integration，触控与显示驱动器集成)进出触控时间段时出现的横纹不良的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块和输出模块；所述输出模块与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和时钟信号输入端连接；所述移位寄存器单元还包括：

上拉节点电位维持模块，与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述栅极驱动信号输出端的控制下，在触控时间段控制导通所述第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平。

实施时，所述上拉节点电位维持模块包括：

第一节点控制子模块，与第一节点、所述第二电平输入端、所述栅极驱动信号输出端和所述第一电平输入端连接，用于在所述栅极驱动信号输出端的控制下控制所述第一节点的电位；

第二节点控制子模块，与所述下拉节点、第二节点和所述第一电平输入端连接，用于在所述下拉节点的控制下，控制导通或断开所述第二节点与所述第一电平输入端之间的连接；以及，

通路控制子模块，与所述第一节点、所述第二节点、所述上拉节点和所述第二电平输入端连接，用于在所述上拉节点的控制下控制导通或断开所述第二节点与所述上拉节点之间的连接，在所述第一节点和所述第二节点的控制下控制导通或断开所述第二电平输入端与所述第二节点之间的通路。

实施时，所述第一节点控制子模块包括：

第一控制晶体管，栅极和第一极都与所述第二电平输入端连接，第二极与所述第一节点连接；以及，

第二控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述第一节点连接，第二极与所述第一电平输入端连接；

所述第二节点控制子模块包括：第三控制晶体管，栅极与所述下拉节点连接，第一极与所述第二节点连接，第二极与所述第一电平输入端连接。

实施时，所述通路控制子模块包括：

第四控制晶体管，栅极与所述第二节点连接，第一极与所述第二电平输入端连接；

第五控制晶体管，栅极与所述第一节点连接，第一极与所述第二节点连接，第二极与所述第四控制晶体管的第二极连接；以及，

第六控制晶体管，栅极和第一极都与所述上拉节点连接，第二极与所述第二节点连接。

实施时，所述输出模块与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和时钟信号输入端连接，用于在所述上拉节点的控制下控制导通或断开所述栅极驱动信号输出端与所述时钟信号输入端之间的连接，在所述下拉节点的控制下控制导通或断开所述栅极驱动信号输出端与所述第一电平输入端之间的连接；

所述上拉节点控制模块与输入端、复位端、上拉节点、下拉节点、第一电压输入端、第二电压输入端和第一电平输入端连接，用于在所述输入端的控制下控制导通或断开所述上拉节点与所述第二电压输入端之间的连接，在所述复位端的控制下控制导通或断开所述上拉节点与所述第一电压输入端之间的连接，在所述下拉节点的控制导通或断开所述上拉节点与所述第一电平输入端之间的连接，并在显示驱动时间段包括的输出阶段控制自举拉升所述上拉节点的电位；

所述下拉节点控制模块与所述上拉节点、所述下拉节点、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点的控制下控制所述下拉节点的电位。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，特征在于，所述移位寄存器单元的驱动方法包括：

在触控时间段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平。

实施时，所述移位寄存器单元的驱动方法还包括：

在显示驱动时间段包括的输入阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路；

在显示驱动时间段包括的输出阶段、复位阶段和输出截止保持阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制断开第二电平输入端与所述上拉节点之间的通路。

实施时，所述上拉节点电位维持模块包括第一节点控制子模块、第二节点控制子模块和通路控制子模块，所述在触控时间段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平步骤包括：

在所述触控时间段，所述上拉节点的电位为第二电平，所述下拉节点的电位为第一电平，所述栅极驱动信号输出端输出第一电平，所述第一节点控制子模块在所述栅极驱动信号输出端的控制下控制所述第一节点的电位为第二电平，所述第二节点控制子模块在所述下拉节点的控制下控制断开所述第二节点与所述第一电平输入端之间的连接，所述通路控制子模块在所述上拉节点的控制下控制导通所述第二节点与所述上拉节点之间的连接，所述通路控制子模块在所述第一节点和所述第二节点的控制下控制导通所述第二节点与所述第二电平输入端之间的连接，以导通所述第二电平输入端与所述上拉节点之间的连接，从而维持所述上拉节点的电位为第二电平。

本发明还提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用上拉节点电位维持模块在触控时间段通过控制上拉节点导通所述第二电平输入端与所述上拉节点之间的通路，以控制维持上拉节点的电位为第二电平，防止上拉节点的电位由于漏电而降低，增加栅极驱动电路的稳定性，改善TDDI(Touch and Display DriverIntegration，触控与显示驱动器集成)进出触控时间段时出现的横纹不良。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明所述的移位寄存器单元的一具体实施例的电路图；

图5是本发明如图4所示的移位寄存器单元的具体实施例的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块和输出模块；所述输出模块与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和时钟信号输入端连接；本发明实施例所述的移位寄存器单元还包括：

上拉节点电位维持模块，与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述栅极驱动信号输出端的控制下，在触控时间段控制导通所述第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平。

本发明实施例所述的移位寄存器单元采用上拉节点电位维持模块在触控时间段通过控制上拉节点导通所述第二电平输入端与所述上拉节点之间的通路，以控制维持上拉节点的电位为第二电平，防止上拉节点的电位由于漏电而降低，增加栅极驱动电路的稳定性，改善TDDI(Touch and Display Driver Integration，触控与显示驱动器集成)进出触控时间段时出现的横纹不良。

在具体实施时，所述上拉节点电位维持模块还用于在显示驱动时间段包括的输入阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路；

所述上拉节点电位维持模块还用于在显示驱动时间段包括的输出阶段、复位阶段和输出截止保持阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制断开第二电平输入端与所述上拉节点之间的通路。

在实际操作时，所述第一电平可以为低电平，所述第二电平可以为高电平，但不以此为限。在具体实施时，随着设置于有效显示区内的薄膜晶体管的类型和所述移位寄存器单元采用的晶体管的类型改变，所述第一电平也可以为高电平，所述第二电平也可以为低电平，第一电平的取值和第二电平的取值可以根据实际情况选定。

如图1所示，本发明实施例移位寄存器单元包括上拉节点控制模块11、下拉节点控制模块12、输出模块13和上拉节点电位维持模块14；

所述上拉节点控制模块11与上拉节点PU、输入端Input、复位端Reset、第一电压输入端BW和第二电压输入端FW连接；

所述下拉节点控制模块12与下拉节点PD、第一电平输入端、第二电平输入端和所述上拉节点PU连接；

所述输出模块13与所述上拉节点PU、下拉节点PD、栅极驱动信号输出端Output、第一电平输入端和时钟信号输入端连接；

所述上拉节点电位维持模块14与所述上拉节点PU、所述下拉节点PD、所述栅极驱动信号输出端Output、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点PU、所述下拉节点PD和所述栅极驱动信号输出端Output的控制下，在触控时间段控制导通所述第二电平输入端与所述上拉节点PU之间的通路，以维持所述上拉节点PU的电位为第二电平，在显示驱动时间段控制断开所述第二电平输入端与所述上拉节点PU之间的通路。

在图1所示的移位寄存器单元的实施例中，所述第一电平输入端用于输入第一电平V1，所述第二电平输入端用于输入第二电平V2，所述时钟信号输入端用于输入时钟信号CLK。

在实际操作时，所述第一电平V1可以为低电平VGL，所述第二电平V2可以为高电平VGH，但不以此为限。

在具体实施时，所述输入端Input可以与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，所述复位端Reset可以与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；

在正向扫描时，所述第二电压输入端FW可以输入高电压，所述第一电压输入端BW可以输入低电压；

在反向扫描时，所述第二电压输入端FW可以输入低电压，所述第一电压输入端BW可以输入高电压。

具体的，如图2所示，所述上拉节点电位维持模块可以包括：

第一节点控制子模块141，与第一节点N1、所述第二电平输入端、所述栅极驱动信号输出端Output和所述第一电平输入端连接，用于在所述栅极驱动信号输出端Output的控制下控制所述第一节点N1的电位；

第二节点控制子模块142，与所述下拉节点PD、第二节点N2和所述第一电平输入端连接，用于在所述下拉节点PD的控制下，控制导通或断开所述第二节点N2与所述第一电平输入端之间的连接；以及，

通路控制子模块143，与所述第一节点N1、所述第二节点N2、所述上拉节点PU和所述第二电平输入端连接，用于在所述上拉节点PU的控制下控制导通或断开所述第二节点N2与所述上拉节点PU之间的连接，在所述第一节点N1和所述第二节点N2的控制下控制导通或断开所述第二电平输入端与所述第二节点N2之间的通路。

本发明如图2所示的移位寄存器单元的实施例在工作时，第一节点控制子模块141在栅极驱动信号输出端Output的控制下控制第一节点N1的电位，第二节点控制子模块142在下拉节点PD的控制下控制导通或断开第二节点N2与第一电平输入端之间的连接，通路控制子模块143在第一节点N1和第二节点N2的控制下控制导通或断开第二电平输入端与第二节点N2之间的通路，从而可以在显示驱动时间段控制断开所述第二电平输入端与所述上拉节点PU之间的通路，并可以在触控时间段控制导通所述第二电平输入端与所述上拉节点PU之间的通路，以维持所述上拉节点PU的电位为第二电平，防止出现在触控时间段上拉节点PU的漏电现象。

根据一种具体实施方式，所述第一节点控制子模块可以包括：

第一控制晶体管，栅极和第一极都与所述第二电平输入端连接，第二极与所述第一节点连接；以及，

第二控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述第一节点连接，第二极与所述第一电平输入端连接；

所述第二节点控制子模块可以包括：第三控制晶体管，栅极与所述下拉节点连接，第一极与所述第二节点连接，第二极与所述第一电平输入端连接。

根据一种具体实施方式，所述通路控制子模块可以包括：

第四控制晶体管，栅极与所述第二节点连接，第一极与所述第二电平输入端连接；

第五控制晶体管，栅极与所述第一节点连接，第一极与所述第二节点连接，第二极与所述第四控制晶体管的第二极连接；以及，

第六控制晶体管，栅极和第一极都与所述上拉节点连接，第二极与所述第二节点连接。

具体的，在图2所示的移位寄存器单元的实施例的基础上，如图3所示，所述第一节点控制子模块141可以包括：

第一控制晶体管MC1，栅极和漏极都与输入高电平VGH的高电平输入端连接，源极与所述第一节点N1连接；以及，

第二控制晶体管MC2，栅极与所述栅极驱动信号输出端Output连接，漏极与所述第一节点N1连接，源极与输入低电平VGL的低电平输入端连接；

所述第二节点控制子模块142可以包括：第三控制晶体管MC3，栅极与所述下拉节点PD连接，漏极与所述第二节点N2连接，源极与所述输入低电平VGL的低电平输入端连接；

所述通路控制子模块143可以包括：

第四控制晶体管MC4，栅极与所述第二节点N2连接，漏极与所述输入高电平VGH的高电平输入端连接；

第五控制晶体管MC5，栅极与所述第一节点N1连接，漏极与所述第二节点N2连接，源极与所述第四控制晶体管MC4的源极连接；以及，

第六控制晶体管MC6，栅极和漏极都与所述上拉节点PU连接，源极与所述第二节点N2连接。

在图3所示的移位寄存器单元的实施例中，MC1、MC2、MC3、MC4、MC5和MC6都为n型晶体管，但是不以此为限，以上控制晶体管也可以被替换为p型晶体管。在图3所示的移位寄存器单元的实施例中，第一电平输入端为输入低电平VGL的低电平输入端，第二电平输入端为输入高电平VGH的高电平输入端。

本发明如图3所示的移位寄存器单元的实施例在工作时，当Output输出高电平时，N1的电位为低电平；当Output输出低电平时，N1的电位为高电平；当PD的电位为高电平时，N2的电位为低电平；当PU的电位为高电平时，N2的电位为高电平；当N1的电位和N2的电位都为高电平时，MC4、MC5和MC6都打开，以导通输入高电平VGH的高电平输入端与上拉节点PU之间的连接，维持上拉节点PU的电位为高电平，从而防止上拉节点PU的电位由于漏电而不能维持为高电平，而导致的移位寄存器单元输出的栅极驱动信号的驱动能力减弱，对应显示区像素充电不充分，产生暗线横纹不良的现象。

在具体实施时，所述输出模块可以与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和时钟信号输入端连接，用于在所述上拉节点的控制下控制导通或断开所述栅极驱动信号输出端与所述时钟信号输入端之间的连接，在所述下拉节点的控制下控制导通或断开所述栅极驱动信号输出端与所述第一电平输入端之间的连接；

所述上拉节点控制模块可以与输入端、复位端、上拉节点、下拉节点、第一电压输入端、第二电压输入端和第一电平输入端连接，用于在所述输入端的控制下控制导通或断开所述上拉节点与所述第二电压输入端之间的连接，在所述复位端的控制下控制导通或断开所述上拉节点与所述第一电压输入端之间的连接，在所述下拉节点的控制导通或断开所述上拉节点与所述第一电平输入端之间的连接，并在显示驱动时间段包括的输出阶段控制自举拉升所述上拉节点的电位；

所述下拉节点控制模块可以与所述上拉节点、所述下拉节点、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点的控制下控制所述下拉节点的电位。

根据一种具体实施方式，所述上拉节点控制模块可以包括：

输入晶体管，栅极与所述输入端连接，第一极与所述第二电压输入端连接，第二极与所述上拉节点连接；

复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一电压输入端连接；

上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；

所述下拉节点控制模块可以包括：

第一下拉节点控制晶体管，栅极和第一极都与所述第二电平输入端连接，第二极与所述下拉节点连接；以及，

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电平输入端连接；

所述输出模块可以包括：

上拉晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，

下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图4所示，本发明所述的移位寄存器单元的一具体实施例包括上拉节点控制模块11、下拉节点控制模块12、输出模块13和上拉节点电位维持模块14，其中，

所述上拉节点控制模块11包括：

输入晶体管M1，栅极与所述输入端Input连接，漏极与第二电压输入端FW连接，源极与所述上拉节点PU连接；

复位晶体管M2，栅极与所述复位端Reset连接，漏极与所述上拉节点PU连接，源极与所述第一电压输入端BW连接；

上拉节点控制晶体管M7，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极与输入低电平VGL的低电平输入端连接；以及，

存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端Output连接；

所述下拉节点控制模块12包括：

第一下拉节点控制晶体管M5，栅极和漏极都与输入高电平VGH的高电平输入端连接，源极与所述下拉节点PD连接；以及，

第二下拉节点控制晶体管M6，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输入低电平VGL的低电平输入端连接；

所述输出模块13可以包括：

上拉晶体管M3，栅极与所述上拉节点PU连接，漏极与输入时钟信号CLK的时钟信号输入端连接，源极与所述栅极驱动信号输出端Output连接；以及，

下拉晶体管M8，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端Output连接，源极与所述输入低电平VGL的低电平输入端连接；

所述上拉节点电位维持模块14包括第一节点控制子模块141、第二节点控制子模块142和通路控制子模块143，其中，

所述第一节点控制子模块141包括：

第一控制晶体管MC1，栅极和漏极都与输入高电平VGH的高电平输入端连接，源极与所述第一节点N1连接；以及，

第二控制晶体管MC2，栅极与所述栅极驱动信号输出端Output连接，漏极与所述第一节点N1连接，源极与输入低电平VGL的低电平输入端连接；

所述第二节点控制子模块142包括：第三控制晶体管MC3，栅极与所述下拉节点PD连接，漏极与所述第二节点N2连接，源极与所述输入低电平VGL的低电平输入端连接；

所述通路控制子模块143包括：

第四控制晶体管MC4，栅极与所述第二节点N2连接，漏极与所述输入高电平VGH的高电平输入端连接；

第五控制晶体管MC5，栅极与所述第一节点N1连接，漏极与所述第二节点N2连接，源极与所述第四控制晶体管MC4的源极连接；以及，

第六控制晶体管MC6，栅极和漏极都与所述上拉节点PU连接，源极与所述第二节点N2连接。

在图4所示的实施例中，C1包含于上拉节点控制模块11，由于C1与该上拉节点控制模块11包括的其他元器件的距离较远，因此在图4中，未将C1绘制于上拉节点控制模块11对应的虚线框中。

在图4所示的移位寄存器单元的具体实施例中，FW输入高电压，BW输入低电压，第一电平输入端输入低电平VGL，第二电平输入端输入高电平VGH；并在图4所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。

如图5所示，本发明如图4所示的移位寄存器单元的具体实施例在工作时，显示驱动时间段包括输入阶段T1、输出阶段T3、复位阶段T4和输出截止保持阶段；触控时间段T2设置于输入阶段T1和输出阶段T3之间；

如图5所示，本发明如图4所示的移位寄存器单元的具体实施例在工作时，

在输入阶段T1，Input输入高电平，CLK为低电平，Reset输入低电平，M2关断，M1导通，第二电压输入端FW输入的高电压通过导通的M1为C1充电，从而使得PU的电位为高电平，M3、M6和MC6都导通，由于M6导通，则PD的电位为低电平，使得M7、M8和MC3都关断；由于CLK为低电平，所以Output输出低电平，此时MC2关断；由于MC1导通，则N1的电位为高电平，MC5导通，由于MC6导通，则N2的电位为高电平；MC4、MC5和MC6都导通，从而导通输入高电平VGH的高电平输入端与PU之间的通路，维持PU的电位为高电平；

在触控时间段T2，触控信号TP_SW进入，Input和reset都输入低电平，CLK为低电平，M1和M2都关断，由于C1的电位保持作用，PU的电位仍为高电平，M3、M6和MC6都导通，PD的电位为低电平，M7、M8和MC3都关断，由于Output输出低电平，MC2关断，N1的电位仍为高电平，MC1导通，由于MC6导通，则N2的电仍为高电平，MC4导通，MC4、MC5和MC6都导通，导通输入高电平VGH的高电平输入端与上拉节点PU之间的通路，通过该通路以使得PU的电位保持为VGH，防止上拉节点PU的电位由于漏电而降低；

在输出阶段T3，Input和Reset都输入低电平，CLK为高电平，此时PU的电位仍为高电平，M3导通，Output输出高电平，此时MC2导通，N1的电为低电平，MC5关断，此时MC4、MC5和MC6构成的通路关断，PU的电位由于C1的自举作用相应抬高；

在复位阶段T4，Reset输入高电平，Input输入低电平，CLK为低电平，M2导通，PU的电位被拉低，M3、M6和MC6都关断；由于M6关断，PD的电位为高电平，M7、M8和MC3都导通，此时PU的电位、N2的电位和Output输出的栅极驱动信号的电位均被拉低至低电平，MC4、MC5和MC6构成的通路关断；

在输出截止保持阶段T5，Input和Reset均输入低电平，M1和M2都关断，PD的电位为高电平，M7、M8和MC3都导通，此时PU的电位、N2的电位、Output输出的栅极驱动信号的电位继续保持为低电平，MC4、MC5和MC6构成的通路关断，直到下一帧到来。

在图5中，TP_SW为触控信号，在触控时间段T2，TP_SW为高电平，在显示驱动时间段，TP_SW为低电平。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，特征在于，所述移位寄存器单元的驱动方法包括：

在触控时间段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平。

本发明实施例所述的移位寄存器单元的驱动方法采用上拉节点电位维持模块在触控时间段通过控制上拉节点导通所述第二电平输入端与所述上拉节点之间的通路，以控制维持上拉节点的电位为第二电平，防止上拉节点的电位由于漏电而降低，增加栅极驱动电路的稳定性，改善TDDI(Touch and Display Driver Integration，触控与显示驱动器集成)进出触控时间段时出现的横纹不良。

具体的，本发明实施例所述的移位寄存器单元的驱动方法还可以包括：

在显示驱动时间段包括的输入阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路；

在显示驱动时间段包括的输出阶段、复位阶段和输出截止保持阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制断开第二电平输入端与所述上拉节点之间的通路。

具体的，所述上拉节点电位维持模块包括第一节点控制子模块、第二节点控制子模块和通路控制子模块，所述在触控时间段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平步骤包括：

在所述触控时间段，所述上拉节点的电位为第二电平，所述下拉节点的电位为第一电平，所述栅极驱动信号输出端输出第一电平，所述第一节点控制子模块在所述栅极驱动信号输出端的控制下控制所述第一节点的电位为第二电平，所述第二节点控制子模块在所述下拉节点的控制下控制断开所述第二节点与所述第一电平输入端之间的连接，所述通路控制子模块在所述上拉节点的控制下控制导通所述第二节点与所述上拉节点之间的连接，所述通路控制子模块在所述第一节点和所述第二节点的控制下控制导通所述第二节点与所述第二电平输入端之间的连接，以导通所述第二电平输入端与所述上拉节点之间的连接，从而维持所述上拉节点的电位为第二电平。

本发明实施例所述的栅极驱动电路包括多个级联的上述的移位寄存器单元。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

在具体实施时，本发明实施例所述的显示装置可以为触控显示装置。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块和输出模块；所述输出模块与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和时钟信号输入端连接；其特征在于，所述移位寄存器单元还包括：

上拉节点电位维持模块，与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述栅极驱动信号输出端的控制下，在触控时间段控制导通所述第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平；

所述上拉节点电位维持模块包括：

第一节点控制子模块，与第一节点、所述第二电平输入端、所述栅极驱动信号输出端和所述第一电平输入端连接，用于在所述栅极驱动信号输出端的控制下控制所述第一节点的电位；

第二节点控制子模块，与所述下拉节点、第二节点和所述第一电平输入端连接，用于在所述下拉节点的控制下，控制导通或断开所述第二节点与所述第一电平输入端之间的连接；以及，

通路控制子模块，与所述第一节点、所述第二节点、所述上拉节点和所述第二电平输入端连接，用于在所述上拉节点的控制下控制导通或断开所述第二节点与所述上拉节点之间的连接，在所述第一节点和所述第二节点的控制下控制导通或断开所述第二电平输入端与所述第二节点之间的通路。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一节点控制子模块包括：

第一控制晶体管，栅极和第一极都与所述第二电平输入端连接，第二极与所述第一节点连接；以及，

第二控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述第一节点连接，第二极与所述第一电平输入端连接；

所述第二节点控制子模块包括：第三控制晶体管，栅极与所述下拉节点连接，第一极与所述第二节点连接，第二极与所述第一电平输入端连接。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述通路控制子模块包括：

第四控制晶体管，栅极与所述第二节点连接，第一极与所述第二电平输入端连接；

第五控制晶体管，栅极与所述第一节点连接，第一极与所述第二节点连接，第二极与所述第四控制晶体管的第二极连接；以及，

第六控制晶体管，栅极和第一极都与所述上拉节点连接，第二极与所述第二节点连接。

4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述输出模块与上拉节点、下拉节点、栅极驱动信号输出端、第一电平输入端和时钟信号输入端连接，用于在所述上拉节点的控制下控制导通或断开所述栅极驱动信号输出端与所述时钟信号输入端之间的连接，在所述下拉节点的控制下控制导通或断开所述栅极驱动信号输出端与所述第一电平输入端之间的连接；

所述上拉节点控制模块与输入端、复位端、上拉节点、下拉节点、第一电压输入端、第二电压输入端和第一电平输入端连接，用于在所述输入端的控制下控制导通或断开所述上拉节点与所述第二电压输入端之间的连接，在所述复位端的控制下控制导通或断开所述上拉节点与所述第一电压输入端之间的连接，在所述下拉节点的控制导通或断开所述上拉节点与所述第一电平输入端之间的连接，并在显示驱动时间段包括的输出阶段控制自举拉升所述上拉节点的电位；

所述下拉节点控制模块与所述上拉节点、所述下拉节点、所述第一电平输入端和第二电平输入端连接，用于在所述上拉节点的控制下控制所述下拉节点的电位。

5.一种移位寄存器单元的驱动方法，应用于如权利要求1至4中任一权利要求所述的移位寄存器单元，特征在于，所述移位寄存器单元的驱动方法包括：

在触控时间段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平；

所述上拉节点电位维持模块包括第一节点控制子模块、第二节点控制子模块和通路控制子模块，所述在触控时间段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路，以维持所述上拉节点的电位为第二电平步骤包括：

在所述触控时间段，所述上拉节点的电位为第二电平，所述下拉节点的电位为第一电平，所述栅极驱动信号输出端输出第一电平，所述第一节点控制子模块在所述栅极驱动信号输出端的控制下控制所述第一节点的电位为第二电平，所述第二节点控制子模块在所述下拉节点的控制下控制断开所述第二节点与所述第一电平输入端之间的连接，所述通路控制子模块在所述上拉节点的控制下控制导通所述第二节点与所述上拉节点之间的连接，所述通路控制子模块在所述第一节点和所述第二节点的控制下控制导通所述第二节点与所述第二电平输入端之间的连接，以导通所述第二电平输入端与所述上拉节点之间的连接，从而维持所述上拉节点的电位为第二电平。

6.如权利要求5所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元的驱动方法还包括：

在显示驱动时间段包括的输入阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制导通第二电平输入端与所述上拉节点之间的通路；

在显示驱动时间段包括的输出阶段、复位阶段和输出截止保持阶段，上拉节点电位维持模块在上拉节点、下拉节点和栅极驱动信号输出端的控制下，控制断开第二电平输入端与所述上拉节点之间的通路。

7.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至4中任一权利要求所述的移位寄存器单元。

8.一种显示装置，其特征在于，包括如权利要求7所述的栅极驱动电路。

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