CN108877716B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本公开实施例公开了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括：输入电路，被配置成将信号输入端接收的输入信号输出至上拉节点；输出电路，被配置成在时钟信号的控制下在信号输出端输出栅极驱动信号；第一复位电路，被配置成在第一复位信号的控制下将上拉节点复位至第一电平；第一下拉控制电路，被配置成在第一控制信号的控制下控制上拉节点和信号输出端的电平；以及第一波形控制电路，具有接收第二控制信号的第二控制信号端，被配置成在第二控制信号的控制下控制第一下拉节点的电压信号波形。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。
背景技术
在基于薄膜晶体管(Thin Film Transistor，TFT)的液晶显示器(Liquid CrystalDevice，LCD)中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板(Gatedrive On Array，GOA)面板。栅极驱动电路包括多个级联的移位寄存器单元。在传统的栅极驱动电路中，通常将下一级移位寄存器单元的输出信号作为本级移位寄存器单元的复位信号，将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号。
然而，在外部温度过低或温度过高的情况下，移位寄存器单元的输出信号会出现波形变形。
发明内容
本公开实施例提供一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。
根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：
输入电路，具有信号输入端，所述输入电路连接至所述移位寄存器单元的上拉节点，被配置成将所述信号输入端接收的输入信号输出至所述上拉节点；
输出电路，具有信号输出端和接收时钟信号的时钟信号输入端，所述输出电路连接至上拉节点，所述输出电路被配置成在时钟信号的控制下在所述信号输出端输出栅极驱动信号；
第一复位电路，具有用于接收第一复位信号的第一复位信号端，所述第一复位电路连接至所述上拉节点和提供第一电平电压的第一电平端，被配置成在第一复位信号的控制下将所述上拉节点复位至第一电平；
第一下拉控制电路，具有用于接收第一控制信号的第一控制信号端，所述第一下拉控制电路分别连接至所述上拉节点、第一下拉节点和所述信号输出端，所述第一下拉控制电路被配置成在第一控制信号的控制下控制所述上拉节点和信号输出端的电平；以及
第一波形控制电路，具有接收第二控制信号的第二控制信号端，所述第一波形控制电路连接至所述第一下拉节点，所述第一波形控制电路被配置成在第二控制信号的控制下控制所述第一下拉节点的电压信号波形。
例如，根据本公开实施例的移位寄存器单元还包括第二波形控制电路，所述第二波形控制电路连接至所述输入信号端和所述第一下拉节点，所述第二波形控制电路被配置成在所述输入信号的控制下控制所述第一下拉节点的电压信号波形。
例如，所述第一波形控制电路包括第一晶体管，第一晶体管的栅极连接至所述第二控制信号端，第一极连接至所述第一电平端，第二极连接至所述第一下拉节点。
例如，所述第二波形控制电路包括第二晶体管，第二晶体管的栅极连接至所述输入信号端，第一极连接至所述第一电平端，第二极连接至所述第一下拉节点。
根据本公开实施例的移位寄存器单元还包括第二下拉控制电路，具有用于接收第三控制信号的第三控制信号端，所述第二下拉控制电路连接至所述上拉节点、第二下拉节点和所述信号输出端，所述第二下拉控制电路被配置成在第三控制信号的控制下控制所述上拉节点和信号输出端的电平。
例如，所述第一波形控制电路还连接至所述第二下拉节点，所述第一波形控制电路被配置成在第二控制信号的控制下控制所述第二下拉节点的电压信号波形。
例如，所述第一波形控制电路还包括第三晶体管，第三晶体管的栅极连接至所述第二控制信号端，第一极连接至所述第一电平端，第二极连接至所述第二下拉节点。
例如，所述第二波形控制电路还连接至所述第二下拉节点，所述第二波形控制电路被配置成在输入信号的控制下控制所述第二下拉节点的电压信号波形。
例如，所述第二波形控制电路还包括第四晶体管，第四晶体管的栅极连接至所述输入信号端，第一极连接至所述第一电平端，第二极连接至所述第二下拉节点。
例如，所述输出电路包括第五晶体管、第六晶体管和第一电容；
第五晶体管的栅极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至所述信号输出端；
第六晶体管的栅极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至第二信号输出端；以及
所述第一电容的第一端连接至所述第五晶体管的栅极，第二端连接至所述信号输出端。
例如，根据本公开实施例的移位寄存器单元还包括第二复位电路，具有用于接收第二复位信号的第二复位信号端，所述第二复位电路连接至所述上拉节点和所述信号输出端，被配置成在第二复位信号的控制下将所述上拉节点和所述信号输出端复位至第一电平。
根据本公开实施例的另一方面，提供了一种栅极驱动电路，包括：
N级级联的如权利要求1至11之一所述的移位寄存器单元，其中第n级移位寄存器单元的时钟信号端连接至第1时钟信号至第I时钟信号之一，第n级移位寄存器的信号输出端或第二信号输出端连接至第(n+I/2)级移位寄存器的信号输入端，第n级移位寄存器的第一复位信号端连接至第(n+1+I/2)级移位寄存器的信号输出端或第二信号输出端，N是大于等于4的整数，n是大于等于1且小于(N-I/2)的整数，I是栅极驱动电路中时钟信号的数目；
其中，第n级移位寄存器单元的第二控制信号端连接至第(n+K)级移位寄存器的信号输出端或第二信号输出端，其中K是大于等于1的整数。
根据本公开实施例的另一方面，提供了一种显示装置，包括根据本公开实施例的栅极驱动电路。
根据本公开实施例的另一方面，提供了一种移位寄存器单元的驱动方法，包括：
在第一时段，输入信号为第二电平，上拉节点的电位升高；
在第二时段，时钟信号为第二电平，上拉节点的电位继续升高，信号输出端和第二信号输出端输出第二电平；
在第三时段，第二控制信号为第二电平，第一下拉节点为第一电平；以及
在第四阶段，第二控制信号为第一电平，复位信号端的信号为第二电平，上拉节点复位为第一电平。
例如，所述第三时段包括：
在第一子时段，时钟信号为第二电平，信号输出端和第二信号输出端输出第二电平，上拉节点的电位继续升高；以及
在第二子时段，时钟信号为第一电平，信号输出端和第二信号输出端为第一电平，上拉节点的电位开始下降。
本公开实施例提供了一种移位寄存器单元及其驱动方法、一种栅极驱动电路以及一种包括所述栅极驱动电路的显示装置。根据本公开实施例，通过改进移位寄存器单元的电路结构来控制移位寄存器单元中下拉节点的放电，能够调整输出的栅极驱动信号的波形。例如，利用第二控制信号使得下拉节点保持在低电平，从而保证在上拉节点的电位下降之前下拉节点的电位不会上升，从而避免上拉节点的电位的过度衰减并由此避免输出的栅极驱动信号出现消角。此外，根据本公开实施例，利用输入信号进一步确保下拉节点在上拉节点的电位开始上拉时为低电平，以避免上拉节点的电位的过度衰减。此外，根据本公开实施例，还提供了一种移位寄存器的级联方式。通过将在后级的移位寄存器单元的第二输出信号或栅极驱动信号用作在前级的第二控制信号，能够实现根据本公开实施例的移位寄存器单元的操作时序。
附图说明
图1示出了一种移位寄存器单元的示例电路图；
图2A示出了图1中移位寄存器单元的操作时序图；
图2B详细示出了图1中移位寄存器单元的的电压波形比较；
图2C示出了图1中移位寄存器单元的一种级联示例；
图3A示出了根据本公开实施例的移位寄存器单元的一种示意方框图；
图3B示出了根据本公开实施例的移位寄存器单元的另一示意方框图；
图3C示出了根据本公开实施例的移位寄存器单元的另一示意方框图；
图3D示出了根据本公开实施例的移位寄存器单元的另一示意方框图；
图4A示出了一种根据本公开实施例的移位寄存器单元的一种示例电路图；
图4B示出了一种根据本公开实施例的移位寄存器单元的另一种示例电路图；
图4C示出了一种根据本公开实施例的移位寄存器单元的一种示例电路图；
图5示出了根据本公开实施例的移位寄存器单元的驱动方法流程图；
图6A示出了根据本公开实施例的第一控制信号和第三控制信号的信号时序图；
图6B示出了根据本公开实施例的移位寄存器单元的操作时序图；
图7A示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例级联方式；
图7B示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的另一种示例级联方式；以及
图8示出了根据本公开实施例的显示装置的示意方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
图1示出了一种示例移位寄存器单元的示例电路图，图2A示出了图1中移位寄存器单元的操作时序图。接下来将结合图1和图2A来描述图1中移位寄存器单元的操作。
如图1所示，以所有开关晶体管均为NMOS管为例进行描述。在图1所示的电路结构中，以电源信号端VDD为高电平且参考信号端VSS的参考信号为低电平信号为例进行说明。
如图2A所示，在t1时段，复位信号端Reset的复位信号和信号输入端Input的输入信号均为低电平，电源信号端VDD的电源信号为高电平。此时，晶体管M5导通，将电源信号VDD传输至节点PDCN，使得晶体管M6导通。晶体管M6导通使得下拉节点PD为高电平，使得晶体管M9和晶体管M10导通，由此将低电平的参考电压信号VSS分别通过晶体管M9和晶体管M10传输至上拉节点PU和信号输出端Output，以对上拉节点PU和信号输出端Output持续降噪，即上拉节点PU的信号和信号输出端Output的输出信号均为低电平。
在t2时段，信号输入端Input的输入信号为高电平，晶体管M1导通，上拉节点PU的电压开始升高，以对电容C充电。由于上拉节点PU为高电平，晶体管M7和晶体管M8导通，将参考电压信号VSS分别通过晶体管M7和晶体管M8传输至节点PDCN和下拉节点PD。同时，由于上拉节点PU为高电平，晶体管M3导通，将时钟信号端CLK的时钟信号传输至信号输出端Output，由于此时时钟信号为低电平，信号输出端Output的输出信号也为低电平。
在t3阶段，时钟信号端CLK的时钟信号为高电平，在上拉节点PU的作用下，晶体管M3持续导通，将时钟信号传输至信号输出端Output，此时信号输出端Output的输出信号为高电平。由于存储电容C的自举作用使得上拉节点PU的电位自举至更高的电位。
在t4阶段，时钟信号端CLK的时钟信号为低电平，此时信号输出端Output的输出信号为低电平信号。上拉节点PU的电平开始回落，但由于时钟信号为低电平，通过存储电容C的自举作用使得上拉节点PU的电位仍为可以使晶体管导通的相对高电平。
由上可知，在t1阶段，电源信号VDD对上拉节点PU和信号输出端Output持续降噪。在t2阶段、t3阶段以及t4阶段，信号输出端Output的输出信号由时钟信号端CLK的时钟信号决定，保证了移位寄存器单元的正常输出。
由于电源信号VDD长期为高电平，例如某些应用中电源信号VDD的高电平时间持续长达2秒以上。这意味着晶体管M9和晶体管M10在持续2秒处于正向应力(Stress)下。这导致晶体管M9和晶体管M10的Vth将向正向漂移。以晶体管M9和晶体管M10为例，当VDD为高电平时，除了上拉节点PU为高电平的时间，下拉节点PD基本均处于高电平，则期间晶体管M9和晶体管M10一直处于正向应力下。
申请人发现，由于长时间处于正向应力下，出现了低温点灯异常和高温点灯异常。一方面，在上拉节点PU的电压升高的t2阶段中，Input为高电平信号，晶体管M1导通使得上拉节点PU充电至高电平。由于上拉节点PU被充电至高电平，晶体管M7和晶体管M8导通，使得下拉节点PD放电至低电平VSS，进而使向上拉节点PU点放电的晶体管M9关断。也就是说，可以认为晶体管M9是在下拉节点PD的控制下使上拉节点PU放电的晶体管。另一方面，可以认为晶体管M8是在上拉节点PU的控制下使下拉节点PD放电的晶体管。在设计中，这是一个相互竞争的关系。例如可以通过设计晶体管的尺寸来控制这几个晶体管的开关。但是申请人发现，在低温情况下，由于晶体管的导通电流Ion较低，上拉节点PU的充电较慢，导致上升时间过长。尤其对于高频产品，要求充电时间较短，这导致可能会出现在下一个t3阶段已经到来时上拉节点PU点还没有完全充好，由此导致上拉节点PU和信号输出端Output的输出降低。图2B的上部和中部示出了这种情况。可以将这种情况称为“低温点灯异常”。
此外，在t4阶段，上拉节点PU的电位下降后下拉节点PD的电位上升。理论上应当在上拉节点PU的电位下降后下拉节点PD的电位才上升。然而由于高温和/或光照加强，晶体管的截止电流Ioff增大，导致上拉节点PU的电位衰减加重，引起上拉节点PU的电位过度下降，这导致下拉节点PD的电位提前上升，进一步导致上拉节点PU的电位下降并引起输出Output异常。从图2C的下部可以看出，不良区的下拉节点PD的波形相对于OK区的下拉节点PD上升沿明显前移，不良区的上拉节点PU的波形相对于OK区的PU电位衰减严重。这导致Output的输出波形相对于正常波形出现了削角现象。同样，这是由于晶体管M9和晶体管M8在下拉节点PD和上拉节点PU的电位上升和下降过程中存在竞争关系。尽管可以通过设计晶体管的尺寸来控制这几个晶体管的开关，但是由于高温和/或光照加强导致的晶体管的截止电流Ioff增大，导致输出Output波形异常。可以将这种情况称为“高温点灯异常”。
图2C示出了图1中移位寄存器单元的一种级联示例。如图2C所示，由于存在低温点灯异常和高温点灯异常，级联的各级移位寄存器单元的上拉节点PU的电位和Output输出会逐级降低，最终导致无输出或多行输出。
因此，本公开实施例提供了一种移位寄存器单元。图3A示出了根据本公开实施例的移位寄存器单元30的示意方框图。如图3A所示，根据本公开实施例的移位寄存器单元30可以包括输入电路301。输入电路301具有信号输入端INPUT，输入电路301连接至移位寄存器单元30的上拉节点PU。输入电路301被配置成将信号输入端INPUT接收的输入信号Input输出至上拉节点PU。
移位寄存器单元30还可以包括输出电路302。输出电路302具有信号输出端OUTPUT和接收时钟信号Clk的时钟信号输入端CLK。输出电路302连接至上拉节点PU，输出电路302被配置成在时钟信号的控制下在信号输出端OUTPUT输出栅极驱动信号。
移位寄存器单元30还可以包括第一复位电路303。第一复位电路303具有用于接收第一复位信号Reset 1的第一复位信号端RESET1。第一复位电路303连接至上拉节点PU和提供第一电平电压的第一电平端V1。第一复位电路303被配置成在第一复位信号Reset 1的控制下将上拉节点PU复位至第一电平。
移位寄存器单元30还可以包括第一下拉控制电路304。第一下拉控制电路304具有用于接收第一控制信号Cont 1的第一控制信号端CONT1。第一下拉控制电路304分别连接至上拉节点PU、第一下拉节点PD1和信号输出端OUTPUT。第一下拉控制电路被配置成在第一控制信号Cont 1的控制下，控制上拉节点PU和信号输出端OUTPUT的电平。
移位寄存器单元30还可以包括第一波形控制电路305。第一波形控制电路305具有接收第二控制信号Cont 2的第二控制信号端CONT2。第二下拉控制电路305连接至第一下拉节点PD1。第一波形控制电路305被配置成在第二控制信号Cont 2的控制下控制第一下拉节点PD1的电压信号波形。
图3B示出了根据本公开实施例的移位寄存器单元的另一示意方框图。如图3B所示，与图3A所示的移位寄存器单元30相比较，根据本公开实施例的移位寄存器单元30’还可以包括第二波形控制电路306。第二波形控制电路306可以连接至输入信号端INPUT和第一下拉节点PD1。第二波形控制电路306被配置成在输入信号Input的控制下控制第一下拉节点PD1的电压信号波形。
图3C示出了根据本公开实施例的移位寄存器单元的另一示意方框图。如图3C所示，与图3A所示的移位寄存器单元30相比较，根据本公开实施例的移位寄存器单元30”还可以包括第二下拉控制电路307。第二下拉控制电路307具有用于接收第三控制信号Cont3的第三控制信号端CONT3。第二下拉控制电路307连接至上拉节点PU、第二下拉节点PD2和信号输出端OUTPUT。第二下拉控制电路307被配置成在第三控制信号Cont3的控制下控制上拉节点PU和信号输出端OUTPUT的电平。如图3C所示，根据本公开实施例的第一波形控制电路305还连接至第二下拉节点PD2。第一波形控制电路305被配置成在第二控制信号Cont2的控制下控制第二下拉节点PD2的电压信号波形。根据本公开实施例的第二波形控制电路306还连接至第二下拉节点PD2。第二波形控制电路306被配置成在输入信号Input的控制下控制第二下拉节点PD2的电压信号波形。
图3D示出了根据本公开实施例的移位寄存器单元的另一示意方框图。如图3D所示，与图3A所示的移位寄存器单元30相比较，根据本公开实施例的移位寄存器单元30”’还可以包括第二复位电路308。第二复位电路308具有用于接收第二复位信号Reset2的第二复位信号端RESET2。第二复位电路308连接至上拉节点PU和信号输出端OUTPUT，第二复位电路308被配置成在第二复位信号Reset2的控制下将上拉节点PU和信号输出端复位至第一电平。
本领域技术人员可以理解，本公开实施例还可以包括图3A、图3B、图3C和图3D中电路结构的各种组合，只要能够实现根据本公开实施例的电路功能即可。例如，尽管未示出，在图3D的电路结构中还可以包括第二复位电路308。
图4A示出了一种根据本公开实施例的移位寄存器单元的示例电路图。如图4A所示，根据本公开实施例的移位寄存器单元40中，第一波形控制电路404可以包括第一晶体管T1。第一晶体管T1的栅极连接至第二控制信号端CONT2，第一极连接至第一电平端V1，第二极连接至第一下拉节点PD1。
如图4A所示，根据本公开实施例的输入电路401可以包括第七晶体管T7。根据本公开实施例的输出电路402可以包括第五晶体管T5、第六晶体管T6和第一电容C。第五晶体管T5的栅极连接至上拉节点PU，第一极连接至时钟信号端CLK，第二极连接至信号输出端OUTPUT。第六晶体管T6的栅极连接至上拉节点PU，第一极连接至时钟信号端CLK，第二极连接至第二信号输出端OC。第一电容C的第一端连接至第五晶体管T5的栅极，第二端连接至信号输出端OUTPUT。此外，例如根据本公开实施例的第一复位电路403可以包括第八晶体管T8。
此外，如图4A所示，根据本公开实施例的第一下拉控制电路404可以包括第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13。此外，第一下拉控制电路还可以包括第十九晶体管T19和第二十晶体管T20，配置成在第一下拉控制信号PD1的控制下，下拉第二输出端OC和信号输出端OUTOUT的电位。
图4B示出了一种根据本公开实施例的移位寄存器单元的另一示例电路图。如图4B所示，与图4A所示的示例不同，根据本公开实施例的移位寄存器单元40’还可以包括第二波形控制电路406。第二波形控制电路406可以包括第二晶体管T2，第二晶体管T2的栅极连接至输入信号端INPUT，第一极连接至第一电平端V1，第二极连接至第一下拉节点PD1。
图4C示出了一种根据本公开实施例的移位寄存器单元的另一示例电路图。如图4C所示，与图4A所示的示例不同，移位寄存器单元40”还可以包括第二下拉控制电路407。第二下拉控制电路407具有用于接收第三控制信号Cont3的第三控制信号端CONT3，第二下拉控制电路407连接至上拉节点PU、第二下拉节点PD2和信号输出端OUTPUT。第一波形控制电路405’还可以包括第三晶体管T3。第三晶体管T3的栅极连接至第二控制信号端CONT2，第一极连接至第一电平端V1，第二极连接至第二下拉节点PD2。第二波形控制电路406还包括第四晶体管T4，第四晶体管T4的栅极连接至输入信号端INPUT，第一极连接至第一电平端V1，第二极连接至第二下拉节点PD2。
在图4C所示的电路结构中，移位寄存器单元包括第一下拉电路404和第二下拉电路407。通过交替响应第一控制信号Cont1和第三控制信号Cont3，交替控制第一下拉节点PD1和第二下拉节点PD2对移位寄存器单元中的上拉节点PU和信号输出端OUTPUT降噪，从而能够提高移位寄存器单元的信耐度。
此外，移位寄存器单元40”还可以包括第二复位电路408。根据本公开实施例，第二复位电路408可以包括第二十三晶体管T23和第二十四晶体管T24，配置成在第二复位信号Reset2的控制下，进一步复位上拉节点PU和信号输出端OUTPUT的电位。
此外，例如根据本公开实施例的第二下拉控制电路407可以包括第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18。此外，第二下拉控制电路407还可以包括第二十一晶体管T21和第二十二晶体管T22，配置成在第二下拉控制信号PD2的控制下，下拉第二输出端OC和信号输出端OUTOUT的电位。
根据本公开实施例的另一方面，提供了一种移位寄存器单元的驱动方法，可以应用于本公开实施例的移位寄存器单元。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。图5示出了根据本公开实施例的移位寄存器单元的驱动方法流程图。如图5所示，根据本公开实施例的移位寄存器单元的驱动方法50可以包括以下步骤。
在步骤S501，输入信号为第二电平，上拉节点的电位升高。
在步骤S502，时钟信号为第二电平，上拉节点的电位继续升高，信号输出端输出第二电平。
在步骤S503，第二控制信号为第二电平，第一下拉节点为第一电平。
在步骤S504，第二控制信号为第一电平，复位信号端的信号为第二电平，上拉节点复位为第一电平。
根据本公开实施例，步骤S503还可以包括：在第一子时段，时钟信号为第二电平，信号输出端和第二信号输出端输出第二电平，上拉节点的电位继续升高。在第二子时段，时钟信号为第一电平，信号输出端和第二信号输出端为第一电平，上拉节点的电位开始下降。
根据本公开实施例，第一控制信号Cont1和第三控制信号Cont3分别具有如图6A所示的电压信号波形。即，第一控制信号Cont1和第三控制信号Cont3彼此互为同频反向信号，即始终有一个处于有效工作电平。因此，第一下拉控制电路和与第二下拉控制电路交替工作。第一下拉控制电路与第二下拉控制电路实质上具有相同的电路结构，因此根据本公开实施例，在第一控制信号Cont1为有效工作电平(例如高电平)时的移位寄存器单元操作与第二控制信号Cont3是相同的。
图6B示出了根据本公开实施例的移位寄存器单元的操作时序图。接下来将参考图4、图5、图6A和图6B来详细描述根据本公开实施例的移位寄存器单元的操作。为例便于描述，以下示例中以第一电平为低电平、第二电平为高电平为例进行描述。此外，以下示例以第一下拉控制电路的操作为例进行描述，即，第一控制信号Cont1为高电平，第三控制信号Cont3为低电平。
如图6所示，在P1时段，输入信号Input为高电平，第七晶体管T7导通，上拉节点PU的电压开始升高，以对第一电容C充电。由于上拉节点PU为高电平，第十晶体管T10和第十一晶体管T11导通，将低电平的电压信号V1分别通过第十晶体管T10和第十一晶体管T11传输至节点PDCN1和第一下拉节点PD1。同时，由于上拉节点PU为高电平，第五晶体管T5和第六晶体管T6导通，将时钟信号端CLK的时钟信号传输至信号输出端OUTPUT，由于此时时钟信号为低电平，第二信号输出端OC和信号输出端的输出信号Output也为低电平。此外，由于输入信号Input为高电平，第二晶体管T2和第四晶体管T4导通，进一步确保第一下拉节点PD1为低电平。
在P2时段，时钟信号端CLK的时钟信号为高电平，在上拉节点PU的作用下，第五晶体管T5和第六晶体管T6持续导通，将时钟信号传输至信号输出端OUTPUT和第二信号输出端OC，此时信号输出端OUTPUT和第二信号输出端OC的输出信号为高电平。由于电容C的自举作用使得上拉节点PU的电位自举至更高的电位。
在P3时段，第二控制信号Cont2为高电平。P3时段可以包括P31子时段和P32子时段。在P31子时段，时钟信号为高电平，信号输出端OUTPUT和第二信号输出端OC继续输出高电平，上拉节点的电位继续升高。此时，第二控制信号Cont2变为高电平，第一晶体管T1导通，使第一下拉节点PD1的电平保持为低电平。
在P32子时段，时钟信号为低电平。上拉节点的电位开始下降。但仍能够使第五晶体管T5和第六晶体管T6导通，因此信号输出端OUTPUT和第二信号输出端OC输出低电平。此时，第二控制信号Cont2仍为高电平，使第一下拉节点PD1继续保持为低电平。
在P4时段，第二控制信号Cont2为低电平。第一复位信号Reset1为高电平，第八晶体管T8导通，将上拉节点PU复位为低电平。
在P4时段之后，第一复位信号Reset1、第二复位信号Reset 2、输入信号Input和第二控制信号Cont2均为低电平，第一控制信号Cont1为高电平。此时，由于第十二晶体管T12导通和第十三晶体管T13导通，使得第一下拉节点PD1变为高电平，使得第九晶体管T9、第十九晶体管T19和第二十晶体管T20导通，由此将低电平的电压信号V1分别通过第九晶体管T9、第十九晶体管T19和第二十晶体管T20传输至上拉节点PU、第二信号输出端OC和信号输出端OUTPUT，以对上拉节点PU、第二信号输出端OC和信号输出端OUTPUT持续降噪，即上拉节点PU的信号、第二信号输出端OC和信号输出端OUTPUT的输出信号均为低电平。
需要说明的是，例如在图4C所示移位寄存器包括第二下拉电路407的示例中，第三控制信号Cont3的高电平时段中，移位寄存器单元的工作原理与上述第一控制信号Cont1的高电平时段的移位寄存器单元的工作原理相同。为了简明此处不再详细描述。此外，本领域技术人员可以理解，如图6B所示，信号输出端OUTPUT与第二信号输出端OC具有相同的电压波形。
此外，如图6B所示，在P1时段之前，第二复位信号Reset2为高电平，进一步复位上拉节点PU和信号输出端OUTPUT的电平。例如，可以在每帧图像显示之前将第二复位信号Reset2置为高电平。
根据本公开实施例的技术方案，通过设置第一波形控制电路，在P3时段中，利用第二控制信号Cont2使得使第一下拉节点PD1(或第二下拉节点PD2)保持在低电平，使得在上拉节点PU的电位下降之前，第一下拉节点PD1(或第二下拉节点PD2)的电位不会上升。此外，通过设置第二波形控制电路，在P1时段中，利用输入信号Input使得在上拉节点PU的电位上升时，第一下拉节点PD1(或第二下拉节点PD2)的电位快速下降。如图2C所示，第一下拉节点PD1或第二下拉节点PD2电压波形的上升沿在PU点电压波形下降沿之后，由此能够避免移位寄存器单元的输出信号波形失真。
根据本公开实施例，还提供了一种栅极驱动电路，包括N级级联的根据本公开实施例的移位寄存器单元。根据本公开实施例，第n级移位寄存器单元的时钟信号端连接至第1时钟信号至第I时钟信号之一，第n级移位寄存器的信号输出端或第二信号输出端连接至第(n+I/2)级移位寄存器的信号输入端，第n级移位寄存器的第一复位信号端连接至第(n+1+I/2)级移位寄存器的信号输出端或第二信号输出端，N是大于等于4的整数，n是大于等于1且小于(N-I/2)的整数，I是栅极驱动电路中时钟信号的数目。其中第n级移位寄存器单元的第二控制信号端连接至第(n+K)级移位寄存器的信号输出端或第二信号输出端，其中K是大于等于1的整数。
图7A示出了根据本公开实施例的一种示例栅极驱动电路。图7A的示例中使用了6个时钟信号CLK1至CLK6。即，在本示例中，时钟信号线的数目I等于6。图7A的示例中，根据本公开实施例的移位寄存器单元不具有第二输出信号端OC。第n-2级移位寄存器单元SR(n-2)至第n+3级移位寄存器SR(n+3)的时钟信号端CLK依次连接至时钟信号CLK1至CLK6。以第n级移位寄存器SR(n)为例，第n级移位寄存器单元SR(n)的信号输出端OUTPUT连接至第(n+3)级移位寄存器SR(n+3)的信号输入端INPUT和第n+4级移位寄存器SR(n+3)的第一复位信号端RESET1，即，K＝1。
在图7A的示例中，第n级移位寄存器单元SR(n)的第二控制信号端CONT2还连接至第(n+2)级移位寄存器的信号输出端OUTPUT，即，K＝2。或者，K也可以等于3或更大的整数。根据本公开实施例，由在后一级或在后更多级移位寄存器单元的输出信号Output来用作前级移位寄存器单元的第二控制信号CONT2。
图7B示出了根据本公开实施例的另一种示例栅极驱动电路。图7B的示例中同样使用了6个时钟信号CLK1至CLK6。图7B的示例中，根据本公开实施例的移位寄存器单元具有第二输出信号端OC。以第n级移位寄存器SR(n)为例，第n级移位寄存器单元SR(n)的第二信号输出端OC连接至第(n+3)级移位寄存器SR(n+3)的信号输入端INPUT和第n+4级移位寄存器SR(n+3)的第一复位信号端RESET1，即，K＝1。
在图7B的示例中，第n级移位寄存器单元SR(n)的第二控制信号端CONT2还连接至第(n+2)级移位寄存器的第二信号输出端OC，即，K＝2。或者，K也可以等于3或更大的整数。根据本公开实施例，由在后一级或在后更多级移位寄存器单元的第二输出信号OC来用作前级移位寄存器单元的第二控制信号CONT2。
本领域技术人员可以理解，尽管图7B的示例中各级移位寄存器单元SR(n)的输出信号Output仅作为栅极驱动信号。由于输出信号Output和第二输出信号OC具有相同的信号波形，在图7B的示例也可以将输出信号Output连接至第(n+3)级移位寄存器SR(n+3)的信号输入端INPUT、第n+4级移位寄存器SR(n+3)的第一复位信号端RESET1或用作前级移位寄存器单元的第二控制信号CONT2。本公开实施例并不对此进行限制。如图6所示，本领域技术人员可以理解，只需该在后一级或在后更多级移位寄存器单元的第二输出信号OC或输出信号Output的下降沿与该在前级移位寄存器单元的上拉节点PU的下降沿在时间上一致即可。
此外，本领域技术人员可以理解，尽管以上实施例中以使用6个时钟信号为例进行描述，本公开实施例可以应用于使用4个时钟或8个时钟的情况。
此外，N级移位寄存器单元的第二复位信号端RESET2可连接至信号STV0。在每帧显示开始前，将可以STV0置为有效电平例如高电平一段时间，将第二十三晶体管T23和第二十四晶体管T24导通，以使移位寄存器单元的上拉节点PU、第二输出信号端OC和信号输出端OUTPUT放电。
本领域技术人员可以理解，第n级移位寄存器的第二信号输出端连接至第(n+I/2)级移位寄存器的信号输入端，即，将第(n-1-I/2)级移位寄存器的第二信号输出端连接至第(n)级移位寄存器的信号输入端。当不存在第(n-1-I/2)级移位寄存器时，可以将第(n)级移位寄存器的信号输入端连接至例如帧起始信号STV。
图8示出了根据本公开实施例的显示装置的示意方框图。如图8所示，显示装置80可以包括根据本公开实施例的栅极驱动电路810。根据本公开实施例的显示装置80可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (12)

1.一种移位寄存器单元，包括：
输入电路，具有信号输入端，所述输入电路连接至所述移位寄存器单元的上拉节点，被配置成将所述信号输入端接收的输入信号输出至所述上拉节点；
输出电路，具有信号输出端和接收时钟信号的时钟信号输入端，所述输出电路连接至上拉节点，所述输出电路被配置成在时钟信号的控制下在所述信号输出端输出栅极驱动信号；
第一复位电路，具有用于接收第一复位信号的第一复位信号端，所述第一复位电路连接至所述上拉节点和提供第一电平电压的第一电平端，被配置成在第一复位信号的控制下将所述上拉节点复位至第一电平；
第一下拉控制电路，具有用于接收第一控制信号的第一控制信号端，所述第一下拉控制电路分别连接至所述上拉节点、第一下拉节点和所述信号输出端，所述第一下拉控制电路被配置成在第一控制信号的控制下控制所述上拉节点和信号输出端的电平；以及
第一波形控制电路，具有接收第二控制信号的第二控制信号端，所述第一波形控制电路连接至所述第一下拉节点，所述第一波形控制电路被配置成在第二控制信号的控制下控制所述第一下拉节点的电压信号波形，使得在上拉节点的电位下降之前所述第一下拉节点的电位保持为第一电平；以及
第二波形控制电路，所述第二波形控制电路连接至所述输入信号端和所述第一下拉节点，所述第二波形控制电路被配置成在所述输入信号的控制下控制所述第一下拉节点的电压信号波形；
其中，所述第一波形控制电路包括第一晶体管，第一晶体管的栅极连接至所述第二控制信号端，第一极连接至所述第一电平端，第二极连接至所述第一下拉节点；
其中，所述第二波形控制电路包括第二晶体管，第二晶体管的栅极连接至所述输入信号端，第一极连接至所述第一电平端，第二极连接至所述第一下拉节点。
2.根据权利要求1所述的移位寄存器单元，还包括第二下拉控制电路，第二下拉控制电路具有用于接收第三控制信号的第三控制信号端，所述第二下拉控制电路连接至所述上拉节点、第二下拉节点和所述信号输出端，所述第二下拉控制电路被配置成在第三控制信号的控制下控制所述上拉节点和信号输出端的电平。
3.根据权利要求2所述的移位寄存器单元，其中，所述第一波形控制电路还连接至所述第二下拉节点，所述第一波形控制电路被配置成在第二控制信号的控制下控制所述第二下拉节点的电压信号波形。
4.根据权利要求3所述的移位寄存器单元，其中，所述第一波形控制电路还包括第三晶体管，第三晶体管的栅极连接至所述第二控制信号端，第一极连接至所述第一电平端，第二极连接至所述第二下拉节点。
5.根据权利要求2所述的移位寄存器单元，其中，所述第二波形控制电路还连接至所述第二下拉节点，所述第二波形控制电路被配置成在输入信号的控制下控制所述第二下拉节点的电压信号波形。
6.根据权利要求5所述的移位寄存器单元，其中，所述第二波形控制电路还包括第四晶体管，第四晶体管的栅极连接至所述输入信号端，第一极连接至所述第一电平端，第二极连接至所述第二下拉节点。
7.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括第五晶体管、第六晶体管和第一电容；
第五晶体管的栅极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至所述信号输出端；
第六晶体管的栅极连接至所述上拉节点，第一极连接至所述时钟信号端，第二极连接至第二信号输出端；以及
所述第一电容的第一端连接至所述第五晶体管的栅极，第二端连接至所述信号输出端。
8.根据权利要求1至7之一所述的移位寄存器单元，还包括第二复位电路，具有用于接收第二复位信号的第二复位信号端，所述第二复位电路连接至所述上拉节点和所述信号输出端，被配置成在第二复位信号的控制下将所述上拉节点和所述信号输出端复位至第一电平。
9.一种栅极驱动电路，包括：
N级级联的如权利要求1至8之一所述的移位寄存器单元，其中第n级移位寄存器单元的时钟信号端连接至第1时钟信号至第I时钟信号之一，第n级移位寄存器的信号输出端或第二信号输出端连接至第(n+I/2)级移位寄存器的信号输入端，第n级移位寄存器的第一复位信号端连接至第(n+1+I/2)级移位寄存器的信号输出端或第二信号输出端，N是大于等于4的整数，n是大于等于1且小于(N-I/2)的整数，I是栅极驱动电路中时钟信号的数目；
其中，第n级移位寄存器单元的第二控制信号端连接至第(n+K)级移位寄存器的信号输出端或第二信号输出端，其中K是大于等于1的整数。
10.一种显示装置，包括如权利要求9所述的栅极驱动电路。
11.一种如权利要求1至8之一所述的移位寄存器单元的驱动方法，包括：
在第一时段，输入信号为第二电平，上拉节点的电位升高；
在第二时段，时钟信号为第二电平，上拉节点的电位继续升高，信号输出端和第二信号输出端输出第二电平；
在第三时段，第二控制信号为第二电平，第一下拉节点为第一电平；以及
在第四阶段，第二控制信号为第一电平，复位信号端的信号为第二电平，上拉节点复位为第一电平。
12.根据权利要求11所述的驱动方法，其中，所述第三时段包括：
在第一子时段，时钟信号为第二电平，信号输出端和第二信号输出端输出第二电平，上拉节点的电位继续升高；以及
在第二子时段，时钟信号为第一电平，信号输出端和第二信号输出端为第一电平，上拉节点的电位开始下降。
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