CN109584942B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本公开实施例公开了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括：输出电路，接收第一时钟信号，并在上拉控制节点的电位控制下将第一时钟信号输出至第一输出信号端；输出控制电路，从输入信号端接收输入信号，并响应于输入信号控制上拉控制节点和第一输出信号端的电位；时钟控制电路，利用第一时钟信号和至少一个附加时钟信号产生第二时钟信号；传输电路，接收第二时钟信号，并在上拉控制节点的电位控制下将第二时钟信号输出至第二输出信号端。时钟控制电路使得第二时钟信号的周期与第一时钟信号的周期相同且第二时钟信号的第二脉冲宽度大于第一时钟信号的第一脉冲宽度。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

技术领域

本公开涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。

背景技术

在基于薄膜晶体管(Thin Film Transistor，TFT)的显示器中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板(Gate drive On Array，GOA)面板。栅极驱动电路包括多个级联的移位寄存器单元。在传统的栅极驱动电路中，通常将下一级移位寄存器单元的输出信号作为本级移位寄存器单元的复位信号，将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号。

然而，尤其对于面积较大、分辨率较高的显示面板，随着要驱动的栅极增多，移位寄存器单元的输出信号会出现波形变形。

发明内容

本公开实施例提供一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示装置。

根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：

输出电路，连接至第一输出信号端和上拉控制节点，输出电路被构造成接收第一时钟信号，并在上拉控制节点的电位控制下将所述第一时钟信号输出至所述第一输出信号端；

输出控制电路，连接至输入信号端、上拉控制节点和所述第一输出信号端，所述输出控制电路被构造成从输入信号端接收输入信号，并响应于所述输入信号控制所述上拉控制节点和所述第一输出信号端的电位；

时钟控制电路，连接为接收所述第一时钟信号和至少一个附加时钟信号，所述时钟控制电路被构造成利用第一时钟信号和至少一个附加时钟信号产生第二时钟信号；以及

传输电路，连接至第二输出信号端和上拉控制节点，传输电路被构造成接收第二时钟信号，并在上拉控制节点的电位控制下将所述第二时钟信号输出至所述第二输出信号端；

其中，所述时钟控制电路被构造成使得所述第二时钟信号的周期与所述第一时钟信号的周期相同且所述第二时钟信号的脉冲宽度大于所述第一时钟信号的脉冲宽度。

例如，所述时钟控制电路包括：第一组晶体管，包括第一晶体管，第一晶体管的栅极连接为接收所述第一时钟信号，第一极连接至第一电压端，第二极连接至所述传输电路；以及第二组晶体管，包括m个晶体管，所述m个晶体管的第一极连接至第二电压端，第二极连接至所述传输电路，栅极各自连接为接收所述至少一个附加时钟，m是大于等于1的整数。

例如，所述至少一个附加时钟包括N个附加时钟，N是大于m的整数；

所述第一组晶体管还包括(N-m)个晶体管，所述(N-m)个晶体管的第一极连接至第一电压端，第二极连接至所述传输电路，栅极各自连接为接收所述N个附加时钟中的(N-m)个附加时钟；

所述第二组晶体管中的m个晶体管的栅极各自连接为接收所述N个附加时钟中的其余m个附加时钟。

例如，所述输出电路包括第二晶体管和电容；第二晶体管的栅极连接至所述上拉控制节点，第一极连接为接收所述第一时钟信号，第二极连接至第一输出信号端；所述电容的第一端连接至所述第二晶体管的栅极，第二端连接至所述第一输出信号端。

例如，所述传输电路包括第三晶体管；第三晶体管的栅极连接至所述上拉控制节点，第一极连接为接收所述第二时钟信号，第二极连接至第二输出信号端。

例如，所述输出控制电路还连接至复位信号端，并被构造成响应于从所述复位信号端接收的复位信号，复位所述上拉控制节点的电位。

根据本公开实施例的另一方面，提供了一种栅极驱动电路，包括：

多条时钟信号线；以及

R级根据本公开实施例的移位寄存器单元；

其中，第r级移位寄存器单元与第一时钟信号线至第Q时钟信号线中的(N+1)个时钟信号线相连，R是大于等于Q的整数，r是大于等于1且小于等于R的整数，Q是栅极驱动电路中时钟信号线的数目，Q大于N。

例如，经由所述(N+1)个时钟信号线分别向所述第r级移位寄存器单元提供所述第一时钟信号和所述N个附加时钟信号。

根据本公开实施例的另一方面，提供了一种显示装置，包括根据本公开实施例的栅极驱动电路。

根据本公开实施例的另一方面，提供了一种根据本公开实施例的移位寄存器单元的驱动方法，包括：

在第一时段，向输入信号端输入第一电平的输入信号，将上拉控制节点的电位上拉至第一电平；

在第二时段，向输出电路和传输电路分别输入第一电平的第一时钟信号和第二时钟信号，上拉控制节点使得第一输出信号端和第二输出信号端输出第一电平；

在第三时段，向输出电路输入第二电平的第一时钟信号，向传输电路输入第一电平的第二时钟信号，上拉控制节点使得第二输出信号端输出第一电平；以及

在第四时段，向复位信号端输入第一电平的复位信号，上拉控制节点、第一输出信号端和第二输出信号端被复位为第二电平。

例如，利用第一时钟信号和至少一个附加时钟信号来产生所述第二时钟信号，其中所述第一时钟信号与所述至少一个附加时钟信号具有相同的周期和彼此不同的相位。

例如，利用第一时钟信号和至少一个附加时钟信号来产生所述第二时钟信号，使得所述第二时钟信号与所述第一时钟信号的周期相同，且所述第二时钟信号的脉冲宽度大于所述第一时钟信号的脉冲宽度。

例如，所述时钟控制电路包括第一组晶体管和第二组晶体管；

所述驱动方法包括：向第一组晶体管中的晶体管提供第一时钟信号，向第二组晶体管中的晶体管提供至少一个附加时钟信号；其中，向第一组晶体管中的晶体管提供的第一时钟信号的有效电平持续时段与向第二组晶体管中的晶体管提供的至少一个附加时钟信号的有效电平持续时段不重叠。

例如，时钟控制电路包括第一组晶体管和第二组晶体管；所述驱动方法包括：向第一组晶体管中的晶体管提供第一时钟信号和至少一个附加时钟信号，向第二组晶体管中的晶体管提供多个附加时钟信号；向第一组晶体管中的晶体管提供的至少一个附加时钟信号的有效电平持续时段与向第二组晶体管中的晶体管提供的多个附加时钟信号中的每个有效电平持续时段不重叠。

本公开实施例提供了一种移位寄存器单元及其驱动方法、一种栅极驱动电路以及一种包括所述栅极驱动电路的显示装置。根据本公开实施例的技术方案，通过改进移位寄存器单元的电路结构，相对于用于移位寄存器单元的输出电路的时钟信号，加宽用于移位寄存器单元的传输电路的时钟信号的脉冲宽度，可以有效缓解下一级移位寄存器单元中的输入电路的漏电。此外，与设置额外时钟信号线向传输电路提供时钟信号相比较，根据本公开实施例的技术方案，使用用于输出电路的时钟信号来生成用于传输电路的时钟信号。尤其在栅极驱动电路使用多个时钟的情况下，无需设置额外的时钟信号线，避免了边框加宽、输出引脚增加等问题。

附图说明

图1A示出了一种移位寄存器单元的示例电路图；

图1B示出了图1A中移位寄存器单元的操作时序图；

图1C示出了图1A中移位寄存器单元的一种级联示例；

图2A示出了一种移位寄存器单元的示例电路图；

图2B示出了图2A中移位寄存器单元的操作时序图；

图3示出了根据本公开实施例的移位寄存器单元的一种示意方框图；

图4A示出了根据本公开实施例的时钟控制电路的一种示例电路图；

图4B示出了图4A中时钟控制电路的信号时序图；

图5A示出了根据本公开实施例的时钟控制电路的另一种示例电路图；

图5B示出了图5A中时钟控制电路的信号时序图；

图6A示出了根据本公开实施例的移位寄存器单元的示例电路图；

图6B示出了根据本公开实施例的移位寄存器单元的另一示例电路图；

图6C示出了根据本公开实施例的移位寄存器单元的另一示例电路图；

图6D示出了电压信号的信号波形；

图7示出了根据本公开实施例的移位寄存器单元的驱动方法流程图；

图8示出了根据本公开实施例的移位寄存器单元的操作时序图；

图9A示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的一种示例级联方式；

图9B示出了根据本公开实施例的一种示例栅极驱动电路使用的时钟信号波形示意图；

图9C示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的另一种示例级联方式；以及

图10示出了根据本公开实施例的显示装置的示意方框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

此外，在本公开实施例的描述中，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。

此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为相对高电平、“第二电平”为相对低电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。

图1A示出了一种示例移位寄存器单元的示例电路图，图1B示出了图1A中移位寄存器单元的操作时序图。接下来将结合图1A和图1B来描述图1A中移位寄存器单元的操作。

如图1A所示，以所有开关晶体管均为NMOS管为例进行描述。在图1A所示的电路结构中，以电源信号端VDD为高电平且参考信号端VSS的参考信号为低电平信号为例进行说明。

如图1B所示，在t1时段，输入信号端Input的输入信号为高电平，晶体管M1导通，上拉节点PU的电压开始升高，以对电容C的一端充电。由于上拉节点PU为高电平，晶体管M7和晶体管M8导通，将低电平电压信号VSS分别通过晶体管M7和晶体管M8传输至节点PDCN和下拉控制节点PD。同时，由于上拉节点PU为高电平，晶体管M3和晶体管M4导通，将时钟信号端CLK的时钟信号传输至第一输出信号端Output和第二输出信号端OC。由于此时时钟信号为低电平，第一输出信号端Output和第二输出信号端OC的输出信号也为低电平。

在t2阶段，时钟信号端CLK的时钟信号为高电平，在上拉节点PU的作用下，晶体管M3和晶体管M4持续导通，分别将时钟信号Clk传输至第一输出信号端Output和第二输出信号端OC，使得第一输出信号端Output和第二输出信号端OC的输出信号为高电平。由于存储电容C的自举作用使得上拉节点PU的电位自举至更高的电位。晶体管M7和晶体管M8继续导通，使得节点PDCN和下拉控制节点PD保持低电平。

在t3阶段，复位信号端Reset输入的复位信号RESET为高电平，晶体管M2导通，利用电压信号VSS将上拉节点PU复位为低电平。晶体管M5导通，将高电平电压信号VDD传输至节点PDCN，使得晶体管M6导通。晶体管M6导通使得下拉控制节点PD为高电平。由于时钟信号端CLK的时钟信号Clk为低电平，此时第一输出信号端Output和第二输出信号端OC的输出信号为低电平信号。

在t4阶段，复位信号RESET和输入信号INPUT均为低电平。下拉控制节点PD为高电平，晶体管M9、晶体管M10和晶体管M11导通，由此将低电平电压信号VSS分别通过晶体管M9、晶体管M10和晶体管M11传输至上拉节点PU、第一输出信号端Output和第二输出信号端OC，以对上拉节点PU、第一输出信号端Output和第二输出信号端OC持续降噪。

图1C示出了图1A中移位寄存器单元的一种级联示例。如图1C所示，使用了6个时钟信号CLK1至CLK6。第n-2级移位寄存器单元SR(n-2)至第(n+3)级移位寄存器SR(n+3)的时钟信号端CLK依次连接至时钟信号线CLK1至CLK6。以第n级移位寄存器SR(n)为例，第n级移位寄存器单元SR(n)的第一输出信号端的输出信号Output仅作为栅极驱动信号，第二输出信号端OC连接至第(n+3)级移位寄存器SR(n+3)的输入信号端INPUT和第(n-3)级移位寄存器SR(n-3)的复位信号端Reset。

由上可知，在图1A的电路结构中，第一输出信号端Output和第二输出信号端OC的输出信号均由时钟信号端CLK的时钟信号决定，因此第一输出信号Output和第二输出信号OC具有相同的信号波形。将第一输出信号Output仅用作栅极驱动信号，同时第二输出信号OC用作栅极驱动电路中级联的移位寄存器单元上下级之间的控制信号，能够提供移位寄存器单元的电路稳定性。为了便于描述，可以将图1A中的晶体管M3和电容C构成的电路称作输出电路101，将晶体管M4称作传输电路102。

发明人研究发现，如果第二输出信号OC的脉冲宽度略大于第一输出信号Output的脉冲宽度，将这样的第二输出信号OC用作下一级移位寄存器单元的输入信号，可以延长下一级移位寄存器单元的上拉节点PU的充电时间，缓解下一级移位寄存器单元中的输入电路漏电。

图2A示出了一种移位寄存器单元的示例电路图，图2B示出了图2A中移位寄存器单元的操作时序图。

如图2A所示，与图1A所示电路的不同在于，图2A中的输出电路201连接至时钟信号端CLK，传输电路202连接至时钟信号端CLKC。如图2B所示，时钟信号端CLKC提供的时钟信号ClkC与时钟信号端CLK提供的时钟信号Clk具有相同的时钟周期，且时钟信号ClkC的脉冲宽度(或占空比)大于时钟信号Clk的脉冲宽度(或占空比)。本领域技术人员可以理解，由图2A中移位寄存器单元级联而成的栅极驱动电路具有与图1C所示相同的级联关系，此处不再赘述。

如图2B所示，本级移位寄存器单元的第二输出信号OC与第一输出信号Output的周期相同，第二输出信号OC的脉冲宽度大于第一输出信号Output的脉冲宽度。输入信号Input实质上为上一级移位寄存器单元的第二输出信号OC，因此与图1B中输入信号相比较，图2B中的输入信号Input的脉冲宽度较大，由此能够延长本级移位寄存器单元的上拉节点PU的充电时间，缓解下一级移位寄存器单元中的输入电路漏电，改善作为栅极驱动信号的第一输出信号Output的波形。

然而，在图2A的示例中，需要在显示面板中设置相应的时钟信号线以便向传输电路202提供时钟信号ClkC。例如，在图1C所示向栅极驱动电路提供6个时钟信号的示例中，除了需要设置6条时钟信号线以便提供时钟信号Clk₁至Clk₆，还需要附加设置6条时钟信号线以便提供时钟信号ClkC₁至ClkC₆，由此导致显示面板边框加宽以及例如源极驱动器的控制IC端输出引脚增多等问题。

因此，本公开实施例提供了一种移位寄存器单元。图3示出了根据本公开实施例的移位寄存器单元30的示意方框图。如图3所示，根据本公开实施例的移位寄存器单元30可以包括输出电路301。输出电路301连接至第一输出信号端OUTPUT和上拉控制节点PU。输出电路301被构造成接收第一时钟信号Clk，并在上拉控制节点PU的电位控制下将第一时钟信号Clk输出至第一输出信号端OUTPUT。

移位寄存器单元30还可以包括输出控制电路302。输出控制电路302可以连接至上拉控制节点PU和第一输出信号端OUTPUT，输出控制电路302被构造成从输入信号端INPUT接收输入信号Input，并响应于输入信号Input控制上拉控制节点PU和第一输出信号端OUTPUT的电位。

移位寄存器单元30还可以包括时钟控制电路303。时钟控制电路303连接为接收第一时钟信号Clk和至少一个附加时钟信号Clk_m，并利用第一时钟信号Clk和至少一个附加时钟信号Clk_m产生第二时钟信号ClkC，其中m是大于等于1的整数。

移位寄存器单元30还可以包括传输电路304。传输电路304连接至时钟控制电路303、第二输出信号端OC和上拉控制节点PU。传输电路304可以被构造成接收第二时钟信号ClkC，并在上拉控制节点PU的电位控制下将第二时钟信号ClkC输出至第二输出信号端OC。

根据本公开实施例，时钟控制电路303可以被构造成使得第二时钟信号ClkC的周期与第一时钟信号Clk的周期相同且第二时钟信号ClkC的脉冲宽度W_P2大于所述第一时钟信号的脉冲宽度W_P1。第一时钟信号Clk与至少一个附加时钟信号Clk_m可以具有相同的周期和彼此不同的相位。

本领域技术人员可以理解，时钟信号可以是一种周期性脉冲信号，具有给定的周期Tc和占空比。这里的术语“脉冲宽度”是指脉冲信号的有效电平持续时间。以下示例中以“有效电平”为高电平为例进行描述。例如，第一时钟信号可以是占空比小于50％的方波信号，即，有效电平持续时间不超过信号周期Tc的50％，例如40％。

图4A示出了根据本公开实施例的时钟控制电路的一种示例电路图。如图4A所示，时钟控制电路403可以包括第一组晶体管4031和第二组晶体管4032。第一组晶体管4031可以包括第一晶体管T1，第一晶体管T1的栅极连接为接收第一时钟信号Clk，第一极连接至第一电压端V1，第二极连接至传输电路404。例如，可以通过时钟信号端CLK向第一晶体管T1提供第一时钟信号Clk。第二组晶体管4032可以包括m个晶体管T_{m_1}、……T_{m_m}，m个晶体管T_{m_1}、……T_{m_m}的第一极连接至第二电压端V2，第二极连接至传输电路404，栅极各自连接为接收至少一个附加时钟Clk_{m_1}、……Clk_{m_m}。例如，可以通过至少一个时钟信号端CLK_m向晶体管T_{m_1}、……T_{m_m}提供至少一个附加时钟Clk_{m_1}、……Clk_{m_m}。如上文所述，m是大于等于1的整数。

本领域技术人员可以理解，尽管图4A示出了第二组晶体管4032仅包括一个晶体管T_{m_1}，第二组晶体管4032可以包括多个晶体管，即，m可以大于1。多个晶体管的第一极连接至第二电压端V2，第二极连接至传输电路，栅极各自连接为接收多个附加时钟Clk_{m_1}、……Clk_{m_m}之一。

第一电压端V1可以配置为保持输入作为高电平信号的第一电压信号，第二电压端V2可以配置为保持输入作为低电平信号的第二电压信号，以下各示例的描述与此相同。例如，第一电压信号可以具有36V的电压，第二电压端V2可以接地，即零电势。此外，第二电压信号也可以是-16V的系统电压。

图4B示出了图4A中时钟控制电路403的信号时序示例。接下来将结合图4A和图4B来详细描述图4A中时钟控制电路403的操作。

如图4B所示，可以将第一时钟信号Clk的一个时钟周期Tc划分为时段Tc₁和时段Tc₂。

在时段Tc₁期间，第一时钟信号Clk为高电平，第一晶体管T1导通，向传输电路404输出高电平的第一电压信号V1，作为第二时钟信号ClkC的高电平时段。在时段Tc₁期间，附加时钟信号Clk_{m_1}为低电平，晶体管T_{m_1}截止。

在时段Tc₂期间，第一时钟信号Clk为低电平，第一晶体管T1截止。可以将时段Tc₂划分为子时段Tc₂₁、子时段Tc₂₂和子时段Tc₂₃。在子时段Tc₂₁期间，附加时钟信号Clk_{m_1}为低电平，晶体管T_{m_1}保持截止。本领域技术人员可以理解，此时时钟控制电路403输出到传输电路404的电压会略低于第一电压信号V1，但仍然可以用作第二时钟信号ClkC的高电平时段。为了便于演示，图4B中子时段Tc₂₁期间ClkC被示出为与时段Tc₁期间具有相同的电平。接下来，在子时段Tc₂₂，附加时钟信号Clk_{m_1}为高电平，晶体管T_{m_1}导通，向传输电路404输出低电平的第二电压信号V2，开始第二时钟信号ClkC的低电平时段。在子时段Tc₂₃期间，附加时钟信号Clk_{m_1}变为低电平，晶体管T_{m_1}截止。但是由于此时段期间时钟控制电路403没有高电平的信号输入，保持向传输电路404输出低电平，直到下一个时钟周期第一时钟信号Clk变为高电平。

如上所述，与第一时钟信号Clk的有效电平(例如高电平)持续时间Tc₁相比较，由于第二时钟信号ClkC的有效电平持续时间被延长了子时段Tc₂₁，因此能够向传输电路403输出脉冲宽度W_P2大于第一时钟信号Clk的脉冲宽度W_P1的第二时钟信号ClkC。

本领域技术人员可以理解，图4A中的电路图以及图4B中的时序图仅为示例，根据本公开实施例可以提供具有不同波形的时钟信号，只要能够根据第一时钟信号Clk和至少一个附加时钟信号产生第二时钟信号ClkC，使得第二时钟信号ClkC的周期与第一时钟信号Clk的周期相同且第二时钟信号ClkC的脉冲宽度大于第一时钟信号Clk的脉冲宽度即可。第一时钟信号Clk的有效电平(高电平)持续时段与附加时钟信号Clk_{m_1}的有效电平持续时段不重叠。即，图4B中的时段(T_c1)与时段(T_c22)不重叠。

图5A示出了根据本公开实施例的时钟控制电路的另一示例电路图。如图5A所示，时钟控制电路503可以包括第一组晶体管5031和第二组晶体管5032。第一组晶体管5031可以包括第一晶体管T1，第一晶体管T1的栅极连接为接收第一时钟信号Clk，第一极连接至第一电压端V1，第二极连接至传输电路504。第二组晶体管5032可以包括m个晶体管T_{m_1}、……T_{m_m}，m个晶体管T_{m_1}、……T_{m_m}的第一极连接至第二电压端V2，第二极连接至传输电路504，栅极各自连接至少一个附加时钟Clk_{m_1}、……Clk_{m_m}。如上文所述，m是大于等于1的整数。图5A示出了第二组晶体管5032包括两个晶体管T_{m_1}和T_{m_2}，即，图5A示出了m大于1的情况。晶体管T_{m_1}的第一极连接至第二电压V2，第二极连接至传输电路，栅极连接至附加时钟Clk_{m_1}。晶体管T_{m_2}的第一极连接至第二电压V2，第二极连接至传输电路，栅极连接至附加时钟Clk_{m_2}。本领域技术人员可以理解，第二组晶体管5032可以包括更多个晶体管，该更多个晶体管的第一极连接至第二电压端V2，第二极连接至传输电路504，栅极各自连接至少一个附加时钟Clk_{m_1}、……Clk_{m_m}即可，在此为了简明不再赘述。

与图4A所示的时钟控制电路403不同，除了第一晶体管T1，图5A中的时钟控制电路503中的第一组晶体管5031还包括(N-m)个晶体管T_{N_1}、……T_{N_N-m}。(N-m)个晶体管的第一极连接至第一电压V1，第二极连接至传输电路504，栅极各自连接为接收(N-m)个附加时钟。其中，N是至少一个附加时钟信号的数目，N大于m。在图5A的示例电路结构中，N等于3，m等于2。即，第一组晶体管5031还包括1个晶体管T_{N_1}。晶体管T_{N_1}的第一极连接至第一电压V1，第二极连接至传输电路504，栅极连接为接收附加时钟Clk_{N_1}。第二组晶体管5032中的m个(2个)晶体管的栅极各自连接为接收N个附加时钟信号中的其余2个附加时钟信号Clk_{m_1}和Clk_{m_2}。

图5B示出了图5A中时钟控制电路503的信号时序示例。接下来将结合图5A和图5B来详细描述图5A中时钟控制电路503的操作。

如图5B所示，与图4B类似，可以将第一时钟信号Clk的一个时钟周期Tc划分为时段Tc₁和时段Tc₂。

在时段Tc₁期间，第一时钟信号Clk为高电平，第一晶体管T1导通，向传输电路504输出高电平的第一电压V1，开始第二时钟信号ClkC的高电平时段。附加时钟信号Clk_{m_1}和附加时钟信号Clk_{m_2}为低电平，第二组晶体管中的晶体管T_{m_1}和晶体管T_{m_2}截止。

根据本公开实施例，可以将时段Tc₁划分为子时段Tc₁₁和子时段Tc₁₂。在子时段T_c11期间，附加时钟信号Clk_{N_1}为低电平，第一组晶体管中的晶体管T_{N_1}截止。在时段Tc₁中的子时段T_c12期间，附加时钟信号Clk_{N_1}为高电平，第一组晶体管中的晶体管T_{N_1}导通，同样向传输电路504输出高电平的第一电压信号V1。

在时段Tc₂期间，第一时钟信号Clk为低电平，第一晶体管T1截止。可以将时段Tc₂划分为子时段Tc₂₁、子时段Tc₂₂、子时段Tc₂₃和子时段Tc₂₄。

在子时段Tc₂₁期间，附加时钟信号Clk_{m_1}和附加时钟信号Clk_{m_2}为低电平，晶体管T_{m_1}和晶体管T_{m_2}保持截止。附加时钟信号Clk_{N_1}仍为高电平，晶体管T_{N_1}继续导通，由此保持向传输电路504输出高电平的第一电压信号V1。因此，与图4A所示的时钟控制电路403相比较，时钟控制电路503能够在子时段Tc₂₁期间向传输电路504输出高电平更稳定的ClkC信号。

接下来，在子时段Tc₂₂期间，附加时钟信号Clk_{N_1}变为低电平，晶体管T_{N_1}截止。附加时钟信号Clk_{m_1}变为高电平，晶体管T_{m_1}导通，向传输电路504输出低电平的第二电压V2，开始第二时钟信号ClkC的低电平时段。与第一时钟信号Clk的高电平持续时间Tc₁相比较，由于将第二时钟信号ClkC的高电平持续时间延长了时段Tc₂₁，因此第二时钟信号ClkC的脉冲宽度W_P2大于第一时钟信号的脉冲宽度W_P1。

接下来，在子时段Tc₂₃期间，附加时钟信号C1k_{N_1}仍为低电平，晶体管T_{N_1}截止。附加时钟信号Clk_{m_1}仍为高电平，晶体管T_{m_1}继续导通。同时，附加时钟信号Clk_{m_2}变为高电平，晶体管T_{m_2}导通，开始向传输电路504输出低电平的第二电压信号V2，继续第二时钟信号ClkC的低电平时段。

接下来，在子时段Tc₂₄期间，附加时钟信号Clk_{N_1}仍为低电平，晶体管T_{N_1}截止。附加时钟信号Clk_{m_1}变为低电平，晶体管T_{m_1}截止。同时，附加时钟信号Clk_{m_2}仍为高电平，晶体管T_{m_2}保持导通，继续向传输电路504输出低电平的第二电压信号V2，继续第二时钟信号ClkC的低电平时段，直到第一时钟信号Clk的下一个高电平时段到达。

如图5B所示，与图4A的时钟控制电路403相比较，图5A中的时钟控制电路503输出的第二时钟信号ClkC的周期和脉冲宽度是相同的，但是通过附加设置晶体管T_{N_1}和晶体管T_{m_2}，以及分别向晶体管T_{N_1}和晶体管T_{m_2}提供附加时钟信号Clk_{N_1}和Clk_{m_2}，能够获得波形更稳定的第二时钟信号ClkC。

本领域技术人员可以理解，图5A中的电路图和图5B中的时序图仅为示例，根据本公开实施例可以设计其他结构的电路图并向该电路提供具有不同波形的时钟信号，只要能够根据第一时钟信号Clk和至少一个附加时钟信号产生第二时钟信号ClkC，使得第二时钟信号ClkC的周期与第一时钟信号Clk的周期相同且第二时钟信号ClkC的脉冲宽度大于第一时钟信号Clk的脉冲宽度即可。第一时钟信号Clk的有效电平(高电平)持续时段与附加时钟信号Clk_{m_1}的高电平持续时段不重叠。应注意，根据本公开实施例，由第一时钟信号Clk的上升沿触发开始第二时钟信号ClkC的高电平时段。由附加时钟信号Clk_{m_1}的上升沿触发开始第二时钟信号ClkC的低电平时段。因此，可以通过向时钟控制电路提供不同时序的附加时钟信号Clk_{m_1}来灵活调整第二时钟信号ClkC的脉冲宽度。

此外，可以通过例如附加时钟信号Clk_{N_1}和Clk_{m_2}等来获得波形更稳定的第二时钟信号ClkC。为了获取更稳定的第二时钟信号ClkC波形，例如，提供到第一组晶体管中的附加时钟信号Clk_{N_1}的有效电平持续时段与提供到第二组晶体管中的附加时钟信号Clk_{m_1}的有效电平持续时段和附加时钟信号Clk_{m_2}的有效电平持续时段均不重叠。即，图5B中的时段(T_c12+T_c21)与时段(T_c22+T_c23)和时段(T_c23+T_c24)均不重叠。

图6A示出了根据本公开实施例的移位寄存器单元的示例电路图。如图6A所示，根据本公开实施例的移位寄存器单元60包括输出电路601。输出电路601可以包括第二晶体管T2和电容C。第二晶体管T2的栅极连接至上拉控制节点PU，第一极连接为接收第一时钟信号Clk，第二极连接至第一输出信号端OUTPUT。电容C的第一端连接至第二晶体管T2的栅极，第二端连接至第一输出信号端OUTPUT。

移位寄存器单元60的传输电路604可以包括第三晶体管T3。第三晶体管T3的栅极连接至所述上拉控制节点PU，第一极连接为接收所述第二时钟信号ClkC，第二极连接至第二输出信号端OC。

移位寄存器单元60的输出控制电路602还被构造成从复位信号端RESET接收复位信号Reset，并在复位信号Reset的控制下复位上拉控制节点PU的电位。例如，输出控制电路602可以包括第四晶体管T4。第四晶体管T4的栅极连接为接收复位信号Reset，第一极连接至所述第二电压端V2，第二极连接至所述上拉控制节点PU。此外，本领域技术人员可以理解，输出控制电路602还可以构造成接收复位信号Reset，并在复位信号Reset的控制下复位第一输出信号端OUTPUT和第二输出信号端OC的电位。在此为了简明不再赘述。

输出控制电路602还可以包括第五晶体管T5。第五晶体管T5的栅极和第一极连接为接收输入信号Input，第二极连接至所述上拉控制节点PU。利用上述电路结构，输出控制电路从输入信号端接收输入信号Input，并响应于输入信号Input拉高上拉控制节点PU的电位。

此外，如图6A所示，根据本公开实施例的输出控制电路602可以包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12。利用上述电路结构，输出控制电路602在上拉控制节点PU的电位控制下，控制第一输出信号端OUTOUT和第二输出信号端OC的电位，并在第一电压信号V1的控制下，利用下拉控制节点PD的电位下拉上拉节点PU、第一输出信号端OUTPUT和第二输出信号端OC的电位。在图6A中，为了便于描述，可以将上述电路结构称作第一下拉控制子电路。

此外，如图6A所示，时钟控制电路603具有类似于图4A所示的示例电路结构。具体地，时钟控制电路603可以包括第一晶体管T1，第一晶体管T1的栅极连接为接收第一时钟信号Clk，第一极连接至第一电压端V1，第二极连接至传输电路604中第三晶体管T3的第一极。时钟控制电路603还可以包括晶体管T_{m_1}。晶体管T_{m_1}的第一极连接至第二电压V2，第二极连接至第三晶体管T3的第一极，栅极连接至附加时钟Clk_{m_1}。

图6B示出了根据本公开实施例的移位寄存器单元的另一示例电路图。如图6B所示，与图6A所示的示例不同，移位寄存器单元60’的时钟控制电路603’具有与图5A所示示例类似的结构。时钟控制电路603’还可以包括晶体管T_{N_1}，晶体管T_{N_1}的第一极连接至第一电压端V1，第二极连接至第三晶体管T3的第一极，栅极连接至附加时钟Clk_{N_1}。时钟控制电路603还可以包括晶体管T_{m_2}。晶体管T_{m_2}的第一极连接至第二电压V2，第二极连接至第三晶体管T3的第一极，栅极连接至附加时钟Clk_{m_2}。

本领域技术人员可以理解，图6A和6B中的时钟控制电路的电路仅为示例，时钟控制电路当然可以具有其他电路结构，只要能够根据第一时钟信号和至少一个附加时钟信号产生第二时钟信号，使得第二时钟信号的周期与第一时钟信号的周期相同且第二时钟信号的脉冲宽度大于第一时钟信号的脉冲宽度即可。

图6C示出了根据本公开实施例的移位寄存器单元的另一示例电路图。如图6C所示，与图6A和图6B所示的示例不同，移位寄存器单元60”中的输出控制电路还可以包括第二下拉控制子电路，第二下拉控制子电路连接至第三电压端V3。第二下拉控制子电路与第一下拉控制子电路实质上具有相同的电路结构。例如，第二下拉控制子电路可以包括晶体管T6’、晶体管T7’、晶体管T8’、晶体管T9’、晶体管T10’、晶体管T11’和晶体管T12’。

在图6C所示的电路结构中，通过交替响应第一电压信号V1和第三电压信号V3，交替控制第一下拉控制节点PD1和第二下拉控制节点PD2对移位寄存器单元中的上拉控制节点PU、第一输出信号端OUTPUT和第二输出信号端OC降噪，从而能够提高移位寄存器单元的信耐度。

根据本公开实施例，第一电压信号V1和第三电压信号V3分别具有如图6D所示的电压信号波形。即，第一电压信号V1和第三电压信号V3始终有一个处于有效电平。因此，第一下拉控制子电路和第二下拉控制子电路交替工作，例如在大约2秒的时段内，第一下拉控制子电路工作，在之后2秒的时段内，第二下拉控制子电路工作。由于第一下拉控制子电路和第二下拉控制子电路实质上具有相同的电路结构，因此根据本公开实施例，在第一电压信号V1为有效电平(例如高电平)时的移位寄存器单元操作与第三电压信号V3为有效电平是相同的。根据本公开实施例，只需将第一电压端V1和第三电压端V3均与时钟控制电路中的第一组晶体管中晶体管的第一极相连即可。

根据本公开实施例的另一方面，提供了一种移位寄存器单元的驱动方法，可以应用于本公开实施例的移位寄存器单元。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。图7示出了根据本公开实施例的移位寄存器单元的驱动方法流程图。如图7所示，根据本公开实施例的移位寄存器单元的驱动方法70可以包括以下步骤。

在步骤S701，向输入信号端输入第一电平的输入信号，将上拉控制节点的电位上拉至第一电平；

在步骤S702，向输出电路和传输电路分别输入第一电平的第一时钟信号和第二时钟信号，上拉控制节点使得第一输出信号端和第二输出信号端输出第一电平；

在步骤S703，向输出电路输入第二电平的第一时钟信号，向传输电路输入第一电平的第二时钟信号，上拉控制节点使得第二输出信号端输出第一电平；以及

在步骤S704，向复位信号端输入第一电平的复位信号，上拉控制节点、第一输出信号端和第二输出信号端被复位为第二电平。

根据本公开实施例，可以利用第一时钟信号和至少一个附加时钟信号来产生所述第二时钟信号。第一时钟信号与至少一个附加时钟信号可以具有相同的周期和彼此不同的相位。第二时钟信号与第一时钟信号的周期相同，且第二时钟信号的脉冲宽度大于第一时钟信号的脉冲宽度。例外，第一时钟信号的高电平持续时间与提供到子二组晶体管的附加时钟信号的高电平持续时间不重叠。

根据本公开实施例，如上所述，时钟控制电路可以包括第一组晶体管和第二组晶体管。所述驱动方法还可以包括：向第一组晶体管中的晶体管提供第一时钟信号，向第二组晶体管中的晶体管提供至少一个附加时钟信号；其中，向第一组晶体管中的晶体管提供的所述第一时钟信号的有效电平持续时段与向第二组晶体管中的晶体管提供的所述至少一个附加时钟信号的有效电平持续时段不重叠。

根据本公开实施例，所述驱动方法可以包括：向第一组晶体管中的晶体管提供第一时钟信号和至少一个附加时钟信号，向第二组晶体管中的晶体管提供多个附加时钟信号；其中，向第一组晶体管中的晶体管提供的所述至少一个附加时钟信号的有效电平持续时段与向第二组晶体管中的晶体管提供所述多个附加时钟信号中的每个有效电平持续时段不重叠。

图8示出了根据本公开实施例的移位寄存器单元的操作时序图。接下来将参考图6A、图6B、图6C、图6D、图7和图8来详细描述根据本公开实施例的移位寄存器单元的操作。为例便于描述，以下示例中以第一电平为高电平、第二电平为低电平为例进行描述。此外，以下示例以输出控制电路中的第一下拉控制子电路工作而第二下拉控制子电路不工作为例进行描述，即，第一电压信号V1为高电平直流信号，第三电压信号V3为低电平直流信号。本领域技术人员可以理解，这种情况实质上对应于图6A中移位寄存器单元60的操作。

如图8所示，在P₁时段，输入信号Input为高电平，第五晶体管T5导通，上拉控制节点PU的电压开始升高，以对电容C充电。由于上拉控制节点PU为高电平，第七晶体管T7和第八晶体管T8导通，将低电平的第二电压信号V2分别通过第七晶体管T7和第八晶体管T8传输至节点PDCN1和第一下拉控制节点PD1。同时，由于上拉控制节点PU为高电平，第二晶体管T2和第三晶体管T3导通，将第一时钟信号Clk和第二时钟信号ClkC分别传输至第一输出信号端OUTPUT和第二输出信号端OC。由于此时第一时钟信号Clk和第二时钟信号ClkC均为低电平，第一输出信号Output和第二输出信号OC也为低电平。

在P₂时段，第一时钟信号Clk和第二时钟信号ClkC均为高电平。输入信号Input为低电平，第五晶体管T5截止。由于电容C的自举作用使得上拉控制节点PU自举至更高的电位，第二晶体管T2和第三晶体管T3持续导通，将第一时钟信号Clk和第二时钟信号ClkC分别传输至第一输出信号端OUTPUT和第二输出信号端OC。由于此时第一时钟信号Clk和第二时钟信号ClkC均为高电平，第一输出信号端OUTPUT和第二输出信号端OC的输出为高电平。移位寄存器单元输出高电平的第一输出信号Output作为本级栅极驱动信号。

在P₃时段，输入信号Input为低电平，上拉控制节点PU的电位开始下降。利用电容耦合自举作用，上拉控制节点PU也依然保持高电位，第二晶体管T2和第三晶体管T3导通。此时，在第一电压信号V1的控制下，开始拉高下拉控制节点PD1以及节点PDCN1的电位。由于第一时钟信号Clk为低电平，因此第一输出信号Output变为低电平，由此能够提供下降沿时间(falling time)减小的第一输出信号Output。根据本公开实施例的传输电路提供的第二时钟信号ClkC为高电平，因此第二示出信号OC保持高电平。

在P₄时段，复位信号Reset为高电平，第四晶体管T4导通，将上拉节点PU复位为低电平。在第一电压信号V1的控制下，下拉控制节点PD1以及节点PDCN1为高电平。

之后，尽管复位信号Reset恢复为低电平，由于下拉控制节点PD1为高电平，使得第九晶体管T9、第十晶体管T10和第十一晶体管T11导通，由此将低电平的电压信号V2分别通过第九晶体管T9、第十晶体管T10和第十一晶体管T11传输至上拉控制节点PU、第二输出信号端OC和第一输出信号端OUTPUT，以对上拉控制节点PU、第二输出信号端OC和第一输出信号端OUTPUT持续降噪，即上拉控制节点PU的信号、第二输出信号端OC和第一输出信号端OUTPUT的输出信号均为低电平。

需要说明的是，例如在图6C所示输出控制电路还包括第二下拉子电路的示例中，第三电压信号V3的高电平时段中，移位寄存器单元的工作原理与上述第一电压信号V1的高电平时段的移位寄存器单元的工作原理相同。为了简明此处不再详细描述。

此外，本领域技术人员可以理解，还可以向移位寄存器单元提供总复位电路，使得在P₁时段之前，总复位信号为高电平，进一步复位上拉控制节点PU、第一输出信号端和第二输出信号端的电平。例如，在每帧图像显示之前将总复位信号置为高电平。可以将STV信号用作总复位信号。为了简明，此处不再赘述。

根据本公开的另一方面，提供了一种栅极驱动电路。根据本公开实施例的栅极驱动电路可以包括R级根据本公开实施例的移位寄存器单元。第r级移位寄存器单元与第一时钟信号线至第Q时钟信号线中的(N+1)个时钟信号线相连，R是大于等于Q的整数，r是大于等于1且小于等于R的整数，Q是栅极驱动电路中时钟信号线的数目，Q大于N。

根据本公开实施例，经由(N+1)个时钟信号线向第r级移位寄存器单元提供第一时钟信号和N个附加时钟信号。

图9A示出了根据本公开实施例的一种示例栅极驱动电路。为了便于描述，以图9A中的每个移位寄存器单元具有以上图6A所示的电路结构为例进行描述。即，向移位寄存器单元提供附加时钟信号Clk_m。图9A的示例中使用了10个时钟信号Clk1至Clk10，图9B示出了时钟信号Clk1至Clk10的波形图。即，在本示例中，时钟信号线的数目Q等于10。图9A的示例中，第(r)级移位寄存器单元SR(r)至第(r+9)级移位寄存器SR(r+9)的第一时钟信号端CLK依次连接至时钟信号线CLK1至CLK10，同时向时钟信号线CLK1至CLK10分别提供时钟信号Clk1至Clk10。以第(r)级移位寄存器SR(r)为例，第(r)级移位寄存器单元SR(r)的第一输出信号端OUTPUT可以连接至例如显示面板的第(r)行栅线，第一输出信号Output可以作为对应行栅线的栅极驱动信号。第(r)级移位寄存器单元SR(r)的第二输出信号端OC可以连接至第(r+5)级移位寄存器单元SR(r+5)的输入信号端INPUT，由此第(r)级移位寄存器单元SR(r)的第二输出信号OC作为第(r+5)级移位寄存器单元SR(r+5)的输入信号。第(r)级移位寄存器单元SR(r)的第二输出信号端OC还可以连接至第(r-5)级移位寄存器单元SR(r-5)的复位信号端Reset，由此将第(r)级移位寄存器单元SR(r)的第二输出信号OC用作第(r-5)级移位寄存器单元SR(r-5)的复位信号Reset。

在图9A的示例中，时钟信号线CLK1连接至第r级移位寄存器单元的第一时钟信号端CLK，从而向第r级移位寄存器单元的第一时钟信号端CLK提供时钟信号Clk1。此外，时钟信号线CLK6连接至第r级移位寄存器单元的时钟信号端CLK_m，从而向第r级移位寄存器单元的时钟信号端CLK_m提供时钟信号Clk6，即，对于第r级移位寄存器单元，由时钟信号Clk6充当附加时钟信号Clk_m。时钟信号线CLK2连接至第(r+1)级移位寄存器单元的第一时钟信号端CLK，从而向第(r+1)级移位寄存器单元的第一时钟信号端CLK提供时钟信号Clk2。此外，时钟信号线CLK7连接至第(r+1)级移位寄存器单元的时钟信号端CLK_m，从而向第(r+1)级移位寄存器单元的时钟信号端CLK_m提供时钟信号Clk7，即，对于第(r+1)级移位寄存器单元，由时钟信号Clk7充当附加时钟信号Clk_m。依次类推，时钟信号线CLK10连接至第(r+9)级移位寄存器单元的第一时钟信号端CLK，从而向第(r+9)级移位寄存器单元的第一时钟信号端CLK提供时钟信号Clk10。此外，时钟信号线CLK5连接至第(r+9)级移位寄存器单元的时钟信号端CLK_m，从而向第(r+9)级移位寄存器单元的时钟信号端CLK_m提供时钟信号Clk5，即，对于第(r+9)级移位寄存器单元，由时钟信号Clk5充当附加时钟信号Clk_m。本领域技术人员可以理解，第(r+10)级移位寄存器单元与第r级移位寄存器单元具有相同的连接关系，第(r+11)级移位寄存器单元与第(r+1)级移位寄存器单元具有相同的连接关系，依次类推。

如图9B所示，时钟信号Clk1至Clk10具有相同的时钟周期以及彼此不同的时序。为了便于描述，将时钟信号Clk1至Clk10的一个时钟周期Tc划分为10H。在图9B的示例中，时钟信号Clk1至Clk10的高电平时段持续时间为4H，低电平时段持续时间为6H，即脉冲宽度为4H。以第(r)级移位寄存器单元SR(r)为例，提供给SR(r)的第一时钟信号为Clk1，由此第一输出信号端OUTPUT输出的第一输出信号Output(r)具有与时钟信号Clk1相同的波形，脉冲宽度为4H。SR(r)的时钟控制电路向传输电路输出的第二时钟信号ClkC(r)的脉冲宽度为5H，由此SR(r)的第二输出信号端OC输出的第二输出信号OC(r)具有与第二时钟信号ClkC(r)相同的波形，脉冲宽度为5H。

将该第二输出信号OC(r)用作第(r+5)级移位寄存器单元SR(r+5)的输入信号，能够延长移位寄存器单元SR(r+5)的上拉控制节点的充电时间，同时无需设置额外的时钟信号线来提供附加时钟信号。

图9A的示例中仅示出了向移位寄存器单元提供一个附加时钟信号的情况，本领域技术人员可以理解，可以向每个移位寄存器单元提供更多个附加时钟信号以实现更稳定的第二输出信号波形。以SR(r)为例，还可以将SR(r)连接至时钟信号线CLK2，从而将时钟信号Clk2提供给移位寄存器单元SR(r)，用作提供给SR(r)中时钟控制电路的附加时钟信号Clk_{N_1}。还可以将SR(r)连接至时钟信号线CLK7，从而将时钟信号Clk7提供给移位寄存器单元SR(r)，用作提供给SR(r)中时钟控制电路的附加时钟信号Clk_{m_2}。

此外，本领域技术人员可以理解，尽管以上实施例中以使用10个时钟信号为例进行描述，本公开实施例可以应用于使用其他数目个时钟的情况，只需这些时钟具有相同的周期和彼此不同的相位。本领域技术人员可以理解，图9B仅作为示例多个时钟信号也可以具有其他波形和时序。

此外，本领域技术人员可以理解，图9A中的级联关系仅为示例，根据本公开实施例的栅极驱动电路也可以具有其他级联方式。图9C示出了根据本公开实施例的栅极驱动电路中移位寄存器单元的另一种示例级联方式。如图9C所示，与图9A的示例不同之处在于，以第(r)级移位寄存器SR(r)为例，第(r)级移位寄存器单元SR(r)的第二输出信号端OC可以连接至第(r+4)级移位寄存器单元SR(r+4)的输入信号端INPUT，由此第(r)级移位寄存器单元SR(r)的第二输出信号OC作为第(r+4)级移位寄存器单元SR(r+4)的输入信号；第(r)级移位寄存器单元SR(r)的第二输出信号端OC还可以连接至第(r-6)级移位寄存器单元SR(r-6)的复位信号端Reset，由此将第(r)级移位寄存器单元SR(r)的第二输出信号OC用作第(r-6)级移位寄存器单元SR(r-6)的复位信号Reset。本领域技术人员可以理解，移位寄存器单元的级联方式也是可以的，在此为了简明不再赘述。

图10示出了根据本公开实施例的显示装置的示意方框图。如图10所示，显示装置10可以包括根据本公开实施例的栅极驱动电路110。根据本公开实施例的显示装置110可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (14)

1.一种移位寄存器单元，包括：

输出电路，连接至第一输出信号端和上拉控制节点，输出电路被构造成接收第一时钟信号，并在上拉控制节点的电位控制下将所述第一时钟信号输出至所述第一输出信号端；

输出控制电路，连接至输入信号端、上拉控制节点和所述第一输出信号端，所述输出控制电路被构造成从输入信号端接收输入信号，并响应于所述输入信号控制所述上拉控制节点和所述第一输出信号端的电位；

时钟控制电路，连接为接收所述第一时钟信号和至少一个附加时钟信号，所述时钟控制电路被构造成利用第一时钟信号和至少一个附加时钟信号产生第二时钟信号；以及

传输电路，连接至第二输出信号端和上拉控制节点，传输电路被构造成接收第二时钟信号，并在上拉控制节点的电位控制下将所述第二时钟信号输出至所述第二输出信号端；

其中，所述时钟控制电路被构造成使得所述第二时钟信号的周期与所述第一时钟信号的周期相同且所述第二时钟信号的脉冲宽度大于所述第一时钟信号的脉冲宽度。

2.根据权利要求1所述的移位寄存器单元，所述时钟控制电路包括：

第一组晶体管，包括第一晶体管，第一晶体管的栅极连接为接收所述第一时钟信号，第一极连接至第一电压端，第二极连接至所述传输电路；以及

第二组晶体管，包括m个晶体管，所述m个晶体管的第一极连接至第二电压端，第二极连接至所述传输电路，栅极各自连接为接收所述至少一个附加时钟，m是大于等于1的整数。

3.根据权利要求2所述的移位寄存器单元，其中，所述至少一个附加时钟包括N个附加时钟，N是大于m的整数；

所述第一组晶体管还包括(N-m)个晶体管，所述(N-m)个晶体管的第一极连接至第一电压端，第二极连接至所述传输电路，栅极各自连接为接收所述N个附加时钟中的(N-m)个附加时钟；

所述第二组晶体管中的m个晶体管的栅极各自连接为接收所述N个附加时钟中的其余m个附加时钟。

4.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括第二晶体管和电容；

第二晶体管的栅极连接至所述上拉控制节点，第一极连接为接收所述第一时钟信号，第二极连接至第一输出信号端；

所述电容的第一端连接至所述第二晶体管的栅极，第二端连接至所述第一输出信号端。

5.根据权利要求1至4之一所述的移位寄存器单元，所述传输电路包括第三晶体管；

第三晶体管的栅极连接至所述上拉控制节点，第一极连接为接收所述第二时钟信号，第二极连接至第二输出信号端。

6.根据权利要求1所述的移位寄存器单元，其中，所述输出控制电路还连接至复位信号端，并被构造成响应于从所述复位信号端接收的复位信号，复位所述上拉控制节点的电位。

7.一种栅极驱动电路，包括：

多条时钟信号线；以及

R级如权利要求3所述的移位寄存器单元；

其中，第r级移位寄存器单元与第一时钟信号线至第Q时钟信号线中的(N+1)个时钟信号线相连，R是大于等于Q的整数，r是大于等于1且小于等于R的整数，Q是栅极驱动电路中时钟信号线的数目，Q大于N。

8.根据权利要求7所述的栅极驱动电路，其中，经由所述(N+1)个时钟信号线分别向所述第r级移位寄存器单元提供所述第一时钟信号和所述N个附加时钟信号。

9.一种显示装置，包括如权利要求7所述的栅极驱动电路。

10.一种如权利要求1至6之一所述的移位寄存器单元的驱动方法，包括：

在第一时段，向输入信号端输入第一电平的输入信号，将上拉控制节点的电位上拉至第一电平；

在第二时段，向输出电路和传输电路分别输入第一电平的第一时钟信号和第二时钟信号，上拉控制节点使得第一输出信号端和第二输出信号端输出第一电平；

在第三时段，向输出电路输入第二电平的第一时钟信号，向传输电路输入第一电平的第二时钟信号，上拉控制节点使得第二输出信号端输出第一电平；以及

在第四时段，向复位信号端输入第一电平的复位信号，上拉控制节点、第一输出信号端和第二输出信号端被复位为第二电平。

11.根据权利要求10所述的驱动方法，其中，利用第一时钟信号和至少一个附加时钟信号来产生所述第二时钟信号，其中所述第一时钟信号与所述至少一个附加时钟信号具有相同的周期和彼此不同的相位。

12.根据权利要求11所述的驱动方法，其中，利用第一时钟信号和至少一个附加时钟信号来产生所述第二时钟信号，使得所述第二时钟信号与所述第一时钟信号的周期相同，且所述第二时钟信号的脉冲宽度大于所述第一时钟信号的脉冲宽度。

13.根据权利要求11或12所述的驱动方法，其中，所述时钟控制电路包括第一组晶体管和第二组晶体管；

所述驱动方法包括：向第一组晶体管中的晶体管提供第一时钟信号，向第二组晶体管中的晶体管提供至少一个附加时钟信号；

其中，向第一组晶体管中的晶体管提供的所述第一时钟信号的有效电平持续时段与向第二组晶体管中的晶体管提供的所述至少一个附加时钟信号的有效电平持续时段不重叠。

14.根据权利要求11或12所述的驱动方法，

其中，所述时钟控制电路包括第一组晶体管和第二组晶体管；

所述驱动方法包括：向第一组晶体管中的晶体管提供第一时钟信号和至少一个附加时钟信号，向第二组晶体管中的晶体管提供多个附加时钟信号；

其中，向第一组晶体管中的晶体管提供的所述至少一个附加时钟信号的有效电平持续时段与向第二组晶体管中的晶体管提供所述多个附加时钟信号中的每个有效电平持续时段不重叠。

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