CN111508433B - 信号生成电路、信号生成方法、信号生成模组和显示装置 - Google Patents
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Abstract
本发明提供一种信号生成电路、信号生成方法、信号生成模组和显示装置。信号生成电路包括输入端、信号输出端、传输控制电路、第一输出电路和输出控制电路；所述输出控制电路分别与第一输出控制端、第二输出控制端、第二电压端、信号写入端、信号输出端和第一电压端电连接，用于在第二输出控制端提供的第二输出控制信号的控制下，控制信号写入端与第二电压端之间连通，并在第一输出控制端提供的第一输出控制信号的控制下，控制信号输出端与第一电压端之间连通。本发明拓展了PWM(脉宽调制)信号频率的调节范围。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种信号生成电路、信号生成方法、信号生成模组和显示装置。
背景技术
目前AMOLED(Active-matrix organic light-emitting diode，有源矩阵有机发光二极管)显示装置的像素几乎都是通过发光控制信号调节发光时间，实现PWM(脉宽调制)调光。这种调节方式可以实现的调节频率较低，一般为帧频到行频的四分之一这个范围。较低频率较易出现闪烁的情况，特别突出的是二维码扫描时，容易出现识别时间长、识别错误等问题，需要提高PWM频率解决。
发明内容
本发明的主要目的在于提供一种信号生成电路、信号生成方法、信号生成模组和显示装置，解决现有的信号生成电路生成的PWM信号的频率范围窄的问题。
为了达到上述目的，本发明提供了一种信号生成电路，包括输入端、信号输出端、传输控制电路、第一输出电路和输出控制电路；
所述传输控制电路分别与输入端、第一节点和第二节点电连接，用于在第一时钟信号、第二时钟信号和输入信号的控制下，控制第一节点的电位和第二节点的电位；
所述第一输出电路分别与信号写入端、所述第一节点、所述第二节点、第一电压端和信号输出端电连接，用于在所述第一节点的电位的控制下，控制信号输出端与所述第一电压端之间连通，在第二节点的电位的控制下，控制信号输出端与所述信号写入端之间连通；
所述输出控制电路分别与第一输出控制端、第二输出控制端、第二电压端、所述信号写入端、所述信号输出端和第一电压端电连接，用于在所述第二输出控制端提供的第二输出控制信号的控制下，控制所述信号写入端与所述第二电压端之间连通，并在所述第一输出控制端提供的第一输出控制信号的控制下，控制所述信号输出端与所述第一电压端之间连通。
可选的，本发明实施例所述的信号生成电路还包括移位信号输出端和移位信号输出电路；
所述移位信号输出电路分别与所述第一节点、第二节点和移位信号输出端电连接，用于在所述第一节点的电位和第二节点的电位的控制下，控制通过所述移位信号输出端输出移位信号。
可选的，所述输出控制电路包括第一输出控制晶体管和第二输出控制晶体管；
所述第一输出控制晶体管的控制极与所述第一输出控制端电连接，所述第一输出控制晶体管的第一极与所述信号输出端电连接，所述第一输出控制晶体管的第二极与所述第一电压端电连接；
所述第二输出控制晶体管的控制极与所述第二输出控制端电连接，所述第二输出控制晶体管的第一极与所述第二电压端电连接，所述第二输出控制晶体管的第二极与所述信号写入端电连接。
可选的，所述第一输出电路包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述信号输出端电连接，所述第一输出晶体管的第二极与所述第一电压端电连接；
所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述信号写入端电连接，所述第二输出晶体管的第二极与所述信号输出端电连接。
可选的，所述移位信号输出电路包括第一移位输出晶体管和第二移位输出晶体管；
所述第一移位输出晶体管的控制极与所述第一节点电连接，所述第一移位输出晶体管的第一极与所述移位信号输出端电连接，所述第一移位输出晶体管的第二极与所述第一电压端电连接；
所述第二移位输出晶体管的控制极与所述第二节点电连接，所述第二移位输出晶体管的第一极与第二电压端电连接，所述第二移位晶体管的第二极与所述移位信号输出端电连接。
可选的，所述传输控制电路包括第一控制节点控制电路、第一输入节点控制电路、第一节点控制电路、第一储能电路和第二节点控制电路；
所述第一控制节点控制电路用于在第一时钟信号的控制下，控制将第二电压写入第一控制节点，并在第二节点的电位的控制下，将第一时钟信号写入第一控制节点；
所述第一输入节点控制电路用于在所述第一控制节点的电位的控制下，将第二时钟信号写入第一输入节点；
所述第一储能电路的第一端与所述第一控制节点电连接，所述第一储能电路的第二端与所述第一输入节点电连接，所述第一储能电路用于根据第一控制节点的电位，控制所述第一输入节点的电位；
所述第一节点控制电路用于在第二时钟信号的控制下，控制第一输入节点与所述第一节点电连接，并用于在第二节点的电位的控制下，将第一电压写入第一节点，并用维持第一节点的电位；
所述第二节点控制电路用于在第一时钟信号的控制下，将输入信号写入第二节点，在第二时钟信号和第一控制节点的电位的控制下，控制所述第二节点与第一电压端之间连通，并用于根据第二时钟信号控制第二节点的电位。
可选的，所述第一控制节点控制电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与第一时钟信号端电连接，所述第一控制晶体管的第一极与第二电压端电连接，所述第一控制晶体管的第二极与第一控制节点电连接；
所述第二控制晶体管的控制极与所述第二节点电连接，所述第二控制晶体管的第一极与第一时钟信号端电连接，所述第二控制晶体管的第二极与所述第一控制节点电连接；
所述一输入节点控制电路包括第三控制晶体管；
所述第三控制晶体管的控制极与所述第一控制节点电连接，所述第三控制晶体管的第一极与所述第一输入节点电连接，所述第三控制晶体管的第二极与第二时钟信号端电连接；
所述第一储能电路包括第一存储电容；
第一存储电容的第一端与所述第一控制节点电连接，所述第一存储电容的第二端与所述第一输入节点电连接；
所述第一节点控制电路包括第四控制晶体管、第五控制晶体管和第二存储电容；
所述第四控制晶体管的控制极与所述第二时钟信号端电连接，所述第四控制晶体管的第一极与所述第一输入节点电连接，所述第四控制晶体管的第二极与所述第一节点电连接；
所述第五控制晶体管的控制极与所述第二节点电连接，所述第五控制晶体管的第一极与所述第一电压端电连接，所述第五控制晶体管的第二极与所述第一节点电连接；
所述第二存储电容的第一端与所述第一节点电连接，所述第二存储电容的第二端与所述第一电压端电连接。
可选的，所述第二节点控制电路包括第六控制晶体管、第七控制晶体管、第八控制晶体管和第三存储电容；
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与第二节点电连接，所述输入端用于提供输入信号；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第二节点电连接；
所述第八控制晶体管的控制极与所述第一控制节点电连接，所述第八控制晶体管的第一极与所述第七控制晶体管的第二极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；
所述第三存储电容的第一端与所述第二节点电连接，所述第三存储电容的第二端与第二时钟信号端电连接。
可选的，所述第二节点控制电路包括第六控制晶体管、第七控制晶体管、第八控制晶体管、第九控制晶体管、第十控制晶体管、第三存储电容和第四存储电容，其中，
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与第三节点电连接，所述输入端用于提供输入信号；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第二节点电连接；
所述第八控制晶体管的控制极与所述第一控制节点电连接，所述第八控制晶体管的第一极与所述第七控制晶体管的第二极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；
所述第九控制晶体管的控制极和所述第九控制晶体管的第一极与所述第三节点电连接，所述第九控制晶体管的第二极与所述第二节点电连接；
所述第十控制晶体管的控制极与所述第二时钟信号端电连接，所述第十控制晶体管的第一极与所述第二节点电连接，所述第十控制晶体管的第二极与所述第七控制晶体管的第二极电连接；
所述第三存储电容的第一端与所述第三节点电连接，所述第三存储电容的第二端与第二时钟信号端电连接；
所述第四存储电容的第一端与所述第二节点电连接，所述第四存储电容的第二端与第二电压端电连接。
可选的，所述传输控制电路包括第四节点控制电路、第二节点控制电路、第一节点控制电路和第五节点控制电路，其中，
所述第四节点控制电路用于在第一时钟信号的控制下，将第二电压写入第四节点，并在所述第五节点的电位的控制下，将第一时钟信号写入第四节点；
所述第五节点控制电路用于在第一时钟信号的控制下，将输入信号写入第五节点，并用于维持第五节点的电位；
所述第二节点控制电路用于在第一时钟信号的控制下，将输入信号写入第一节点，并在第二时钟信号和第一节点的电位的控制下，将第一电压写入第二节点；
所述第一节点控制电路用于在所述第四节点的电位和第二时钟信号的控制下，控制将第二时钟信号写入第一节点，并在第二节点的电位的控制下，将第一电压写入第一节点。
可选的，所述第四节点控制电路包括第十一控制晶体管、第十二控制晶体管和第十三控制晶体管；
所述第十一控制晶体管的控制极与第一时钟信号端电连接，所述第十一控制晶体管的第一极与第二电压端电连接，所述第十一控制晶体管的第二极与第四节点电连接；
所述第十二控制晶体管的控制极与第五节点电连接，所述第十二控制晶体管的第一极与第一时钟信号端电连接；
所述第十三控制晶体管的控制极与所述第五节点电连接，所述第十三控制晶体管的第一极与所述第十二控制晶体管的第二极电连接，所述第十三控制晶体管的第二极与所述第四节点电连接；
所述第一节点控制电路包括第十四控制晶体管、第十五控制晶体管、第五存储电容、第二存储电容和第十六控制晶体管，其中，
所述第十四控制晶体管的控制极与第四节点电连接，所述第十四控制晶体管的第二极与第二时钟信号端电连接；
所述第五存储电容的第一端与所述第十四控制晶体管的第二极电连接，所述第五存储电容的第二端与所述第四节点电连接；
所述第二存储电容的第一端与第一节点电连接，所述第二存储电容的第二端与第一电压端电连接；
所述第十五控制晶体管的控制极与第二时钟信号端电连接，所述第十五控制晶体管的第一极与第一节点电连接，所述第十五控制晶体管的第二极与所述第十四控制晶体管的第二极电连接；
所述第十六控制晶体管的控制极与第二节点电连接，所述第十六控制晶体管的第一极与第一节点电连接，所述第十六控制晶体管的第二极与第一电压端电连接；
所述第五节点控制电路包括第十七控制晶体管和第六存储电容，其中，
所述第十七控制晶体管的控制极与第一时钟信号端电连接，所述第十七控制晶体管的第一极与输入端电连接，所述第十七控制晶体管的第二极与第五节点电连接；
所述第六存储电容的第一端与所述第五节点电连接，所述第六存储电容的第二端与所述第一电压端电连接。
可选的，所述第二节点控制电路包括第十八控制晶体管、第十九控制晶体管、第二十控制晶体管和第七存储电容，其中，
所述第十八控制晶体管的控制极与第一时钟信号端电连接，所述第十八控制晶体管的第一极与输入端电连接，所述第十八控制晶体管的第二极与所述第二节点电连接；
所述第十九控制晶体管的控制极与第四节点电连接，所述第十九控制晶体管的第二极与第一电压端电连接；
所述第二十控制晶体管的控制极与第二时钟信号端电连接，所述第二十控制晶体管的第一极与第二节点电连接，所述第二十控制晶体管的第二极与所述第十九控制晶体管的第一极电连接；
所述第七存储电容的第一端与所述第二节点电连接，所述第七存储电容的第二端与第二时钟信号端电连接。
可选的，所述第二节点控制电路包括第十八控制晶体管、第十九控制晶体管、第二十控制晶体管、第七存储电容、第二十一控制晶体管、第二十二控制晶体管和第八存储电容，其中，
所述第十八控制晶体管的控制极与第一时钟信号端电连接，所述第十八控制晶体管的第一极与输入端电连接，所述第十八控制晶体管的第二极与所述第六节点电连接；
所述第二十二控制晶体管的控制极与所述第二十二控制晶体管的第一极都与第六节点电连接，第二十二控制晶体管的第二极与第二节点电连接；
所述第八存储电容的第一端与所述第六节点电连接，所述第八存储电容的第二端与第二时钟信号端电连接；
所述第十九控制晶体管的控制极与第四节点电连接，所述第十九控制晶体管的第二极与第一电压端电连接；
所述第二十控制晶体管的控制极与第二时钟信号端电连接，所述第二十控制晶体管的第一极与第六节点电连接，所述第二十控制晶体管的第二极与所述第十九控制晶体管的第一极电连接；
所述第二十一控制晶体管的控制极与第二时钟信号端电连接，所述第二十一控制晶体管的第一极与第二节点电连接，所述第二十一控制晶体管的第二极与第二十控制晶体管的第二极电连接；
所述第二十二控制晶体管的控制极与所述第二十二控制晶体管的第一极都与第六节点电连接，所述第二十二控制晶体管的第二极与第二节点电连接；
所述第七存储电容的第一端与第二节点电连接，所述第七存储电容的第二端与第二电压端电连接。
本发明还提供了一种信号生成方法，应用于上述的信号生成电路，所述信号生成方法包括：
传输控制电路在第一时钟信号、第二时钟信号和输入信号的控制下，控制第一节点的电位和第二节点的电位；
第一输出电路在所述第一节点的电位的控制下，控制信号输出端与第一电压端之间连通，在第二节点的电位的控制下，控制信号输出端与信号写入端之间连通；
输出控制电路分别在第二输出控制信号的控制下，控制信号写入端与第二电压端之间连通，并在第一输出控制信号的控制下，控制信号输出端与第一电压端之间连通。
本发明还提供了一种信号生成模组，包括多级上述的信号生成电路。
可选的，除了第一级信号生成电路之外，每一级信号生成电路包括的输入端与相邻上一级移位寄存器单元的信号输出端电连接。
可选的，所述信号生成电路还包括移位信号输出端；
除了第一级信号生成电路之外，每一级信号生成电路包括的输入端与相邻上一级移位寄存器单元的移位信号输出端电连接。
本发明还提供了一种显示装置，包括上述的信号生成模组。
本发明实施例所述的信号生成电路、信号生成方法、信号生成模组和显示装置采用输出控制电路，在第二输出控制信号和一输出控制信号的控制下，控制信号输出端输出PWM信号，可以自由调节所述PWM信号的频率和占空比，在高频时，所述PWM信号的频率可以高于像素充电行频，在低频时，所述PWM的频率可以与帧频相同，大大拓展了调节范围。
附图说明
图1是本发明实施例所述的信号生成电路的结构图；
图2是本发明另一实施例所述的信号生成电路的结构图；
图3是本发明又一实施例所述的信号生成电路的结构图；
图4是本发明再一实施例所述的信号生成电路的结构图；
图5是本发明所述的信号生成电路的第一具体实施例的电路图；
图6是本发明所述的信号生成电路的第一具体实施例的工作时序图；
图7是当第一输出控制信号的频率和第二输出控制信号的频率小于第一时钟信号的频率时，本发明所述的信号生成电路的第一具体实施例的另一工作时序图；
图8是当第一输出控制信号的频率和第二输出控制信号的频率小于第一时钟信号的频率时，本发明所述的信号生成电路的第一具体实施例的另一工作时序图；
图9是本发明所述的信号生成电路的第二具体实施例的电路图；
图10是本发明所述的信号生成电路的第二具体实施例的工作时序图；
图11是当第一输出控制信号的频率和第二输出控制信号的频率小于第一时钟信号的频率时，本发明所述的信号生成电路的第二具体实施例的另一工作时序图；
图12是当第一输出控制信号的频率和第二输出控制信号的频率小于第一时钟信号的频率时，本发明所述的信号生成电路的第二具体实施例的另一工作时序图；
图13是本发明所述的信号生成电路的第三具体实施例的电路图；
图14是本发明所述的信号生成电路的第三具体实施例的工作时序图；
图15是本发明又一实施例所述的信号生成电路的结构图；
图16是本发明所述的信号生成电路的第四具体实施例的电路图；
图17是本发明所述的信号生成电路的第四具体实施例的工作时序图；
图18是本发明所述的信号生成电路的第五具体实施例的电路图；
图19是本发明所述的信号生成电路的第五具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的信号生成电路包括输入端I1、信号输出端O1、传输控制电路11、第一输出电路12和输出控制电路13；
所述传输控制电路11分别与输入端I1、第一节点P1、第二节点P2、第一时钟信号端和第二时钟信号端电连接，用于在第一时钟信号CK、第二时钟信号CB和输入信号的控制下，控制第一节点P1的电位和第二节点P2的电位；所述第一时钟信号端用于提供第一时钟信号CK，所述第二时钟信号端用于提供第二时钟信号CB，所述输入端I1用于提供所述输入信号；
所述第一输出电路12分别与信号写入端S0、所述第一节点P1、所述第二节点P2、第一电压端V1和信号输出端O1电连接，用于在所述第一节点P1的电位的控制下，控制信号输出端S0与所述第一电压端V1之间连通，在第二节点P2的电位的控制下，控制信号输出端S0与所述信号写入端S0之间连通；
所述输出控制电路13分别与第一输出控制端N、第二输出控制端P、第二电压端V2、所述信号写入端S0、所述信号输出端O1和第一电压端V1电连接，用于在所述第二输出控制端P提供的第二输出控制信号的控制下，控制所述信号写入端S0与所述第二电压端V2之间连通，并在所述第一输出控制端N提供的第一输出控制信号的控制下，控制所述信号输出端O1与所述第一电压端V1之间连通。
本发明实施例所述的信号生成电路通过采用输出控制电路13，在第二输出控制端P提供的第二输出控制信号和第一输出控制端N提供的第一输出控制信号的控制下，控制信号输出端O1输出PWM(Pulse Width Modulation,脉宽调制)信号，可以自由调节所述PWM信号的频率和占空比，在高频时，所述PWM信号的频率可以高于像素充电行频，在低频时，所述PWM的频率可以与帧频相同，大大拓展了调节范围。
本发明实施例所述的信号生成电路在工作时，信号移位是由传输控制电路11完成的，PWM信号的频率和占空比的调节是由输出控制电路13完成的，当第二输出控制信号为有效控制信号时，输出控制电路13控制信号写入端S0接入第二电压，若此时第二节点P2的电位为有效电位时，O1输出第二电压；当第一输出控制信号为有效控制信号时，输出控制电路13控制信号输出端O1输出第一电压。
在本发明实施例中，所述PWM信号可以为发光控制信号，但不以此为限。
在本发明实施例中，有效控制信号是能够使得栅极接入其的晶体管导通的电压信号，有效电位是能够使得栅极接入其的晶体管导通的电位。
在具体实施时，所述第一输出控制信号和所述第二输出控制信号可以相互反相，但不以此为限。
在本发明实施例中，所述第一电压端提供的第一电压可以为高电压，所述的第二电压端提供的第二电压可以为低电压，但不以此为限。
在具体实施时，如图2所示，在图1所示的信号生成电路的实施例的基础上，本发明实施例所述的信号生成电路还可以包括移位信号输出端E1和移位信号输出电路20；
所述移位信号输出电路20分别与所述第一节点P1、第二节点P2和移位信号输出端E1电连接，用于在所述第一节点P1的电位和第二节点P2的电位的控制下，控制通过所述移位信号输出端E1输出移位信号。
本发明实施例所述的信号生成电路还可以包括移位信号输出电路20，以控制通过所述移位信号输出端E1输出移位信号，并通过移位信号为相邻下一级信号生成电路的输入端提供输入信号。本发明实施例所述的信号生成电路将移位信号输出与PWM信号输出分离开，有利于实现高频PWM控制。
可选的，所述输出控制电路可以包括第一输出控制晶体管和第二输出控制晶体管；
所述第一输出控制晶体管的控制极与所述第一输出控制端电连接，所述第一输出控制晶体管的第一极与所述信号输出端电连接，所述第一输出控制晶体管的第二极与所述第一电压端电连接；
所述第二输出控制晶体管的控制极与所述第二输出控制端电连接，所述第二输出控制晶体管的第一极与所述第二电压端电连接，所述第二输出控制晶体管的第二极与所述信号写入端电连接。
可选的，所述第一输出电路可以包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述信号输出端电连接，所述第一输出晶体管的第二极与所述第一电压端电连接；
所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述信号写入端电连接，所述第二输出晶体管的第二极与所述信号输出端电连接。
如图3所示，在图1所示的信号生成电路的实施例的基础上，所述输出控制电路13包括第一输出控制晶体管T11和第二输出控制晶体管T12；
所述第一输出控制晶体管T12的栅极与所述第一输出控制端N电连接，所述第一输出控制晶体管T12的源极与所述信号输出端O1电连接，所述第一输出控制晶体管T12的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二输出控制晶体管T11的栅极与所述第二输出控制端P电连接，所述第二输出控制晶体管T11的源极与低电压端电连接，所述第二输出控制晶体管T11的漏极与所述信号写入端S0电连接；所述低电压端用于提供低电压VL；
所述第一输出电路12包括第一输出晶体管T9和第二输出晶体管T10；
所述第一输出晶体管T9的栅极与所述第一节点P1电连接，所述第一输出晶体管T9的源极与所述信号输出端O1电连接，所述第一输出晶体管T9的漏极与所述高电压端电连接；
所述第二输出晶体管T10的栅极与所述第二节点P2电连接，所述第二输出晶体管T10的源极与所述信号写入端S0电连接，所述第二输出晶体管T10的漏极与所述信号输出端O1电连接。
在图3所示的实施例中，T11、T12、T9和T10可以为p型薄膜晶体管，但不以此为限。
本发明如图3所示的实施例在工作时，当P1的电位为低电压时，T9打开，O1接入VH；当N的电位为低电压时，O1接入VL；
当P2的电位为低电压，并P的电位为低电压时，O1接入VL。在本发明实施例中，所述高电压VH可以为第一高电压VDD或第二高电压VGH，所述低电压VL可以为第一低电压VSS或第二低电压VGL，但不以此为限。
可选的，所述移位信号输出电路包括第一移位输出晶体管和第二移位输出晶体管；
所述第一移位输出晶体管的控制极与所述第一节点电连接，所述第一移位输出晶体管的第一极与所述移位信号输出端电连接，所述第一移位输出晶体管的第二极与所述第一电压端电连接；
所述第二移位输出晶体管的控制极与所述第二节点电连接，所述第二移位输出晶体管的第一极与第二电压端电连接，所述第二移位晶体管的第二极与所述移位信号输出端电连接。
根据一种具体实施方式，所述传输控制电路可以包括第一控制节点控制电路、第一输入节点控制电路、第一节点控制电路、第一储能电路和第二节点控制电路；
所述第一控制节点控制电路用于在第一时钟信号的控制下，控制将第二电压写入第一控制节点，并在第二节点的电位的控制下，将第一时钟信号写入第一控制节点；
所述第一输入节点控制电路用于在所述第一控制节点的电位的控制下，将第二时钟信号写入第一输入节点；
所述第一储能电路的第一端与所述第一控制节点电连接，所述第一储能电路的第二端与所述第一输入节点电连接，所述第一储能电路用于根据第一控制节点的电位，控制所述第一输入节点的电位；
所述第一节点控制电路用于在第二时钟信号的控制下，控制第一输入节点与所述第一节点电连接，并用于在第二节点的电位的控制下，将第一电压写入第一节点，并用维持第一节点的电位；
所述第二节点控制电路用于在第一时钟信号的控制下，将输入信号写入第二节点，在第二时钟信号和第一控制节点的电位的控制下，控制所述第二节点与第一电压端之间连通，并用于根据第二时钟信号控制第二节点的电位。
在本发明实施例中，第一电压端可以为高电压端，第二电压端可以为低电压端，但不以此为限。
在具体实施时，所述传输控制电路可以包括第一控制节点控制电路、第一输入节点控制电路、第一节点控制电路、第一储能电路和第二节点控制电路，第一控制节点控制电路控制第一控制节点的电位，第一输入节点控制电路控制第一输入节点的电位，第一储能电路根据第一控制节点的电位，控制第一输入节点的电位，第一节点控制电路控制第一节点的电位，第二节点控制电路控制第二节点的电位。
如图4所示，在图1所示的信号生成电路的实施例的基础上，所述传输控制电路可以包括第一控制节点控制电路41、第一输入节点控制电路42、第一节点控制电路43、第一储能电路44和第二节点控制电路45；
所述第一控制节点控制电路41分别与第一时钟信号端、低电压端、第一控制节点C01和第二节点P2电连接，用于在第一时钟信号CK的控制下，控制将低电压VL写入第一控制节点C01，并在第二节点P2的电位的控制下，将第一时钟信号CK写入第一控制节点C01；所述第一时钟信号端用于提供第一时钟信号CK，所述低电压端用于提供低电压VL；
所述第一输入节点控制电路42分别与第一控制节点C01、第二时钟信号端和第一输入节点N01电连接，用于在所述第一控制节点C01的电位的控制下，将第二时钟信号CB写入第一输入节点N01；
所述第一储能电路44的第一端与所述第一控制节点C01电连接，所述第一储能电路44的第二端与所述第一输入节点N01电连接，所述第一储能电路用于根据第一控制节点C01的电位，控制所述第一输入节点N01的电位；
所述第一节点控制电路43分别与第二时钟信号端、第一输入节点N01、第一节点P1、第二节点P2和高电压端电连接，用于在第二时钟信号CB的控制下，控制第一输入节点N01与所述第一节点P1电连接，并用于在第二节点P2的电位的控制下，将高电压VH写入第一节点P1，并用维持第一节点P1的电位；所述第二时钟信号端用于提供第二时钟信号CB，所述高电压端用于提供高电压VH；
所述第二节点控制电路45分别与第一时钟信号端、输入端I1、第二节点P2、第二时钟信号端、第一控制节点C01和高电压端电连接，用于在第一时钟信号CK的控制下，将输入信号写入第二节点P2，在第二时钟信号CB和第一控制节点C01的电位的控制下，控制所述第二节点P2与所述高电压端之间连通，并用于根据第二时钟信号CB控制第二节点P2的电位；所述输入端I1用于提供所述输入信号。
可选的，所述第一控制节点控制电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与第一时钟信号端电连接，所述第一控制晶体管的第一极与第二电压端电连接，所述第一控制晶体管的第二极与第一控制节点电连接；
所述第二控制晶体管的控制极与所述第二节点电连接，所述第二控制晶体管的第一极与第一时钟信号端电连接，所述第二控制晶体管的第二极与所述第一控制节点电连接；
所述一输入节点控制电路包括第三控制晶体管；
所述第三控制晶体管的控制极与所述第一控制节点电连接，所述第三控制晶体管的第一极与所述第一输入节点电连接，所述第三控制晶体管的第二极与第二时钟信号端电连接；
所述第一储能电路包括第一存储电容；
第一存储电容的第一端与所述第一控制节点电连接，所述第一存储电容的第二端与所述第一输入节点电连接；
所述第一节点控制电路包括第四控制晶体管、第五控制晶体管和第二存储电容；
所述第四控制晶体管的控制极与所述第二时钟信号端电连接，所述第四控制晶体管的第一极与所述第一输入节点电连接，所述第四控制晶体管的第二极与所述第一节点电连接；
所述第五控制晶体管的控制极与所述第二节点电连接，所述第五控制晶体管的第一极与所述第一电压端电连接，所述第五控制晶体管的第二极与所述第一节点电连接；
所述第二存储电容的第一端与所述第一节点电连接，所述第二存储电容的第二端与所述第一电压端电连接。
可选的，所述第二节点控制电路包括第六控制晶体管、第七控制晶体管、第八控制晶体管和第三存储电容；
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与第二节点电连接，所述输入端用于提供输入信号；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第二节点电连接；
所述第八控制晶体管的控制极与所述第一控制节点电连接，所述第八控制晶体管的第一极与所述第七控制晶体管的第二极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；
所述第三存储电容的第一端与所述第二节点电连接，所述第三存储电容的第二端与第二时钟信号端电连接。
如图5所示，本发明所述的信号生成电路的第一具体实施例包括输入端I1、信号输出端O1、传输控制电路、第一输出电路12和输出控制电路13；
所述输出控制电路13包括第一输出控制晶体管T11和第二输出控制晶体管T12；
所述第一输出控制晶体管T12的栅极与所述第一输出控制端N电连接，所述第一输出控制晶体管T12的源极与所述信号输出端电连接，所述第一输出控制晶体管T12的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二输出控制晶体管T11的栅极与所述第二输出控制端P电连接，所述第二输出控制晶体管T11的源极与低电压端电连接，所述第二输出控制晶体管T11的漏极与所述信号写入端S0电连接；所述低电压端用于提供低电压VL；
所述第一输出电路12包括第一输出晶体管T9和第二输出晶体管T10；
所述第一输出晶体管T9的栅极与所述第一节点P1电连接，所述第一输出晶体管T9的源极与所述信号输出端O1电连接，所述第一输出晶体管T9的漏极与所述高电压端电连接；
所述第二输出晶体管T10的栅极与所述第二节点P2电连接，所述第二输出晶体管T10的源极与所述信号写入端S0电连接，所述第二输出晶体管T10的漏极与所述信号输出端O1电连接；
所述传输控制电路包括第一控制节点控制电路41、第一输入节点控制电路42、第一节点控制电路43、第一储能电路44和第二节点控制电路45；
所述第一控制节点控制电路41包括第一控制晶体管T5和第二控制晶体管T2；
所述第一控制晶体管T5的栅极与第一时钟信号端电连接，所述第一控制晶体管T5的源极与低电压端电连接，所述第一控制晶体管T5的漏极与第一控制节点C01电连接；所述第一时钟信号端用于提供第一时钟信号CK，所述低电压端用于提供低电压VL；
所述第二控制晶体管T2的栅极与所述第二节点P2电连接，所述第二控制晶体管T2的源极与第一时钟信号端电连接，所述第二控制晶体管T2的漏极与所述第一控制节点C01电连接；
所述第一输入节点控制电路42包括第三控制晶体管T6；
所述第三控制晶体管T6的栅极与所述第一控制节点C01电连接，所述第三控制晶体管T6的源极与所述第一输入节点N01电连接，所述第三控制晶体管T6的漏极与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第一储能电路44包括第一存储电容C1；
第一存储电容C1的第一端与所述第一控制节点C01电连接，所述第一存储电容C1的第二端与所述第一输入节点N01电连接；
所述第一节点控制电路43包括第四控制晶体管T7、第五控制晶体管T8和第二存储电容C2；
所述第四控制晶体管T7的栅极与所述第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述第一输入节点N01电连接，所述第四控制晶体管T7的漏极与所述第一节点P1电连接；
所述第五控制晶体管T8的栅极与所述第二节点P2电连接，所述第五控制晶体管T8的源极与所述高电压端电连接，所述第五控制晶体管T8的漏极与所述第一节点P1电连接；所述高电压端用于提供高电压VH；
所述第二存储电容C2的第一端与所述第一节点P1电连接，所述第二存储电容C2的第二端与所述高电压端电连接。
所述第二节点控制电路45包括第六控制晶体管T1、第七控制晶体管T4、第八控制晶体管T3和第三存储电容C3；
所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端I1电连接，所述第六控制晶体管T1的漏极与第二节点P2电连接，所述输入端I1用于提供输入信号；
所述第七控制晶体管T4的栅极与第二时钟信号端电连接，所述第七控制晶体管T4的源极与所述第二节点P2电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第八控制晶体管T3的栅极与所述第一控制节点C01电连接，所述第八控制晶体管T3的源极与所述第七控制晶体管T4的漏极电连接，所述第八控制晶体管T3的漏极与所述高电压端电连接；所述高电压端用于提供高电压VH；
所述第三存储电容C3的第一端与所述第二节点P2电连接，所述第三存储电容C3的第二端与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB。
在图5中，标示为P0的为第一连接节点，P0与T3的源极电连接。
在图5所示的信号生成电路的第一具体实施例中，所有的实施例都为p型薄膜晶体管，但不以此为限。
如图6所示，图5所示的信号生成电路的第一具体实施例在工作时，
在第一阶段t1，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5打开，P2的电位为高电压，C01的电位为低电压，T6打开，N01的电位为高电压，T7关断，T8关断，P1的电位维持为高电压，T3打开，P0的电位为高电压，T4关断，T11打开，S0的电位为低电压，T10关断，T9关断，T12关断，O1继续输出低电压；
在第二阶段t2，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5关闭，T6打开，以使得N01的电位为低电压，T7打开，P1的电位为低电压，T9打开，T12关闭，T3和T4都打开，P0的电位为高电压，P2的电位为高电压，T10关闭，T11打开，S0的电位为低电压，O1输出高电压；
在第三阶段t3，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5打开，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，P2的电位为高电压，T2关闭，T3关闭，P1的电位维持为低电压，T9打开，T11打开，S0的电位为低电压，T10关闭，T12关闭，O1输出高电压；
在第四阶段t4，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5关闭，C01的电位为低电压，T6打开，N01的电位为低电压，T7打开，P1的电位为低电压，T9打开，T12关闭，T3和T4都打开，P2的电位为高电压，T10关闭，S0的电位为低电压，O1输出高电压；
在第五阶段t5，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5打开，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，P2的电位被拉低，T8打开，P1的电位为高电压，T10打开，T11打开，S0的电位为低电压，T9关闭，T12关闭，O1输出低电压；
在第六阶段t6，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5关断，P2的电位为低电压，T2打开，以使得C01的电位为高电压，T4打开，T3关闭，T6关闭，N01的电位为高电压，T7打开，P1的电位为高电压，T10打开，T11打开，S0的电位为低电压，T9和T12关闭，O1输出低电压；
在第七阶段t7，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5打开，P2的电位为低电压，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，T2打开，T8打开，以使得P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；
在第八阶段t8，CK为高电压，CB为低电压，P的电位为高电压，N的电位为低电压，T1和T5关闭，CP2的电位降低，以通过C3使得P2的电位为低电压，T2打开，以使得C01的电位为高电压，T6关闭，C1维持N01的电位为高电压，T7打开，P1的电位为高电压，T9关闭，T12打开，T11关闭，O1输出高电压；
在第九阶段t9，CK为低电压，CB为高电压，P的电位为高电压，N的电位为低电压，I1提供高电压，T1和T5打开，P2的电位为高电压，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，T10关闭，T11关闭，P1的电位维持为高电压，T12打开，T9关闭，O1输出高电压；
在第十阶段t10，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5都关闭，CP2的电位下降，通过C3控制P2的电位为低电压，T2打开，C01的电位为高电压，N01的电位为高电压，T7打开，P1的电位为高电压，T10打开，T11打开，T9关闭，T12关闭，O1输出低电压。
当第一输出控制信号的频率和第二输出控制信号的频率小于第一时钟信号的频率时，O1输出的信号的波形可以如图7所示。
在图7中，标号为CK的为第一时钟信号，标号为CB的为第二时钟信号，与P对应的波形为第一输出控制信号的波形，与N对应的波形为第二输出控制信号的波形，与O1对应的为O1输出的信号的波形。
在图7中，与I1对应的是输入信号的波形。
当第一输出控制信号的频率和第二输出控制信号的频率大于第一时钟信号的频率时，O1输出的信号的波形可以如图8所示。
在图8中，标号为CK的为第一时钟信号，标号为CB的为第二时钟信号，与P对应的波形为第一输出控制信号的波形，与N对应的波形为第二输出控制信号的波形，与O1对应的为O1输出的信号的波形。
在图8中，与I1对应的是输入信号的波形。
如图9所示，在图5所示的信号生成电路的第一具体实施例的基础上，本发明所述的信号生成电路的第二具体实施例还包括移位信号输出端E1和移位信号输出电路20；
所述移位信号输出电路20包括第一移位输出晶体管T14和第二移位输出晶体管T13；
所述第一移位输出晶体管T14的栅极与所述第一节点P1电连接，所述第一移位输出晶体管T14的源极与所述移位信号输出端31电连接，所述第一移位输出晶体管T14的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二移位输出晶体管T13的栅极与所述第二节点P2电连接，所述第二移位输出晶体管T13的源极与低电压端电连接，所述第二移位晶体管T13的漏极与所述移位信号输出端E1电连接；所述低电压端用于提供低电压VL。
在图9所示的第二具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图10所示，图9所示的信号生成电路的第二具体实施例在工作时，
在第一阶段t1，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5打开，P2的电位为高电压，C01的电位为低电压，T6打开，N01的电位为高电压，T7关断，T8关断，P1的电位维持为高电压，T3打开，P0的电位为高电压，T4关断，T11打开，S0的电位为低电压，T10关断，T9关断，T12关断，O1继续输出低电压；T14关闭，T13关闭，E1输出的移位信号的电位维持为低电压；
在第二阶段t2，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5关闭，T6打开，以使得N01的电位为低电压，T7打开，P1的电位为低电压，T9打开，T12关闭，T3和T4都打开，P0的电位为高电压，P2的电位为高电压，T10关闭，T11打开，S0的电位为低电压，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第三阶段t3，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5打开，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，P2的电位为高电压，T2关闭，T3关闭，P1的电位维持为低电压，T9打开，T11打开，S0的电位为低电压，T10关闭，T12关闭，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第四阶段t4，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5关闭，C01的电位为低电压，T6打开，N01的电位为低电压，T7打开，P1的电位为低电压，T9打开，T12关闭，T3和T4都打开，P2的电位为高电压，T10关闭，S0的电位为低电压，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第五阶段t5，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5打开，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，P2的电位被拉低，T8打开，P1的电位为高电压，T10打开，T11打开，S0的电位为低电压，T9关闭，T12关闭，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第六阶段t6，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5关断，P2的电位为低电压，T2打开，以使得C01的电位为高电压，T4打开，T3关闭，T6关闭，N01的电位为高电压，T7打开，P1的电位为高电压，T10打开，T11打开，S0的电位为低电压，T9和T12关闭，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第七阶段t7，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5打开，P2的电位为低电压，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，T2打开，T8打开，以使得P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第八阶段t8，CK为高电压，CB为低电压，P的电位为高电压，N的电位为低电压，T1和T5关闭，CP2的电位降低，以通过C3使得P2的电位为低电压，T2打开，以使得C01的电位为高电压，T6关闭，C1维持N01的电位为高电压，T7打开，P1的电位为高电压，T9关闭，T12打开，T11关闭，O1输出高电压；T14关闭，T13打开，E1输出低电压；
在第九阶段t9，CK为低电压，CB为高电压，P的电位为高电压，N的电位为低电压，I1提供高电压，T1和T5打开，P2的电位为高电压，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，T10关闭，T11关闭，P1的电位维持为高电压，T12打开，T9关闭，O1输出高电压；T14关闭，T13关闭，E1输出低电压；
在第十阶段t10，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5都关闭，CP2的电位下降，通过C3控制P2的电位为低电压，T2打开，C01的电位为高电压，N01的电位为高电压，T7打开，P1的电位为高电压，T10打开，T11打开，T9关闭，T12关闭，O1输出低电压；T14关闭，T13打开，E1输出低电压。
当第一输出控制信号的频率和第二输出控制信号的频率小于第一时钟信号的频率时，O1输出的信号的波形可以如图11所示。
在图11中，标号为CK的为第一时钟信号，标号为CB的为第二时钟信号，与P对应的波形为第一输出控制信号的波形，与N对应的波形为第二输出控制信号的波形，与O1对应的为O1输出的信号的波形，与E1对应的为E1输出的移位信号的波形。
当第一输出控制信号的频率和第二输出控制信号的频率大于第一时钟信号的频率时，O1输出的信号的波形可以如图12所示。
在图12中，标号为CK的为第一时钟信号，标号为CB的为第二时钟信号，与P对应的波形为第一输出控制信号的波形，与N对应的波形为第二输出控制信号的波形，与O1对应的为O1输出的信号的波形，与E1对应的为E1输出的移位信号的波形。
在优选情况下，所述第二节点控制电路可以包括第六控制晶体管、第七控制晶体管、第八控制晶体管、第九控制晶体管、第十控制晶体管、第三存储电容和第四存储电容，其中，
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与第三节点电连接，所述输入端用于提供输入信号；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第二节点电连接；
所述第八控制晶体管的控制极与所述第一控制节点电连接，所述第八控制晶体管的第一极与所述第七控制晶体管的第二极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；
所述第九控制晶体管的控制极和所述第九控制晶体管的第一极与所述第三节点电连接，所述第九控制晶体管的第二极与所述第二节点电连接；
所述第十控制晶体管的控制极与所述第二时钟信号端电连接，所述第十控制晶体管的第一极与所述第二节点电连接，所述第十控制晶体管的第二极与所述第七控制晶体管的第二极电连接；
所述第三存储电容的第一端与所述第三节点电连接，所述第三存储电容的第二端与第二时钟信号端电连接；
所述第四存储电容的第一端与所述第二节点电连接，所述第四存储电容的第二端与第二电压端电连接。
优选的，所述第二节点控制电路可以采用电荷泵结构，可以在预定时间段进一步拉低第二节点的电位，并使得第二节点的电位维持在小于VL+Vth10，其中，Vth10为第二输出晶体管的阈值电压，以减小O1输出高频PWM信号时的压降(主要消除由Vth10引起的压降)，保证O1输出低电压时不受CB高低变化的影响。
如图13所示，本发明所述的信号生成电路的第三具体实施例包括输入端I1、信号输出端O1、传输控制电路、第一输出电路12、输出控制电路13和移位信号输出电路20；
所述输出控制电路13包括第一输出控制晶体管T11和第二输出控制晶体管T12；
所述第一输出控制晶体管T12的栅极与所述第一输出控制端N电连接，所述第一输出控制晶体管T12的源极与所述信号输出端电连接，所述第一输出控制晶体管T12的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二输出控制晶体管T11的栅极与所述第二输出控制端P电连接，所述第二输出控制晶体管T11的源极与低电压端电连接，所述第二输出控制晶体管T11的漏极与所述信号写入端S0电连接；所述低电压端用于提供低电压VL；
所述第一输出电路12包括第一输出晶体管T9和第二输出晶体管T10；
所述第一输出晶体管T9的栅极与所述第一节点P1电连接，所述第一输出晶体管T9的源极与所述信号输出端O1电连接，所述第一输出晶体管T9的漏极与所述高电压端电连接；
所述第二输出晶体管T10的栅极与所述第二节点P2电连接，所述第二输出晶体管T10的源极与所述信号写入端S0电连接，所述第二输出晶体管T10的漏极与所述信号输出端O1电连接；
所述传输控制电路包括第一控制节点控制电路4、第一输入节点控制电路42、第一节点控制电路43、第一储能电路44和第二节点控制电路45；
所述第一控制节点控制电路41包括第一控制晶体管T5和第二控制晶体管T2；
所述第一控制晶体管T5的栅极与第一时钟信号端电连接，所述第一控制晶体管T5的源极与低电压端电连接，所述第一控制晶体管T5的漏极与第一控制节点C01电连接；所述第一时钟信号端用于提供第一时钟信号CK，所述低电压端用于提供低电压VL；
所述第二控制晶体管T2的栅极与所述第二节点P2电连接，所述第二控制晶体管T2的源极与第一时钟信号端电连接，所述第二控制晶体管T2的漏极与所述第一控制节点C01电连接；
所述第一输入节点控制电路42包括第三控制晶体管T6；
所述第三控制晶体管T6的栅极与所述第一控制节点C01电连接，所述第三控制晶体管T6的源极与所述第一输入节点N01电连接，所述第三控制晶体管T6的漏极与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第一储能电路44包括第一存储电容C1；
第一存储电容C1的第一端与所述第一控制节点C01电连接，所述第一存储电容C1的第二端与所述第一输入节点N01电连接；
所述第一节点控制电路43包括第四控制晶体管T7、第五控制晶体管T8和第二存储电容C2；
所述第四控制晶体管T7的栅极与所述第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述第一输入节点N01电连接，所述第四控制晶体管T7的漏极与所述第一节点P1电连接；
所述第五控制晶体管T8的栅极与所述第二节点P2电连接，所述第五控制晶体管T8的源极与所述高电压端电连接，所述第五控制晶体管T8的漏极与所述第一节点P1电连接；所述高电压端用于提供高电压VH；
所述第二存储电容C2的第一端与所述第一节点P1电连接，所述第二存储电容C2的第二端与所述高电压端电连接。
所述第二节点控制电路45包括第六控制晶体管T1、第七控制晶体管T4、第八控制晶体管T3、第九控制晶体管T15、第十控制晶体管T16、第三存储电容C3和第四存储电容C4，其中，
所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端I1电连接，所述第六控制晶体管T1的漏极与第三节点P3电连接，所述输入端I1用于提供输入信号；所述第一时钟信号端用于提供第一时钟信号CK；
所述第七控制晶体管T4的栅极与第二时钟信号端电连接，所述第七控制晶体管T4的源极与所述第二节点P2电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第八控制晶体管T3的栅极与所述第一控制节点C01电连接，所述第八控制晶体管T3的源极与所述第七控制晶体管T4的漏极电连接，所述第八控制晶体管T3的漏极与所述高电压端电连接；所述高电压端用于提供高电压VH；
所述第九控制晶体管T15的栅极和所述第九控制晶体管T15的源极与所述第三节点P3电连接，所述第九控制晶体管T15的漏极与所述第二节点P2电连接；
所述第十控制晶体管T16的栅极与所述第二时钟信号端电连接，所述第十控制晶体管T16的源极与所述第二节点P2电连接，所述第十控制晶体管T15的漏极与所述第七控制晶体管T4的漏极电连接；
所述第三存储电容C3的第一端与所述第三节点P3电连接，所述第三存储电容C3的第二端与第二时钟信号端电连接；
所述第四存储电容C4的第一端与所述第二节点P2电连接，所述第四存储电容的第二端C4与低电压端电连接；所述低电压端用于提供低电压VL；
所述移位信号输出电路20包括第一移位输出晶体管T14和第二移位输出晶体管T13；
所述第一移位输出晶体管T14的栅极与所述第一节点P1电连接，所述第一移位输出晶体管T14的源极与所述移位信号输出端31电连接，所述第一移位输出晶体管T14的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二移位输出晶体管T13的栅极与所述第二节点P2电连接，所述第二移位输出晶体管T13的源极与低电压端电连接，所述第二移位晶体管T13的漏极与所述移位信号输出端E1电连接；所述低电压端用于提供低电压VL。
在图13中，标示为P0的为第一连接节点，P0与T3的源极电连接。
在图13所示的信号生成电路的第三具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图14所示，图13所示的信号生成电路的第三具体实施例在工作时，
在第一阶段t1，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5打开，P3的电位为高电压，C01的电位为低电压，T15截止(T15呈二极管连接)，T16也截止，则P2的电位为仍为低电压；T6打开，N01的电位为高电压，T7关断，T8打开，P1的电位维持为高电压，T3打开，P0的电位为高电压，T4关断，T11打开，S0的电位为低电压，T10打开，T9关断，T12关断，O1继续输出低电压；T14关闭，T13开启，E1输出的移位信号的电位维持为低电压；
在第二阶段t2，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5关闭，C01的电位为低电压，T6打开，以使得N01的电位为低电压，并通过C1拉低C01的电位，T7打开，T3打开，T4打开，P2的电位为高电压，T8关闭，则P1的电位为低电压，T9打开，T12关闭，T3和T4都打开，P0的电位为高电压，P3的电位为高电压，T16打开，T15截止，P2的电位为高电压，T10关闭，T11打开，S0的电位为低电压，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第三阶段t3，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，T1和T5打开，T2关闭，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，同时，P3的电位和CB的电位为高电压，则T4和T16关闭，则T15截止，P2的电位为高电压，T8关闭，则P1的电位维持为低电压；T10关闭，T11打开，则S0的电位为低电压，同时，T9打开，T12关闭，则O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第四阶段t4，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5关闭，C01的电位为低电压，T6打开，N01的电位为低电压，T7打开，P1的电位为低电压，T9打开，T12关闭，T3和T4都打开，P3的电位为高电压，T16打开，T15截止，P2的电位为高电压；T10关闭，S0的电位为低电压，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第五阶段t5，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5打开，C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，P3的电位被拉低，T15打开，P2的电位为低电压；T4和T16都关闭，T8打开，P1的电位为高电压，T10打开，T11打开，S0的电位为低电压，T9关闭，T12关闭，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第六阶段t6，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5关断，P3的电位为低电压，T15打开，T2打开，以使得C01的电位为高电压，T4打开，T3关闭，T16打开，P2的电位维持为低电压；T6关闭，N01的电位为高电压，T7打开，P1的电位为高电压，T10打开，T11打开，S0的电位为低电压，T9和T12关闭，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第七阶段t7，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5打开，P3的电位被C3推高，但是P3的电位仍为低电压，以控制T15打开，P2的电位为低电压；C01的电位为低电压，T3打开，T4和T16关闭，T6打开，N01的电位为高电压，T7关闭，T2打开，T8打开，以使得P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第八阶段t8，CK为高电压，CB为低电压，P的电位为高电压，N的电位为低电压，T1和T5关闭，CP2的电位降低，以通过C3进一步拉低P3的电位，T15打开，T2打开，以使得C01的电位为高电压，T3关闭，P2的电位维持为低电压，T6关闭，C1维持N01的电位为高电压，T7打开，T8打开，P1的电位为高电压，T9关闭，T10打开，T12打开，T11关闭，O1输出高电压；T14关闭，T13打开，E1输出低电压；
在第九阶段t9，CK为低电压，CB为高电压，P的电位为高电压，N的电位为低电压，I1提供低电压，T1和T5打开，P3的电位为低电压，由于P2的电位低于P3的电位，所以T15关闭，T16关闭，则P2的电位维持低电压；C01的电位为低电压，T6打开，N01的电位为高电压，T7关闭，T10打开，T11关闭，P1的电位维持为高电压，T12打开，T9关闭，O1输出高电压；T14关闭，T13关闭，E1输出低电压；
在第十阶段t10，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，T1和T5都关闭，CP2的电位下降，通过C3控制P3的电位为低电压，T15开启，T4打开，P0的电位为低电压，T16打开，以控制P2的电位为低电压，T2打开，C01的电位为高电压，N01的电位为高电压，T7打开，P1的电位为高电压，T10打开，T11打开，T9关闭，T12关闭，O1输出低电压；T14关闭，T13打开，E1输出低电压。
根据另一种具体实施方式，所述传输控制电路可以包括第四节点控制电路、第二节点控制电路、第一节点控制电路和第五节点控制电路，其中，
所述第四节点控制电路用于在第一时钟信号的控制下，将第二电压写入第四节点，并在所述第五节点的电位的控制下，将第一时钟信号写入第四节点；
所述第五节点控制电路用于在第一时钟信号的控制下，将输入信号写入第五节点，并用于维持第五节点的电位；
所述第二节点控制电路用于在第一时钟信号的控制下，将输入信号写入第一节点，并在第二时钟信号和第一节点的电位的控制下，将第一电压写入第二节点；
所述第一节点控制电路用于在所述第四节点的电位和第二时钟信号的控制下，控制将第二时钟信号写入第一节点，并在第二节点的电位的控制下，将第一电压写入第一节点。
如图15所示，在图2所示的信号生成电路的实施例的基础上，所述传输控制电路可以包括第四节点控制电路51、第二节点控制电路52、第一节点控制电路53和第五节点控制电路54，其中，
所述第四节点控制电路51分别与第一时钟信号线、低电压端、第四节点A和第五节点N1电连接，用于在第一时钟信号CK的控制下，将低电压VL写入第四节点A，并在所述第五节点N1的电位的控制下，将第一时钟信号CK写入第四节点A；所述第一时钟信号线用于提供第一时钟信号CK，所述低电压端用于提供低电压VL；
所述第五节点控制电路54分别与第一时钟信号线、输入端I1和第五节点N1电连接，用于在第一时钟信号CK的控制下，将输入信号写入第五节点N1，并用于维持第五节点N1的电位；所述输入端I1用于提供所述输入信号；
所述第二节点控制电路52分别与第一时钟信号线、输入端I1、第一节点P1、第二时钟信号线、低电压端和第二节点P2电连接，用于在第一时钟信号CK的控制下，将输入信号写入第一节点P1，并在第二时钟信号CB和第一节点P1的电位的控制下，将低电压VL写入第二节点P2；所述第二时钟信号线用于提供第二时钟信号CB；
所述第一节点控制电路53分别与第四节点A、第二时钟信号线、第一节点P1、第二节点P2和高电压端电连接，用于在所述第四节点A的电位和第二时钟信号CB的控制下，控制将第二时钟信号CB写入第一节点P1，并在第二节点P2的电位的控制下，将高电压VH写入第一节点P1；所述高电压端用于提供高电压VH。
如图15所示的信号生成电路的实施例在工作时，所述第四节点控制电路51控制第四节点A的电位，所述第五节点控制电路54控制第五节点N1的电位，第二节点控制电路52控制第二节点P2的电位，第一节点控制电路53控制第一节点P1的电位。
可选的，所述第四节点控制电路包括第十一控制晶体管、第十二控制晶体管和第十三控制晶体管；
所述第十一控制晶体管的控制极与第一时钟信号端电连接，所述第十一控制晶体管的第一极与第二电压端电连接，所述第十一控制晶体管的第二极与第四节点电连接；
所述第十二控制晶体管的控制极与第五节点电连接，所述第十二控制晶体管的第一极与第一时钟信号端电连接；
所述第十三控制晶体管的控制极与所述第五节点电连接，所述第十三控制晶体管的第一极与所述第十二控制晶体管的第二极电连接，所述第十三控制晶体管的第二极与所述第四节点电连接；
所述第一节点控制电路包括第十四控制晶体管、第十五控制晶体管、第五存储电容和第十六控制晶体管，其中，
所述第十四控制晶体管的栅极与第四节点电连接，所述第十四控制晶体管的漏极与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号；
所述第五存储电容的第一端与所述第十四控制晶体管的第二极电连接，所述第五存储电容的第二端与所述第四节点电连接；
所述第十五控制晶体管的控制极与第二时钟信号端电连接，所述第十五控制晶体管的第一极与第一节点电连接，所述第十五控制晶体管的第二极与所述第十四控制晶体管的第二极电连接；
所述第十六控制晶体管的控制极与第二节点电连接，所述第十六控制晶体管的第一极与第一节点电连接，所述第十六控制晶体管的第二极与第一电压端电连接；
所述第五节点控制电路包括第十七控制晶体管和第六存储电容，其中，
所述第十七控制晶体管的控制极与第一时钟信号端电连接，所述第十七控制晶体管的第一极与输入端电连接，所述第十七控制晶体管的第二极与第五节点电连接；
所述第六存储电容的第一端与所述第五节点电连接，所述第六存储电容的第二端与所述第一电压端电连接。
可选的，所述第二节点控制电路包括第十八控制晶体管、第十九控制晶体管、第二十控制晶体管和第七存储电容，其中，
所述第十八控制晶体管的控制极与第一时钟信号端电连接，所述第十八控制晶体管的第一极与输入端电连接，所述第十八控制晶体管的第二极与所述第二节点电连接；
所述第十九控制晶体管的控制极与第四节点电连接，所述第十九控制晶体管的第二极与第一电压端电连接；
所述第二十控制晶体管的控制极与第二时钟信号端电连接，所述第二十控制晶体管的第一极与第二节点电连接，所述第二十控制晶体管的第二极与所述第十九控制晶体管的第一极电连接；
所述第七存储电容的第一端与所述第二节点电连接，所述第七存储电容的第二端与第二时钟信号端电连接。
如图16所示，在图15所示的信号生成电路的实施例的基础上，在本发明所述的信号生成电路的第四具体实施例中，所述输出控制电路13包括第一输出控制晶体管T11和第二输出控制晶体管T12；
所述第一输出控制晶体管T12的栅极与所述第一输出控制端N电连接，所述第一输出控制晶体管T12的源极与所述信号输出端电连接，所述第一输出控制晶体管T12的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二输出控制晶体管T11的栅极与所述第二输出控制端P电连接，所述第二输出控制晶体管T11的源极与低电压端电连接，所述第二输出控制晶体管T11的漏极与所述信号写入端S0电连接；所述低电压端用于提供低电压VL；
所述第一输出电路12包括第一输出晶体管T9和第二输出晶体管T10；
所述第一输出晶体管T9的栅极与所述第一节点P1电连接，所述第一输出晶体管T9的源极与所述信号输出端O1电连接，所述第一输出晶体管T9的漏极与所述高电压端电连接；
所述第二输出晶体管T10的栅极与所述第二节点P2电连接，所述第二输出晶体管T10的源极与所述信号写入端S0电连接，所述第二输出晶体管T10的漏极与所述信号输出端O1电连接；
所述移位信号输出电路20包括第一移位输出晶体管T14和第二移位输出晶体管T13；
所述第一移位输出晶体管T14的栅极与所述第一节点P1电连接，所述第一移位输出晶体管T14的源极与所述移位信号输出端31电连接，所述第一移位输出晶体管T14的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二移位输出晶体管T13的栅极与所述第二节点P2电连接，所述第二移位输出晶体管T13的源极与低电压端电连接，所述第二移位晶体管T13的漏极与所述移位信号输出端E1电连接；所述低电压端用于提供低电压VL；
所述第四节点控制电路51包括第十一控制晶体管M3、第十二控制晶体管M5和第十三控制晶体管M6；
所述第十一控制晶体管M3的栅极与第一时钟信号端电连接，所述第十一控制晶体管M3的源极与低电压端电连接，所述第十一控制晶体管M3的漏极与第四节点A电连接；所述低电压端用于提供低电压VL；所述第一时钟信号端用于提供第一时钟信号CK；
所述第十二控制晶体管M5的栅极与第五节点N1电连接，所述第十二控制晶体管M5的源极与第一时钟信号端电连接；
所述第十三控制晶体管M6的栅极与所述第五节点N1电连接，所述第十三控制晶体管M6的源极与所述第十二控制晶体管M5的漏极电连接，所述第十三控制晶体管M6的漏极与所述第四节点A电连接；
所述第一节点控制电路53包括第十四控制晶体管M9、第十五控制晶体管M10、第五存储电容C5、第二存储电容C2、第十六控制晶体管M11，其中，
所述第十四控制晶体管M9的栅极与第四节点A电连接，所述第十四控制晶体管M9的漏极与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第五存储电容C5的第一端与所述第十四控制晶体管M9的漏极电连接，所述第五存储电容C5的第二端与所述第四节点A电连接；
所述第二存储电容C2的第一端与第一节点P1电连接，所述第二存储电容C2的第二端与高电压端电连接，所述高电压端用于提供高电压VH；
所述第十五控制晶体管M10的栅极与第二时钟信号端电连接，所述第十五控制晶体管M10的源极与第一节点P1电连接，所述第十五控制晶体管M10的漏极与所述第十四控制晶体管M9的漏极电连接；
所述第十六控制晶体管M11的栅极与第二节点P2电连接，所述第十六控制晶体管M11的源极与第一节点P1电连接，所述第十六控制晶体管M11的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第五节点控制电路54包括第十七控制晶体管M1和第六存储电容C1e，其中，
所述第十七控制晶体管M1的栅极与第一时钟信号端电连接，所述第十七控制晶体管M1的源极与输入端I1电连接，所述第十七控制晶体管M1的漏极与第五节点N1电连接；所述第一时钟信号端用于提供第一时钟信号CK；
所述第六存储电容C1e的第一端与所述第五节点N1电连接，所述第六存储电容C1e的第二端与所述高电压端电连接；所述高电压端用于提供高电压VH；
所述第二节点控制电路52包括第十八控制晶体管M2、第十九控制晶体管M7、第二十控制晶体管M8和第七存储电容C3e，其中，
所述第十八控制晶体管M2的栅极与第一时钟信号端电连接，所述第十八控制晶体管M2的源极与输入端I1电连接，所述第十八控制晶体管M2的漏极与所述第二节点P2电连接；
所述第十九控制晶体管M7的栅极与第四节点A电连接，所述第十九控制晶体管M7的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二十控制晶体管M8的栅极与第二时钟信号端电连接，所述第二十控制晶体管M8的源极与第二节点P2电连接，所述第二十控制晶体管M8的漏极与所述第十九控制晶体管M7的源极电连接；
所述第七存储电容C3e的第一端与所述第二节点P2电连接，所述第七存储电容C3e的第二端与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB。
在图16中，标示为N3的为第二连接节点，N3与M7的源极电连接；标示为NET3的为第三连接节点，NET3与M9的漏极电连接。
在图16中，所有的晶体管都为PMOS管(P型金属-氧化物-半导体晶体管)，但不以此为限。
如图17所示，图16所示的信号生成电路的第四具体实施例在工作时，
在第一阶段t1，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，M2、M1和M3都打开，N1的电位为高电压，M5和M6关闭，A的电位为低电压，M7打开，M8关闭，M9打开，M10关闭，P2的电位为高电压，P1的电位维持为高电压，T9关闭，T12关闭，T10关闭，T11打开，O1继续输出低电压，T14和T13都关闭，E1继续输出低电压；
在第二阶段t2，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供高电压，M2、M1和M3都关闭，M7打开，N1的电位维持为高电压，M5和M6关闭，A的电位为低电压，P2的电位维持为高电压，M7和M8都打开，M9和M10都打开，P1的电位为低电压，T9打开，T12关闭，T10关闭，T11打开，O1输出高电压，T14打开，T13关闭，E1输出高电压；
在第三阶段t3，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，M2、M1和M3都打开，P2的电位为高电压，N1的电位为高电压，A的电位为低电压，M5和M6都关闭，M7打开，M8关闭，M9打开，M10关闭，P1的电位维持为低电压，T9打开，T12关闭，T10关闭，T11打开，O1输出高电压，T14打开，T13关闭，E1输出高电压；
在第四阶段t4，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都关闭，N1的电位维持为高电压，M5和M6都关闭，A的电位为低电压，M9打开，M10打开，P1的电位为低电压，M7和M8都打开，P2的电位为高电压，T9打开，T12关闭，T10关闭，T11打开，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第五阶段t5，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都打开，A的电位为低电压，P2的电位为低电压，N1的电位为低电压，M5和M6打开，M7打开，M8关闭，M11打开，P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第六阶段t6，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都关闭，N1的电位维持为低电压，M5和M6打开，A的电位为高电压，M9关闭，NET3的电位为高电压，M10打开，P1的电位为高电压，P2的电位被C3e拉低，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第七阶段t7，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都打开，A的电位为低电压，P2的电位为低电压，N1的电位为低电压，M11打开，P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第八阶段t8，CK为高电压，CB为低电压，P的电位为高电压，N的电位为低电压，I1提供低电压，M2、M1和M3都关闭，N1的电位为低电压，M5和M6打开，A的电位为高电压，P2的电位被拉低，M11打开，P1的电位为高电压，T9关闭，T12打开，T10打开，T11关闭，O1输出高电压；T14关闭，T13打开，E1输出低电压；
在第九阶段t9，CK为低电压，CB为高电压，P的电位为高电压，N的电位为低电压，I1提供低电压，M2、M1和M3都打开，A的电位为低电压，P2的电位保持为低电平，T10打开，T11关闭，T12打开，P1的电位维持为高电压，T9关闭，O1输出高电压；T14关闭，T13关闭，E1继续输出低电压；
在第十阶段t10，CK为高电压，CB为低电压，P的电位为低电压，N的电位高电压，I1提供低电压，M2、M1和M3都关闭，P2的电位被C3e拉低，M11打开，P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压，T14关闭，T13打开，E1输出低电压。
在优选情况下，所述第二节点控制电路包括第十八控制晶体管、第十九控制晶体管、第二十控制晶体管、第七存储电容、第二十一控制晶体管、第二十二控制晶体管和第八存储电容，其中，
所述第十八控制晶体管的控制极与第一时钟信号端电连接，所述第十八控制晶体管的第一极与输入端电连接，所述第十八控制晶体管的第二极与所述第六节点电连接；
所述第二十二控制晶体管的控制极与所述第二十二控制晶体管的第一极都与第六节点电连接，第二十二控制晶体管的第二极与第二节点电连接；
所述第八存储电容的第一端与所述第六节点电连接，所述第八存储电容的第二端与第二时钟信号端电连接；
所述第十九控制晶体管的控制极与第四节点电连接，所述第十九控制晶体管的第二极与第一电压端电连接；
所述第二十控制晶体管的控制极与第二时钟信号端电连接，所述第二十控制晶体管的第一极与第六节点电连接，所述第二十控制晶体管的第二极与所述第十九控制晶体管的第一极电连接；
所述第二十一控制晶体管的控制极与第二时钟信号端电连接，所述第二十一控制晶体管的第一极与第二节点电连接，所述第二十一控制晶体管的第二极与第二十控制晶体管的第二极电连接；
所述第二十二控制晶体管的控制极与所述第二十二控制晶体管的第一极都与第六节点电连接，所述第二十二控制晶体管的第二极与第二节点电连接；
所述第七存储电容的第一端与第二节点电连接，所述第七存储电容的第二端与第二电压端电连接。
优选的，所述第二节点控制电路可以采用电荷泵结构，可以在预定时间段进一步拉低第二节点的电位，并使得第二节点的电位维持在小于VL+Vth10，其中，Vth10为第二输出晶体管的阈值电压，以减小O1输出高频PWM信号时的压降，保证O1输出低电压时不受CB高低变化的影响。
如图18所示，在图15所示的信号生成电路的实施例的基础上，在本发明所述的信号生成电路的第五具体实施例中，所述输出控制电路13包括第一输出控制晶体管T11和第二输出控制晶体管T12；
所述第一输出控制晶体管T12的栅极与所述第一输出控制端N电连接，所述第一输出控制晶体管T12的源极与所述信号输出端电连接，所述第一输出控制晶体管T12的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二输出控制晶体管T11的栅极与所述第二输出控制端P电连接，所述第二输出控制晶体管T11的源极与低电压端电连接，所述第二输出控制晶体管T11的漏极与所述信号写入端S0电连接；所述低电压端用于提供低电压VL；
所述第一输出电路12包括第一输出晶体管T9和第二输出晶体管T10；
所述第一输出晶体管T9的栅极与所述第一节点P1电连接，所述第一输出晶体管T9的源极与所述信号输出端O1电连接，所述第一输出晶体管T9的漏极与所述高电压端电连接；
所述第二输出晶体管T10的栅极与所述第二节点P2电连接，所述第二输出晶体管T10的源极与所述信号写入端S0电连接，所述第二输出晶体管T10的漏极与所述信号输出端O1电连接；
所述移位信号输出电路20包括第一移位输出晶体管T14和第二移位输出晶体管T13；
所述第一移位输出晶体管T14的栅极与所述第一节点P1电连接，所述第一移位输出晶体管T14的源极与所述移位信号输出端31电连接，所述第一移位输出晶体管T14的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二移位输出晶体管T13的栅极与所述第二节点P2电连接，所述第二移位输出晶体管T13的源极与低电压端电连接，所述第二移位晶体管T13的漏极与所述移位信号输出端E1电连接；所述低电压端用于提供低电压VL；
所述第四节点控制电路51包括第十一控制晶体管M3、第十二控制晶体管M5和第十三控制晶体管M6；
所述第十一控制晶体管M3的栅极与第一时钟信号端电连接，所述第十一控制晶体管M3的源极与低电压端电连接，所述第十一控制晶体管M3的漏极与第四节点A电连接；所述低电压端用于提供低电压VL；所述第一时钟信号端用于提供第一时钟信号CK；
所述第十二控制晶体管M5的栅极与第五节点N1电连接，所述第十二控制晶体管M5的源极与第一时钟信号端电连接；
所述第十三控制晶体管M6的栅极与所述第五节点N1电连接，所述第十三控制晶体管M6的源极与所述第十二控制晶体管M5的漏极电连接，所述第十三控制晶体管M6的漏极与所述第四节点A电连接；
所述第一节点控制电路53包括第十四控制晶体管M9、第十五控制晶体管M10、第五存储电容C5和第十六控制晶体管M11，其中，
所述第十四控制晶体管M9的栅极与第四节点A电连接，所述第十四控制晶体管M9的漏极与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第五存储电容C5的第一端与所述第十四控制晶体管M9的漏极电连接，所述第五存储电容C5的第二端与所述第四节点A电连接；
所述第十五控制晶体管M10的栅极与第二时钟信号端电连接，所述第十五控制晶体管M10的源极与第一节点P1电连接，所述第十五控制晶体管M10的漏极与所述第十四控制晶体管M9的漏极电连接；
所述第十六控制晶体管M11的栅极与第二节点P2电连接，所述第十六控制晶体管M11的源极与第一节点P1电连接，所述第十六控制晶体管M11的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第五节点控制电路54包括第十七控制晶体管M1和第六存储电容C1e，其中，
所述第十七控制晶体管M1的栅极与第一时钟信号端电连接，所述第十七控制晶体管M1的源极与输入端I1电连接，所述第十七控制晶体管M1的漏极与第五节点N1电连接；所述第一时钟信号端用于提供第一时钟信号CK；
所述第六存储电容C1e的第一端与所述第五节点N1电连接，所述第六存储电容C1e的第二端与所述高电压端电连接；所述高电压端用于提供高电压VH；
所述第二节点控制电路52包括第十八控制晶体管M2、第十九控制晶体管M7、第二十控制晶体管M8、第七存储电容C3e、第二十一控制晶体管M17、第二十二控制晶体管M18和第八存储电容C5e，其中，
所述第十八控制晶体管M2的栅极与第一时钟信号端电连接，所述第十八控制晶体管M2的源极与输入端I1电连接，所述第十八控制晶体管M2的漏极与所述第六节点P6电连接；
所述第二十二控制晶体管M18的栅极与所述第二十二控制晶体管M18的源极都与第六节点P6电连接，第二十二控制晶体管M18的漏极与第二节点P2电连接；
所述第八存储电容C5e的第一端与所述第六节点P6电连接，所述第八存储电容的第二端C5e与第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CB；
所述第十九控制晶体管M7的栅极与第四节点A电连接，所述第十九控制晶体管M7的漏极与高电压端电连接；所述高电压端用于提供高电压VH；
所述第二十控制晶体管M8的栅极与第二时钟信号端电连接，所述第二十控制晶体管M8的源极与第六节点P6电连接，所述第二十控制晶体管M8的漏极与所述第十九控制晶体管M7的源极电连接；
所述第二十一控制晶体管M17的栅极与第二时钟信号端电连接，所述第二十一控制晶体管M17的源极与第二节点P2电连接，所述第二十一控制晶体管M17的漏极与第二十控制晶体管M8的漏极电连接；
所述第二十二控制晶体管M18的栅极与所述第二十二控制晶体管M18的源极都与第六节点P6电连接，所述第二十二控制晶体管M18的漏极与第二节点P2电连接；
所述第七存储电容C3e的第一端与第二节点P2电连接，所述第七存储电容的第二端与低电压端电连接；所述低电压端用于提供低电压VL。
在图18所示的信号生成电路的第五具体实施例中，所有的晶体管都为PMOS管，但不以此为限。
在图18中，标示为N3的为第二连接节点，N3与M7的源极电连接；标示为NET3的为第三连接节点，NET3与M9的漏极电连接。
图19是图18所示的信号生成电路的第五具体实施例的工作时序图。
如图19所示，图18所示的信号生成电路的第五具体实施例在工作时，
在第一阶段t1，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，M2、M1和M3都打开，N1的电位为高电压，M5和M6关闭，A的电位为低电压，M7打开，M8关闭，M9打开，M10关闭，P2的电位为高电压，P6的电位为高电压，M18关闭，P1的电位维持为高电压，T9关闭，T12关闭，T10关闭，T11打开，O1继续输出低电压，T14和T13都关闭，E1继续输出低电压；
在第二阶段t2，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供高电压，M2、M1和M3都关闭，M7打开，N3的电位为高电压，N1的电位维持为高电压，M5和M6关闭，A的电位为低电压，M7和M8都打开，M9和M10都打开，P6的电位为高电压，M18关闭，M17打开，P2的电位为高电压，P1的电位为低电压，T9打开，T12关闭，T10关闭，T11打开，O1输出高电压，T14打开，T13关闭，E1输出高电压；
在第三阶段t3，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供高电压，M2、M1和M3都打开，P6的电位为高电压，M18截止，N1的电位为高电压，A的电位为低电压，M5和M6都关闭，M7打开，M8关闭，M9打开，M10关闭，M17关闭，P2的电位维持为高电压，P1的电位维持为低电压，T9打开，T12关闭，T10关闭，T11打开，O1输出高电压，T14打开，T13关闭，E1输出高电压；
在第四阶段t4，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都关闭，N1的电位维持为高电压，M5和M6都关闭，A的电位为低电压，M9打开，M10打开，P1的电位为低电压，M7和M8都打开，P6的电位为高电压，M18截止，M17打开，P2的电位为高电压，T9打开，T12关闭，T10关闭，T11打开，O1输出高电压；T14打开，T13关闭，E1输出高电压；
在第五阶段t5，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都打开，A的电位为低电压，P6的电位为低电压，M18打开，P2的电位为低电压，N1的电位为低电压，M5和M6打开，M7打开，M8关闭，M11打开，P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第六阶段t6，CK为高电压，CB为低电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都关闭，N1的电位维持为低电压，P6的电位为低电压，M18打开，P2的电位为低电压；M5和M6打开，A的电位为高电压，M9关闭，NET3的电位为高电压，M10打开，P1的电位为高电压，P2的电位被C3e拉低，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第七阶段t7，CK为低电压，CB为高电压，P的电位为低电压，N的电位为高电压，I1提供低电压，M2、M1和M3都打开，A的电位为低电压，P6的电位为低电压，M18打开，P2的电位为低电压；N1的电位为低电压，M11打开，P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压；T14关闭，T13打开，E1输出低电压；
在第八阶段t8，CK为高电压，CB为低电压，P的电位为高电压，N的电位为低电压，I1提供低电压，M2、M1和M3都关闭，N1的电位为低电压，M5和M6打开，A的电位为高电压，P6的电位被拉低，M18打开，P2的电位为低电压；M11打开，P1的电位为高电压，T9关闭，T12打开，T10打开，T11关闭，O1输出高电压；T14关闭，T13打开，E1输出低电压；
在第九阶段t9，CK为低电压，CB为高电压，P的电位为高电压，N的电位为低电压，I1提供低电压，M2、M1和M3都打开，A的电位为低电压，P6的电位保持低电平，M18打开，P2的电位为低电压，T10打开，T11关闭，T12打开，P1的电位维持为高电压，T9关闭，O1输出高电压；T14关闭，T13关闭，E1继续输出低电压；
在第十阶段t10，CK为高电压，CB为低电压，P的电位为低电压，N的电位高电压，I1提供低电压，M2、M1和M3都关闭，P6的电位被C3e拉低，M18打开，P2的电位为低电压，M11打开，P1的电位为高电压，T9关闭，T12关闭，T10打开，T11打开，O1输出低电压，T14关闭，T13打开，E1输出低电压。
本发明实施例所述的信号生成方法，应用于上述的信号生成电路，所述信号生成方法包括：
传输控制电路在第一时钟信号、第二时钟信号和输入信号的控制下，控制第一节点的电位和第二节点的电位；
第一输出电路在所述第一节点的电位的控制下，控制信号输出端与第一电压端之间连通，在第二节点的电位的控制下，控制信号输出端与信号写入端之间连通；
输出控制电路分别在第二输出控制信号的控制下，控制信号写入端与第二电压端之间连通，并在第一输出控制信号的控制下，控制信号输出端与第一电压端之间连通。
在本发明实施例所述的信号生成方法中，通过采用输出控制电路，在第二输出控制信号和第一输出控制信号的控制下，控制信号输出端输出PWM(Pulse WidthModulation,脉宽调制)信号，可以自由调节所述PWM信号的频率和占空比，在高频时，所述PWM信号的频率可以高于像素充电行频，在低频时，所述PWM的频率可以与帧频相同，大大拓展了调节范围。
本发明实施例所述的信号生成模组包括多级上述的信号生成电路。
根据一种具体实施方式，除了第一级信号生成电路之外，每一级信号生成电路包括的输入端与相邻上一级移位寄存器单元的信号输出端电连接。
根据另一种具体实施方式，所述信号生成电路还包括移位信号输出端；
除了第一级信号生成电路之外，每一级信号生成电路包括的输入端与相邻上一级移位寄存器单元的移位信号输出端电连接。
本发明实施例所述的显示装置包括上述的信号生成模组。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (18)
1.一种信号生成电路，其特征在于，包括输入端、信号输出端、传输控制电路、第一输出电路和输出控制电路；
所述传输控制电路分别与输入端、第一节点和第二节点电连接，用于在第一时钟信号、第二时钟信号和输入信号的控制下，控制第一节点的电位和第二节点的电位；
所述第一输出电路分别与信号写入端、所述第一节点、所述第二节点、第一电压端和信号输出端电连接，用于在所述第一节点的电位的控制下，控制信号输出端与所述第一电压端之间连通，在第二节点的电位的控制下，控制信号输出端与所述信号写入端之间连通；
所述输出控制电路分别与第一输出控制端、第二输出控制端、第二电压端、所述信号写入端、所述信号输出端和第一电压端电连接，用于在所述第二输出控制端提供的第二输出控制信号的控制下，控制所述信号写入端与所述第二电压端之间连通，并在所述第一输出控制端提供的第一输出控制信号的控制下，控制所述信号输出端与所述第一电压端之间连通。
2.如权利要求1所述的信号生成电路，其特征在于，还包括移位信号输出端和移位信号输出电路；
所述移位信号输出电路分别与所述第一节点、第二节点和移位信号输出端电连接，用于在所述第一节点的电位和第二节点的电位的控制下，控制通过所述移位信号输出端输出移位信号。
3.如权利要求1所述的信号生成电路，其特征在于，所述输出控制电路包括第一输出控制晶体管和第二输出控制晶体管；
所述第一输出控制晶体管的控制极与所述第一输出控制端电连接，所述第一输出控制晶体管的第一极与所述信号输出端电连接，所述第一输出控制晶体管的第二极与所述第一电压端电连接；
所述第二输出控制晶体管的控制极与所述第二输出控制端电连接，所述第二输出控制晶体管的第一极与所述第二电压端电连接，所述第二输出控制晶体管的第二极与所述信号写入端电连接。
4.如权利要求1所述的信号生成电路，其特征在于，所述第一输出电路包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述信号输出端电连接，所述第一输出晶体管的第二极与所述第一电压端电连接；
所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述信号写入端电连接，所述第二输出晶体管的第二极与所述信号输出端电连接。
5.如权利要求2所述的信号生成电路，其特征在于，所述移位信号输出电路包括第一移位输出晶体管和第二移位输出晶体管；
所述第一移位输出晶体管的控制极与所述第一节点电连接，所述第一移位输出晶体管的第一极与所述移位信号输出端电连接，所述第一移位输出晶体管的第二极与所述第一电压端电连接；
所述第二移位输出晶体管的控制极与所述第二节点电连接，所述第二移位输出晶体管的第一极与第二电压端电连接，所述第二移位输出晶体管的第二极与所述移位信号输出端电连接。
6.如权利要求1所述的信号生成电路，其特征在于，所述传输控制电路包括第一控制节点控制电路、第一输入节点控制电路、第一节点控制电路、第一储能电路和第二节点控制电路；
所述第一控制节点控制电路用于在第一时钟信号的控制下，控制将第二电压写入第一控制节点，并在第二节点的电位的控制下，将第一时钟信号写入第一控制节点；
所述第一输入节点控制电路用于在所述第一控制节点的电位的控制下，将第二时钟信号写入第一输入节点；
所述第一储能电路的第一端与所述第一控制节点电连接，所述第一储能电路的第二端与所述第一输入节点电连接，所述第一储能电路用于根据第一控制节点的电位，控制所述第一输入节点的电位；
所述第一节点控制电路用于在第二时钟信号的控制下，控制第一输入节点与所述第一节点电连接，并用于在第二节点的电位的控制下，将第一电压写入第一节点，并用维持第一节点的电位；
所述第二节点控制电路用于在第一时钟信号的控制下，将输入信号写入第二节点，在第二时钟信号和第一控制节点的电位的控制下，控制所述第二节点与第一电压端之间连通，并用于根据第二时钟信号控制第二节点的电位。
7.如权利要求6所述的信号生成电路，其特征在于，所述第一控制节点控制电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与第一时钟信号端电连接，所述第一控制晶体管的第一极与第二电压端电连接，所述第一控制晶体管的第二极与第一控制节点电连接；
所述第二控制晶体管的控制极与所述第二节点电连接，所述第二控制晶体管的第一极与第一时钟信号端电连接，所述第二控制晶体管的第二极与所述第一控制节点电连接；
所述第一输入节点控制电路包括第三控制晶体管；
所述第三控制晶体管的控制极与所述第一控制节点电连接，所述第三控制晶体管的第一极与所述第一输入节点电连接，所述第三控制晶体管的第二极与第二时钟信号端电连接；
所述第一储能电路包括第一存储电容；
第一存储电容的第一端与所述第一控制节点电连接，所述第一存储电容的第二端与所述第一输入节点电连接；
所述第一节点控制电路包括第四控制晶体管、第五控制晶体管和第二存储电容；
所述第四控制晶体管的控制极与所述第二时钟信号端电连接，所述第四控制晶体管的第一极与所述第一输入节点电连接，所述第四控制晶体管的第二极与所述第一节点电连接；
所述第五控制晶体管的控制极与所述第二节点电连接，所述第五控制晶体管的第一极与所述第一电压端电连接，所述第五控制晶体管的第二极与所述第一节点电连接；
所述第二存储电容的第一端与所述第一节点电连接，所述第二存储电容的第二端与所述第一电压端电连接。
8.如权利要求6所述的信号生成电路，其特征在于，所述第二节点控制电路包括第六控制晶体管、第七控制晶体管、第八控制晶体管和第三存储电容；
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与第二节点电连接，所述输入端用于提供输入信号；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第二节点电连接；
所述第八控制晶体管的控制极与所述第一控制节点电连接，所述第八控制晶体管的第一极与所述第七控制晶体管的第二极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；
所述第三存储电容的第一端与所述第二节点电连接，所述第三存储电容的第二端与第二时钟信号端电连接。
9.如权利要求6所述的信号生成电路，其特征在于，所述第二节点控制电路包括第六控制晶体管、第七控制晶体管、第八控制晶体管、第九控制晶体管、第十控制晶体管、第三存储电容和第四存储电容，其中，
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与第三节点电连接，所述输入端用于提供输入信号；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第二节点电连接；
所述第八控制晶体管的控制极与所述第一控制节点电连接，所述第八控制晶体管的第一极与所述第七控制晶体管的第二极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；
所述第九控制晶体管的控制极和所述第九控制晶体管的第一极与所述第三节点电连接，所述第九控制晶体管的第二极与所述第二节点电连接；
所述第十控制晶体管的控制极与所述第二时钟信号端电连接，所述第十控制晶体管的第一极与所述第二节点电连接，所述第十控制晶体管的第二极与所述第七控制晶体管的第二极电连接；
所述第三存储电容的第一端与所述第三节点电连接，所述第三存储电容的第二端与第二时钟信号端电连接；
所述第四存储电容的第一端与所述第二节点电连接，所述第四存储电容的第二端与第二电压端电连接。
10.如权利要求1所述的信号生成电路，其特征在于，所述传输控制电路包括第四节点控制电路、第二节点控制电路、第一节点控制电路和第五节点控制电路，其中，
所述第四节点控制电路用于在第一时钟信号的控制下，将第二电压写入第四节点，并在所述第五节点的电位的控制下，将第一时钟信号写入第四节点；
所述第五节点控制电路用于在第一时钟信号的控制下，将输入信号写入第五节点，并用于维持第五节点的电位；
所述第二节点控制电路用于在第一时钟信号的控制下，将输入信号写入第一节点，并在第二时钟信号和第一节点的电位的控制下，将第一电压写入第二节点；
所述第一节点控制电路用于在所述第四节点的电位和第二时钟信号的控制下，控制将第二时钟信号写入第一节点，并在第二节点的电位的控制下，将第一电压写入第一节点。
11.如权利要求10所述的信号生成电路，其特征在于，所述第四节点控制电路包括第十一控制晶体管、第十二控制晶体管和第十三控制晶体管；
所述第十一控制晶体管的控制极与第一时钟信号端电连接，所述第十一控制晶体管的第一极与第二电压端电连接，所述第十一控制晶体管的第二极与第四节点电连接；
所述第十二控制晶体管的控制极与第五节点电连接，所述第十二控制晶体管的第一极与第一时钟信号端电连接；
所述第十三控制晶体管的控制极与所述第五节点电连接，所述第十三控制晶体管的第一极与所述第十二控制晶体管的第二极电连接，所述第十三控制晶体管的第二极与所述第四节点电连接；
所述第一节点控制电路包括第十四控制晶体管、第十五控制晶体管、第五存储电容、第二存储电容和第十六控制晶体管，其中，
所述第十四控制晶体管的控制极与第四节点电连接，所述第十四控制晶体管的第二极与第二时钟信号端电连接；
所述第五存储电容的第一端与所述第十四控制晶体管的第二极电连接，所述第五存储电容的第二端与所述第四节点电连接；
所述第二存储电容的第一端与第一节点电连接，所述第二存储电容的第二端与第一电压端电连接；
所述第十五控制晶体管的控制极与第二时钟信号端电连接，所述第十五控制晶体管的第一极与第一节点电连接，所述第十五控制晶体管的第二极与所述第十四控制晶体管的第二极电连接；
所述第十六控制晶体管的控制极与第二节点电连接，所述第十六控制晶体管的第一极与第一节点电连接，所述第十六控制晶体管的第二极与第一电压端电连接；
所述第五节点控制电路包括第十七控制晶体管和第六存储电容，其中，
所述第十七控制晶体管的控制极与第一时钟信号端电连接，所述第十七控制晶体管的第一极与输入端电连接，所述第十七控制晶体管的第二极与第五节点电连接；
所述第六存储电容的第一端与所述第五节点电连接，所述第六存储电容的第二端与所述第一电压端电连接。
12.如权利要求10所述的信号生成电路，其特征在于，所述第二节点控制电路包括第十八控制晶体管、第十九控制晶体管、第二十控制晶体管和第七存储电容，其中，
所述第十八控制晶体管的控制极与第一时钟信号端电连接，所述第十八控制晶体管的第一极与输入端电连接，所述第十八控制晶体管的第二极与所述第二节点电连接；
所述第十九控制晶体管的控制极与第四节点电连接，所述第十九控制晶体管的第二极与第一电压端电连接；
所述第二十控制晶体管的控制极与第二时钟信号端电连接，所述第二十控制晶体管的第一极与第二节点电连接，所述第二十控制晶体管的第二极与所述第十九控制晶体管的第一极电连接；
所述第七存储电容的第一端与所述第二节点电连接，所述第七存储电容的第二端与第二时钟信号端电连接。
13.如权利要求10所述的信号生成电路，其特征在于，所述第二节点控制电路包括第十八控制晶体管、第十九控制晶体管、第二十控制晶体管、第七存储电容、第二十一控制晶体管、第二十二控制晶体管和第八存储电容，其中，
所述第十八控制晶体管的控制极与第一时钟信号端电连接，所述第十八控制晶体管的第一极与输入端电连接，所述第十八控制晶体管的第二极与第六节点电连接；
所述第二十二控制晶体管的控制极与所述第二十二控制晶体管的第一极都与第六节点电连接，第二十二控制晶体管的第二极与第二节点电连接；
所述第八存储电容的第一端与所述第六节点电连接，所述第八存储电容的第二端与第二时钟信号端电连接；
所述第十九控制晶体管的控制极与第四节点电连接，所述第十九控制晶体管的第二极与第一电压端电连接；
所述第二十控制晶体管的控制极与第二时钟信号端电连接，所述第二十控制晶体管的第一极与第六节点电连接，所述第二十控制晶体管的第二极与所述第十九控制晶体管的第一极电连接；
所述第二十一控制晶体管的控制极与第二时钟信号端电连接，所述第二十一控制晶体管的第一极与第二节点电连接，所述第二十一控制晶体管的第二极与第二十控制晶体管的第二极电连接；
所述第二十二控制晶体管的控制极与所述第二十二控制晶体管的第一极都与第六节点电连接，所述第二十二控制晶体管的第二极与第二节点电连接；
所述第七存储电容的第一端与第二节点电连接，所述第七存储电容的第二端与第二电压端电连接。
14.一种信号生成方法，应用于如权利要求1至13中任一权利要求所述的信号生成电路，其特征在于，所述信号生成方法包括：
传输控制电路在第一时钟信号、第二时钟信号和输入信号的控制下，控制第一节点的电位和第二节点的电位；
第一输出电路在所述第一节点的电位的控制下，控制信号输出端与第一电压端之间连通，在第二节点的电位的控制下，控制信号输出端与信号写入端之间连通；
输出控制电路分别在第二输出控制信号的控制下，控制信号写入端与第二电压端之间连通，并在第一输出控制信号的控制下，控制信号输出端与第一电压端之间连通。
15.一种信号生成模组，其特征在于，包括多级如权利要求1至13中任一权利要求所述的信号生成电路。
16.如权利要求15所述的信号生成模组，其特征在于，除了第一级信号生成电路之外，每一级信号生成电路包括的输入端与相邻上一级移位寄存器单元的信号输出端电连接。
17.如权利要求15所述的信号生成模组，其特征在于，所述信号生成电路还包括移位信号输出端；
除了第一级信号生成电路之外，每一级信号生成电路包括的输入端与相邻上一级移位寄存器单元的移位信号输出端电连接。
18.一种显示装置，其特征在于，包括如权利要求15至17中任一权利要求所述的信号生成模组。
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