KR100370164B1

KR100370164B1 - 비트라인의 누설전류 보상이 가능한 풀업회로

Info

Publication number: KR100370164B1
Application number: KR10-2000-0079270A
Authority: KR
Inventors: 최정균
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-20
Filing date: 2000-12-20
Publication date: 2003-01-30
Also published as: KR20020049942A; US6501687B2; JP2002208280A; US20020075729A1

Abstract

본 발명은 비트라인에서 발생하는 누설전압을 보상하여 저전력 반도체 메모리 소자의 구동시에도 센싱 시간의 증가로 인한 스피드 디레이나 센스 증폭기의 오동작을 방지하는 누선전류 보상 가능의 비트라인 풀업 회로를 제공하기 위한 것으로, 한쌍의 비트라인 풀업 트랜지스터와 하나의 비트라인 이퀄라이즈 트랜지스터를 가지는 비트라인 풀업회로에 있어서, 상기 비트라인과 비트라인 풀업 트랜지스터에 각각 일단이 접속되어 비트라인의 누설을 감지하는 누설전류 감지부와, 상기 비트라인 일단이 연결되어 비트라인의 누설전류를 보상하여주는 누설전류 보상부와, 상기 누설전류 보상부와 제 1 전원 사이에 연결되어 상기 누설전류 보상부의 전원 공급을 제어하는 누설전류 보상 제어부와, 상기 비트라인의 누설전류량을 저장하고 이 저장된 누설전류량에 따라 상기 누설전류 보상부를 제어하도록 일단은 상기 누설전류 보상부의 제어 단자에, 타단은 제 2 전원에 각각 연결된 누설전류 저장부와, 상기 비트라인과 상기 누설전류 저장부에 각각 일단이 연결되어 상기 누설전류 저장부가 비트라인의 누설전류량에 상응하는 값을 저장하도록 상기 비트라인과 누설전류 저장부의 연결을 제어하는 누설전류 저장 제어부를 구비함을 특징으로 한다.

Description

비트라인의 누설전류 보상이 가능한 풀업회로{Pull-up Scheme Compensable Leakage Current in Bit Lines}

본 발명은 메모리 소자의 비트라인 풀업(Bit-line Pull-up) 회로에 관한 것으로, 더욱 구체적으로는 비트라인의 누설 전류를 보상하여 낮은 전원 전압에서도 사용가능하도록한 비트라인 누설 전류 보상가능의 풀업 회로에 관한 것이다.

일반적으로 반도체 메모리 소자의 메모리셀을 엑세스할 때에는 리드/라이트 사이클 다음에 프리차지 사이클(Precharge Cycle)을 두어 리드/라이트시에 풀 Vcc 레벨로 벌어져 있는 비트라인과 비트바라인(Bit Bar Line)을 특정 레벨로 같게 해주어야한다.

이러한 동작을 달성하기 위해서 비트라인 풀업 회로를 사용하고 있다.

그러나 프로세스 기술이 0.18㎛이하로 가고, 전원전압이 1.5V 이하에서 동작하는 메모리에서는 임계전압(Threshold Voltage : Vth)을 최대한 낮춰야하지만 임계전압(Vth)이 일정값 이하가 되면, 비트라인의 누설전류가 너무 커지기 때문에 일정값 이하로 낮출 수가 없다.

즉, 도 1에 도시되어 있는 바와같이 종래의 비트라인의 풀업회로는 한쌍의 비트라인(BL,) 사이에 이퀄라즈용 PMOS 트랜지스터(Pe)를 연결하고, 이들 비트라인의 각각 및 이퀄라이즈용 PMOS 트랜지스터 양단에는 일단에 전원전압(Vcc)이 인가되는 풀업용의 PMOS 트랜지스터(P_P,P_Pb)가 연결되어 있으며, 상기 이퀄라이즈용의 PMOS 트랜지스터(Pe) 및 한쌍의 풀업용 PMOS 트랜지스터(P_P,P_Pb)의 게이트에는 외부에서 제공되는 신호eqb와 pub가 각각 인가되어 있다. 그리고 상기 신호 eqb 및 pub의 파형 도 3(a)~3(b)에 도시된 바와같다.

이와같이 구성된 종래의 비트라인 풀업회로는 도 3(a)~3(b)에 도시된 바와같이 프리차지 사이클 구간에 외부로부터 이퀄라이즈용 신호 eqb와 풀업용 신호 pub를 제공받아 이퀄라이즈용 PMOS 트랜지스터(Pe)와 풀업용 PMOS 트랜지스터(P_P,P_Pb)를 구동시켜 이퀄라이즈와 풀업 동작을 동시에 수행한다. 이때 비트라인에 누설전류가 없어 이상적인 경우에는 풀업 및 이퀄라이즈 동작이 수행 전후 회로 사이클에서 도 3(c)에 도시된 바와같이 검출되는 비트라인(BL)과 비트라인()은 전압차가 커서 이들 검출된 비트라인(BL,)을 두입력으로 하는 센스 증폭기는 정상적으로 작동된다.

그러나 이동통신 단말기등은 소비전력을 최소화하기 위하여 전원전압을 최대한 낮추어 가고 있다. 따라서 이동 단말기에 사용되는 소자들 또한 전원전압이 낮아져야한다. 그러나 전원전압이 낮아지게 되면 각 소자의 임계값 전압(Vth)의 값이 낮아져야만 하기 때문에 각 소자들에서는 상기 누설전류가 커지는 단점 또한 생긴다. 특히 메모리 소자들중 전원전압이 1V내외에서 동작을 해야하는 저전력 SRAM에서는 디바이스의 원활한 동작을 위해서는 임계값 전압(Vth)을 최대한 낮춰야하지만, 임계값 전압이 일정레벨 이하에 도달하면 누설전류가 기하급수적으로 커지게되어 원하는 레벨로 임계값 전압을 맞출수가 없다.

특히 저전력 SRAM의 비트라인에서의 누설전류는 아주 심각한 문제를 일으키며, 도 3(d)에 도시된 바와같이 비트라인에서의 누설전류가 커지면 비트라인(BL)과 비트라인()사이의 전압차(VBL)가 줄어들게 되어 이들 비트라인을 두 입력으로 하는 센스 증폭기에서의 센싱시간이 늘어나서 스피드 디레이가 발생하거나 심하면 센스 증폭기가 오동작을 일으켜 디바이스 자체가 고장이 발생하게 되는 문제점이 있었다.

따라서 본 발명은 이와같은 종래 기술의 문제점을 감안하여 발명한 것으로, 본 발명의 목적은 비트라인에서 발생하는 누설전압을 보상하여 저전력 반도체 메모리 소자의 구동시에도 센싱 시간의 증가로 인한 스피드 디레이나 센스 증폭기의 오동작을 방지하는 누설전류 보상 가능의 비트라인 풀업 회로의 제공에 있다.

도 1은 종래의 비트라인의 풀업 회로를 개략적으로 나타낸 도면,

도 2는 본 발명에 따른 비트라인의 누설전류 보상이 가능한 풀업 회로를 예시적으로 나타낸 도면,

도 3(a)~(d)는 종래 비트라인의 풀업 회로에서의 인가되는 제어 신호 및 각 동작 사이클에서의 비트라인 전압의 파형도,

도 4(a)~(e)는 본 발명에 따른 풀업회로에서의 제어신호 및 각 동작 사이클에서의 비트라인 전압의 파형도이다.

주요 도면 부호의 부호 설명

10 : 풀업 및 이퀄라이즈 회로부 11 : 누설전류 감지부

12 : 누선전류 보상부 13 : 누선전류 보상 제어부

14 : 누선전류 저장부 15 : 누설전류 저장 제어부

BL,: 비트라인 Pe,P_P, P_PB : PMOS 트랜지스터

P1~P6 : PMOS 트랜지스터 P1B~P6B : PMOS 트랜지스터

N1,N1B : NMOS 트랜지스터

CAP7,CAP7B : 커패시터수단

이와같은 발명의 목적을 달성하기 위한 본 발명의 누설전류 보상가능의 비트라인 풀업회로는, 한쌍의 비트라인 풀업 트랜지스터와 하나의 비트라인 이퀄라이즈 트랜지스터를 가지는 비트라인 풀업회로에 있어서, 상기 비트라인과 비트라인 풀업 트랜지스터에 각각 일단이 접속되어 비트라인의 누설을 감지하는 누설전류 감지부와, 상기 비트라인에 일단이 연결되어서 비트라인의 누설전류를 보상해주는 누설전류 보상부와, 상기 누설전류 보상부와 제 1 전원 사이에 연결되어 상기 누설전류 보상의 전원공급을 제어하는 누설전류 보상제어부와, 상기 비트라인의 누설전류량을 저장하고 이 저장된 누설전류량에 따라 상기 누설전류 보상부를 제어하도록 일단은 상기 누설전류 보상부의 제어단자에, 타단은 제 2 전원에 연결된 누설전류 저장부와, 상기 비트라인과 상기 누설전류 저장부에 각각 일단이 연결되어 상기 누설전류 저장부가 비트라인의 누설 전류량에 상응하는 값을 저장하도록 상기 비트라인과 누설전류 저장부의 연결을 제어하는 누설전류 저장 제어부를 구비함을 특징으로 하고 있습니다.

이와같은 보 발명의 특징에 의하면 프리차지 사이클 동안 비트라인의 누설전류를 누설전류 감지부가 감지하고 이 감지된 전류량이 누설전류 저장부에 저장되었다가 리드시에 상기 누설전류 저장부에 저장된 누설전류에 따라 상기 누설전류 보상부가 비트라인의 누설전류량을 보상하도록 하게되어 한쌍의 비트라인간의 전압차가 누설전류가 없는 경우와 동일하게 되어 낮은 전압에서 반도체 메모리 소자를 구동하더라도 디레이 타임이나 오동작을 방지할 수 있다.

이하 본 발명의 실시예에 대하여 첨부도면에 근거하여 상세히 설명한다.

본 발명의 실시예에 대한 회로도가 도 2에 예시적으로 도시되어 있다. 도 2는 간략화를 위하여 매트릭스 상으로 형성된 반도체 메모리 장치에서 다만 한쌍의 비트라인(BL,)과 이에 연결되는 풀업 및 이퀄라이즈 회로와 누설전류 보상회로만을 도시하고 있음을 유의하여야 한다.

도 2를 참조하면 본 발명의 풀업회로는 한쌍의 비트라인(BL,)에 접속된 이퀄라이즈용의 PMOS 트랜지스터(P6) 및 상기 PMOS 트랜지스터(P6)의 양단 및 상기 한쌍의 비트라인(BL,)에 접속된 풀업용 PMOS 트랜지스터(P1,P1B)로 형성되는 풀업 및 이퀄라이즈 회로부(10)를 구비한 비트라인 풀업회로에 있어서, 상기 비트라인(BL,)과 상기 풀업용 PMOS 트랜지스터(P1,P1B)에 각각 일단이 접속된 게이트와 드레인 공통 접속의 PMOS 트랜지스터(P2,P2B)로 형성되는 비트라인의 누설전류 감지부(11)와, 상기 비트라인(BL,)에 일단이 연결되어 비트라인의 누설을 보상하여 주도록 PMOS 트랜지스터(P4,P4B)로 형성된 누설전류 보상부(12)와, 상기 누설전류 보상부(12)의 PMOS 트랜지스터(P4,P4B)와 제 1 전원(Vcc) 사이에 연결되는 PMOS 트랜지스터(P3,P3B)로 형성되어 누설전류 보상부(12)의 전원공급을 제어하는 누설전류 보상제어부(13)와, 상기 비트라인(BL,)의 누설전류량을 저장하고 이 저장된 누설전류량에 따라 제어하도록 일단은 상기 누설 전류 보상부(12)의 제어단자인 PMOS 트랜지스터(P4,P4B)의 게이트에 접속되고 타단은 접지 단자에 접속되는 커패시터 수단(CAP7,CAP7B)으로 형성된 누설전류 저장부(14)와, 상기 비트라인(BL,)과 상기 누설전류 저장부(14)의 커패시터 수단(CAP7,CAP7B)에 접속되는 스위칭 수단인 PMOS 트랜지스터(P5,P5B) 및 NMOS 트랜지스터(N1,N1B)로 형성되는 누설전류 저장 제어부(15)를 구비하여 구성되어 있다

상기 누설전류 저장부(14)의 커패시터 수단은 NMOS 트랜지스터의 드레인과 소오스를 공통접속하여 접지 단자에 NMOS 트랜지스터의 게이트를 상기 누설전류 보상부(12) 및 누설전류 저장 제어부(15)에 접속하도록 구성되어 있고 상기 누설전류 보상 제어부(13)의 PMOS 트랜지스터(P3,P3B)의 게이트는 도 4(c)에 도시된 외부신호 Compb가, 그리고 상기 누설전류 저장 제어부(15)의 스위칭 수단인 PMOS 트랜지스터(P5,P5B)와 NMOS 트랜지스터(N1,N1B)는 각각의 드레인 및 소오스가 공통접속되어 상기 누설전류 저장부(14) 및 비트라인(BL,)에 접속되고, 이들의 게이트에는 도 4(d)에 도시된 바와같이 외부에서 공급되는 제어신호 swb 및 sw가 인가되어 있다.

이와같이 구성된 실시예의 누설전류 보상 가능의 풀업회로의 동작을 도 3 및 도 4(a)~4(e)에 근거하여 설명한다.

프리-차지 사이클 동안에는 도 4(a)~(d)에 도시된 바와같은 pub,eqb,compb 및 swb가 인가된다. 이때 유의하여야 할 점은 이퀄라이즈용 제어신호 eqb로서 도 3(b)에서는 프리-차지 사이클동안 로우 레벨이었으나 본 실시예에서는 프리-차지 사이클 중에서 비트라인(BL,)이 실질적으로 등화된 후, 비트라인의 누설 전류를 감지 할 수 있도록 소정기간동안 하이레벨을 취하도록 하고 있는 점이다.

다시, 도 3 및 도 4(a)~도 4(e)를 참조하면, 프리-차지 사이클동안에는 도 4(a)~(d)와같은 제어신호가 인가되기 때문에 플업 및 이퀄라이즈 회로부(11)의 풀업 트랜지스터(P1,P1B)와 이퀄라이즈용 트랜지스터(P6)가 각각 구동되어 비트라인(BL,)의 전위가 실질적으로 같은 시점(T1)이 오게된다. 이 시점(T1)에서 제어신호 eqb 및 compb를 모두 하이레벨로 하여주면, 풀업 및 이퀄라이즈 회로부(10)의 이퀄라이즈용 PM 트랜지스터(P6)는 그 동작을 중지함과 동시에 누설전류 감지부(11)는 비트라인(BL,)의 누설전류량에 따라 비트라인 (BL,)의 전압이 저하되므로 누설전류 감지부(11)의 PMOS 트랜지스터(P2,P2B)를 통하여 풀업되는 전류량이 다르게 되어 비트라인(BL,)의 전압은 도 4(e)와 같이 누설전류량에상응하는 전압 차이(VBL)가 나타나게 된다.

한편, 제어신호 swb는 프리-차지 사이클의 개시와 동시에 도 4(d)와 같이 로우 레벨의 전압으로 되기 때문에 누설전류 저장 제어부(15)의 스위칭 수단인 PMOS 트랜지스터(P5,P5B)와 NMOS 트랜지스터(N1,N1B)가 비트라인(BL,)의 등화를 개시하여 실질적으로 비트라인(BL,)의 전위가 동일하게 되는 시점(T1)에서 도통되어 있으므로, 시점(T1)의 이전에 비트라인(BL,)에 저장된 누설 전류량이 모두 방전되어 초기화된 후, 시점(T1)에서 Compb도 eqb와 동시에 하이레벨로 되어(이때 누설전류 저장 제어부(15)는 여전히 도전상태임)누설 전류 보상제어부(13)의 PMOS 트랜지스터(P3,P3B)의 구동이 중지되어, 누설전류 저장부(14)의 커패시터 수단(CAP7,CAP7B)에 순수한 누설전류량만이 누설전류 저장 제어부(15)를 통하여 시점 T2까지 저장된다. 시점 T2에서 swb를 하이레벨(따라서, 당연히 sw는 로우레벨)로, 그리고 Compb 및 eqb는 로우레벨로 되므로, 상기 누설전류 저장 제어부(15)의 스위칭 수단인 PMOS 트랜지스터(P5,P5B) 및 NMOS 트랜지스터(N1,N1B)가 오프되고, 이퀄라이즈용 PMOS 트랜지스터(p6) 및 누설전류 보상 제어부(13)의 PMOS 트랜지스터(P3,P3B)가 동작하기 시작하므로 누설전류 저장부(14)는 누설전류량의 저장을 유지함과 동시에 비트라인(BL,)이 다시 등화된 후 리드 사이클 기간중에는 누설전류 저장부(14)에 상기 저장된 누설전류량에 따라 누설보상부(13)가 구동되어 이에 상응하는 전류가 비트라인(BL,)에 공급되므로 비트라인(BL,)의 누설전류량이 보상되어 도 4(e)에 도시된 바와같이 비트라인(BL,)간의 전압차(VBL)가 누설전류량이 없는 이상적인 경우인 도 2(c)와 같이 크게된다.

이상과 같이 본 발명의 비트라인 풀업회로는 비트라인의 누설전류량이 완전히 보상되므로 전원전압이 1V내외에서 동작하는 디바이스에서 임계값 전압(Vth)이 낮아지게 되어 커지는 누설전류에 의한 회로장치의 디레이 타임이나 오동작 등의 문제점이 해결하게 되어 저전력으로 구동되는 통신 단말기 등에 사용되는 반도체 소자에 매우 유효하다.

Claims

한쌍의 비트라인 풀업 트랜지스터와 하나의 비트라인 이퀄라이즈 트랜지스터를 가지는 비트라인 풀업회로에 있어서,

상기 비트라인과 비트라인 풀업 트랜지스터에 각각 일단이 접속되어 비트라인의 누설을 감지하는 누설전류 감지부와,

상기 비트라인 일단이 연결되어 비트라인의 누설전류를 보상하여주는 누설전류 보상부와,

상기 누설전류 보상부와 제 1 전원 사이에 연결되어 상기 누설전류 보상부의 전원 공급을 제어하는 누설전류 보상 제어부와,

상기 비트라인의 누설전류량을 저장하고 이 저장된 누설전류량에 따라 상기 누설전류 보상부를 제어하도록 일단은 상기 누설전류 보상부의 제어 단자에, 타단은 제 2 전원에 각각 연결된 누설전류 저장부와,

상기 비트라인과 상기 누설전류 저장부에 각각 일단이 연결되어 상기 누설전류 저장부가 비트라인의 누설전류량에 상응하는 값을 저장하도록 상기 비트라인과 누설전류 저장부의 연결을 제어하는 누설전류 저장 제어부를 구비함을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업 회로.
청구항 1에 있어서,

상기 누설전류 감지 회로부는, 프리차지 사이클 동안 한쌍의 비트라인이 이퀄라이즈 된 후 이퀄라이즈 트랜지스터의 작동이 중지된 기간동안 작동되어 상기 한쌍의 비트라인의 누설전류의 양을 각각 감지하도록 구성됨을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업 회로.
청구항 1에 있어서,

상기 누설전류 보상제어부는, 외부신호(compb)에 의해 프리차지 사이클 기간중 상기 감지회로부가 작동되는 동안 상기 누설전류 보상부의 전원 공급을 차단하도록 구동이 중지되게 제어되는 PMOS 트랜지스터(P3,P3B)로 구성됨을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업회로.
청구항 1에 있어서,

상기 누설전류 보상부는, 상기 누설전류 회로 제어부를 통해 전원이 공급되는 동안 상기 누설전류 저장부에 저장된 누설전류량으로 제어하여 상기 비트라인의 누설전류를 보상하는 한쌍의 PMOS 트랜지스터(P4,P4B)로 구성됨을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업회로.
청구항 1에 있어서,

상기 누설전류 저장회로부는, 상기 누설전류 저장제어부의 제어에 따라 상기 감지부에서 감지된 비트라인의 누설전류량을 저장하도록 하는 커패시터 수단(CAP7,CAP7B)으로 구성됨을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업 회로.
청구항 1에 있어서,

상기 누설전류 저장 제어부는, 상기 감지된 비트라인의 누설전류량을 상기 누설전류 저장 회로부에 저장하도록 외부의 제어신호(sw,swb)에 의해 상기 누설전류 저장부와 상기 비트라인의 연결이 제어되게 구성됨을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업회로.
청구항 1에 있어서,

상기 제 1 전원의 전위는 Vcc이고, 상기 제 2 전원의 전위는 접지 전위임을 특징으로 하는 누설전류 보상 가능의 비트라인 풀업 회로.