KR100383000B1 - 반도체 메모리소자의 저전압 고속 센싱회로 - Google Patents

반도체 메모리소자의 저전압 고속 센싱회로 Download PDF

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본 발명의 반도체 메모리소자의 저전압 고속 센싱회로는 스위칭용 엔모스 트랜지스터를 통해 센스앰프와 연결된 로컬 I/O 라인과, 상기 로컬 I/O 라인을 균등화하기 위한 이퀄라이저와, 상기 로컬 I/O 라인의 신호를 증폭하기 위한 래치부와, 상기 래치부에 전원을 공급하기 위한 전원공급부와, 상기 로컬 I/O 라인과 글로벌 I/O 라인을 연결하기 위한 스위치부를 포함하여 구성되며, 상기 전원공급부와 래치부를 통해 저전압시 I/O 라인에 나타나는 신호레벨을 증가시켜 저전압시에 발생하는 로컬 I/O 라인과 글로벌 I/O 라인간의 전위차 감소를 방지함으로써 센싱속도를 향상시킬 수 있는 효과가 있다.

Description

반도체 메모리소자의 저전압 고속 센싱회로
본 발명은 반도체 메모리소자에 관한 것으로, 특히 저전압시에도 고속 센싱을 할 수 있는 반도체 메모리소자의 저전압 고속 센싱회로에 관한 것이다.
도 1은 종래의 기술에 의한 간접 센스 앰프(indirect sense amp)를 사용한반도체 메모리소자의 센싱회로를 도시한 것으로, 상기 센스앰프는 두 개의 피모스 트랜지스터(P1a, P2a)와, 두 개의 엔모스 트랜지스터(N1a, N1b)가 상기 피모스 트랜지스터(P1a)의 게이트에 엔모스 트랜지스터(N1a)의 게이트가 연결되고, 이 연결점이 다시 피모스 트랜지스터(P1a)와 엔모스 트랜지스터(N1a)의 드레인에 연결된다.
이것은 필요한 만큼 반복되고, 상기 피모스 트랜지스터(P1a,P2a)의 소스와 다른 피모스 트랜지스터(P3a)의 드레인이 연결되며, 상기 피모스 트랜지스터(P1a,P2a)의 소스가 피모스 트랜지스터(P3a)를 사이에 두고 VCL(내부발생전압 또는 외부인가전압)에 전기적으로 연결되어 있고, 상기 엔모스 트랜지스터 (N1a, N1b)의 소스는 엔모스 트랜지스터(N3a)의 드레인에 연결되고, 상기 엔모스 트랜지스터(N3a)의 소스는 접지되어 있다.
그리고 상기 비트라인(BIT,)과 로컬 I/O라인에는 엔모스 트랜지스터(N4a, …, N11a)가 연결되어 온,오프 동작을 통해 두 라인간을 연결 또는 차단한다.
또한 로컬 I/O라인에는 등화를 위해 게이트에 이퀄라이징 신호(EQB)가 인가되는 피모스(P4a)가 연결됨과 아울러, 프리차지 레벨을 조절하기 위해 프리차지 신호(PCH)를 입력으로 하는 두 개의 엔모스 트랜지스터(N12a, N13a)가 연결되어 있다.
또한 상기 로컬 I/O라인은 엔모스 트랜지스터(N14a)와 피모스트랜지스터(P5a)로 구성된 전송게이트와, 엔모스 트렌지스터(N15a)와 피모스 트랜지스터(P6a)로 구성된 전송게이트를 통해 글로벌 I/O 라인과 연결되어 있으며, 상기 글로벌 I/O 라인은 모든 셀 동작이 정지된 대기상태에서 전기적으로 플로팅되거나 이상레벨이 되지 않고, 이후 있을 동작에 대비하여 최적동작을 할 수 있도록 두 개의 프리차지용 엔모스 트랜지스터(N16a, N17a)가 연결되어 있다.
상기와 같이 구성된 반도체 메모리소자의 센싱회로의 동작들을 살펴보면, 먼저 외부 어드레스에 의해 디코딩된 매트리스 선택신호(MAT SELECT)가 인가되면 상기 로컬 I/O라인과 글로벌 I/O라인이 연결되고, 이에 맞추어 프리차지 신호(PCH)가 로우되어 로컬 I/O 라인의 프리차지를 멈추며, 이후 선택된 매트리스의 워드라인에 의해 셀이 상기 센스앰프와 연결되며, 비트라인 쌍의 신호 차에 의해 비트라인 센싱을 수행한다.
그리고 이 과정중에서 외부에서 들어온 Y계 어드레스에 의해 디코딩된 Ysi신호가 인가되어 상기 비트라인과 로컬 I/O라인을 상기 엔모스 트랜지스터(N4a/N5a)를 통해 연결하며, 이 연결로 상기 센스앰프에 의해 증폭된 상기 비트라인의 신호가 상기 로컬 I/O라인으로 전달되며, 이때 상기 비트라인의 신호 전압폭이 전달과정에서 감소하게 된다.
이후 상기 로컬 I/O 라인에 전달된 신호는 매인 앰프(20)를 통해 최종 증폭됨으로써 신호증폭을 완료하며, 이때 상기 글로벌 I/O 라인과 로컬 I/O라인은 계속하여 VCC-VTN를 유지하며 글로벌 I/O라인에 약 200mV의 전위차를 갖는 신호쌍을 메인 앰프에 전달한다.
그러나 상기와 같은 종래의 반도체 메모리소자의 센싱회로에 의하면, 프리차지를 VCC-VTH레벨로 함으로써 차동증폭기의 증폭속도를 증가시킬 수 있으며, 비트라인에 역으로 로컬 I/O라인의 신호가 들어가 하이(high)신호의 레벨을 낮추어 리프레시(refresh) 특성이 악화되는 것을 방지할 수 있으나, 저전압시에는 상기 로컬 I/O라인에서 글로벌 I/O라인으로 신호가 전달될 때 신호폭이 센싱하기에 적합하지 않은 레벨까지 감소하기 때문에 센싱시간이 많이 필요하고, 이로인해 센싱속도가 지연되는 문제점이 있었다.
따라서 본 발명의 목적은 저전압시에도 고속센싱할 수 있는 반도체 메모리소자의 저전압 고속 센싱회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리소자의 저전압 고속 센싱회로는, 스위칭용 엔모스 트랜지스터를 통해 센스앰프와 연결된 로컬 I/O 라인과, 상기 로컬 I/O 라인을 균등화하기 위한 이퀄라이저와, 상기 로컬 I/O 라인의 신호를 증폭하기 위한 래치부와, 상기 래치부에 전원을 공급하기 위한 전원공급부와, 상기 로컬 I/O 라인과 글로벌 I/O 라인을 연결하기 위한 스위치부를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 기술에 의한 반도체 메모리소자의 센싱회로도.
도 2는 본 발명에 의한 반도체 메모리소자의 저전압 고속 센싱회로도.
도 3은 본 발명에 의한 반도체 메모리소자의 저전압 고속 센싱 개념도.
도 4는 본 발명에 의한 반도체 메모리소자의 저전압 고속 센싱 회로의 동작 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
100 : 센스앰프 110 : 전원 공급부
120 : 메인 엠프 130 : 로컬 I/O 라인
140 : 글로벌 I/O 라인 150 : 이퀄라이저
160 : 래치부 170 : 스위치부
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리소자의 저전압 고속센싱회로는, 도 2에 도시한 바와 같이 종래와 동일하게 구성된 센스앰프(100)와, 센스 앰프 인에이블신호(SAP)에의해 상기 센스앰프와 VCL을 연결하기 위한 피모스 트랜지스터(P1b)와, 다른 센스 앰프 인에이블신호(SAN)에 의해 상기 센스앰프와 Vss를 연결하기 위한 엔모스 트랜지스터(N1b)와, 게이트에 Ysi신호가 인가되어 상기 Y어드레스의 조합에 의한 디코딩 값에 따라 Ysi로부터 Ys(i+n) 중 하나를 선택하도록 하며, 아울리 비트라인과 로컬 I/O라인(130) 사이에서 스위칭동작을 하는 스위칭용 엔모스 트랜지스터쌍(N2b/N3b, N4a/N5b,…,N8b/N9b)과, 상기 로컬 I/O 라인를 균등화하기 위한 이퀄라이저(150)와, 상기 로컬 I/O 라인의 신호를 증폭하여 상기 글로벌 I/O라인에 공급하기 위한 래치부(160)와, 벌크 바이어스와는 독립적으로 상기 래치부(160)에 VBB, VPP 전압을 선택적으로 공급하기 위한 전원공급부(110)와, 상기 로컬 I/O 라인(130)과 글로벌 I/O 라인(140)를 연결하기 위한 스위치부(170)로 구성된다.
상기 이퀄라이저(150)는, 종래와 동일하게 이퀄라이즈 신호(EQB)에 의해 상기 로컬 I/O를 동일 레벨로 균등화하기 위한 피모스 트랜지스터(P2b)과, 소스가 전원의 반값인 VCL/2와 연결되고, 각각의 드레인은 상기 로컬 I/O 라인과 연결되며 게이트에 프리차지신호가 인가되어 상기 로컬 I/O를 프리차지시키기 위한 두 개의 엔모스 트렌지스터(N10b,N11b)로 구성된다.
상기 래치부(160)는, 입력과 출력이 서로 맞물리도록 연결된 인버터(I2b,I3b)로 이루어진 인버터 래치와, 각각의 소스가 상기 VCL/2와 연결되고,드레인은 각각 상기 전원공급부의 서로 다른 전압이 인가되도록 연결된 엔모스 트랜지스터(N12b,N13b)로 이루어져 상기 인버터 래치를 사용하지 않을 때 전류흐름을 차단하기 위한 래치 이퀄라이저를 포함하여 구성된다.
상기 전원공급부(110)는, 오실레이터(111a), 상기 오실레이터의 출력을 반전시키기 위한 인버터(I4b), 상기 인버터(I4b)의 출력이 게이트에 인가되며 일측이 접지된 엔모스 트랜지스터(N20b), 상기 엔모스 트랜지스터(120b)와 제1스위치(N18b) 사이에 연결된 엔모스 트랜지스터(N19b)로 이루어져 상기 인버터 래치의 인버터(I2b)에 VBB 레벨을 공급하기 위한 제1전원부(110)와, 인버터(16b), 상기 인버터(I6b)와 전압(VCL) 사이에 직렬연결된 엔모스 트랜지스터(N23b, N24b), 게이트가 상기 엔모스 트랜지스터(N24b)의 소스와 연결되고, 전압(VCL)와 엔모스 트랜지스터(N27b)의 게이트 사이에 연결된 엔모스 트랜지스터(25b), 엔모스 트랜지스터(25b)와 제2스위치(P5b) 사이에 연결된 엔모스 트랜지스터(N27b), 상기 엔모스 트랜지스터(27b)의 게이트와 전압(VCL) 사이에 연결된 엔모스 트랜지스터(26b)로 이루어져 상기 인버터 래치의 인버터(I3b)에 VPP레벨을 공급하기 위한 제2전원부(112)와, 상기 래치부와 제1전원부를 연결하기 위한 제1스위치(N18b)와, 상기 래치부와 제2전원부를 연결하기 위한 제2스위치(P5b)를 포함하여 구성된다.
상기 스위치부(170)는, 엔모스 트렌지스터(N14b)와 피모스 트랜지스터(P3b)로 이루어진 전송게이트와, 엔모스 트랜지스터(N15b)와 피모스 트랜지스터(P4b)로 이루어진 전송게이트 및 매트리스 선택신호를 상기 피모스 트랜지스터(P3b,P4b)에인가하기 위한 인버터(I5b)를 포함하여 구성된다.
상기와 같이 구성된 본 발명의 반도체 메모리소자의 저전압 고속센싱회로는, 결국 도 3에 도시한 바와 같이 로컬 I/O라인(130)로부터 글로벌 I/O 라인으로 신호를 전송할 때 두 개의 인버터(I2b,I3b)를 통해 Vpp 전압과 VBB전압을 인가하여 신호폭이 감소하는 것을 방지하기 위한 것으로 구체적인 동작을 설명하면 다음과 같다.
먼저 도 4a의 매트릭스 선택신호(MS)가 인에이블되면 상기 전송게이트에 의해 상기 로컬 I/O라인과 글로벌 I/O라인이 연결되며, 이에 맞추어 도 4e와 같이 프리차지 동작을 멈추고, 피모스 트랜지스터(P1b)와 엔모스 트렌지스터(N1b)에 각각 도 4b와 도 4c의 센스엠프 인에이블신호를 인가하여 센싱할 준비를 완료한다.
이후 상기 매트릭스 선택신호에 의해 선택된 매트릭스 내의 워드라인 하나가 인에이블되어 셀에 저장되었던 정보가 비트라인에 실리게 되며, 기준비트라인과의 전위 비교에 의해 상기 센스앰프에서 "하이" 또는 "로우" 센싱이 일어난다.
한편, 상기 센싱된 정보가 비트라인에 실리는 동안에 도 4d와 같은 외부 Y어드레스디코딩 신호 Ysi에 의해 비트라인과 로컬 I/O 라인에 연결되며, 이후 VPP레벨과 VBB 레벨 공급하여 상기 비트라인과 로컬 I/O 라인간의 전하용량차에 의해 발생한 로컬 I/O 라인의 전위차를 증폭시킨다.
따라서, 이때 종래의 경우에는 모든 I/O 라인이 VCL-VTN(VTN: 엔모스의 문턱전압)로 프리차지된 상태에서 센싱을 하였으나 본 발명에서는 VCL/2 레벨 프리차지후, 프리차지를 끊고 센싱을 수행하게 되므로 저전압시에 발생하는 로컬 I/O 라인과 글로벌 I/O라인간의 전위차 감소를 방지할 수 있다.
이상에서와 같이 본 발명에 의하면, 전원공급부와 래치부를 통해 저전압시 I/O 라인에 나타나는 신호레벨을 증가시켜 저전압시에 발생하는 로컬 I/O 라인과 글로벌 I/O라인간의 전위차 감소를 방지함으로써 센싱속도를 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 스위칭용 엔모스 트랜지스터를 통해 센스앰프와 연결된 로컬 I/O 라인과, 상기 로컬 I/O 라인을 균등화하기 위한 이퀄라이저와, 상기 로컬 I/O 라인의 신호를 증폭하기 위한 래치부와, 상기 래치부에 전원을 공급하기 위한 전원공급부와, 상기 로컬 I/O 라인과 글로벌 I/O 라인을 연결하기 위한 스위치부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 저전압 고속 센싱회로.
  2. 제1항에 있어서, 상기 래치부는 입력과 출력이 서로 맞물리도록 연결된 인버터 래치와, 상기 인버터 래치를 사용하지 않을 때 전류흐름을 차단하기 위한 래치 이퀄라이저를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 저전압 고속 센싱회로.
  3. 제1항에 있어서, 상기 전원공급부는 VPP 레벨을 공급하기 위한 제1전원부와, VBB 레벨을 공급하기 위한 제2전원부와, 상기 래치부와 제1전원부를 연결하기 위한 제1 스위치와, 상기 래치부와 제2전원부를 연결하기 위한 제2스위치를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 저전압 고속 센싱회로.
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JPS6267799A (ja) * 1985-09-20 1987-03-27 Hitachi Vlsi Eng Corp 半導体記憶装置
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