JPS6267799A

JPS6267799A - 半導体記憶装置

Info

Publication number: JPS6267799A
Application number: JP60206492A
Authority: JP
Inventors: Akinori Matsuo; 章則松尾; Hideaki Takahashi; 秀明高橋; Kazuo Yoshizaki; 吉崎　和夫; Tsutomu Wada; 勉和田; Tsutomu Hirooka; 廣岡　勉
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1985-09-20
Filing date: 1985-09-20
Publication date: 1987-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は、ＲＯＭ　（リード・オンリー・メモリ）を備
えた半導体記憶装置に関するもので、例えば、ＦＡＭＯ
８（フローティングゲート・アバランシェインジェクシ
ョン・絶縁ゲー１〜電界効果トランジスタ）を記憶素子
とするＥＦＲＯＭ　（エレクトリカリ・プログラマブル
・リード・オンリー・メモリ）装置に適用して有効な技
術に関するものである。

〔背景技術〕

ＥＰＲＯＭ装置において、メモリアレイ内の選択される
べき記憶素子は、カラムスイッチ回路のような選択回路
を介して共通データ、線に結合される。これによって、
共通データ線には、記憶素子の作詩データに対応された
データ信号が与えられる。共通データ線に与えられたデ
ータ信号は、センス増幅回路によって検知される。

ここで、共通データ線における信号の変化速度は、それ
における浮遊容量のような不所望な容量によって制限さ
れる。一般的に言って、記憶素子は、ＥＰＲＯＭ装置の
記憶容量の増大のために、著しく小型にされ、それによ
る共通データ線の駆動能力は低い。言い換えると、記憶
素子によってもたらされる共通データ線のレベル変化速
度は、小さい。

記憶素子による共通データ線の低い駆動能力にかかわら
ずに、高速度のデータ読み出しを可能とするために、セ
ンス増幅回路は、共通データ線に与えられるレベル変化
が充分に小さいときでも良好にそのレベルを検出できる
ようにされる。

しかしながら、微小レベルの信号の検出が可能なセンス
増幅回路は、それを構成するＭＯＳＦＥＴのような増幅
素子がいわば線形領域で作動されることになる。これに
応じて、センス増幅回路は、その動作期間中に、それに
動作電流が流れる。

このセンス増幅回路の動作電流は、特にＥＰＲＯＭ装置
を０ＭＯ８（相補型ＭＯ５）集積回路化しようとすると
き、回路の消費電力を著しく小さくできるというＣＭＯ
５回路の一般的特徴を疎外することとなるので、無視で
きない。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、その目的は
、消費電力を低減させることができる半導体記憶装置を
提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、この
明細書の記述及び添付図面から明らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

即ち、一対のＣＭＯＳインバータ回路を主体に成るラッ
チ回路を設け、このラッチ回路によってセンス増幅回路
からの出力信号をラッチさせることによって、センス増
幅回路の動作期間を短縮することを可能にし、もって消
費電力を低減させるものである。

〔実施例〕

第１図は本発明の実施例に係るＥＰＲＯＭ装置の回路図
である。

このＥＰＲＯＭ装置は、代表として示されている複数の
ＦＡＭＯ３ＱＩ、Ｑ２．Ｑ３．Ｑ４を記憶素子とするも
ので、マトリックス状に配列されたこれらＦＡＭＯ５の
内、同じ行に配置されたものはそのコントロールゲート
がそれぞれの行に対応するワード線Ｗｌ、・・・、Ｗｎ
に接続され、同じ列に配置されたものはそのドレインが
それぞれの列に対応するデータ線Ｄ１．・・・、Ｄｎに
接続されてメモリアレイＭ−ＡＲＹを構成している。

上記ワード線Ｗｌ、・・・、ＷｎはＸデコーダ１に接続
され、該Ｘデコーダ１はＸアドレス信号に従でてワード
１ＪｉＷ１．・・・、Ｗｎの選択信号を形成する。また
、データ線Ｄ１．・・・、Ｄｎに対しては。

Ｙアドレス信号に従ってデータ線Ｄ１．・・・、Ｄｎの
選択信号を形成するＹデコーダ２が設けられている。各
データ線Ｄ１．・・・、Ｄｎは、上記Ｙデコーダ２によ
って形成された選択信号を受けるカラムスイッチＭＯ８
ＦＥＴＱ５．Ｑ６を介して共通データ線ＣＤに接続され
る。この共通データ線ＣＤには書込み回路３とデータ読
出し用のセンス増幅回路４とが接続されている。

上記センス増幅回路４は、共通データ線ＣＤにチャージ
電流を供給すると共に、該共通データ線ＣＤの電圧を検
出し増幅するもので、共通データ線ＣＤにそのソースが
接続された増幅用のＮチャンネル型ＭＯＳＦＥＴＱ７と
、このＭＯ８ＦＥＴＱ７のドレインと電源端子Ｖｃｃと
の間に設けられた負荷用のＰチャンネル型ＭＯＳＦＥＴ
Ｑ８とを含んでいる。このＭＯＳＦＥＴＱ８のゲートは
回路の接地電位が定常的に供給されることによって常に
オン状態にされるようになっている。また、共通データ
線ＣＤと回路の電源端子Ｖ　ｃ　ｃとの間には、アドレ
ッシングによって選択されるべきデータ線をチャー・ジ
するためのＮチャンネル型のＭＯＳＦＥＴＱ９とＰチャ
ンネル型ＭＯＳＦＥＴＱ１ｏとから成るＣＭＯ８回路が
設けられている。

更に、共通データ線ＣＤの電圧をゲートに受けるＮチャ
ンネル型ＭＯＳＦＥＴＱＬ１と電源端子■ａ　ｃに接続
されたＰチャンネル型ＭＯＳＦＥＴＱ１２とにより構成
された反転増幅回路（インバータ回路）が設５ブられ、
その出力電圧はＭＯＳＦＥＴＱ７及びＭＯＳＦＥＴＱ９
のゲートに供給される。それと共に、その出力端は１く
チャンネル型ＭＯ８ＦＥＴＱ１３のドレインに結合され
ている。

このセンス増幅回路４はタイミング信号φ１によって動
作制御可能とされている。即ち、ＭＯ８ＦＥ　Ｔ　Ｑ　
１３　ＭＬびに上記ＭＯ３［’ＥＴＱ１０．Ｑ１２のゲ
ートにはタイミング信号φ１が供給されるようになって
いる。タイミング信号φ、は、後で説明する制御回路Ｃ
ＮＴから出力され、センス増幅回路４が動作状態にされ
るべき比較的短い期間だけロウレベルにされる。

以上のような構成を有するＥＰＲＯＭ装置は、記憶情報
の読出し時において、Ｘデコーダ１、Ｙデコーダ２によ
って記憶素子を選択する期間に対応した時期にだけ、タ
イミング信号φ、がロウレベルにされることによって共
通データ線ＣＤにチャージ電流を流し、また、非選択期
間においては該チャージ電流の供給を断つことによって
消費電力の低減が図れる。

即ち、タイミング信号φ、がロウレベルにされると、Ｍ
Ｏ８ＦＥＴＱＩＯ，Ｑ１２がオン状態にされると共に＋
　ＭＯＳＦＥＴＱＩ３がオフ状態にされる。ＭＯＳＦＥ
ＴＱ１３がオフ状態にされ且つＭＯＳＦＥＴＱ１２がオ
ン状態にされることによって、ＭＯＳＦＥＴＱ７．Ｑ９
がオン状態にされ、共通データ線ＣＤにチャージ電流が
供給される。ここで１選択されるべき記憶素子は予めの
書込みデータに従ってワード線選択レベルに対して高い
しきい値電圧又は低いしきい値電圧を持つでいる。それ
故に例えば、オン状態（書込みされている論理「１」の
状態）にされているＦＡＭＯＳをワード線選択レベルに
よって読出した場合、共通データ線ＣＤはロウレベルに
される。この共通データ線ＣＤのロウレベルはＭＯＳＦ
ＥＴＱＩＬ。

Ｑ１２から成る反転増幅回路の出力電圧により制御され
るＭＯＳＦＥＴＱ７によってロウレベルとして取出され
、後で説明するラッチ回路１４へ供給される。また、オ
フ状態（書込みされていない論理「０」の状態）にされ
ているＦＡＭＯＳをワード線選択１ノベルによって読出
した場合、共通データ線ＣＤはハイレベルにされる。こ
の共通データ線ＣＩ）のハイレベルはＭＯＳ　Ｆ　ＥＴ
Ｑ　１１　、　Ｑ１２から成る反転増幅回路の出力電圧
により制御されるＭＯ３ＦＩにＴＱ７によってハイレベ
ルとして取出され、上記同様にラッチ回路１４へ供給さ
れる。

一方、タイミング信号φ、がハイレベルにされると、Ｍ
Ｏ８ＦＥＴＱＩＯ，Ｑ１２がオフ状態ニされると共に、
ＭＯＳＦＥＴＱ１３がオン状態にされる。ＭＯＳＦＥＴ
Ｑ１３がオン状態にされることによって、ＭＯＳＦＥＴ
Ｑ７．Ｑ９がオフ状態にされるので、共通データ線ＣＤ
にはチャージ電流が供給されない。

ラッチ回路１４は、Ｐチャンネル型のＭＯＳＦＥＴＱ１
５Ａ及びＮチャンネル型のＭＯＳＦＥＴＱ１５Ｂで成る
ＣＭＯＳインバータ回路１５と、Ｐチャンネル型のＭＯ
ＳＦＥＴＱＩ　６Ａ及びＮチャンネル型のＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　１６　Ｂで成るＣＭＯＳインバータ回路
１６とによって構成されるブリップフロップ回路１７を
備え、該フリップフロップ回路１７はＰチャンネル型の
パワースイッチＭ○５ＦＥＴＱｉ８を介して電源端子Ｖ
ｃｃに接続されている。ＣＭＯＳインバータ回路１５の
ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１５　Ａ及びＱ　１５　Ｂの
共通接続されたドレインと、ＣＭＯＳインバータ回路１
６のＭ○５ＦＥＴＱ１５Ａ及びＱ１５Ｂのゲートとは、
ラッチ１４の入力ノードとみなされる。

上記フリップフロップ回路１７を構成するＣＭＯＳイン
バータ回路１５の出力ノードとセンス増幅回路４からの
出力信号を入力するデータ入力線１９との間には、セン
ス増幅回路４からの出力信号をラッチさせ、且つ、図示
なき出力回路に転送させるためのＮチャンネル型のトラ
ンスファＭＯ８ＦＥＴＱ２０が配置されている。該トラ
ンスファＭＯＳＦＥＴＱ２０はタイミング信号φ２によ
って上記パワースイッチＭＯＳＦＥＴＱ１８に対して相
補的に開閉制御されるようになっている。

他方のＣＭＯＳインバータ回路１６の出力ノードにはＣ
ＭＯＳインバータ回路５へ導出されたデータ出力線２１
が接続されている。

更に、データ出力線２１と電源端子Ｖｃｃとの間には、
センス増幅回路４からの出力信号をそのケートに入力す
ることによって、データ出力線２１をデータ入力線１９
に対して反転レベルにするＰチャンネル型の出力線反転
用ＭＯＳＦＥＴ２２が設けられている。

ＡＴＤは、アドレス変化検出回路であり、Ｘデコーダ１
及びＹデコーダ２に供給されるアドレス信号ＡＸｉ及び
ＡＹｊの少なくとも１ビツトのレベル変化を検出するこ
とによって、検出パルスφｔｒを出力する。

制御回路ＣＮＴは、プログラム信号ＰＧＭ、チップエネ
イブルＣＥ、出力エネイブル信号○Ｅ及び検出パルスφ
ｔｒを受けることによって、タイミング信号φ１、φ２
及びｗｅを出力する・この実施例に従うと、タイミング
信号φ、は、読み出し動作が開始される毎に、言い換え
ると、チップエネイブル信号ＧＥがロウレベルのエネイ
ブルレベルにされたとき、及び信号ＣＥがロウレベルに
されている期間においてアドレス信号ＡＸ】もしくはＡ
Ｙｊが変化されることによって検出パルスφｔｒが出力
されたとき、比較的短い所定の期間だけロウレベルにさ
れる。

タイミング信号φ２は、特に制限されないが、タイミン
グ信号φ□がロウレベルにされるタイミングに同期して
ハイレベルにされ、タイミング信号φ、がハイレベルに
される前にロウレベルにされる。

この実施例において、特に制限されないが、書き込み動
作モード若しくはプログラムモードが、プログラム信号
ＰＧＭ及びチップエネイブル・信号ＣＥのロウレベルに
よって指示される。このプログラムモードにおいて、タ
イミング信号φ□及びφ２はそれぞれハイレベル、ロウ
レベルに強制される。

タイミング信号ｗｅは、一種の１き込み制御信号とみな
され、プログラム動作モードにおいてロウレベルにされ
る。このタイミング信号ｗｅは、主に、プログラム動作
モードにおいてＸ、Ｙデコーダ１，２の選択レベルを高
電圧レベルにさせるための制御信号として用いられる。

但し、高電圧レベルの信号を形成する回路それ自体は、
本発明に直接関係が無いので、実施例図面には示さ九で
いない。

次に、以上のように構成されたＥＰＲＯＭ装置の作用を
ラッチ回路１４の動作を中心に第２図に示すタイムチャ
ートをも参照しながら説明する。

先ず、チップエネイブル信号ＧＥが第２図Ｂに示されて
いるように時刻も。においでチップ選択レベル（ロウレ
ベル）にされると、タイミング信号φ、が節回Ｅに示さ
れているように時刻ｔ２においてロウレベルにされる。

センス増幅回路４は、タイミング信号φ□がロウレベル
にされることによって動作開始される。

タイミング信号φ１は、センス増幅回路４の出カイ３号
レベルが確定され、かつ次に説明するラッチ回路１４の
データ取り込み動作が完了される時刻ｔ、においでハイ
レベルにもどされる。

タイミング信号φ２は、特に制限されないが、タイミン
グ信号φ□によりセンス増幅器４の出力信号レベルが確
定される時刻ｔ３において第２図Ｆに示されたようにハ
イレベルにされ、タイミング信号φ１がハイレベルに時
刻よりも前の時刻ｔ４においてロウレベルにされる。

タイミング信号φ２がハイレベルにされると、二九に応
じてトランスファＭＯＳＦＥＴＱ２０がオン状態にされ
、センス増幅回路４の出力信号（以下単にデータＤとも
称する）がデータ入力線１９を介してフリップフロップ
回路１７に入力される。フリップフロップ回路１７は、
もしそれにおけるＣＭＯＳインバータ回路１５が動作状
態にされているなら、センス増幅回路４に対し負荷とな
ってしまうが、パワースイッチＭＯ５ＦＥＴＱＬ８がオ
フ状態にされていることによって非動作状態にされてい
るので、センス増幅回路４に対し実質的に負荷とならな
い。

この実施例に従うと、ＭＯＳＦＥＴＱ２２が、設けられ
ていることによって、ラッチ回路１４の早いタイミング
での出力レベルの確定が可能となり、また、ラッチ回路
１４のデータ保持動作開始時の正確な回路動作が可能と
なる。これに応じてラッチ回路１４のデータ保持タイミ
ングを破約することも可能となる。

即ち、トランスファーＭＯ５ＦＥＴＱ２０がタイミング
信号φ２によってオン状態にされたとき。

センス増幅回路４の出力がハイレベルなら、このとき該
データＤが出力線反転用ＭＯ８ＦＥＴ２２のゲートにも
入力されているから該ＭＯ５ＦＥＴ２２がオフ状態にさ
れる。これによって、データ出力線２１はデータ入力線
１９に対して反転したロウレベルにされる。即ち、デー
タ出力線２１のレベルは、センス増幅回路４の出力レベ
ルに対し、相補レベルとなる。したがって、この段階で
データ出力線２１上のデータは即座に出力回路へ転送可
能となる。

このようにして相補的なデータがデータ入力線１９及び
データ出力線２１を介してフリップフロップ回路１７に
入力、されると、ＭＯＳＦＥＴＱＩ５Ａ及びＭＯＳＦＥ
ＴＱ１６Ｂがオン状態にされると共に、ＭＯ５ＦＥＴＱ
１５Ｂ及びＭＯＳＦＥＴＱ１６Ａがオフ状態にされる。

データＤがロウレベルなら、時刻ｔ、においでタイミン
グ信号φ２がハイレベルにされたとき、かかるデータＤ
によって該ＭＯＳＦＥＴ２２がオン状態にされ、データ
出力線２１は即座にデータ入力線１９に対して反転した
ハイレベルとなる。

特にこのときの出力線反転用ＭＯ８ＦＥＴ２２の作用は
、上述のようなハイレベルのデータＤを入力する場合と
は異なった意義を有している。即ち、仮に、出力線反転
用ＭＯＳＦＥＴ２２が存在しないとするならば、時刻ｔ
、においてタイミング信号φ２がロウレベルに反転する
までフリップフロップ回路１７には電源電圧が印加され
ないから、この間データ出力線２１のレベル状態が不確
定になってしまうことになる。その結果データ出力線２
１がハイレベルに反転する時期が遅れることになるが、
斯る毘力線反転用ＭＯ８ＦＥＴ２２は上述の如く即座に
データ出力ｍ２１をハイレベルにするから、そのような
遅延を生じさせることなく即座に、即ち、フリップフロ
ップ回路１７によるラッチ動作もしくはデータ保持動作
の開始以前からデータの転送を可能にするという意義を
有するものである。

このようにして、相補的なデータが砺データ線１９．２
１を介してフリップフロップ回路１７に入力されると、
今度はＭＯ５ＦＥＴＱ１５Ａ及びＭＯＳＦＥＴＱ１６Ｂ
がオフ状態にされると共に。

ＭＯ８ＦＥＴＱ１５Ｂ及びＰＭＯ５ＦＥＴ１６Ａがオフ
状態にされる。

次いで１時刻も４においてタイミング信号φ２がロウレ
ベルになってパワースイッチＭＯ５ＦＥＴＱ１８がオン
すると、上記フリップフロップ回路１７はそれを構成す
る各ＭＯ５ＦＥＴＱＩ　５Ａ。

Ｑ１５Ｂ、Ｑ１６Ａ、Ｑ１６Ｂのオン・オフ状態をラッ
チすることによって、センス増幅回路４からのデータＤ
の供給が断たれてもデータ出力線２１Ｊ：のデータを継
続的に出力回路へ転送可能とする。

最後に１時刻ｔ、においでタイミング信号φ１がハイレ
ベルにされることによって、センス増幅回路４の動作が
停止される。

アドレス信号が第２図Ａに示されたように時刻ｔ６にお
いて変化されると、それに応じてアトケス変化検出回路
Ａ　Ｔ　Ｄから第２図りに示されたように検出パルスφ
ｔｒが出力される。制御回路ＣＮＴは、検出パルスφｔ
ｒに応答して、再びタイミング信号φ０．φ２を出力す
る。これに応じて、前述と同様な回路動作が繰り返され
る。

以上説明したことから明らかな如く、本実施例によれば
、センス増幅回路４の後にラッチ回路１４を挿入したか
ら、記憶情報の読出し時において、Ｘデコーダ１、Ｙデ
コーダ２によって記憶素子を選択する期間中宮にチャー
ジ電流を共通データ線ＣＤに供給する必要がなく、記憶
情報を読出して出力回路へ転送する時にも消費電力を低
減することができる。

しかも、ラッチ回路１４には、データ入力線１９からの
データＤに基づいてデータ出力線２１を入力レベルに対
して反転レベルとする出力線反転用ＭＯＳＦＥＴ２２を
設けたから、ランチ回路１４への入力データＤ自体は相
補的である必要、がなく、その結果、相補的データを作
成するための複雑な回路が不要で、現状のセンス増幅回
路にそのまま挿入することができ、しかも、相補的デー
タを入力する構成と同様にデータの高速転送を達成する
ことができる。

更に、ラッチ回路１４はパワースイッチＭＯ８ＦＥＴＱ
Ｌ８を有するから、アドレッシングされた当該記憶素子
から読出された情報に基づくデータをランチする際に、
フリップフロップ回路１７はそれ以前の状態に何等影響
されることなく高速にデータをラッチすることが可能と
なる。

また、ラッチ回路１４はトランスファＭ　ＯＳ　ＦＥＴ
Ｑ２０を有するから、アドレッシングされた当該記憶素
子から読出された情報に基づくデータをラッチする際に
、センス増幅回路４の動作が停止されても、フリップフ
ロップ回路１７に何等影響を与えることがなく、ラッチ
動作の信頼性を得ることができる。

尚、上記実施例に採用したラッチ回路は、相補的データ
を入力する必要のない構成であるが、第３図に示す如く
、相補的な一対のデータＤ、Ｄをセンス増幅回路から入
力することによって該データをフリップフロップ回路に
ラッチする構造を採ることもできる。即ち、一対のＣＭ
　ＯＳインバータ回路２３．２４によって構成されたフ
リップフロップ回路２５を主体として、一方のＣＭＯＳ
インバータ回路２３の共通接続されているドレインには
データＤ用のデータ線２６が接続され、その接続部の一
方にはデータＤをラッチさせ且つ出方回路に転送させる
ためのＮチャンネル型のトランスファＭＯ８ＦＥＴＱ２
７が配置されていると共に１．接続部の他方にはデータ
Ｄを増幅するためのインバータ２８が配置されている。

また同様に、他方のＣＭＯＳインバータ回路２４の共通
接続されているトレインにはデータＤ用のデータ線２９
が接続され、その接続部の一方にはＮチャンネル型のト
ランスファＭＯ８ＦＥＴＱ３０が配置されていると共に
、接続部の他方にはインバータ３１が配置され、更に、
上記フリップフロップ回路２５はＰチマンネル型のパワ
ースイッチＭＯＳＦＥＴＱ３２を介して電源端子Ｖｃｃ
に接続され、こノＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３２　ハ
上記ドア　”／　スフ　７　Ｍ　Ｏ５ＦＥＴＱ２７．Ｑ
３０と共にタイミング信号φ２によって開閉制御される
ようになっている。

このようにしてラッチ回路を構成する場合には。

上記実施例とは異なり、相補的データＤ、Ｄを作成する
ための回路をセンス増幅回路に設けなければならないが
、タイミング信号φ２に同期させてデータＤ、Ｄをフリ
ップフロップ回路２５にラッチすると共に、該データＤ
、Ｄをインバータ２８゜３１を介して出力回路に転送さ
せることができるから、上記実施例同様に消費電力の低
減化を図ることができる。

以上本発明者によってなされた発明を実施例にもとずき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能である。例えば、ラッチ回路のフリップフロップ回
路を構成するＣＭＯ８回路を除く各回路は、Ｎチャンネ
ル型ＭＯ８ＦＥＴ又はＰチャンネル型ＭＯ８ＦＥＴの一
方のみで構成するものであってもよい。また、メモリア
レイについては複数マットから成る構成にすることも可
能であり、その場合にはセンス増幅回路やラッチ回路な
どを各マントに対応させて複数個設ければよい。

〔効　果〕

以上の説明から明らかな如く、本発明に係る半導体記憶
装置は、センス増幅回路からの出力信号をラッチするＣ
　Ｎｉ　ＯＳ回路を主体としたラッチ回路を備えるから
、記憶情報を読出して出力回路へ転送するときに、当該
記憶素子を選択する期間中学にチャージ電流を共通デー
タ線に供給する必要がないため、消費電力の低減化を充
分に図ることができるという効果を得るものである。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰ　ＲＯＭ装置
に適用した場合について説明したが、これに限定される
ものではなく、ＭＮＯＳ（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥ　Ｅ　Ｐ　ＲＯＭ装置
、固定ＲＯＭ装置などの半導体記憶装置に広く適用でき
るものである。

【図面の簡単な説明】

第１図は本発明を適用したＥ　Ｐ　ＲＯＭ装置の一実施
例を示す回路図、第２図は同装置の作用説明のためのタイムチャート。第３図はＥ　Ｐ　ＲＯＭ装置に適用される他のラッチ回
路を示す回路図である。Ｗｌ、Ｗｎ・・・ワード線、Ｑｌ、Ｑ２．Ｑ３．−Ｑ４
・・・記憶素子、Ｍ−ＡＲＹ・・・メモリアレイ、ＣＤ
・・共通データ線、４・・・センス増幅回路、１４・・
・ラッチ回路、１５．１６・・・ＣＭ　ＯＳインバータ
回路、１７・・・フリップフロップ回路、Ｑ　１．８・
・・パワースイッチＭＯ８ＦＥＴ、１９・・・データ入
力線、Ｑ２０・・・トランスファＭＯ５ＦＥＴ、２１・
・・データ出力線、Ｑ２２・・・出力線反転用ＭＯＳＦ
ＥＴ、２３゜２４・・・ＣＭＯＳインバータ回路、２５
・・・フリップフロップ回路、Ｑ２．７．Ｑ３０・・・
トランスファＭＯＳＦＥＴ、Ｑ３２・・・パワースイッ
チＭＯ８ＦＥＴ、φ２・・・タイミング信号。第　　２　　図第　　３　　図

Claims

【特許請求の範囲】１、ワード線の選択レベルに対して高いしきい値電圧又
は低いしきい値電圧を持つように設定された複数の記憶
素子で成るメモリアレイと、該メモリアレイに結合され
る共通データ線と、該共通データ線にチャージ電流を供
給すると共に該共通データ線の電圧を検出するセンス増
幅回路と、ＣＭＯＳ回路を主体にして成るフリップフロ
ップから成り、該センス増幅回路からの出力信号をラッ
チするラッチ回路とを具備することを特徴とする半導体
記憶装置。２、上記ラッチ回路は、その入力と該センス増幅回路の
出力との間に設けられ、タイミング信号によって断続さ
れるトランスファＭＯＳＦＥＴを備えることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。３、上記ラッチ回路は、その電源端子と回路の電源端子
との間に設けられ、タイミング信号によって作動される
パワースイッチＭＯＳＦＥＴを備えることを特徴とする
特許請求の範囲第１項又は第２項記載の半導体記憶装置
。４、上記ラッチ回路は、互いにその入力、出力が交差結
合された一対のＣＭＯＳインバータ回路と、上記ＣＭＯ
Ｓインバータ回路の一方の入力端子に結合されたデータ
入力線と、上記ＣＭＯＳインバータ回路の一方の出力端
子に結合されたデータ出力線と、上記データ出力線と電
源端子との間に設けられ、データ入力線からの入力信号
に基づいてデータ出力線を入力信号のレベルに対して反
転レベルとする出力線反転用ＭＯＳＦＥＴとを具備する
ものであることを特徴とする特許請求の範囲第３項記載
の半導体記憶装置。