JP3828530B2 - 半導体メモリ - Google Patents
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- データを記憶する複数のメモリセルが行列状に配列されたメモリセルアレイと、
データを記憶する複数のメモリセルが行列状に配列された予備のメモリセルアレイと、
前記メモリセルアレイを選択する第1のデコーダと、
前記予備のメモリセルアレイを選択する第2のデコーダと、
動作周期を規定するクロック信号の第1の周期に同期して前記メモリセルにアクセスするためのアドレス信号を保持する第1のラッチ手段と、
前記第1のラッチ手段に接続され、前記アドレス信号が不良のメモリセルを指定するリダンダンシアドレスであるか否かを判定し、リダンダンシアドレスが検出されたとき、前記第2のデコーダを選択するための第1の信号を出力するリダンダンシアドレス検知手段と、
前記リダンダンシアドレス検知手段と前記第2のデコーダとの相互間に接続され、前記クロック信号の第2の周期に同期して前記第1の信号を保持し出力する第2のラッチ手段と、
前記リダンダンシアドレス検知手段に接続され、前記第1の信号に応じて前記第1のデコーダを非選択とする第2の信号を生成する生成回路と、
前記生成回路と前記第1のデコーダとの相互間に接続され、前記クロック信号の第2の周期に応じて前記第2の信号を保持し出力する第3のラッチ手段と
を具備したことを特徴とする半導体メモリ。 - 前記生成回路は、前記クロック信号の第1の周期に同期して制御信号を保持する第4のラッチ手段と、
前記第4のラッチ手段から出力される前記制御信号と、前記リダンダンシアドレス検知手段から出力される前記第1の信号とが供給され前記第2の信号を生成する論理回路と
を具備することを特徴とする請求項1記載の半導体メモリ。 - 前記リダンダンシアドレス検知手段は、検出ノードを充電するプリチャージ回路と、充電期間中に前記リダンダンシアドレスか否かによって前記検出ノードを放電するか否か制御し前記検出ノードから判定結果の信号を出力する判定回路とを含むことを特徴とする請求項1記載の半導体メモリ。
- 前記判定回路は、前記クロック信号に同期して前記検出ノードの判定結果の信号を取り込むと共に一つ前のクロック信号の周期で得た前記第1ノードの判定結果の信号をラッチ出力する第1の状態、及び、前記取り込んだ判定結果の信号を出力ノードに伝達し出力する第2の状態を具備した第1のフリップフロップと、
前記第1の状態、第2の状態を同様に持ち、前記第1のフリップフロップと相補な関係にある信号を出力する第2のフリップフロップと、
前記クロック信号に同期して前記第1のラッチ手段からのアドレス信号を取り込むと共に一つ前のクロック信号の周期で得たアドレス信号をラッチ出力する第1の状態、及び、前記取り込んだアドレス信号を出力ノードに伝達し出力する第2の状態を具備した第3のフリップフロップとを具備し、
前記第1、第2のフリップフロップの出力を前記第2のデコーダの活性化制御信号として用い、第3のフリップフロップの出力を前記第1の信号として用いることを特徴とすることを特徴とする請求項3記載の半導体メモリ。 - データを記憶する複数のメモリセルがマトリクス状に配列されたメモリセルアレイと、
データを記憶する複数のメモリセルがマトリクス状に配列された予備のメモリセルアレイと、
前記メモリセルアレイ中の選択された前記メモリセルに対応するデータを保持する第1の保持手段と、
前記予備のメモリセルアレイ中の選択された前記メモリセルに対応するデータを保持する第2の保持手段と、
前記第1の保持手段を選択する第1のデコーダと、
前記第2の保持手段を選択する第2のデコーダと、
動作周期を規定するクロック信号の第1の周期に同期して前記メモリセルにアクセスするためのアドレス信号を保持する第1のラッチ手段と、
前記第1のラッチ手段に接続され、前記アドレス信号が不良のメモリセルを指定するリダンダンシアドレスであるか否かを判定し、リダンダンシアドレスが検出されたとき、前記第2のデコーダを選択するための第1の信号を出力するリダンダンシアドレス検知手段と、
前記リダンダンシアドレス検知手段と前記第2のデコーダとの相互間に接続され、前記クロック信号の第2の周期に同期して前記第1の信号を保持し出力する第2のラッチ手段と、
前記リダンダンシアドレス検知手段に接続され、前記第1の信号に応じて前記第1のデコーダを非選択とする第2の信号を生成する生成回路と、
前記生成回路と前記第1のデコーダとの相互間に接続され、前記クロック信号の第2の周期に応じて前記第2の信号を保持し出力する第3のラッチ手段と
を具備したことを特徴とする半導体メモリ。 - 前記生成回路は、前記クロック信号の第1の周期に同期して制御信号を保持する第4のラッチ手段と、
前記第4のラッチ手段から出力される前記制御信号と、前記リダンダンシアドレス検知手段から出力される前記第1の信号とが供給され前記第2の信号を生成する論理回路と
を具備することを特徴とする請求項5記載の半導体メモリ。 - 前記リダンダンシアドレス検知手段は、検出ノードを充電するプリチャージ回路と、充電期間中に前記リダンダンシアドレスか否かによって前記検出ノードを放電するか否か制御し前記検出ノードから判定結果の信号を出力する判定回路を含むことを特徴とする請求項5記載の半導体メモリ。
- 前記判定回路は、前記クロック信号に同期して前記検出ノードの判定結果の信号を取り込むと共に一つ前のクロック信号の周期で得た前記第1ノードの判定結果の信号をラッチ出力する第1の状態、及び、前記取り込んだ判定結果の信号を出力ノードに伝達し出力する第2の状態を具備した第1のフリップフロップと、
前記第1の状態、第2の状態を同様に持ち、前記第1のフリップフロップと相補な関係にある信号を出力する第2のフリップフロップと、
前記クロック信号に同期して前記第1のラッチ手段からのアドレス信号を取り込むと共に一つ前のクロック信号の周期で得たアドレス信号をラッチ出力する第1の状態、及び、前記取り込んだアドレス信号を出力ノードに伝達し出力する第2の状態を具備した第3のフリップフロップとを具備し、
前記第1、第2のフリップフロップの出力を前記第2のデコーダの活性化制御信号として用い、第3のフリップフロップの出力を前記第1の信号として用いることを特徴とする請求項7記載の半導体メモリ。
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JP2004006057A JP2004006057A (ja) | 2004-01-08 |
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Family Applications (1)
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JP2003339877A Expired - Fee Related JP3828530B2 (ja) | 1994-09-09 | 2003-09-30 | 半導体メモリ |
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