JPS6299975A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS6299975A JPS6299975A JP60237357A JP23735785A JPS6299975A JP S6299975 A JPS6299975 A JP S6299975A JP 60237357 A JP60237357 A JP 60237357A JP 23735785 A JP23735785 A JP 23735785A JP S6299975 A JPS6299975 A JP S6299975A
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- Japan
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- precharge
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶回路に関するもので、例えばデ
ィジタル集積回路に内蔵されるスタティック型ＲＡＭ
（ランダムパ？クセス・メモリ）に利用して有効な技術
に関するものである。
ィジタル集積回路に内蔵されるスタティック型ＲＡＭ
（ランダムパ？クセス・メモリ）に利用して有効な技術
に関するものである。
ＭＯＳスタティック型ＲＡＭにおけるメモリセルは、例
えばゲート・ドレインが交差結合された一対の駆動ＭＯ
５ＦＥＴとその負荷素子とからなるスタティック型フリ
ップフロップ回路と一対の伝送ゲートＭＯＳＦＥＴとか
ら構成される。メモリアレイは、マトリックス配置され
る複数のメモリセルとともに複数対の相補データ線を含
み、それぞれの相補データ線には、それと対応されるべ
きメモリセルの入出力端子が結合される。
えばゲート・ドレインが交差結合された一対の駆動ＭＯ
５ＦＥＴとその負荷素子とからなるスタティック型フリ
ップフロップ回路と一対の伝送ゲートＭＯＳＦＥＴとか
ら構成される。メモリアレイは、マトリックス配置され
る複数のメモリセルとともに複数対の相補データ線を含
み、それぞれの相補データ線には、それと対応されるべ
きメモリセルの入出力端子が結合される。
ところで、ディジタル集積回路にスタティック型ＲＡＭ
を内蔵させ、レジスタと同様な動作を行わせることが考
えられている。このようなＲＡＭの動作の高速化等のた
め、上記相補データ線のプリチャージレベルを電ａ電圧
Ｖｃｃのは＼”Ｖｃｃ／２にさせる回路形式（ハーフプ
リチャージ方式）として、一方の相補データ線にＰチャ
ンネルＭＯＳＦＥＴを介り、て電源電圧Ｖｃｃを供給し
、他力の相補データ線にＮチャンネルＭ ＯＳ Ｆ Ｅ
Ｔを介しζ回路の接地電位を供給し、その後両相禎デ
ータ線を短絡することが提案されている。
を内蔵させ、レジスタと同様な動作を行わせることが考
えられている。このようなＲＡＭの動作の高速化等のた
め、上記相補データ線のプリチャージレベルを電ａ電圧
Ｖｃｃのは＼”Ｖｃｃ／２にさせる回路形式（ハーフプ
リチャージ方式）として、一方の相補データ線にＰチャ
ンネルＭＯＳＦＥＴを介り、て電源電圧Ｖｃｃを供給し
、他力の相補データ線にＮチャンネルＭ ＯＳ Ｆ Ｅ
Ｔを介しζ回路の接地電位を供給し、その後両相禎デ
ータ線を短絡することが提案されている。
しかしながら、このようなプリチャージ回路にあっては
、ＲＡ Ｍが比較的長い期間にわたってメモリ保持状態
にされると、上記相補データ線の４位が、それに結合さ
れるＭＯＳＦＥＴのソース、ドレ、インリーク電流等に
よって自然放電されてしまう、したがって、メモリアク
セスに際して、上記プリチャージ動作を行うためのダミ
ーサイクルが必要となってシ１．まう、このため、上記
ダミーサイクルを上記メモリ保持期間に応じて選択的に
挿入するためのメモリ制御回路の構成やシテスム構成が
複雑になってしまう。
、ＲＡ Ｍが比較的長い期間にわたってメモリ保持状態
にされると、上記相補データ線の４位が、それに結合さ
れるＭＯＳＦＥＴのソース、ドレ、インリーク電流等に
よって自然放電されてしまう、したがって、メモリアク
セスに際して、上記プリチャージ動作を行うためのダミ
ーサイクルが必要となってシ１．まう、このため、上記
ダミーサイクルを上記メモリ保持期間に応じて選択的に
挿入するためのメモリ制御回路の構成やシテスム構成が
複雑になってしまう。
なお、スタティック型ＲＡＭに関しては、例えば特開昭
５７−１９８５９４号公報参照。
５７−１９８５９４号公報参照。
この発明の目的は、簡単な植成により高速動作化を実現
した半導体記憶回路を提供することにある。
した半導体記憶回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
をＷＪ単に説明すれば、下記の通りである。
をＷＪ単に説明すれば、下記の通りである。
すなわち−へ一フプリヂ代・−ジ方式のスタティック型
ＲＡ Ｍにおいて、そのメモリ保持状態において上記相
補データ線の少なくとも一方の電位をモニターして所望
の電位以下に低下したことを検出して上記ハーフプリチ
ャージ回路を起動させる電圧検出回路を設けるものであ
る。
ＲＡ Ｍにおいて、そのメモリ保持状態において上記相
補データ線の少なくとも一方の電位をモニターして所望
の電位以下に低下したことを検出して上記ハーフプリチ
ャージ回路を起動させる電圧検出回路を設けるものであ
る。
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ５（相補型ＭＯ５）集積回路技術によって単結晶シリ
コンからなるような１個の半導体基板上に形成される。
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ５（相補型ＭＯ５）集積回路技術によって単結晶シリ
コンからなるような１個の半導体基板上に形成される。
各ＭＯＳ Ｆ ＥＴは、ポリシリコンからなるようなゲ
ート電極を一種の不純物導入マスクとするいわゆるセル
ファライン技術によって製造される。
ート電極を一種の不純物導入マスクとするいわゆるセル
ファライン技術によって製造される。
メモリセルを構成するＭＯＳ Ｆ ＥＴは、Ｎチャンネ
ル型とされ、Ｎ型半導体基板上に形成されたＰ型つェル
領域上に形成される。ＰチャンネルＭＯ５ＦＥＴは、Ｎ
型半導体基板上に形成される。Ｎチャンネル型ＭＯＳ
Ｆ ＥＴの基板ゲートとしてのＰ型ウェル領域は、回路
の接地端子に結合され、Ｐチャンネル型ＭＯ５ＦＥＴの
共通の基板ゲートとしてのＮ型半導体基板は、回路の電
源端子に結合される。なお、メモリセルを構成するＭＯ
ＳＦＥＴをウェル領域に形成する構成は、α線等によっ
て引き起こされるメモリセルの蓄積情報の誤った反転を
防止する上で効果的である。
ル型とされ、Ｎ型半導体基板上に形成されたＰ型つェル
領域上に形成される。ＰチャンネルＭＯ５ＦＥＴは、Ｎ
型半導体基板上に形成される。Ｎチャンネル型ＭＯＳ
Ｆ ＥＴの基板ゲートとしてのＰ型ウェル領域は、回路
の接地端子に結合され、Ｐチャンネル型ＭＯ５ＦＥＴの
共通の基板ゲートとしてのＮ型半導体基板は、回路の電
源端子に結合される。なお、メモリセルを構成するＭＯ
ＳＦＥＴをウェル領域に形成する構成は、α線等によっ
て引き起こされるメモリセルの蓄積情報の誤った反転を
防止する上で効果的である。
メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ポリシリコン層からなるワード線ＷＯないしＷｎ及び相
補データ線ＤＯ，ＤＯないしＤｌ、ＤＩから構成されて
いる。
ているマトリックス配置された複数のメモリセルＭＣ，
ポリシリコン層からなるワード線ＷＯないしＷｎ及び相
補データ線ＤＯ，ＤＯないしＤｌ、ＤＩから構成されて
いる。
メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点に結合された記憶ＭＯＳＦＥＴＱＩ、Ｑ２
と、上記ＭＯ，５ＦＥＴＱＩ、Ｑ２のドレインと電源端
子ｖｅｃとの間に設けられたポリ（多結晶）シリコン層
からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして、上
記ＭＯＳＦＥＴＱ１．Ｑ２の共通接続点と相補データ線
ＤＯ，ＤＯとの間に伝送ゲートＭＯＳＦＥＴＱ３、Ｑ４
が設けられている。同じ行に配置されたメモリセルの伝
送ゲートＭＯＳＦＥＴＱ３．Ｑ４等のゲートは、それぞ
れ例示的に示された対応するワード線ＷＯ及びＷｎ等に
共通に接続され、同じ列に配置されたメモリセルの入出
力端子は、それぞれ例示的に示された対応する一対の相
補データ（又はビット）線ＤＯ，ＤＯ及びＤｉ、Ｄｌ等
に接続されている。
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点に結合された記憶ＭＯＳＦＥＴＱＩ、Ｑ２
と、上記ＭＯ，５ＦＥＴＱＩ、Ｑ２のドレインと電源端
子ｖｅｃとの間に設けられたポリ（多結晶）シリコン層
からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして、上
記ＭＯＳＦＥＴＱ１．Ｑ２の共通接続点と相補データ線
ＤＯ，ＤＯとの間に伝送ゲートＭＯＳＦＥＴＱ３、Ｑ４
が設けられている。同じ行に配置されたメモリセルの伝
送ゲートＭＯＳＦＥＴＱ３．Ｑ４等のゲートは、それぞ
れ例示的に示された対応するワード線ＷＯ及びＷｎ等に
共通に接続され、同じ列に配置されたメモリセルの入出
力端子は、それぞれ例示的に示された対応する一対の相
補データ（又はビット）線ＤＯ，ＤＯ及びＤｉ、Ｄｌ等
に接続されている。
メモリセルにおいて、ＭＯＳＦＥＴＱＩ、Ｇ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＩがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＩがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。
同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１，、Ｒ２は、ＭＯＳＦＥＴＱＩ、Ｇ２のドレ
インリーク電流を補償できる程度の高抵抗にされる。抵
抗Ｒ１、Ｒ２は、ＭＯＳ Ｆ ＥＴＱ２のゲート容量（
図示しない）に蓄積されている情報電荷が放電させられ
てしまうのを防ぐ程度の電流供給能力を持つ。
記抵抗Ｒ１，、Ｒ２は、ＭＯＳＦＥＴＱＩ、Ｇ２のドレ
インリーク電流を補償できる程度の高抵抗にされる。抵
抗Ｒ１、Ｒ２は、ＭＯＳ Ｆ ＥＴＱ２のゲート容量（
図示しない）に蓄積されている情報電荷が放電させられ
てしまうのを防ぐ程度の電流供給能力を持つ。
この実施例に従うと、ＲＡＭがＣＭＯ５−Ｉ Ｃ技術に
よって製造されるにもかかわらず、上記のようにメモリ
セルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵
抗素子とから構成される。
よって製造されるにもかかわらず、上記のようにメモリ
セルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵
抗素子とから構成される。
この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯ５ＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴ
ＱＩ又はＧ２のゲート電極と積み重ねて形成できるとと
もに、それ自体のサイズを小型化できる。そして、Ｐチ
ャンネルＭＯ５ＦＥＴを用いたときのように、駆動ＭＯ
５ＦＥＴＱ！、Ｑ２から比較的大きな距離を持って離さ
なければならないことがないので無駄な空白部分が生じ
ない。
シリコン抵抗素子に代えてＰチャンネルＭＯ５ＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴ
ＱＩ又はＧ２のゲート電極と積み重ねて形成できるとと
もに、それ自体のサイズを小型化できる。そして、Ｐチ
ャンネルＭＯ５ＦＥＴを用いたときのように、駆動ＭＯ
５ＦＥＴＱ！、Ｑ２から比較的大きな距離を持って離さ
なければならないことがないので無駄な空白部分が生じ
ない。
同図において、ワード線ＷＯは、アドレスデコーダＤＣ
Ｒを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成され
た出力信号によって選択される。
Ｒを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成され
た出力信号によって選択される。
このことは、他のワード線Ｗｎについても同様である。
上記アドレスデコーダＯＣＲは、相互において類似のノ
アゲート回路Ｇ１．０２等により構成される。これらの
ノアゲート回路Ｇｌ、０２等の入力端子には、複数ビッ
トからなる相補アドレス信号が所定の組合せをもって供
給される。アドレスデコーダＤＣＲは、上記相補アドレ
ス信号を解読して、１本のワード線を選択状態にさせる
。
アゲート回路Ｇ１．０２等により構成される。これらの
ノアゲート回路Ｇｌ、０２等の入力端子には、複数ビッ
トからなる相補アドレス信号が所定の組合せをもって供
給される。アドレスデコーダＤＣＲは、上記相補アドレ
ス信号を解読して、１本のワード線を選択状態にさせる
。
この実施例では、相補データ線のハーフプリチャージや
低消費電力化のために、プリチャージ期間及びメモリ保
持状態において全ワード線は非選択状態にされる。すな
わち、上記各ノアゲート回路には、メモリアクセスを制
御するクロック信号ＣＬＫを受けるインバータ回路ＩＶ
の出力信号が共通に供給される。これによって、クロッ
ク信号ＣＬＫがロウレベルにされたプリチャージ期間及
びメモリ保持状態において、各ノアゲート回路Ｇｌ。
低消費電力化のために、プリチャージ期間及びメモリ保
持状態において全ワード線は非選択状態にされる。すな
わち、上記各ノアゲート回路には、メモリアクセスを制
御するクロック信号ＣＬＫを受けるインバータ回路ＩＶ
の出力信号が共通に供給される。これによって、クロッ
ク信号ＣＬＫがロウレベルにされたプリチャージ期間及
びメモリ保持状態において、各ノアゲート回路Ｇｌ。
Ｇ２等は、アドレス信号に無関係にその出力信号（ワー
ド線ＷＯ，Ｗｎ）をロウレベルの非選択レベルとする。
ド線ＷＯ，Ｗｎ）をロウレベルの非選択レベルとする。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
Ｏ及びＤｉ、Ｄｉは、特に制限されないが、差動型のセ
ンスアンプの入力端子に直接結合される。すなわち、相
補データ線ＤＯ，ＤＯは、Ｎチャンネル型の差動増幅Ｍ
ＯＳＦＥＴＱＩ １゜Ｇ１２のゲートにそれぞれ結合さ
れる。これらの差動ＭＯ５ＦＥＴＱＩ １．Ｑｌ ２の
ドレインには、電流ミラー形態にされたＰチャンネル型
のアクティブ負荷回路が設けられる。上記差動増幅ＭＯ
ＳＦＥＴＱＩ １．Ｑｌ ２は、その共通ソースと回路
の接地電位点との間に設けられ、タイミング信号ＳａＣ
によってオン状態にされるＮチャンネル型のパワースイ
ッチＭＯ５ＦＥＴＱＩ ５によって動作状態にされる。
Ｏ及びＤｉ、Ｄｉは、特に制限されないが、差動型のセ
ンスアンプの入力端子に直接結合される。すなわち、相
補データ線ＤＯ，ＤＯは、Ｎチャンネル型の差動増幅Ｍ
ＯＳＦＥＴＱＩ １゜Ｇ１２のゲートにそれぞれ結合さ
れる。これらの差動ＭＯ５ＦＥＴＱＩ １．Ｑｌ ２の
ドレインには、電流ミラー形態にされたＰチャンネル型
のアクティブ負荷回路が設けられる。上記差動増幅ＭＯ
ＳＦＥＴＱＩ １．Ｑｌ ２は、その共通ソースと回路
の接地電位点との間に設けられ、タイミング信号ＳａＣ
によってオン状態にされるＮチャンネル型のパワースイ
ッチＭＯ５ＦＥＴＱＩ ５によって動作状態にされる。
他の代表として示されている相補データ線ＤＩ、ＤＩに
もＭＯ５ＦＥＴＱ１６〜Ｑ２０からなる上記類似のセン
スアンプが設けられる。上記センスアンプの増幅出力信
号は、読み出し回路ＲＡＯ，ＲＡＩ等を介して送出され
る。
もＭＯ５ＦＥＴＱ１６〜Ｑ２０からなる上記類似のセン
スアンプが設けられる。上記センスアンプの増幅出力信
号は、読み出し回路ＲＡＯ，ＲＡＩ等を介して送出され
る。
また、上記相補データ線ＤＯ，Ｄｏ及びＤｌ。
Ｄｌには、書き込み回路Ｗ、ＡＯ，ＷＡＩの出力端子が
結合される。この書き込み回路ＷＡＯ，ＷＡｌは、図示
しない制御信号によってその動作が制御され、動作状態
にされているとき、言い換えるならば、書き込み動作の
ときにその暑き込み信号と対応する相補データ信号を相
補データ線ＤＯ１ＤＯ及びＤＩ、ＤＩにそれぞれに出力
する。害き込み回路ＷＡＯ，ＷＡ１は、それが非動作状
態言い換えれば、メモリ保持状態又は読み出し状態にさ
れているときにその一対の出力端子を高インピーダンス
状態もしくはフローティング状態にする。
結合される。この書き込み回路ＷＡＯ，ＷＡｌは、図示
しない制御信号によってその動作が制御され、動作状態
にされているとき、言い換えるならば、書き込み動作の
ときにその暑き込み信号と対応する相補データ信号を相
補データ線ＤＯ１ＤＯ及びＤＩ、ＤＩにそれぞれに出力
する。害き込み回路ＷＡＯ，ＷＡ１は、それが非動作状
態言い換えれば、メモリ保持状態又は読み出し状態にさ
れているときにその一対の出力端子を高インピーダンス
状態もしくはフローティング状態にする。
この実施例においては、それぞれ対とされた相補データ
線Ｄｏ、Ｄｏ及びＤｉ、Ｄｉには、次のようなプリチャ
ージ回路が設けられる。
線Ｄｏ、Ｄｏ及びＤｉ、Ｄｉには、次のようなプリチャ
ージ回路が設けられる。
一対の相補データ線ＤｏとＤＯは、特に制限されないが
、第１のパルス信号φ１によって制御されるＮチャンネ
ルＭＯＳＦＥＴＱ５とＧ６を介してそれぞれ電源電圧Ｖ
ｃｃと回路の接地電位ＧＮＤが供給される。他の相補デ
ータ線Ｄ１．ＤＩ等にも上記類似のＭＯＳＦＥＴＱ７．
ＱＢが設けられる。また、上記相補データ線ＤＯ，ＤＯ
間には、第２のタイミング信号φ２を受けるＮチャンネ
ルＭＯＳＦＥＴＱ９が設けられる。他の相補データ線Ｄ
Ｉ、ＤＩ等にも上記類似のん１０ Ｓ Ｆ Ｅ Ｔ Ｑ
１０が設けられる。この実施例では、相補データ線に
同じ導電型（Ｎチャンネル）のＭ ＯＳ Ｆ Ｅ Ｔが
結合されるので、その浮遊容量値が等しくできる。
、第１のパルス信号φ１によって制御されるＮチャンネ
ルＭＯＳＦＥＴＱ５とＧ６を介してそれぞれ電源電圧Ｖ
ｃｃと回路の接地電位ＧＮＤが供給される。他の相補デ
ータ線Ｄ１．ＤＩ等にも上記類似のＭＯＳＦＥＴＱ７．
ＱＢが設けられる。また、上記相補データ線ＤＯ，ＤＯ
間には、第２のタイミング信号φ２を受けるＮチャンネ
ルＭＯＳＦＥＴＱ９が設けられる。他の相補データ線Ｄ
Ｉ、ＤＩ等にも上記類似のん１０ Ｓ Ｆ Ｅ Ｔ Ｑ
１０が設けられる。この実施例では、相補データ線に
同じ導電型（Ｎチャンネル）のＭ ＯＳ Ｆ Ｅ Ｔが
結合されるので、その浮遊容量値が等しくできる。
これによって、メモリセルからの読み出し動作及びセン
スアンプの増幅動作並びに書き込み動作のマージンを拡
大させることができる。また、比較的狭いピッチで上記
プリチャージＭＯＳ Ｆ ＥＴを配置できるから、メモ
リアレイのレイアウトが高密度のもとて容易にできるも
のとされる。
スアンプの増幅動作並びに書き込み動作のマージンを拡
大させることができる。また、比較的狭いピッチで上記
プリチャージＭＯＳ Ｆ ＥＴを配置できるから、メモ
リアレイのレイアウトが高密度のもとて容易にできるも
のとされる。
なお、上記ＮチャンネルＭ ＯＳ Ｆ 、Ｅ Ｔ Ｑ
５ 、 Ｇ７に代えて、ＰチャンネルＭＯＳＦＥＴを用
いるものとしてもよい、この場合には、ＰチャンネルＭ
Ｏ５ＦＥＴのゲートに、上記パルス信号φ１の反転信号
φ１を供給するものとすればよい。
５ 、 Ｇ７に代えて、ＰチャンネルＭＯＳＦＥＴを用
いるものとしてもよい、この場合には、ＰチャンネルＭ
Ｏ５ＦＥＴのゲートに、上記パルス信号φ１の反転信号
φ１を供給するものとすればよい。
プリチャージ制御回路ＰＣＣは、クロック信号ＣＬＫを
受けて、後述するようにメモリアクセス終了時に、言い
換えるならば、クロック信号ＣＬＫがハイレベルからロ
ウレベルにされたタイミングで、上記パルス信号φ１を
発生させ、その後にパルス信号φ２を発生させて相補デ
ータ線のプリチャージ動作を行う。
受けて、後述するようにメモリアクセス終了時に、言い
換えるならば、クロック信号ＣＬＫがハイレベルからロ
ウレベルにされたタイミングで、上記パルス信号φ１を
発生させ、その後にパルス信号φ２を発生させて相補デ
ータ線のプリチャージ動作を行う。
電圧検出回路ＶＣは、上記クロック信号ＣＬＫがロウレ
ベルにされたとき動作状態にされ、特に制限されないが
、１つのデータ線ＤＯの電位ＶＤが、前記のようなリー
ク電流によってメモリセルＭＣの読み出し動作に必要と
される下限電位に低下してしまう前に、それを検出して
上記プリチャージ制御回路ＦＣＣにプリチャージ動作を
指示する制御信号を送出する。特に制限されないが、電
圧比較回路ＶＣは前記センスアンプと類似の回路とされ
、その差動増幅ＭＯＳＦＥＴの一方のゲートにデータ線
ＤＯの電位が、他方のゲートには参照電圧として前記下
限電圧が、それぞれ供給される。
ベルにされたとき動作状態にされ、特に制限されないが
、１つのデータ線ＤＯの電位ＶＤが、前記のようなリー
ク電流によってメモリセルＭＣの読み出し動作に必要と
される下限電位に低下してしまう前に、それを検出して
上記プリチャージ制御回路ＦＣＣにプリチャージ動作を
指示する制御信号を送出する。特に制限されないが、電
圧比較回路ＶＣは前記センスアンプと類似の回路とされ
、その差動増幅ＭＯＳＦＥＴの一方のゲートにデータ線
ＤＯの電位が、他方のゲートには参照電圧として前記下
限電圧が、それぞれ供給される。
次に、第２図に示した概略タイミング図を参照して、上
記スタティック型ＲＡＭの動作の一例を説明する。
記スタティック型ＲＡＭの動作の一例を説明する。
クロック信号ＣＬＫがハイレベルにされると、アドレス
デコーダＤＣＲを構成するノアデー１回路Ｇｌ、０２等
に供給される信号がロウレベル（論理″０”）にされる
ため、アドレスデコーダＤＣＲは供給されたアドレス信
号を解読して、１つのワード線を選択状態にする。これ
により、相補データ線ＤＯ，ＤＯ等は選択されたメモリ
セルの記憶情報に従った電位差を持つようにされる。読
み出し動作なら、図示しないが、タイミング信号ＳａＣ
によってセンスアンプＳＡが動作状態にされて、上記相
補データ線に現れた電位差を増幅して読み出し回路ＲＡ
Ｏ，ＲＡＩ等に送出する。書き込み動作なら、図示しな
いが、書き込み回路ＷＡＯ，ＷＡ１等が動作状態にされ
、書き込み信号に従って相補データ線の電位がハイレベ
ル／ロウレベルにされる。
デコーダＤＣＲを構成するノアデー１回路Ｇｌ、０２等
に供給される信号がロウレベル（論理″０”）にされる
ため、アドレスデコーダＤＣＲは供給されたアドレス信
号を解読して、１つのワード線を選択状態にする。これ
により、相補データ線ＤＯ，ＤＯ等は選択されたメモリ
セルの記憶情報に従った電位差を持つようにされる。読
み出し動作なら、図示しないが、タイミング信号ＳａＣ
によってセンスアンプＳＡが動作状態にされて、上記相
補データ線に現れた電位差を増幅して読み出し回路ＲＡ
Ｏ，ＲＡＩ等に送出する。書き込み動作なら、図示しな
いが、書き込み回路ＷＡＯ，ＷＡ１等が動作状態にされ
、書き込み信号に従って相補データ線の電位がハイレベ
ル／ロウレベルにされる。
クロック信号ＣＬＫがハイレベルからロウレベルにされ
ると、ノアゲート回路Ｇ１．Ｇ２等にハイレベル（論理
“１”）が供給されるため、全ワード線が非選択状態に
される。このタイミングでプリチャージ制御回路ＰＣＣ
によって第１のパルス信号φ１がハイレベルにされる。
ると、ノアゲート回路Ｇ１．Ｇ２等にハイレベル（論理
“１”）が供給されるため、全ワード線が非選択状態に
される。このタイミングでプリチャージ制御回路ＰＣＣ
によって第１のパルス信号φ１がハイレベルにされる。
これに応じて、ＭＯＳＦＥＴＱ５〜Ｑ８はオン状態にさ
れ、データ線ＤＯとＤｌをＶｃｅ−Ｖｔｈ（ここで、ｖ
ｔｈは、ＭＯＳＦＥＴＱ５．Ｑ７のしきい値電圧である
）のようなハイレベルにする。また、データ線ＤＯとＤ
Ｉは、回路の接地電位のようなロウレベルにされる。こ
れらのＭＯ５ＦＥＴＱ５〜Ｑ８は７゜上記タイミング信
号φ１がロウレベルにされると全てオフ状態にされる。
れ、データ線ＤＯとＤｌをＶｃｅ−Ｖｔｈ（ここで、ｖ
ｔｈは、ＭＯＳＦＥＴＱ５．Ｑ７のしきい値電圧である
）のようなハイレベルにする。また、データ線ＤＯとＤ
Ｉは、回路の接地電位のようなロウレベルにされる。こ
れらのＭＯ５ＦＥＴＱ５〜Ｑ８は７゜上記タイミング信
号φ１がロウレベルにされると全てオフ状態にされる。
この結果、相補データ線ＤＯ，１）Ｏ及びＤｉ、Ｄｉは
それぞれフローティング状態で上記レベルを保持する。
それぞれフローティング状態で上記レベルを保持する。
この後、第２のパルス信号φ２がハイレベルにされ、上
記ＭＯＳ Ｆ ＥＴＱ ９． Ｑ １０等が全てオン状
態にされる。これに応じて、相補データ線ＤＯ，Ｄｏば
、（Ｖｃｃ −Ｖ ｔｈ） ／ ２のような中間レベル
にプリチャージされるものである。
記ＭＯＳ Ｆ ＥＴＱ ９． Ｑ １０等が全てオン状
態にされる。これに応じて、相補データ線ＤＯ，Ｄｏば
、（Ｖｃｃ −Ｖ ｔｈ） ／ ２のような中間レベル
にプリチャージされるものである。
上記プリチャージ終了後、クロック信号ＣＬＫが比較的
長時間にわたってロウレベルのままに維持されると、言
い換えるならば、メモリ保持状態が比較的長時間にわた
って維持されると、上記相補データ線のプリチャージレ
ベルは、リーク電流によって自然放電させられる。
長時間にわたってロウレベルのままに維持されると、言
い換えるならば、メモリ保持状態が比較的長時間にわた
って維持されると、上記相補データ線のプリチャージレ
ベルは、リーク電流によって自然放電させられる。
電圧比較回路ＶＣは、上記クロック信号ＣＬ Ｋがロウ
レベルにされることによって動作状態にされ、上記デー
タ線ＤＯの電位ＶＤのモニター動作を開始する。すなわ
ち、電圧比較回路は、相補データ線ＤＯの電位ＶＤがメ
モリセルの読み出し動作に必要とされる下限電圧（約１
．５Ｖ程度）まで低下してしまう前に、これを検出して
プリチャージ制御回路ＦＣＣに起動をかける。これによ
り、プリチャージ制御回路ＰＣＣは、」二記パルス信号
φ１とφ２を発生させ、相補データ線のブリナヤージ動
作を行うや上記電圧検出回路ＶＣにより、相補データ線
は、常にメモリセルの読み出し７動作に必要なプリチャ
ージレベルに維持できるから、クロック信号ＣＬＫによ
って、直ちにメモリアクセスを行うことができる。
レベルにされることによって動作状態にされ、上記デー
タ線ＤＯの電位ＶＤのモニター動作を開始する。すなわ
ち、電圧比較回路は、相補データ線ＤＯの電位ＶＤがメ
モリセルの読み出し動作に必要とされる下限電圧（約１
．５Ｖ程度）まで低下してしまう前に、これを検出して
プリチャージ制御回路ＦＣＣに起動をかける。これによ
り、プリチャージ制御回路ＰＣＣは、」二記パルス信号
φ１とφ２を発生させ、相補データ線のブリナヤージ動
作を行うや上記電圧検出回路ＶＣにより、相補データ線
は、常にメモリセルの読み出し７動作に必要なプリチャ
ージレベルに維持できるから、クロック信号ＣＬＫによ
って、直ちにメモリアクセスを行うことができる。
なお、ハーフプリチャージ方式では、前の動作サイ、ク
ルにより残っている相補データ線の電位をリセットして
、同じはへ中間レベルにプリチャージさせるので、メモ
リセルからの読み出し動作及びセンスアンプの増幅動作
と、相補データ線を書き込み信号に従ってハイレベルと
ロウレベルにさせる署き込み動作を高速にできる。′ 〔効 果〕 （１）電圧検出回路ＶＣにより相補データ線のプリチャ
ージレベルの低下を検出して、自動的にプリチャージ動
作を行うことによって、相補データ線のを當にメモリセ
ルの読み出し動作に必要なプリチャージレベルに維持で
きる。これにより、常にクロック信号ＣＬＫによって、
直ちにメモリアクセスを行うことができるため、高速動
作化を図ることができるという効果が得られる。
ルにより残っている相補データ線の電位をリセットして
、同じはへ中間レベルにプリチャージさせるので、メモ
リセルからの読み出し動作及びセンスアンプの増幅動作
と、相補データ線を書き込み信号に従ってハイレベルと
ロウレベルにさせる署き込み動作を高速にできる。′ 〔効 果〕 （１）電圧検出回路ＶＣにより相補データ線のプリチャ
ージレベルの低下を検出して、自動的にプリチャージ動
作を行うことによって、相補データ線のを當にメモリセ
ルの読み出し動作に必要なプリチャージレベルに維持で
きる。これにより、常にクロック信号ＣＬＫによって、
直ちにメモリアクセスを行うことができるため、高速動
作化を図ることができるという効果が得られる。
（２）上記（１）により、相補データ線の電位を所望の
プリチャージレベルに維持できるから、ダミーサイクル
が不要となる。したがって、選択的にダミーサイクルを
挿入するためのｍ雑な制御回路等が省略できるため、回
路構成の簡素化を図ることができるという効果が得られ
る。
プリチャージレベルに維持できるから、ダミーサイクル
が不要となる。したがって、選択的にダミーサイクルを
挿入するためのｍ雑な制御回路等が省略できるため、回
路構成の簡素化を図ることができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電圧比較回路
としては、上記センスアンプＳＡの、ような差動増幅回
路を用いるものの他、ＭＯＳＦＥＴのしきい値電圧を基
準電圧として利用する論理ゲート回路等間であってもよ
い。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電圧比較回路
としては、上記センスアンプＳＡの、ような差動増幅回
路を用いるものの他、ＭＯＳＦＥＴのしきい値電圧を基
準電圧として利用する論理ゲート回路等間であってもよ
い。
また、相補データ線の数が多くされる場合、そのうちの
代表的な複数のデータ線の電位をそれに対応された複数
の電圧比較回路によってモニターし、その論理和出力に
よってプリチャージ動作の起Ｑ１をかけるものとしても
よい。、また、スタティック型ＲＡＭとしてのメモリセ
ルは、ＰチャンネルＭＯＳ Ｆ Ｅ ＴとＮチャンネル
ＭＯＳＦＥＴとを組合せて構成されたスタティック型フ
リップフロップ回路を用いるものであってもよい。また
、相？ｉｌｉデータ線には、カラム選択回路を設けて、
複数の相補データ線の中から一対の相補デ・−・・夕線
を選んでセンスアンプや書き込み回路に結合させるもの
であってもよい。
代表的な複数のデータ線の電位をそれに対応された複数
の電圧比較回路によってモニターし、その論理和出力に
よってプリチャージ動作の起Ｑ１をかけるものとしても
よい。、また、スタティック型ＲＡＭとしてのメモリセ
ルは、ＰチャンネルＭＯＳ Ｆ Ｅ ＴとＮチャンネル
ＭＯＳＦＥＴとを組合せて構成されたスタティック型フ
リップフロップ回路を用いるものであってもよい。また
、相？ｉｌｉデータ線には、カラム選択回路を設けて、
複数の相補データ線の中から一対の相補デ・−・・夕線
を選んでセンスアンプや書き込み回路に結合させるもの
であってもよい。
以上の説明では主として、本願発明者によってなされた
発明をその背景となった技術分野であるディジタル！！
債回路に内蔵されるＲＡＭに通用した場合を例にして説
明したが、これに限定されるものではなく、例えば１チ
ツプマイクロコンピユータに内蔵されるＲＡＭ、或いは
外部記憶装置としての半導体記憶装置等にも同様に利用
できるものである。
発明をその背景となった技術分野であるディジタル！！
債回路に内蔵されるＲＡＭに通用した場合を例にして説
明したが、これに限定されるものではなく、例えば１チ
ツプマイクロコンピユータに内蔵されるＲＡＭ、或いは
外部記憶装置としての半導体記憶装置等にも同様に利用
できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのプリチャージ動作の一例を示すタイミング図であ
る。
、そのプリチャージ動作の一例を示すタイミング図であ
る。
Claims (1)
- 【特許請求の範囲】 １、スタティック型メモリセルの一対の入出力端子が結
合された相補データ線に設けられ、メモリアクセス終了
時に発生される第１のパルス信号に従って相補データ線
をそれぞれ電源電圧と回路の接地電位にする第１のプリ
チャージＭＯＳＦＥＴと、上記第１のパルス信号の後に
形成された第２のパルス信号に従って上記相補データ線
のハイレベルとロウレベルとを短絡する第２のプリチャ
ージＭＯＳＦＥＴとからなるプリチャージ回路と、メモ
リ保持状態において上記相補データ線の少なくとも一方
の電位をモニターして所望の電位以下に低下したことを
検出して上記第１、第２のパルス信号を発生させて上記
プリチャージ回路を起動させる電圧検出回路とを含むこ
とを特徴とする半導体記憶回路。 ２、上記相補データ線は、差動ＭＯＳＦＥＴを含むセン
スアンプの入力端子に結合されるものであることを特徴
とする特許請求の範囲第１項記載の半導体記憶回路。 ３、上記半導体記憶回路は、ディジタル集積回路に内蔵
されるものであることを特徴とする特許請求の範囲第１
又は第２項記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237357A JPH0690875B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237357A JPH0690875B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299975A true JPS6299975A (ja) | 1987-05-09 |
| JPH0690875B2 JPH0690875B2 (ja) | 1994-11-14 |
Family
ID=17014194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237357A Expired - Lifetime JPH0690875B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690875B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478487A (en) * | 1987-09-21 | 1989-03-23 | Hitachi Ltd | Semiconductor memory device |
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH02244489A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | 半導体メモリ回路 |
| US6446893B2 (en) | 1999-11-30 | 2002-09-10 | Daiwa Seiko, Inc. | Spinning reel for fishing |
| JP2008289387A (ja) * | 2007-05-23 | 2008-12-04 | Daiwa Seiko Inc | 魚釣用スピニングリール |
-
1985
- 1985-10-25 JP JP60237357A patent/JPH0690875B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478487A (en) * | 1987-09-21 | 1989-03-23 | Hitachi Ltd | Semiconductor memory device |
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH02244489A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | 半導体メモリ回路 |
| US6446893B2 (en) | 1999-11-30 | 2002-09-10 | Daiwa Seiko, Inc. | Spinning reel for fishing |
| JP2008289387A (ja) * | 2007-05-23 | 2008-12-04 | Daiwa Seiko Inc | 魚釣用スピニングリール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690875B2 (ja) | 1994-11-14 |
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