JPH01112589A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するものであり、例え
ば、高速型のスタティック型Ｒ，ＡＭ（ランダム・アク
セス・メモリ）に利用して有効な技術に関するものであ
る。

〔従来の技術〕

スタティック型ＲＡＭでは、ワード線の切り換えのとき
に二重選択状態が生じると、保持すべき記憶情報の破壊
や誤書き込みが行われてしまう。

そのため、上記のような二重選択マージンを採るために
、ワード線の選択信号を形成する駆動回路等において、
非選択レベルを形成するＮチャンネルＭＯ３ＦＥＴのコ
ンダクタンスを大きくし、選択レベルを形成するＰチャ
ンネルＭＯＳ　Ｆ　ＥＴのコンダクタンスを小さく形成
して、第３図に点線で示すように非選択にされるべきワ
ード線（例えばＷＯ）の立ち下がりを速くし、選択され
るべきワード線（例えばＷｌ）の立ち上がりを遅くして
二重選択マージンを確保することが考えられる。

また、アドレス信号の遷移状態を検出して、この検出パ
ルスに応じてワード線の非活性（非選択状Ｂ）化、デー
タ線やセンスアンプのイコライズ等を行うＡＴＤ　（ア
ドレス信号変化検出）方式がある。このようなＡＴＤ方
式に関しては、例えば、日経マグロウヒル社１９８７年
８月発行「日経マイクロデバイス（製品レベルで２５ｎ
ａを保証する２５６Ｋ　　ＣＭＯ３ＲＡＭ技術）」があ
る。

〔発明が解決しようとする問題点〕

上記駆動回路によってワード線の二重選択マージンを確
保する方法では、ワード線の立ち上がりをわざわざ遅く
する必要があるため、動作速度が遅くなってしまう、ま
た、上記アドレス信号の遷移状態を検出するＡＴＤ方式
では、アドレス信号が変化して、その検出パルスが形成
されるまでの間に遅延時間が生じる。そして、一定期間
ワード線を非選択状態に維持させる時間を設定する必要
がある。それ故、ＲＡＭの高速化を考えると、その間選
択状態にされるべきワード線の立ち上がりが遅くなるた
め、高速化を却って妨げるものになってしまう。

この発明の目的は、ワード線の二重選択マージンを確保
するとともに高速化を図った半導体記憶装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレス信号の入力に同期して外部から供給
されるタイミングパルスに対応してワード線を非選択状
態にさせる。

〔作　用〕

上記した手段によれば、アドレスの入力と同期してワー
ド線を強制的に非選択状態にするものであるため、ワー
ド線の二重選択マージンの確保と選択されるべきワード
線の立ち上がりを早くすることができる。

〔実施例〕

第１図には、この発明をバイポーラ型トランジスタと０
Ｍ０３回路の組み合わせからなるスタティック型ＲＡＭ
に適用した場合の要部一実施例の回路図が示されている
。特に制限されないが、同図のＲＡＭは、公知のＢｉ−
ＣＭＯ３！Ｊ積回路の製造技術によって１個の単結晶シ
リコンのような半導体基板上に形成される。なお、同図
において、Ｐチャンネル部分　Ｓ　Ｆ　ＥＴは、チャン
ネル部分（バックゲート）部に矢印を付加することによ
ってＮチャンネルＭＯ３ＦＥＴと区別している。

この実施例のＲＡＭは、特に制限されないが、ＥＣＬ−
ＣＭＯＳコンパチブルにされたＲＡＭに向けられている
。それ故、電源電圧は、−Ｖｅｅのような負電圧が用い
られる。

メモリセルＭＣは、その１つの具体的回路が代表として
示されており、Ｎチャンネル型の記憶用ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２（７）ゲートとトレインハ、互いに交差結線さ
れる。特に制限されないが、上記ＭＯＳＦＥＴＱＩ、Ｑ
２のドレインと回路の接地電位点の間には、情報保持用
のポリ（多結晶）シリコン層で形成された高抵抗Ｒ１，
Ｒ２が設けられる。上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通
接続点と相補データ＆５１ＤＯ，ＤＯとの間にＮチャン
ネル型伝送ゲートＭＯ３ＦＥＴＱ３．Ｑ４が設けられる
。他のメモリセルＭＣも相互において同様な回路構成に
されている。これらのメモリセルは、マトリックス状に
配置されている。同じ行に配置されたメモリセルの伝送
ゲートＭＯ５ＦＥＴＱ３゜Ｑ４等のゲートは、それぞれ
例示的に示された対応するワード線ＷＯ，Ｗｎ等に共通
に接続され、同じ列に配置されたメモリセルの入出力端
子は、それぞれ例示的に示された対応する一対の相補デ
等に接続される。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯＳ　Ｆ　ＥＴＱｌがオフ
状態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。

言い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩのド
レインリーク電流によってＭＯ３ＦＥＴＱ２のゲート容
量（図示しない）に蓄積されている情報電荷が放電させ
られてしまうのを防ぐ程度の電流供給能力を持つように
される。なお、上記抵抗Ｒ１，Ｒ２に代え、Ｐチャンネ
ルＭＯＳ　Ｆ　ＥＴを用いるものであってもよい。

上記メモリアレイＭ−ＡＲＹにおける代表として示され
た一対の相補データ線ＤＯ，ＤＯと電源電圧Ｖｃｃとの
間には、特に制限されないが、Ｎチャンネル負荷ＭＯ５
ＦＥＴＱ５．Ｑ６が設けられる。他の代表として示され
た相補データ線ＤＩ。

Ｄｌにも同様なＭＯ３ＦＥＴＱ７．Ｑ８が設けられる。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成
された出力信号によって選択される。このことは、他の
ワード線Ｗｎについても同様である。上記Ｘアドレスデ
コーダＸＤＣＲは、相互において類似のノアゲート回路
Ｇ１．０２等により構成される。これらのノアゲート回
路Ｇｌ。

０２等の入力端子には、後述するように複数ビットから
なる外部アドレス信号ＡＯ〜Ａｔ（図示しない適当な回
路装置から出力されたアドレス信号）を受けるＸアドレ
スバッファＸＡＤＨで形成された内部相補アドレス信号
が所定の組合せにより印加される。また、後述するよう
にワード線の二重選択マージンを確保するために、全ワ
ード線を強制的に非選択状態にさせるタイミングパルス
ｗｃが共通に入力される。

なお、同図においては、図面が複雑になってしまうのを
防ぐために、上記ＸアドレスデコーダＸＤＣＨの単位回
路は、それぞれ１つのノアゲート回路Ｇｌ、Ｇ２等によ
って示しているが、デコード部全体のゲート数を減少さ
せたり、裔密度に配置されるワード線のピッチ（間隔）
とその選択出力信号を形成する単位ゲート回路とのピン
チを合わせたり、寄生入力容量を減らすこと等のため、
プレデコーダを配置する等のように複数段に分割して構
成される。また、出力部には、駆動回路を設けて選択さ
れるべきワード線の立ち上がりを高速にするものであっ
てもよい。この場合、その駆動回路にゲート機能を設け
て、上記タイミングパルスｗｃを供給するものとしても
よい。

上記メモリアレイにおける一対の相補データ線Ｄｏ、Ｄ
ｏ及びＤｌ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ９．ＱｌＯ及びＱｌｌ、Ｑ１２
から構成されたカラムス・ｆフチ回路を介してコモン相
補データ線ＣＤ、ＣＤに接続される。

上記カラムスイッチ回路を構成するＭ　ＯＳ　Ｆ　ＥＴ
Ｑ９．ＱＩＯ及びＱｌｌ、Ｑ１２のゲートには、それぞ
れＹアドレスデコーダＹＤＣＨによって形成さた選択信
号が供給される。このＹアドレスデコーダＹＤＣＲは、
上記同様な相互において類似のノアゲート回路Ｇ３，０
４等により構成される。

これらのノアゲート回路Ｇ３．０４等には、複数ビット
からなる外部アドレス信号ＡＯ−Ａｊ（図示しない適当
な回路袋ｒから出力されたアトし・大信号）を受けるＹ
アドレスバッファＹ−ＡＤＢで形成された内部相補アド
レス信号が所定の組合せにより印加される。上記Ｙアド
レスデコーダＹＤＣＲを構成するノアゲート回路Ｇ３．
０４等も実際には、上記ＸアドレスデコーダＸＤＣＲと
類似のプリデコーダ等を含む複数段の論理ゲート回路か
ら構成される。

上記コモン相補データ線ＣＤ、ＣＤは、読み出し回路Ｒ
Ａの入力端子と、書込み回路ＷＡの出力端子に接続され
る。上記読み出し回路ＲＡは、共通相補データ線ＣＤ、
ＣＤの読み出し信号を増幅するセンスアンプと、ＥＣＬ
出力回路とを含みＥＣＬレベルの読み出し信号を出力端
子Ｄｏｕｔへ送出する。書込み回路ＷＡは、入力端子Ｄ
ｉｎから入力されるＥＣＬレベルの書込みデータ信号を
増幅して、ＣＭＯＳレベルの書き込み信号を形成して上
記共通相補データ線ＣＤ、ＣＤに送出する。

タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ８から供
給されるの制御信号と、外部端子ＣＫから供給されるク
ロックパルスとを受けて、上記読み出し回路ＲＡ、書込
み回路ＷＡの動作制ＷＪ信号Ｒ，Ｗ及びアドレスバッフ
ァの動作タイミングパルスｃｋ及びこのタイミングパル
スに対応した上記タイミングパルスｗｃ等を形成する。

ＸアドレスバンファＸＡＤＢは、その１つの回路（単位
回路）が代表として例示的に示されている。すなわち、
外部端子ＡＯから供給されるアドレス信号は、バイポー
ラ型トランジスタＴ１、レベルシフトダイオードＤと、
その動作電流を形成する電流源としてのＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　１３からなるエミッタフォロワ回路を介し
て、次のＥＣＬ回路に供給される。ＥＣＬ回路は、差動
トランジスタＴ２．Ｔ３と、その共通エミッタに設けら
れ、その動作電流を形成する電流源としてのＭＯ３ＦＥ
ＴＱＩ々と、上記差動トランジスタＴ２．Ｔ３のコレク
タに設けられた負荷抵抗Ｒ３，Ｒ４とにより構成される
。上記電流源としてのλ１０ｓＦＥＴＱ１３．Ｑ１４の
ゲートには、上記タイミングパルスｃｋが供給されるこ
とによって、上記定電流動作のスイッチ制御がなされる
。上記一方の差動トランジスタＴ２のベースには、上記
エミッタフォロワ回路の出力信号が供給され、他方の差
動トランジスタＴ３のベースには、ＥＣＬＯロジンクス
レフショルド電圧としての基準電圧ｖｂｂが供給される
。以上の各回路素子により、入力回路ＩＢが構成される
。

上記入力回路ＩＢＯ差動増幅トランジスタＴ２゜Ｔ３の
コレクタから送出され、外部端子ＡＯから供給されたア
ドレス信号と同相のアドレス信号と逆相のアドレス信号
とからなるＥ　ＣＬレベルの相補信号は、次のレベル変
換回路ＬＶＣによってＣＭＯＳレベルに変換されろ。す
なわち、上記相補信号は、ＰチャンネルＭＯ３ＦＥＴＱ
１５．Ｑｌ６のゲートに供給される。これらのＭＯＳ　
Ｆ　ＥＴＱ１５．Ｑｌ６のドレインには、電流ミラー形
態にされたＮチャンネルＭＯ３ＦＥＴＱ１７．Ｑｌ８が
設けられる。このようなＭＯ３増幅回路は、上記Ｐチャ
ンネルＭＯ３ＦＥＴＱＩ　５とＱｌ６のゲートに互いに
逆相の相補信号が供給されるので、ＭＯ３ＦＥＴＱ１５
．Ｑｌ６のドレイン電流が差動的に流れる。例えば、Ｍ
Ｏ３ＦＥＴＱ１５の電流が相対的大きくされると、ＭＯ
３ＦＥＴＱＩ　６の電流は相対的に小さくされる。この
場合には上記ＭＯ３ＦＥＴＱ　１５を通し、て大きな電
流が電流ミラー形態のＭＯ３ＦＥＴＱ１７に供給される
ので、これに応じてＭＯ３ＦＥＴＱＩ　Ｂの電流も大き
くされる。したがって、ＰチャンネルＭＯ３ＦＥＴＱ１
６とＮチャ二／ネＪしＭＯ３ＦＥＴＱＩ　８が相補的に
動作させられるので、その出力ノードＮ１からははソ゛
負の電源電圧−ｖｅｅのようなロウレベルの出力信号が
得られる。また、逆の入力信号によってＭＯ３ＦＥＴＱ
１６のＭｍが相対的に大きくされると、ＭＯ３ＦＥＴＱ
Ｉ　５の電流が相対的に小さくされろ結男、上記電流ミ
ラー形態のＭＯ３ＦＰ、ＴＱｌ　７．Ｑｌ　８の動作電
流が小さくなり、出力ノードＮ１からははＶ′開回路接
地電位のようなハイレベルの出力信号が得られろ。

以上のレベル変換回路によって形成された内部アドレス
信号と逆相のアドレス信号（Ｎ２）を形成するため、上
記声似のＭＯ３ＦＲＴＱ１９〜Ｑ２２により構成された
レベル変換回路が設けられる。このレベル変換回路の入
力であるＭＯ３ＦＥＴＱ１９．Ｑ２０のゲートには、上
記の場合と逆相のＥＣＬレベルの相補信号が供給される
。

この実施例では、上記アドレスデコーダを構成する多数
のゲート回路の入力容量からなる比較的大きな容量値の
負荷容量を高速で駆動するため、次の出力回路ＯＢが設
けられる。すなわち、上記レベル変換回路ＬＶＣによっ
て形成された相補信号のうちの一方の出力ノードＮ１の
信号は、バイポーラ型ＮＰＮ出力トランジスタ１゛４の
ベースに供給される。この出力トランジスタＴ４は、容
量性負荷の充電動作、言い換えるならば、ハイレベルの
出力動作を行う。上記出力トランジスタＴ４とカスケー
ド接続（準コンプリメンタリプッシュプル形態）にされ
た上記同様な出力トランジスタＴ５は、上記容量性負荷
の放電動作、言い換えるならば、ロウレベルの出力動作
を行う。この出力トランジスタＴ５を上記出力トランジ
スタＴ４に対して相補的に動作させるため、トランジス
タＴ５のベースとコレクタとの間にＭＯＳ　Ｆ　ＥＴＱ
　２３が設けられる。このＭＯ３ＦＥＴＱ２３のゲート
には、上記レベル変換回路ＬＶＣによって形成された相
補信号のうちの他方の出力ノードＮ２の信号が供給され
ろ。上記出力トランジスタＴ５のベースと負のｔ源電圧
−Ｖｅｅとの間には、その出力信号ａＯを受けろＭＯ３
ＦＥＴＱ２４が設けられる。

上記出力信号ａＯと逆相の出力信号ＴＯを形成する出力
回路も上記類似のトランジスタＴ６．Ｔ７及びＭＯＳＦ
Ｆ、ＴＱ２５．Ｑ２６から構成される。ただし、容量性
負荷の充電動作を行う出力トランジスタＴ６のベースに
は、上記他方の出力ノードＮ２におろけ出力信号が供給
され、容量性負荷の放電動作を行う出力トランジスタＴ
７のベースとコレクタの間に設けられたＭＯ３ＦＥＴＱ
２５のゲートには、上記一方の出力ノードＮ１におけろ
出力信号が供給される。

この出力回路ＱＢの動作は、次の通りである。

、ヒ記しベル変換回ＶＪＩＬＶｃにおけろ一方の出力ノ
ードＮ１の出力信号がハイレベル（回路の接地電位）な
ら、出力トランジスタＴ４はオン状態にされて、出力信
号ａＱをハイレベルにする。この時、上記レベル変換回
路ＬＶＣにおける他方の出力ノードＮ２の出力信号はロ
ウレベル（負の電源電圧−Ｖｅａ）であるため、ＭＯ３
ＦＥＴＱ２３がオフ状態にされ、上記出力信号ａＯのハ
イレベルによってＭＯ３ＦＥＴＱ２４はオン状態にされ
る。上記ＭＯ３ＦＥＴＱ２４のオン状態によって出力ト
ランジスタＴ５のベースには、はりロウレベルが供給さ
れる。これにより、出力トランジスタＴ５はオフ状態に
される。したがって、容量性負荷が高速に充電され、出
力信号ａＯは高速にハイレベルに充電される。

上記状態から、上記一方の出力ノードＮ１の信号がロウ
レベルに、他方の出力ノードＮ２の信号がハイレベルに
変化すると、上記一方の出力ノードＮ１のロウレベルに
よって出力トランジスタＴ４はオフ状態にされる。上記
他方の出力ノードＮ２のハイレベルによって、ＭＯ３Ｆ
ＥＴＱ２３はオン状態にされる。このＭＯ３ＦＥＴＱ２
３のオン状態によって、出力信号ａＯのハイレベルは、
出力トランジスタＴ５のベースに供給されることによっ
て、この出力トランジスタＴ５をオン状態にさせる。言
い換えれば、ＭＯ３ＦＥＴＱ２３のオン状態によって出
力トランジスタＴ５は、そのベースとコレクタが接続さ
れることによって、ダイオード形態にされ、ハイレベル
の出力信号ａＯを高速に放電させる。この時、出力信号
ａＯのハイレベルによってＭＯ３ＦＥＴＱ２４は、オン
状態にされているものであるが、ＭＯ３ＦＥＴＱ２３に
比べてそのコンダクタンスが小さく設定されていること
によって、上記出力トランジスタＴ５のオン動作を阻害
しないようにされる。

上記出力信号ａＯと逆相の出力信号ａＯを形成する出力
回路の動作は、上記レベル変換回路ＬＶＣからの出力信
号（Ｎ１．Ｎ２）が逆相で供給されることによって、上
記の場合とは出力トランジスタＴ６．Ｔ７が逆にオン／
オフ制御される。なお、出力トランジスタＴ５が飽和領
域で駆動されることを防止するため、ＭＯ３ＦＥＴＱ２
３のドレインが回路の接地電位ではなくトランジスタＴ
５のコレクタに接続され、同様にトランジスタＴ７が飽
和領域で駆動されることを防止するため、ＭＯ３ＦＥＴ
Ｑ２５のドレインが回路の接地電位ではなく、トランジ
スタＴ７のコレクタに接続されている。これによって、
スイッチング動作の高速化を図っている。

この実施例では、アドレスバッファの出力部に電流駆動
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のＭＯＳ　Ｆ　ＥＴのゲートに付加されるゲート容
量等の比較的大きな容量値にされた寄生容量の充電／放
電動作を高速に行うことができる。このような出力回路
ＯＢは、図示しないが上記第１図におけるアドレスデコ
ーダＸＤＣＲ，ＹＤＣＲの出力部、あるいはプレデコー
ダの出力部にも設けることによって、メモリアレイの選
択動作の高速化を図ることができる。

上記出力回路ＯＢの相補出力信号ａＯ，ａＯを送出させ
る出力端子には、ランチ形態にされたＣＭＯＳインバー
タ回路ＩＶＩとＩＶ２が設けられる。これらのＣＭＯＳ
インバータ回路ＩＶＩとＩｖ２は、それを構成するＭＯ
Ｓ　Ｆ　Ｆ、Ｔのコンダクタンスが上記出力回路ＯＢの
出力トランジスタに比べて充分小さく設定されることに
よって、上記出力回路ＯＢの切り換え動作を阻害しない
ようにされる。

この実施例では、特に制限されないが、上記アドレスバ
ッファにおける入力回路ＩＮの動作レベルマージンの向
上と低消費電力化等を図るため、アドレス信号の入力と
同期して供給されるクロックパルスＣＫに対応したタイ
ミングパルスｃｋによって一定期間のみ動作状態にされ
る。タイミング制御回路ＴＣは、クロックパルスＧＫが
７１イレベルにされると、それに応じて内部のタイミン
グパルスｃｋをハイレベ°ルにする。そして、アドレス
信号の取り込みに必要な時間経過の後に上記クロックパ
ルスＣＫがロウレベルにされ、それに応じて内部タイミ
ングパルスｃｋもロウレベルにされる。これにより、入
力回路ＩＢは、アドレス信号が取り込まれた後は上記イ
ミングパルスｃｋのロウレベルによりその動作電流が遮
断される。このようにすることによって、アドレスバッ
ファＡＤＢでの消費電流の低減が可能になる。

この実施例では、上記のように入力回路ＩＢをアドレス
信号を取り込んだ後に非動作状態にするものとしても、
取り込んだアドレス信号はラッチ回路（ＩＶＩ、ＩＶ２
）より保持されているから問題ない。すなわち、タイミ
ングパルスＣＫをロウレベルにして定電流源を構成する
ＭＯ３ＦＥＴＱ１３．Ｑｌ４等をオフ状態にさせること
により、入力回路ＩＢの動作電流が遮断されるから、そ
の出力信号は抵抗Ｒ３，Ｒ４を通して共にハイレベルの
出力信号が送出されることになる。このハイレベルの出
力信号を受けるレベル変換回路ＬＶＣ（７）Ｐチャンネ
ルＭＯ３ＦＥＴＱ１５．Ｑｌ　６及びＱｌ９．Ｑ２０等
は、共にオフ状態にされる。この結果、レベル変換回路
ＬＶＣの出力（Ｎｌ、Ｎ２）は、ハイインピーダンス状
態にされ、出力回路ＯＢのトランジスタＴ４〜Ｔ７等は
全てオフ状態にされる。しかしながら、出力回路ＯＢの
出力端子には、ＣＭＯＳインバータ回路ＩＶＩ、ＩＶ２
等により構成されたラッチ回路が設けられているので、
上記タイミングパルスｃｋがハイレベルの時に取り込ま
れたアドレス信号ＡＯに対応した内部相補アドレス信号
ａｏ、ａｏを保持している。

このラッチ回路に保持されたアドレス信号によって、ア
ドレスバッファが非動作状態にされるにもかかわらず、
デコーダＸＤＣＲにより選択されるべきワード線の選択
信号が形成される。

このデコーダＸＤＣＲの解読動作において、出力回路Ｏ
Ｂの出力レベルは、上記ＣＭＯＳインバータ回路ＩＶＩ
、ＩＶ２の動作によって、上記出力トランジスタＴ４、
Ｔ６により形成される出力ハイレベル（−Ｖ＋ｔ）は回
路の接地電位（Ｏｖ）まで上昇し、トランジスタＴ５、
Ｔ７により形成される出力口ウレベル−（Ｖｅｅ−Ｖｍ
ｉ）は電源電圧−Ｖｅｅまで低下する。すなわち、上記
ＣＭＯＳインバータ回路ＩＶＩとＩＶ２を構成するオン
状態にされたＰチャンネルＭＯＳ　Ｆ　ＥＴとＮチャン
ネルＭＯＳＦＥＴとによりレベル補償動作が行われるも
のである。これによって、アドレスデコーダ回路を構成
するＣＭＯ３回路の入力レベルが、フルスイングのレベ
ルになるから、ＮチャンネルＭＯＳ　Ｆ　ＥＴとＰチャ
ンネル間Ｏ８ＦＥＴとが完全に相補的に動作することに
なる。それ故、出力回路ＯＢにより形成される出力レベ
ルがそのまま出力される場合において、上記のような絶
対値的なレベル減少によりオフ状態になるべきＰチャン
ネルＭＯＳ　Ｆ　ＥＴ又はＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔがウィークリイにオン状態にされることによる直流電
流が生じることがない。デコーダＸＤＣＲ等を構成する
ＣＭＯ３回路における消費電流を理論的には零にするこ
とができる。

上記アドレス信号をラッチ回路に保持させる構成におい
ては、例えば、ライトイネーブル信号ＷＥがハイレベル
の読み出し動作なら、メモリセルの選択動作、読み出し
回路ＲＡの増幅動作によって出力端子Ｄｏｕｔへ選択さ
れたメモリセルの記憶情報に従ったハイレベル／ロウレ
ベルの読み出し信号が送出される。この時に、ＲＡＭの
電源電圧線−Ｖｅｅ又は回路の接地電位には、外部端子
に付加される比較的大きな寄生容量をチャージアップし
たり、ディスチャージさせるために流れる電流に応じて
比較的大きなノイズが発生する。しかしながら、この実
施例では、上記タイミングパルスｃｋロウレベルによっ
てアドレスバッファＸＡＤＢ、ＹＡＤＢが非動作状態に
されており、アドレス信号はラッチ回路に保持されてい
るので、上記ノイズに対して何ら悪影響を受けること（
アドレスの切り換え誤動作）がない。

この実施例では、上記のようなアドレス信号の取り込み
用クロックパルスＣＫを、ワード線二重選択マージン確
保のために利用する。すなわち、タイミング制御回路Ｔ
Ｃは、上記クロックパルスＧＫを受けて、上記タイミン
グパルスｗｃを形成する。特に制限されないが、上記ク
ロックパルスＣＫは、アドレス信号の取り込みに必要な
比較的短いパルス幅を持つようにされるため、タイミン
グ制御回路ＴＣは、上記クロックパルスＣＫのパルス幅
伸長させる回路を持つようにされる。このパルス幅は、
例えばデコーダＸＤＣＲの出力が確定する前にタイミン
グパルスＷＣがハイレベルからロウレベルに変化するよ
うに設定される。

また、この実施例では、上記タイミングパルスｗｃを利
用して、相補データ線のイコライズを実施する。すなわ
ち、例示的に示されている相補データ線ＤＯ，Ｄｏ及び
Ｄｉ、ＤＩの間には、短絡（イコライズ）用のＭＯ３Ｆ
ＥＴＱ３０とＧ３１が設けられる。これらのＭＯ３ＦＥ
ＴＱ３０とＧ３１のゲートには、上記タイミングパルス
ＷＣが供給される。このようなイコライズ用ＭＯ３ＦＥ
Ｔは、共通相補データ線ＣＤ、ＣＤ等にも設けるものと
してもよい。

次に、この実施例回路の動作を第２図に示したタイミン
グ図を参照して説明する。

アドレス信号ＡＤの供給（変化）に同期して、それを取
り込むためのクロックパルスＣＫがハイレベルにされる
。これに応じて内部タイミングパルスｃｋもハイレベル
になるため、上記入力回路ＩＢが前述のように実質的に
動作状態になって、供給されたアドレス信号ＡＤの取り
込みを行う。

−上記クロックパルスＣＫがハイレベルの期間に入力さ
れたアドレス信号は、前記ラッチ回路ＦＦに保持される
。

この実施例では、上記クロックパルスＧＫ　（ｃｋ）の
ハイレベルに同期して、タイミングパルスＷＣもハイレ
ベル（論理“１”）にされる、これにより、デコーダＸ
ＤＣＲを構成する単位回路（ノアゲート回路）Ｇｌ、Ｇ
２等の出力信号は、それに供給される内部相補アドレス
信号に無関係にロウレベルにされる。これによって、以
前の動作サイクルにおいて取り込まれたアドレス信号に
従って選択状態にされているワード線（例えばＷＯ）は
ハイレベルからロウレベルの非選択状態にされる。すな
わち、上記タイミングパルスｗｃがハイレベルの期間、
全ワード線は強制的に非選択状態にされる。また、図示
しないが、上記タイミングパルスＷＣのハイレベルによ
って、ＭＯ８ＦＥＴＱ３０及びＧ３１がオン状態になっ
て相補データ線Ｄｏ、ＤＯ及びＤＩ、ＤＩ等が短絡させ
る。

これにより、前の動作サイクルにおいてハイレベル／ロ
ウレベルにされていた相補データ線ＤＯ。

Ｄｏ及びＤｌ、ＤＩ等は相互に等しいレベルに設定され
る。

上記タイミングパルスｗｅがハイレベルからロウレベル
に変化すると、デコーダＸＤＣＲに供給されるアドレス
信号が有効になって、点線で示すような選択されるべき
ワード線（例えばＷｌ）がロウレベルからハイレベルの
選択レベルにされる。

この実施例では、上記のようにタイミングパルスｗｅに
よって、ワード線の二重選択マージンが確保されるもの
であるため、選択されるべきワード線の立ち上がりを早
くすることができる。

また、上記ワード線の選択動作に応じて、読み出しモー
ドなら相補データ線ＤＯ，Ｄｏ及びＤＩ。

Ｄｌ等は、相互に等しいレベルから上記選択されたワー
ド４ＩＷ１に結合されたメモリセルの記憶情報に従って
ハイレベルとロウレベルに変化するため高速読み出しが
可能になる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）アドレス信号の入力に同期して外部から供給され
るタイミングパルス（クロックパルス）に対応してワー
ド線を非選択状態にさせることにより、アドレスの入力
と同期してワード線を強制的に非選択状態にするもので
あるため、ワード線の二重選択マージンの確保と選択さ
れるべきワード線の立ち上がりを早くすることができる
という効果が得られる。

（２）上記タイミングパルスを用いて相補データ線等の
イコライズを実施することにより、上記ワード線選択動
作の高速化と相俟って高速読み出し及び書き込みを実現
できるという効果が得られる。

（３）アドレス信号の入力に同期して外部から供給さる
タイミングパルスにより、アドレス信号を取り込んでそ
れを保持するというアドレスラッチ機能を設けることに
よって、アドレス信号の取り込みの高速化と低消費電力
化を実現できるという効果が得られる。

（４）アドレスバッファの出力部にバイポーラ型トラン
ジスタを用いた出力回路と上記アドレスランチのための
ＣＭＯＳインバータ回路を設けることによって、バイポ
ーラ型出力トランジスタにより高速動作化を図りつつ、
その出力レベルの減少分を０Ｍ０３回路の動作によって
補償でき、動作電圧に応じたフルスイングの出力信号を
得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることばいうまでもない０例えば、外部端子から
供給される入力信号は、ＥＣＬレベルの信号の他、０Ｍ
Ｏ３又はＴＴＬレベルの信号であってもよい、この場合
には、入力回路はＣＭＯＳインバータ回路を用いること
ができる。このようなＣＭ　ＯＳ−（ンバータ回路を用
いる場合、レベル変換の必要がないから、アドレスラッ
チ回路は、その入力部に設けるものとしてもよい。アド
レス信号の入力に同期して供給されるクロックパルスは
、そのパルス幅を比較的広くして、それをそのまま上記
ワード線の二重選択マージン確保のために利用するもの
であってもよい、このようにクロックパルスは、単にワ
ード線の二重選択マージンを設定するのみに用いるもの
であってもよい。また、メモリセルは、ランチ形態の２
つの記憶用ＭＯＳ　Ｆ　ＥＴのみから構成して、情報保
持のために、リフレッシュ動作を行わせるようにするも
のであってもよい。この場合、リフレッシュ動作は、単
にワード線を選択状態にさせるだけでよい。この場合、
二重選択マージン確保のためにリフレッシュアドレス信
号に同期して上記クロックパルスも供給される。また、
内部でリフレッシュアドレス信号を発生させる場合、内
部で上記タイミングパルスを発生させればよい。

この発明は、上記スタティック型ＲＡＭの他、各種ＲＯ
Ｍ　（リード・オンリー・メモリ）にも同様に適用でき
る。すなわち、ＲＯＭにおいてもワード線が二重選択状
態にされると、ＲＡＭのような情報の破壊はないが、２
つのメモリセルの記憶情報が同時に出力される結果、真
の読み出し信号が不所望なレベル変化を受けて読み出し
動作が遅くされる。このため、ＲＯＭにも本発明を適用
することによって高速動作化が可能になる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、アドレス信号の入力に同期して外部から供
給されるクロックパルスに対応してワード線を非選択状
態にさせることにより、アドレスの入力と同期してワー
ド線を強制的に非選択状態にするものであるため、ワー
ド線の二重選択マージンの確保と選択されるべきワード
線の立ち上がりを早くすることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す要部回路図、第２図は、その動作の一
例を説明するためのタイミング図、 第３図は、ワード線の二重選択マージンを説明するため
のタイミング図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＡＤＨ・・Ｘアドレス
バッファ、ＹＡＤＢ・・Ｙアドレスバッファ、ＸＤＣＲ
・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデコ
ーダ、ＭＣ・・メモリセル、ＷＡ・・書込み回路、ＲＡ
・・読み出し回路、ＴＣ・・タイミング制御回路、ＩＢ
・入力回路、ＬＶＣ・・レベル変換回路、ＯＢ・・出力
回路、ＯＲＧ・・デコード部、ＤＲＶ・・駆動回路代理
人弁理士　小川　勝馬　：・′ 第　２　図 第　３　図 二重遍訳マージン

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号の入力に同期して外部から供給される
   タイミングパルスに対応して一定期間ワード線を非選択
   状態にさせるワード線選択回路を含むことを特徴とする
   半導体記憶装置。 ２、上記外部から供給されるタイミングパルスは、内部
   でパルス幅伸長され、デコーダが動作を開始するまでの
   間、上記ワード線を非選択状態にするものであることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。 ３、上記ワード線には、スタティック型メモリセルのア
   ドレス選択端子が結合され、上記スタティック型メモリ
   セルの一対の入出力ノードが結合される相補データ線に
   は、上記ワード線が非選択期間にされる間相補データ線
   を短絡するイコライズ用ＭＯＳＦＥＴが設けられるもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載の半導体記憶装置。