JPS59117776A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59117776A JPS59117776A JP57226303A JP22630382A JPS59117776A JP S59117776 A JPS59117776 A JP S59117776A JP 57226303 A JP57226303 A JP 57226303A JP 22630382 A JP22630382 A JP 22630382A JP S59117776 A JPS59117776 A JP S59117776A
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- Japan
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- voltage
- power supply
- circuit
- signal
- supply voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ハソテリーハソクアソプ動作が行われる半
導体記憶装置に関する。
導体記憶装置に関する。
例えば、ＣＭＯ３（相補型金属絶縁物半導体）で構成さ
れたスタティック型ＲＡＭ （ランダム・アクセス・メ
モリ）を用いたメモリ装置では、停電等によって記憶情
報が失われてしまうのを防止するため、言い換えれば、
メモリ不揮発化のためにハノテリーハソクアンプ回路が
設けられる。
れたスタティック型ＲＡＭ （ランダム・アクセス・メ
モリ）を用いたメモリ装置では、停電等によって記憶情
報が失われてしまうのを防止するため、言い換えれば、
メモリ不揮発化のためにハノテリーハソクアンプ回路が
設けられる。
従来のハソテリーパソクアソプ回路は、例えば「電子技
術」誌の第２１巻第４号の第２５頁に記載されているよ
うな外部回路により構成されるものであった。したがっ
て、メモリ装置を構成する回路素子が多くなって、その
分コストを高くするとともに、メモリボードの実装面積
を小さくしてしまうという欠点がある。
術」誌の第２１巻第４号の第２５頁に記載されているよ
うな外部回路により構成されるものであった。したがっ
て、メモリ装置を構成する回路素子が多くなって、その
分コストを高くするとともに、メモリボードの実装面積
を小さくしてしまうという欠点がある。
そこで、本願発明者は、半導体記憶装置内に電源電圧の
低下を検出して、内部動作か自動的にハノテリーバノク
アノプ動作モートに切り換えられる機能の付加すること
を考えた。
低下を検出して、内部動作か自動的にハノテリーバノク
アノプ動作モートに切り換えられる機能の付加すること
を考えた。
この発明の目的は、新規な動作機能を付加して半導体記
１．ａ装置を提供することにある。
１．ａ装置を提供することにある。
この発明の他の目的は、簡単な回路構成によって、電源
電圧の低下検出及びメモリ動作を禁止することのできる
半導体記憶装置を提供することにある。
電圧の低下検出及びメモリ動作を禁止することのできる
半導体記憶装置を提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細Ｇこ説明する。
第１図には、この発明の一実施例の回路図力く示されて
いる。特に制限されないが、同図のＲＡＭは、公知のＣ
ＭＯ３（相ネ■ｊ型−金属一絶縁物一半導体）集積回路
（ＩＣ）技術によって１個のシ１ノコン単結晶のような
半導体基板上うこ形成される。
いる。特に制限されないが、同図のＲＡＭは、公知のＣ
ＭＯ３（相ネ■ｊ型−金属一絶縁物一半導体）集積回路
（ＩＣ）技術によって１個のシ１ノコン単結晶のような
半導体基板上うこ形成される。
端子Ａｘ、Ａｙ、Ｄｉｎ、Ｄｏｕｔ 、ＷＥ、Ｃ３゜Ｖ
ＤＤ及びＧＮＤは、その外部端子とされる。
ＤＤ及びＧＮＤは、その外部端子とされる。
メモリセルＭＣは、その１つの具体的回路力Ｉｔ表とし
て示されており、ゲートとドレイン力（互Ｇ′１に交差
結線された記（、ＱＭＯ３ＦＥＴＱ１．Ｑ２と、」１記
ＭＯ３ＦＥＴＱ１．．Ｑ２のトレインと電源電圧ＶＤＤ
との間には、情報保持用の、１ぼり （多斧吉晶）シリ
コン層で形成された高抵抗Ｒ１，Ｒ２力く設番すられて
いる。そして、上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接続
点と相補データ線ＤＯ，ＤＯとの間に伝送ゲートも４０
ＳＦＥＴＱ３．Ｑ４カ＜言貸しすられいてる。他のメモ
リセルＭＣも相互Ｇこおシヘて同牢漿な回路構成にされ
ている。これらのメモ１ノセルしよ、マトリックス状に
配置されている。同じ行に配置されたメモリセルの伝送
ゲート型ＭＯ３ＦＥＴＱ３、Ｑ４等のゲートは、それぞ
れ対応するワード線Ｗ１及びＷ２に共通に接続され、同
し列に配置されたメモリセルの入出力端子は、それぞれ
対応する一対の相補データ（又はヒソ１−）ＤＯ，ＤＯ
及びＤｌ、ＤＩに接続される。
て示されており、ゲートとドレイン力（互Ｇ′１に交差
結線された記（、ＱＭＯ３ＦＥＴＱ１．Ｑ２と、」１記
ＭＯ３ＦＥＴＱ１．．Ｑ２のトレインと電源電圧ＶＤＤ
との間には、情報保持用の、１ぼり （多斧吉晶）シリ
コン層で形成された高抵抗Ｒ１，Ｒ２力く設番すられて
いる。そして、上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接続
点と相補データ線ＤＯ，ＤＯとの間に伝送ゲートも４０
ＳＦＥＴＱ３．Ｑ４カ＜言貸しすられいてる。他のメモ
リセルＭＣも相互Ｇこおシヘて同牢漿な回路構成にされ
ている。これらのメモ１ノセルしよ、マトリックス状に
配置されている。同じ行に配置されたメモリセルの伝送
ゲート型ＭＯ３ＦＥＴＱ３、Ｑ４等のゲートは、それぞ
れ対応するワード線Ｗ１及びＷ２に共通に接続され、同
し列に配置されたメモリセルの入出力端子は、それぞれ
対応する一対の相補データ（又はヒソ１−）ＤＯ，ＤＯ
及びＤｌ、ＤＩに接続される。
上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱ１がオフ状態
にされているときのＭＯＳ Ｆ ＥＴＱ２のケート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。
るため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱ１がオフ状態
にされているときのＭＯＳ Ｆ ＥＴＱ２のケート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。
言い換えると、上記抵抗Ｒ１は、ＭＯＳ Ｆ ＥＴＱ
１のトレインリーク電流によってＭＯ３ＦＥＴＱ２のゲ
ート容量（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防く程度の電流供給能力を持つ
ようにされる。
１のトレインリーク電流によってＭＯ３ＦＥＴＱ２のゲ
ート容量（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防く程度の電流供給能力を持つ
ようにされる。
この実施例に従うと、ＲＡＭがＣＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。
上記ポリシリコン抵抗素子に代えてｐチャンネルＭＯ３
ＦＥＴを用いる場合に比べ、メモリセル及びメモリアレ
イの大きさを小さくできる。すなわち、ポリシリコン抵
抗を用いた場合、駆動ＭＯ３Ｆ ＥＴＱ １又はＱ２の
ゲート電極と一体的に形成できるとともに、それ自体の
サイスを小型化できる。そして、ｐチャンネル八４０Ｓ
ＦＥＴを用いたときのように、駆動ＭＯ３ＦＥＴＱＩ、
Ｑ２から比較的大きな距離を持って離さなければならな
いことがないので無駄な空白部分か生しない。
ＦＥＴを用いる場合に比べ、メモリセル及びメモリアレ
イの大きさを小さくできる。すなわち、ポリシリコン抵
抗を用いた場合、駆動ＭＯ３Ｆ ＥＴＱ １又はＱ２の
ゲート電極と一体的に形成できるとともに、それ自体の
サイスを小型化できる。そして、ｐチャンネル八４０Ｓ
ＦＥＴを用いたときのように、駆動ＭＯ３ＦＥＴＱＩ、
Ｑ２から比較的大きな距離を持って離さなければならな
いことがないので無駄な空白部分か生しない。
同図において、ソート線Ｗ１ば、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワード線Ｗ２についても同様
である。
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワード線Ｗ２についても同様
である。
上記ＸアドレステコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇ１．０２等により構成される。こ
れらのノアゲート回路Ｇ１．０２等の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｘを受けるＸアドレスハソファＸ−ＡＤＢで加工された
内部相補アドレス信号か所定の組合せにより印加される
。
似のノアゲート回路Ｇ１．０２等により構成される。こ
れらのノアゲート回路Ｇ１．０２等の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｘを受けるＸアドレスハソファＸ−ＡＤＢで加工された
内部相補アドレス信号か所定の組合せにより印加される
。
上記メモリアレイにおける一対のデータ線ＤＯ。
ＤＯ及びＤＩ、Ｄｉは、それぞれデータ線選択のだめの
伝送ケートＭＯ３ＦＥＴＱ９、ＱＩＯ及びＱｌｌ、Ｇ１
２から構成されたカラムスイッチ回路を介してコモンデ
ータ線ＣＤ、ＣＤに接続される。このコモンデータ線Ｃ
Ｄ、ＣＤには、読み出し回路ＤＯＢの入力端子と、書込
み回路ＤＩＢの出力端子が接続される。上記読み出し回
￥＆ＤＯＢの出力端子は、データ出力端子Ｄｏｕｔに読
み出し信号を送出し、書込み回路ＤＩＢの入力端子は、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が印加される。
伝送ケートＭＯ３ＦＥＴＱ９、ＱＩＯ及びＱｌｌ、Ｇ１
２から構成されたカラムスイッチ回路を介してコモンデ
ータ線ＣＤ、ＣＤに接続される。このコモンデータ線Ｃ
Ｄ、ＣＤには、読み出し回路ＤＯＢの入力端子と、書込
み回路ＤＩＢの出力端子が接続される。上記読み出し回
￥＆ＤＯＢの出力端子は、データ出力端子Ｄｏｕｔに読
み出し信号を送出し、書込み回路ＤＩＢの入力端子は、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が印加される。
上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号か供給される。
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号か供給される。
このＹアドレスデコーダＹ−ＤＣＲは、相互において類
似のノアゲー ト回路Ｇ３．０４等により構成される。
似のノアゲー ト回路Ｇ３．０４等により構成される。
これらのノアゲート回路Ｇ３．Ｇ４の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｙを受けるＹアドレスバッファＹ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。
ない適当な回路装置から供給される外部アドレス信号Ａ
ｙを受けるＹアドレスバッファＹ−ＡＤＢで加工された
内部相補アドレス信号が所定の組合せにより印加される
。
制御回路ＣＯＮは、外部端子ＷＥから供給される信号と
、後述する回路を通した外部端子ＣＳからの信号を受け
て内部制御タイミング信号を形成する。
、後述する回路を通した外部端子ＣＳからの信号を受け
て内部制御タイミング信号を形成する。
この実施例では、ハソテリーハンクアノプ動作のための
電源電圧の低下検出及びメモリ動作の禁止を行う機能を
付加するため、次の回路が設けられる。
電源電圧の低下検出及びメモリ動作の禁止を行う機能を
付加するため、次の回路が設けられる。
外部端子Ｃ８から供給られる信号は、インハークＩＶＩ
によりその反転信号Ｃ８１が形成され、さらにインバー
タＩＶ２を通して同相の信号Ｃ８２が形成される。
によりその反転信号Ｃ８１が形成され、さらにインバー
タＩＶ２を通して同相の信号Ｃ８２が形成される。
ダイオード形態のｎチャンネルＭＯ３ＦＥＴＱ１３〜Ｑ
１５を直列形態に接続して、そのしきい値電圧を利用し
た定電用素子を構成する。この直列ＭＯ３ＦＥＴＱ１３
〜Ｑ１５には、特に制限されないが、ｐチャンネルＭＯ
３ＦＥＴＱＩ ７を通してバイアス電流が供給される。
１５を直列形態に接続して、そのしきい値電圧を利用し
た定電用素子を構成する。この直列ＭＯ３ＦＥＴＱ１３
〜Ｑ１５には、特に制限されないが、ｐチャンネルＭＯ
３ＦＥＴＱＩ ７を通してバイアス電流が供給される。
したがって、こ（７）ＭＯ３ＦＥＴＱＩ ７のオン状態
でのコンダクタンス特性は、小さく設定されている。ま
た、このＭＯ３ＦＥＴＱ１７には、並列形態の高抵抗Ｒ
が設けられる。また、上記直列形態のＭＯＳ Ｆ ＥＴ
Ｑ１３〜Ｑ１５には、並列にキャパシタＣが接続され、
その定電圧ＶＴの安定化を図っている。
でのコンダクタンス特性は、小さく設定されている。ま
た、このＭＯ３ＦＥＴＱ１７には、並列形態の高抵抗Ｒ
が設けられる。また、上記直列形態のＭＯＳ Ｆ ＥＴ
Ｑ１３〜Ｑ１５には、並列にキャパシタＣが接続され、
その定電圧ＶＴの安定化を図っている。
上記定電圧ＶＴは、特に制限されないが、ｐチャンネル
Ｍｏ Ｓ Ｆ ＥＴＱ １８をｉｌＴＩＬ７ｃＭＯｓイ
ンハークＴＶ３の入力に伝えられる。これらのＭＯ３Ｆ
ＥＴＱ１７及びＧ１８のゲートには、上記インハークＩ
Ｖ２の出力信号ζ百２が印加されている。
Ｍｏ Ｓ Ｆ ＥＴＱ １８をｉｌＴＩＬ７ｃＭＯｓイ
ンハークＴＶ３の入力に伝えられる。これらのＭＯ３Ｆ
ＥＴＱ１７及びＧ１８のゲートには、上記インハークＩ
Ｖ２の出力信号ζ百２が印加されている。
上記インハークＩＶ３の入力と電源電圧ＶＤＤとの間に
は、ｐチャンネルＭＯ３ＦＥ’ＴＱ１８が設げられ、そ
のゲートには上記インバータ■■１の出力信号Ｃ３Ｉが
印加される。
は、ｐチャンネルＭＯ３ＦＥ’ＴＱ１８が設げられ、そ
のゲートには上記インバータ■■１の出力信号Ｃ３Ｉが
印加される。
そして、上記インハークＩＶ３の出力と、インバータＩ
ＶＩの出力信号Ｃ３Ｉとは、ナントゲート回路Ｇ５に入
力され、このゲート回路Ｇ５の出力信号Ｃ３３が上記制
御回路ＣＯＨに入力される。
ＶＩの出力信号Ｃ３Ｉとは、ナントゲート回路Ｇ５に入
力され、このゲート回路Ｇ５の出力信号Ｃ３３が上記制
御回路ＣＯＨに入力される。
上記回路において、定電圧ＶＴは、検出すべき低電源電
圧ＶＤＤにおけるインパークＩＶ３のロジ。
圧ＶＤＤにおけるインパークＩＶ３のロジ。
クスレッショルド電圧ＶＬと等しく設定されている。
なお、この実施例では、特に制限されないが、ハノテリ
ーハノクアノプ動作でのメモリアレイでの低消費電力化
を図るため、上記ケート回路Ｇ５の出力信号Ｃ３３は、
上記ＸアドレスデコーダＸ−ＤＣＲを構成する各ノアケ
ート回路Ｇｌ、Ｇ２等の入力に共通に供給される。
ーハノクアノプ動作でのメモリアレイでの低消費電力化
を図るため、上記ケート回路Ｇ５の出力信号Ｃ３３は、
上記ＸアドレスデコーダＸ−ＤＣＲを構成する各ノアケ
ート回路Ｇｌ、Ｇ２等の入力に共通に供給される。
この実施例回路の動作を第２図の動作説明図を参照して
、次に説明する。
、次に説明する。
外部端子Ｖ ＤＤから供給される電圧が十分に高いオペ
レーション状態では、図示のように上記定電圧ＶＴがイ
ンパークＩＶ３のロジソクスレノショルト電圧ＶＬより
低くなっている。
レーション状態では、図示のように上記定電圧ＶＴがイ
ンパークＩＶ３のロジソクスレノショルト電圧ＶＬより
低くなっている。
したがって、外部端子３１からの制御信号がロウレベル
のチップ選択期間において、上記信号Ｃ３２がロウレベ
ル、Ｃ３Ｉがハイレベルになっている。このため上記Ｍ
Ｏ３ＦＥＴＱＩ ６，０．１７がオン状態となり、ＭＯ
３ＦＥＴＱＩ ８がオフ状態となっているので、インバ
ータＩＶ３には、定電圧ＶＴがそのまま印加される。し
たかつて、インハークｌＶ３の出力がハイレベルになり
、ナントゲート回路Ｇ５を開いた状態にしている。この
とき、上記信号Ｃ３Ｉがハイレベルなので、その出力信
号Ｃ３３がロウレベルになる。
のチップ選択期間において、上記信号Ｃ３２がロウレベ
ル、Ｃ３Ｉがハイレベルになっている。このため上記Ｍ
Ｏ３ＦＥＴＱＩ ６，０．１７がオン状態となり、ＭＯ
３ＦＥＴＱＩ ８がオフ状態となっているので、インバ
ータＩＶ３には、定電圧ＶＴがそのまま印加される。し
たかつて、インハークｌＶ３の出力がハイレベルになり
、ナントゲート回路Ｇ５を開いた状態にしている。この
とき、上記信号Ｃ３Ｉがハイレベルなので、その出力信
号Ｃ３３がロウレベルになる。
これにより制御回路ＣＯＮには起動され、ここで形成さ
れたタイミング信号に従って、書込み又は読み出し動作
が行われる。なお、上記信号Ｃ８３のロウレベルにより
ＸアドレスデコーダＸ−ＤＣＲは、アドレス信号に従っ
たワード線の選択動作を行う。
れたタイミング信号に従って、書込み又は読み出し動作
が行われる。なお、上記信号Ｃ８３のロウレベルにより
ＸアドレスデコーダＸ−ＤＣＲは、アドレス信号に従っ
たワード線の選択動作を行う。
次に、電源電圧ＶＤＤ−がバッテリー電圧に切りええら
れて低下スタンバイ動作モートでは、図示のように上記
定電圧ＶＴがインハークＩＶ３のロジックスレッショル
ド電圧ＶＬより高くなっている。
れて低下スタンバイ動作モートでは、図示のように上記
定電圧ＶＴがインハークＩＶ３のロジックスレッショル
ド電圧ＶＬより高くなっている。
この時に、外部端子Ｃ３からの制御信号をロウレベルに
すると上記信号Ｃ３２がロウレベル、Ｃ３１がハイレベ
ルになるため上記ＭＯ３ＦＥＴＱ１６、Ｃ１７がオン状
態となり、ＭＯ３ＦＥＴＱ１８がオフ状態となっている
ので、インバータ■■３には、上記定電圧ＶＴがそのま
ま印加される。
すると上記信号Ｃ３２がロウレベル、Ｃ３１がハイレベ
ルになるため上記ＭＯ３ＦＥＴＱ１６、Ｃ１７がオン状
態となり、ＭＯ３ＦＥＴＱ１８がオフ状態となっている
ので、インバータ■■３には、上記定電圧ＶＴがそのま
ま印加される。
したがって、インハークＪＶ３の出力がロウレベルにな
り、ナントゲート回路Ｇ５を閉じた状態にしてしまうの
で、上記信号Ｃ３Ｉがハイレベルなってもその出力信号
Ｃ５３がハイレベルのままの非選択モードとする。これ
により制御回路ＣＯＮは起動されない。またＸアドレス
デコーダＸ−ＤＣＲは、そのハイレベルによってすべて
のワード線を非選択状態とする。これによって、メモリ
アレイにおけるデータ線負荷ＭＯ３ＦＥＴＱ５〜Ｑ８か
らメモリセルに流れる電流も禁止するので、低消費電力
化を図ることができる。
り、ナントゲート回路Ｇ５を閉じた状態にしてしまうの
で、上記信号Ｃ３Ｉがハイレベルなってもその出力信号
Ｃ５３がハイレベルのままの非選択モードとする。これ
により制御回路ＣＯＮは起動されない。またＸアドレス
デコーダＸ−ＤＣＲは、そのハイレベルによってすべて
のワード線を非選択状態とする。これによって、メモリ
アレイにおけるデータ線負荷ＭＯ３ＦＥＴＱ５〜Ｑ８か
らメモリセルに流れる電流も禁止するので、低消費電力
化を図ることができる。
なお、外部端子Ｃ８からの信号がハイレベルのチップ非
選択期間では、上記信号Ｃ３１がロウレベル、Ｃ３２が
ハイレベルになっている。したがって、ＭＯ３ＦＥＴＱ
６．Ｑ７がオフ状態となり、ＭＯ３ＦＥＴＱ８がオン状
態になっている。このＭＯ３ＦＥＴＱ８のオン状態によ
ってインバータＩＶ３には電源電圧ＶＤＤのハイレベル
か印加されるので、上記電源電圧ＶＤＤのレベルに無関
係に出力信号Ｃ３３はハイレベルになり、ゲート回路Ｇ
３を閉じてしまう。これにより、上記同様に制御回路Ｃ
ＯＮは起動されず、メモリアレイの全ワード線が非選択
状態にされる。
選択期間では、上記信号Ｃ３１がロウレベル、Ｃ３２が
ハイレベルになっている。したがって、ＭＯ３ＦＥＴＱ
６．Ｑ７がオフ状態となり、ＭＯ３ＦＥＴＱ８がオン状
態になっている。このＭＯ３ＦＥＴＱ８のオン状態によ
ってインバータＩＶ３には電源電圧ＶＤＤのハイレベル
か印加されるので、上記電源電圧ＶＤＤのレベルに無関
係に出力信号Ｃ３３はハイレベルになり、ゲート回路Ｇ
３を閉じてしまう。これにより、上記同様に制御回路Ｃ
ＯＮは起動されず、メモリアレイの全ワード線が非選択
状態にされる。
なお、この状態においてはインハークＩＶ３に貫通電流
か流れることもなく、またＭＯ３ＦＥＴＱ６．Ｑ７のオ
フ状態によって定電圧を形成するＭＯ３ＦＥＴＱＩ ３
〜Ｑ１５にば高抵抗からの微少電流しか流れない。
か流れることもなく、またＭＯ３ＦＥＴＱ６．Ｑ７のオ
フ状態によって定電圧を形成するＭＯ３ＦＥＴＱＩ ３
〜Ｑ１５にば高抵抗からの微少電流しか流れない。
この実施例では、半導体記憶装置内にバッテリー電圧を
検出して、内部動作を上述のようなスタンバイモー１・
に自動的に切り換えることかできる。
検出して、内部動作を上述のようなスタンバイモー１・
に自動的に切り換えることかできる。
したがって、この実施例の半導体記憶装置を用いてメモ
リ装置を構成する場合、電源切り換え回路の大幅な簡素
化を図ることができる。
リ装置を構成する場合、電源切り換え回路の大幅な簡素
化を図ることができる。
また、ハ／テリーハックアップ機能を設けない場合でも
、システム電源電圧の低下した時のメモリ保護を行うこ
とができる。すなわち、その下限電圧以下での不確実な
書込みによる情報の破壊を防止することもできる。
、システム電源電圧の低下した時のメモリ保護を行うこ
とができる。すなわち、その下限電圧以下での不確実な
書込みによる情報の破壊を防止することもできる。
この発明は、前記実施例に限定されない。
上記ハ・ノテリー電圧への切り換え等による電源電圧の
低下を検出する回路は、例えば電圧比較器等種々の実施
形態をとることができる。
低下を検出する回路は、例えば電圧比較器等種々の実施
形態をとることができる。
また、上記スタティック型ＲＡＭの他、例えば自動リフ
レノツユ機能を持つクイナミンク型ＲＡＭにも同様に適
用することができる。
レノツユ機能を持つクイナミンク型ＲＡＭにも同様に適
用することができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するための図である。 Ｘ−ＡＤＢ・ ・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・
Ｙアトレスハ゛ソファ、Ｘ−ＤＣＲ・・Ｘアドレスデコ
ーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メ
モリセル、ＤＩＢ・・書込め回路、ＤＯＢ・・読み出し
回路、ＣＯＮ・・制御回路。 第 １ 図 第 ２ 図
、その動作を説明するための図である。 Ｘ−ＡＤＢ・ ・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・
Ｙアトレスハ゛ソファ、Ｘ−ＤＣＲ・・Ｘアドレスデコ
ーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メ
モリセル、ＤＩＢ・・書込め回路、ＤＯＢ・・読み出し
回路、ＣＯＮ・・制御回路。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、電源電圧端子から供給される電圧を受け、所定の電
圧ツ下に低下したことを検出して、そのメモリ動作を禁
止する機能を具備することを特徴とする半導体記憶装置 ２、上記半導体記憶装置は、スクティソク型ＭＯ３ＲＡ
Ｍであることを特徴とする特許請求の範囲第１ＪＪｊ記
載の半導体記憶装置。 ３、上記電源電圧の低下を検出して、そのメモリ動作を
禁止させる回路は、ＣＭＯＳインバータ回路と、規格内
の電源電圧での上記インバータ回路のロジックスレッシ
ョルド電圧より小さく、検出すべき低電源電圧での上記
インバータ回路のロジノクスレノンヨルト電圧より大き
な定電圧を形成する定電圧素子と外部から供給されるチ
ップ選択信号Ｃ８又はこれに基づいて形成された信号を
受け、チップ選択貼間にオン状態となって上記定電圧素
子にバイアス電流を供給する小コンダククンス特性のＭ
Ｏ３ＦＥＴＱＩ ６及び上記チップ選択期間にオン状態
となって上記定電圧素子で形成した定電圧を上記インバ
ータ回路の人力に伝えるＭ○５ＦＥＴＱ１７と、上記イ
ンバータ回路の入力と電源電圧との間に設けられ、上記
チップ選択信号σゑ又はこれに基づいて形成された信号
を受け、チップ非選択期間にオン状態になる比較的大き
なコンダクタンス特性のＭＯ３ＦＥＴＱＩ ８とを含み
、上記インバータ回路の出力からメモリ動作を禁止する
制御信号を得るものであることを特徴とする特許請求の
範囲第１又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226303A JPS59117776A (ja) | 1982-12-24 | 1982-12-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226303A JPS59117776A (ja) | 1982-12-24 | 1982-12-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117776A true JPS59117776A (ja) | 1984-07-07 |
Family
ID=16843092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226303A Pending JPS59117776A (ja) | 1982-12-24 | 1982-12-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH04212785A (ja) * | 1990-01-30 | 1992-08-04 | Nec Corp | 集積回路装置 |
| US5384748A (en) * | 1992-10-07 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Memory card with two SRAM arrays with different data holding voltages and power back-up |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167196A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Memory circuit |
-
1982
- 1982-12-24 JP JP57226303A patent/JPS59117776A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167196A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Memory circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH04212785A (ja) * | 1990-01-30 | 1992-08-04 | Nec Corp | 集積回路装置 |
| US5384748A (en) * | 1992-10-07 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Memory card with two SRAM arrays with different data holding voltages and power back-up |
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