JPS598192A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS598192A JPS598192A JP57117912A JP11791282A JPS598192A JP S598192 A JPS598192 A JP S598192A JP 57117912 A JP57117912 A JP 57117912A JP 11791282 A JP11791282 A JP 11791282A JP S598192 A JPS598192 A JP S598192A
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- pulse
- precharge
- circuit
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- bit line
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特にプリチャージ動作
を伴なうメモリのプリチャージ期間最適化回路に関する
。
を伴なうメモリのプリチャージ期間最適化回路に関する
。
第１図は、従来の同期形ＣＭＯＳスタティックＲＡＭの
読み出し動作に関連する一部を示すもので、ＷＬ１〜Ｗ
Ｌｎはワード線、ＢＬおよび肛は一対のビット線、１は
行列状に配置されるスタティック型のメモリセル、Ａｊ
はアドレス信号、２は行アドレスバツフア、３は行デコ
ーダ線、４は行デコーダ、５は列デコーダ線、６は列デ
コーダ、７１および７２はビット線選択回路、ＤＬおよ
び■は一対のデータ線、汀はチップエネーブル信号、Ｉ
ｌ 、Ｉ２はインバータ、８はプリチャージパルス発生
回路、９はプリチャージ回路、１０はストロープパルス
発生回路、Ｚｌは列ストローブパルス発生回路であり、
各インバータおよび論理ｆｆ−｝はＣＭＯＳ （相補形
絶縁ダート）トランゾスタで構成されている。
読み出し動作に関連する一部を示すもので、ＷＬ１〜Ｗ
Ｌｎはワード線、ＢＬおよび肛は一対のビット線、１は
行列状に配置されるスタティック型のメモリセル、Ａｊ
はアドレス信号、２は行アドレスバツフア、３は行デコ
ーダ線、４は行デコーダ、５は列デコーダ線、６は列デ
コーダ、７１および７２はビット線選択回路、ＤＬおよ
び■は一対のデータ線、汀はチップエネーブル信号、Ｉ
ｌ 、Ｉ２はインバータ、８はプリチャージパルス発生
回路、９はプリチャージ回路、１０はストロープパルス
発生回路、Ｚｌは列ストローブパルス発生回路であり、
各インバータおよび論理ｆｆ−｝はＣＭＯＳ （相補形
絶縁ダート）トランゾスタで構成されている。
なお、第１図は表示の簡単化のために列系統は１系列だ
け、また行系列においては行アドレスバツフア２およひ
行デコーダ４を各１個だけ、また入力アドレス信号も１
個分Ａｊだけ示している。
け、また行系列においては行アドレスバツフア２およひ
行デコーダ４を各１個だけ、また入力アドレス信号も１
個分Ａｊだけ示している。
第２図は、第１図のメモリの読み出し動作における重要
な信号の波形およびタイミング関係を示している。
な信号の波形およびタイミング関係を示している。
ここで、第２図を参照して第１図の読み出し動作を説明
する。先ず、メモリアドレスを指定する全てのアドレス
信号（Ａｊを含む）が決まり、こののち面信号がロウ（
Ｌ）レベルとなって一連のメモリ内部動作が始まる。す
なわち、先ずインバータＩ２の出力側のα信号の立下り
がストロ−！・卆ルス発生回路１ｏにより検出され、こ
こでロウレベルのストローブノ平ルスφ．カ発生−ｆる
。コノφｓ／ｆルスは、全ての行アドレスバツフア（２
を含む）および全ての列アドレスバッファ（図示せず）
に入力してアドレス信号を取り込む。まだ、前記ＣＥ傷
信号立下りがノリチャージパルス率生回路８により検出
され、ここでロウレベルのノリチャージパルスφ，が発
生する。
する。先ず、メモリアドレスを指定する全てのアドレス
信号（Ａｊを含む）が決まり、こののち面信号がロウ（
Ｌ）レベルとなって一連のメモリ内部動作が始まる。す
なわち、先ずインバータＩ２の出力側のα信号の立下り
がストロ−！・卆ルス発生回路１ｏにより検出され、こ
こでロウレベルのストローブノ平ルスφ．カ発生−ｆる
。コノφｓ／ｆルスは、全ての行アドレスバツフア（２
を含む）および全ての列アドレスバッファ（図示せず）
に入力してアドレス信号を取り込む。まだ、前記ＣＥ傷
信号立下りがノリチャージパルス率生回路８により検出
され、ここでロウレベルのノリチャージパルスφ，が発
生する。
このφ，ノ母ルスによって、ノリチャージ回路９が働き
、プリチャージ回路９の中のトランゾスタは導通し、ビ
ット線ＢＬ 、 ＢＬをＶＤＤ電位に昇圧させる。もし
、このプリチャーノ動作の途中でビット線ＢＬ 、 Ｂ
Ｌが壕だ充分に昇圧されていないときに、ワード線ＷＬ
，〜ｗＬｎのうち各行の行デコーダ４のいずれかにより
選択される特定の’７ − １’ 線ＷＬ１の電位が上
昇し、このワード線Ｍ４に接続された各メモリセル１の
転送ダートが開くと、上記各メモリセル１は内部の高電
位ノードおよび低電位ノードの電位に関係なく、前記各
ビット線ＢＬ 、 ＢＬの電位にしだがってハイ（Ｈ）
レベル電圧とロウレベル電圧とが書き込まれる（書き込
み動作）ことＫなり、読み出し動作の途中でセル内容と
は関係のないデータが書きこまれるとととなる。そこで
、正常な読み出し動作を行なわせるためＫは、前記φ，
ノやルスがロウレベルのノリチャージ期間τｐ中はワー
ド線ＷＬ、〜ＷＬｎが選択されないように、リパルスに
より各行の行デコーダ４のデコード動作が禁止されてい
る。そして、φｐパルスがハイレベルになってプリチャ
ージ期間が終了すると、選択されたワード線ＷＬ１に接
続されている各メモリセルｌによりビット線ＢＬ 、
ＢＬの駆動が行なわれ、前記φ、パルスの後縁から所定
時間遅れて列ストローブパルス発生回路１１から出力す
るハイレベルのストローブパルスφｃｍ Ｋ ヨ’り
各列（Ｄ列デコーダ６が活性化され、特定の列デコーダ
６からのビット線選択信号φ１ 、Ｌによって特定の一
対のビット線データ転送ゲート７１ 。
、プリチャージ回路９の中のトランゾスタは導通し、ビ
ット線ＢＬ 、 ＢＬをＶＤＤ電位に昇圧させる。もし
、このプリチャーノ動作の途中でビット線ＢＬ 、 Ｂ
Ｌが壕だ充分に昇圧されていないときに、ワード線ＷＬ
，〜ｗＬｎのうち各行の行デコーダ４のいずれかにより
選択される特定の’７ − １’ 線ＷＬ１の電位が上
昇し、このワード線Ｍ４に接続された各メモリセル１の
転送ダートが開くと、上記各メモリセル１は内部の高電
位ノードおよび低電位ノードの電位に関係なく、前記各
ビット線ＢＬ 、 ＢＬの電位にしだがってハイ（Ｈ）
レベル電圧とロウレベル電圧とが書き込まれる（書き込
み動作）ことＫなり、読み出し動作の途中でセル内容と
は関係のないデータが書きこまれるとととなる。そこで
、正常な読み出し動作を行なわせるためＫは、前記φ，
ノやルスがロウレベルのノリチャージ期間τｐ中はワー
ド線ＷＬ、〜ＷＬｎが選択されないように、リパルスに
より各行の行デコーダ４のデコード動作が禁止されてい
る。そして、φｐパルスがハイレベルになってプリチャ
ージ期間が終了すると、選択されたワード線ＷＬ１に接
続されている各メモリセルｌによりビット線ＢＬ 、
ＢＬの駆動が行なわれ、前記φ、パルスの後縁から所定
時間遅れて列ストローブパルス発生回路１１から出力す
るハイレベルのストローブパルスφｃｍ Ｋ ヨ’り
各列（Ｄ列デコーダ６が活性化され、特定の列デコーダ
６からのビット線選択信号φ１ 、Ｌによって特定の一
対のビット線データ転送ゲート７１ 。
７１１が選択され、これに接続されている一対のビット
線ＢＬ 、 Ｔｍの信号電位が一対のデータ線ＤＬ 、
ＤＬを経てセンスアンプ（図示せず）へ転送されてセ
ンスされ、出力回路（図示せず）から読み出しデータが
出力するようになる。
線ＢＬ 、 Ｔｍの信号電位が一対のデータ線ＤＬ 、
ＤＬを経てセンスアンプ（図示せず）へ転送されてセ
ンスされ、出力回路（図示せず）から読み出しデータが
出力するようになる。
上述した一連の動作において大切なことは、ビット線Ｂ
Ｌ 、 ［が所定電位までノリチャージされる前にワー
ド線ＷＬ、〜ｗ′Ｌｎが選択きれるという動作があって
はならないことである。そこで、従来はビット線プリチ
ャージの期間を十分に長くとって上記誤動作が生じない
ようにしている。
Ｌ 、 ［が所定電位までノリチャージされる前にワー
ド線ＷＬ、〜ｗ′Ｌｎが選択きれるという動作があって
はならないことである。そこで、従来はビット線プリチ
ャージの期間を十分に長くとって上記誤動作が生じない
ようにしている。
しかし、プリチャージ期間が長いと、ａ信号入力から一
対のビット線ＢＬ 、 ＢＬが選択されるようになるま
で、つまり最終的に読み出しデータが出力するまでの所
要時間が長くなってしまう。そこで、プリチャージ期間
を必要な範囲で短く、つまり最適値に設定することが重
要な課題であるが、従来は次の理由により適正な設定が
難しく、過度の期間を設定していた。その理由の（１）
は、各メモリセルＩの寄生電気容置の影響によりビット
線ＢＬ 、 ＢＬの電気容量を正確に予測できず、理由
の（２）は製造工程でのばらつきによりビット線ＢＬ
、 ＢＬの電気容量が一定でないことであり、理由の（
３）はやはり製造工程でのばらつきによりプリチャージ
回路を構成するトランゾスタの駆動能力が一定しないこ
とである。
対のビット線ＢＬ 、 ＢＬが選択されるようになるま
で、つまり最終的に読み出しデータが出力するまでの所
要時間が長くなってしまう。そこで、プリチャージ期間
を必要な範囲で短く、つまり最適値に設定することが重
要な課題であるが、従来は次の理由により適正な設定が
難しく、過度の期間を設定していた。その理由の（１）
は、各メモリセルＩの寄生電気容置の影響によりビット
線ＢＬ 、 ＢＬの電気容量を正確に予測できず、理由
の（２）は製造工程でのばらつきによりビット線ＢＬ
、 ＢＬの電気容量が一定でないことであり、理由の（
３）はやはり製造工程でのばらつきによりプリチャージ
回路を構成するトランゾスタの駆動能力が一定しないこ
とである。
本発明は上記の事情に鑑みてなされたもので、ビット線
のプリチャージ期間をビット線が所要電位に昇圧するま
でに必要力最小□限に近い期間に自動的に設定し得る半
導体記憶装置を提供するものである。
のプリチャージ期間をビット線が所要電位に昇圧するま
でに必要力最小□限に近い期間に自動的に設定し得る半
導体記憶装置を提供するものである。
すなわち、本発明の半導体記憶装置は、ビット線がプリ
チャージにより所定電位になったことを検出するだめの
ビット線電圧検出回路を設け、この検出回路の検出出力
によって行デコーダを選択可能状態にすると共に、グリ
チャーヅパルスの終了タイミングを制御するだめのノリ
チャージ期間終了あるいはプリチャージ期間設定用のプ
リチャージ期間制御手段を設けたことを特徴とするもの
である。
チャージにより所定電位になったことを検出するだめの
ビット線電圧検出回路を設け、この検出回路の検出出力
によって行デコーダを選択可能状態にすると共に、グリ
チャーヅパルスの終了タイミングを制御するだめのノリ
チャージ期間終了あるいはプリチャージ期間設定用のプ
リチャージ期間制御手段を設けたことを特徴とするもの
である。
したがって、ビット線電圧検出回路で検出すべきビット
電圧を適正に選ぶことにより、ビット線のプリチャージ
期間をデータ読み出しに必要な最小限に近い期間に自動
的に設定可能となり、高速読み出しが可能になる。
電圧を適正に選ぶことにより、ビット線のプリチャージ
期間をデータ読み出しに必要な最小限に近い期間に自動
的に設定可能となり、高速読み出しが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図は同期形ＣＭＯＳスタティックＲＡＭの読み出し
動作に関連する一部を示すもので、前述した第１図のＲ
ＡＭに比べてビット線用、圧検出回路３１、プリチャー
ジ期間終了パルス発生回路３２を追加し、さらにプリチ
ャージパルス発生回路３３として第１図のプリチャー−
）パルス発生回路８の終段インバータを２人力ＮＡＮＤ
回路ＮＡＮＤ、に変更して、とのＮＡＮＤ回路ＮＡＮＤ
、を前記ノリチャージ期間終了パルス発生回路３２の出
力パルスφＥによりダート制御している点が異なり、そ
の他は同じであるから、第３図中第１図と同一部分は同
一符号を付してその説明を省略する。
動作に関連する一部を示すもので、前述した第１図のＲ
ＡＭに比べてビット線用、圧検出回路３１、プリチャー
ジ期間終了パルス発生回路３２を追加し、さらにプリチ
ャージパルス発生回路３３として第１図のプリチャー−
）パルス発生回路８の終段インバータを２人力ＮＡＮＤ
回路ＮＡＮＤ、に変更して、とのＮＡＮＤ回路ＮＡＮＤ
、を前記ノリチャージ期間終了パルス発生回路３２の出
力パルスφＥによりダート制御している点が異なり、そ
の他は同じであるから、第３図中第１図と同一部分は同
一符号を付してその説明を省略する。
上記ビット線電圧検出回路３１は、ロウレベルのグリチ
ャーソノ４ルスφＰが発生してからメモリセルアレイの
多数対のビット線ＢＬ 、 ＢＬのうちの上記ビット線
電圧検出回路３１を付加した一対のビット線ＢＬ 、
ＢＬが所要電位まで昇圧されたことを検出するためのも
のである。すなわち、上記ビット線電圧検出回路３１は
、前記ビット線電圧検出回路３Ｚを付加した一対のビッ
ト線ＢＬ 、 ＢＬに各対応して接続されるインバータ
Ｉ３ ＋ Ｉ４ と、これらの各イン・ぐ−タ■３
。
ャーソノ４ルスφＰが発生してからメモリセルアレイの
多数対のビット線ＢＬ 、 ＢＬのうちの上記ビット線
電圧検出回路３１を付加した一対のビット線ＢＬ 、
ＢＬが所要電位まで昇圧されたことを検出するためのも
のである。すなわち、上記ビット線電圧検出回路３１は
、前記ビット線電圧検出回路３Ｚを付加した一対のビッ
ト線ＢＬ 、 ＢＬに各対応して接続されるインバータ
Ｉ３ ＋ Ｉ４ と、これらの各イン・ぐ−タ■３
。
工４の出力が導かれる２人力ＮＯＲ回路ＮＯＲとから成
り、φｐ ｔ４ルス発生後に前記一対のビット線ＢＬ
、 ＢＬとも所要電位まで電圧するとハイレベルの検出
ノ４ルスφＢを発生する。この所要電位はインバータＩ
３ 、Ｉ、の反転電圧により決するため、インバータＩ
３ 、Ｉ４の駆動トランジスタと負荷トランジスタのコ
ンダクタンスを設定することにより、昇圧されるべきビ
ット線ＢＬ。
り、φｐ ｔ４ルス発生後に前記一対のビット線ＢＬ
、 ＢＬとも所要電位まで電圧するとハイレベルの検出
ノ４ルスφＢを発生する。この所要電位はインバータＩ
３ 、Ｉ、の反転電圧により決するため、インバータＩ
３ 、Ｉ４の駆動トランジスタと負荷トランジスタのコ
ンダクタンスを設定することにより、昇圧されるべきビ
ット線ＢＬ。
肛の所要電位は設定することができる。
また、前記プリチャージ期間終了パルス発生回路３２は
、上記ハイレベルの検出・やルスφＢが入力してから一
定期間にわたってロウレベルのプリチャージ期間終了パ
ルスφ鵞を出力し、このパルスφＥにより前記プリチャ
ージパルス発生回路３３の終段の２人力ＮＡＮＤ回路Ｎ
ＡＮＤ、のダートを閉じてプリチャージパルスφＰの出
力を終了させるためのものである。すなわち、」二重シ
リチャージパルス期間終了パルス発生回路３２は、前記
検出パルスφＢが一方の入力となる２人力ＮＡＮＤ回路
ＮＡＮＤ ２と、同じく前記検出パルスφＢが入力とな
りこれを所定時間遅延させると共に反転させて上記２人
力ＮＡＮＤ回路ＮＡＮＤ ２の他方の入力とする３段の
インバータＩ、、Ｉ、、Ｉ、とから成る・ 第４図は、第３図のメモリの読み出し動作における重要
な信号の波形およびタイミング関係を示している。
、上記ハイレベルの検出・やルスφＢが入力してから一
定期間にわたってロウレベルのプリチャージ期間終了パ
ルスφ鵞を出力し、このパルスφＥにより前記プリチャ
ージパルス発生回路３３の終段の２人力ＮＡＮＤ回路Ｎ
ＡＮＤ、のダートを閉じてプリチャージパルスφＰの出
力を終了させるためのものである。すなわち、」二重シ
リチャージパルス期間終了パルス発生回路３２は、前記
検出パルスφＢが一方の入力となる２人力ＮＡＮＤ回路
ＮＡＮＤ ２と、同じく前記検出パルスφＢが入力とな
りこれを所定時間遅延させると共に反転させて上記２人
力ＮＡＮＤ回路ＮＡＮＤ ２の他方の入力とする３段の
インバータＩ、、Ｉ、、Ｉ、とから成る・ 第４図は、第３図のメモリの読み出し動作における重要
な信号の波形およびタイミング関係を示している。
次に、第４図を参照して第３図の読み出し動作を説明す
る。全てのアドレス信号が決１す、面信号がロウレベル
になることにより一連の１作が始まる。先ず、プリチャ
ージパルスφ、カ発生してプリチャージ動作が始捷り、
ビット線ＢＬ 、 ＢＬの電位が昇圧される。この電位
が所要電位（たとえば十分昇圧された電位）になると、
ビット線電圧検出回路３１から検出パルスφＢが出力さ
れ、この検出パルスφＢの立上りがプリチャージ期間終
了パルス発生回路３２により検出され、ここでプリチャ
ーソ期間終了ノソルスφＥが出力される。これによって
、プリチャージパルス発生回路３３のプリチャージパル
スφＰの出力が終了してプリチャージ期間τ〆が終了す
る。そして、アドレス信号入力に基づいて特定の行デコ
ーダ４により選択ワード線ＷＬｉが昇圧され、これに接
続されている各メモリセル１の転送ｆ−）が開いてセル
内の電圧情報（記憶データ）がビット線ＢＬ 、 ＢＬ
に転送される。こののち、列ストローブ／ＩＰルスφｃ
８により活性化された列デコーダにより選択された一対
のビット線ＢＬ 、 ＢＬの電圧情報が一対のデータ線
ＤＬ 。
る。全てのアドレス信号が決１す、面信号がロウレベル
になることにより一連の１作が始まる。先ず、プリチャ
ージパルスφ、カ発生してプリチャージ動作が始捷り、
ビット線ＢＬ 、 ＢＬの電位が昇圧される。この電位
が所要電位（たとえば十分昇圧された電位）になると、
ビット線電圧検出回路３１から検出パルスφＢが出力さ
れ、この検出パルスφＢの立上りがプリチャージ期間終
了パルス発生回路３２により検出され、ここでプリチャ
ーソ期間終了ノソルスφＥが出力される。これによって
、プリチャージパルス発生回路３３のプリチャージパル
スφＰの出力が終了してプリチャージ期間τ〆が終了す
る。そして、アドレス信号入力に基づいて特定の行デコ
ーダ４により選択ワード線ＷＬｉが昇圧され、これに接
続されている各メモリセル１の転送ｆ−）が開いてセル
内の電圧情報（記憶データ）がビット線ＢＬ 、 ＢＬ
に転送される。こののち、列ストローブ／ＩＰルスφｃ
８により活性化された列デコーダにより選択された一対
のビット線ＢＬ 、 ＢＬの電圧情報が一対のデータ線
ＤＬ 。
Ｔ０ｎに転送され、さらにセンスアングおよび出力回路
を経て読み出される。
を経て読み出される。
上述したように、上記実施例のメモリにおいては、一対
のビット線ＢＬ 、 ＢＬのプリチャージによる所要の
昇圧電圧を検知することにより自動的にプリチャージ期
間の終了を決めている。
のビット線ＢＬ 、 ＢＬのプリチャージによる所要の
昇圧電圧を検知することにより自動的にプリチャージ期
間の終了を決めている。
しだがって、従来のようにプリチャージパルス発生回路
における遅延用のインバータ列による遅延時間によりプ
リチャージ期間τ、を固定的に設定したメモリに比べて
、プリチャージ期間τ６はビット線電圧がそのメモリの
読み出しに必要ガ値となるまでの最小限もしくはそれに
近い期間となるように自動的に設定され、高速の読み出
しが可能である。なお、第４図中、破線は従来例におけ
る信号波形を本実施例との対比のだめに示したものであ
る。
における遅延用のインバータ列による遅延時間によりプ
リチャージ期間τ、を固定的に設定したメモリに比べて
、プリチャージ期間τ６はビット線電圧がそのメモリの
読み出しに必要ガ値となるまでの最小限もしくはそれに
近い期間となるように自動的に設定され、高速の読み出
しが可能である。なお、第４図中、破線は従来例におけ
る信号波形を本実施例との対比のだめに示したものであ
る。
なお、本発明は上記実施例の同期形メモリに限らず、ア
ドレス入力の変化を捉えて一連の動作を始める非同期形
メモリにも適用でき、まだＲＡＭに限らずプリチャージ
方式のＲ＜）Ｍにも適用できるものである。
ドレス入力の変化を捉えて一連の動作を始める非同期形
メモリにも適用でき、まだＲＡＭに限らずプリチャージ
方式のＲ＜）Ｍにも適用できるものである。
第５図は、本発明の第２実施例に係る非同期形ＣＭＯＳ
スタティックＲＡＭの読み出し動作に関連する一部を示
すもので、５１はアドレス・ぐッツア回路のアドレス入
力の変化を検出するアドレス変化検出回路、５２は上記
検出回路５１の検出出力φ１１が入力し所定幅の内部ク
ロックパルスφＩを発生する内部クロック発生回路、５
３は任意の一対のビット線ＢＬ 、 ＢＬの電位がある
程度まで昇圧しだことを検出するためのビット線電圧検
出回路、５４は前Ｆ内部クロックパルスφ■および上記
ビット線電圧検出回路５３の検出パルスφＢが入力し、
上記パルスφＩの前縁から検出パルスφＢの前線までの
パルス幅を有するプリチャージ期間設定パルスφＢ１を
出力して前記内部クロックパルス発生回路５２のパルス
φｌの後縁を決めるプリチャージ期間設定回路である。
スタティックＲＡＭの読み出し動作に関連する一部を示
すもので、５１はアドレス・ぐッツア回路のアドレス入
力の変化を検出するアドレス変化検出回路、５２は上記
検出回路５１の検出出力φ１１が入力し所定幅の内部ク
ロックパルスφＩを発生する内部クロック発生回路、５
３は任意の一対のビット線ＢＬ 、 ＢＬの電位がある
程度まで昇圧しだことを検出するためのビット線電圧検
出回路、５４は前Ｆ内部クロックパルスφ■および上記
ビット線電圧検出回路５３の検出パルスφＢが入力し、
上記パルスφＩの前縁から検出パルスφＢの前線までの
パルス幅を有するプリチャージ期間設定パルスφＢ１を
出力して前記内部クロックパルス発生回路５２のパルス
φｌの後縁を決めるプリチャージ期間設定回路である。
この設定回路５４は、前記ノ！ルスφｌの立上りを検出
する立上り検出回路５．５と、この検出回路５５の検出
ノｅルスφｆｔを検出してノードＮの電位φ夏２を・・
イレペルとするトランジスタＱ＋ と、予想されるノ
リチャージ期間より長い時定数でノードＮの電位φ■２
をロウレベルとし、プリチャージ期間を終了させるトラ
ンジスタＱ２と、上記ノードＮと接地端との間に接続さ
れ前記検出パルスφＢにより導通して上記ノードＮの電
位φ！２をリセットさせるトランジスタＱ３と、上記ノ
ードＮの信号波形を整形して前記設定・！ルスφＢ１を
出力する２段のインバータＩ、、Ｉ。
する立上り検出回路５．５と、この検出回路５５の検出
ノｅルスφｆｔを検出してノードＮの電位φ夏２を・・
イレペルとするトランジスタＱ＋ と、予想されるノ
リチャージ期間より長い時定数でノードＮの電位φ■２
をロウレベルとし、プリチャージ期間を終了させるトラ
ンジスタＱ２と、上記ノードＮと接地端との間に接続さ
れ前記検出パルスφＢにより導通して上記ノードＮの電
位φ！２をリセットさせるトランジスタＱ３と、上記ノ
ードＮの信号波形を整形して前記設定・！ルスφＢ１を
出力する２段のインバータＩ、、Ｉ。
とから成る。そして、イン・々−タ１１゜は前記パルス
φ■を反転させてパルス石を生成し、プリチャージパル
ス発、生回路５６に入力すると共に、各行の行デコーダ
４の選択制御入力および列ストローブパルス発生回路１
１の入力とするものである。なお、第５図中において、
第１図中と同一部分は同一符号を付してその詳細な説明
を省略する。
φ■を反転させてパルス石を生成し、プリチャージパル
ス発、生回路５６に入力すると共に、各行の行デコーダ
４の選択制御入力および列ストローブパルス発生回路１
１の入力とするものである。なお、第５図中において、
第１図中と同一部分は同一符号を付してその詳細な説明
を省略する。
第６図は、第５図のメモリの読み出し動作における重要
な信号の波形およびタイミング関係を示している。
な信号の波形およびタイミング関係を示している。
次に、第６図を参照して第５図の読み出し動作を説明す
る。アドレス信号入力が変化するとアドレス変化検出回
路５Ｉから検出パルスφ口が発生し、これによって内部
クロックパルスφ■、その反転パルス石が発生すること
により一連の動作が始まＪつ先ず、プリチャージ・やル
スφＰが発生してプリチャージ動作力！始まり、ビット
線ＢＬ 、 ＢＬの電位が昇圧される。この電位がある
程度オで昇圧したとき、つまり昇圧途中（プリチャ−ソ
期間の終了前）の時刻１．にビット線電圧検出回路５３
から検出パルスφＢが発生し、プリチャージ期間設定回
路５４の設定ｔＪ？ルスφＢｌにより前記内部クロック
パルスφ！が終了し、その反転・ぐルス石が立上り、ア
ドレス信号入力に基づいて特定の行デコーダ４による選
択ワード線ＷＬｉの昇圧が始まる。したがって、上述し
たようにビット線ＢＬ 、 ＢＬの電位が十分に昇圧さ
れる前の電位、つまりプリチャージ電源ＶＤＤの電位に
なる前のこれより低い電位のときに、上記選択ワード線
ＷＬｉにつながる各メモリセル１の転送ダートが導通状
態になる。しかし、この場合、ビット線電位がある程度
の電圧値であれば、メモリセル１内に記憶されている電
圧情報は破壊されない。そこで、第５図のメモリでは、
高速読み出しを実現するために、メモリセル１内の電圧
情報が破壊されない程度になるべく早いタイミングで選
択ワード線ＷＬｉの電圧を昇圧するようになっている。
る。アドレス信号入力が変化するとアドレス変化検出回
路５Ｉから検出パルスφ口が発生し、これによって内部
クロックパルスφ■、その反転パルス石が発生すること
により一連の動作が始まＪつ先ず、プリチャージ・やル
スφＰが発生してプリチャージ動作力！始まり、ビット
線ＢＬ 、 ＢＬの電位が昇圧される。この電位がある
程度オで昇圧したとき、つまり昇圧途中（プリチャ−ソ
期間の終了前）の時刻１．にビット線電圧検出回路５３
から検出パルスφＢが発生し、プリチャージ期間設定回
路５４の設定ｔＪ？ルスφＢｌにより前記内部クロック
パルスφ！が終了し、その反転・ぐルス石が立上り、ア
ドレス信号入力に基づいて特定の行デコーダ４による選
択ワード線ＷＬｉの昇圧が始まる。したがって、上述し
たようにビット線ＢＬ 、 ＢＬの電位が十分に昇圧さ
れる前の電位、つまりプリチャージ電源ＶＤＤの電位に
なる前のこれより低い電位のときに、上記選択ワード線
ＷＬｉにつながる各メモリセル１の転送ダートが導通状
態になる。しかし、この場合、ビット線電位がある程度
の電圧値であれば、メモリセル１内に記憶されている電
圧情報は破壊されない。そこで、第５図のメモリでは、
高速読み出しを実現するために、メモリセル１内の電圧
情報が破壊されない程度になるべく早いタイミングで選
択ワード線ＷＬｉの電圧を昇圧するようになっている。
なお、このように選択ワード線１１’Ｌ ｌの昇圧が始
１つだあとも、プリチャージパルスφＰの残９期間はビ
ット線ＢＬ 、 ＢＬのプリチャージが続き、プリチャ
ージ終了時点で選択ワード線ＷＬｉにつながるメモリセ
ルＩ内の電圧情報によりビット線ＢＬ 、 ＢＬの電圧
が決まる。そして、前述したように反転ノ９ルスφＩの
立上りにより行デコーダ４が選択可能状態になってから
所定時間後に列ストローブノ＋ルスφｃ６が発生し、列
デコーダにより選択された一対のビット線ＢＬ 、 Ｂ
Ｌの電圧情報が一対のデータ線ＤＬ 、 ＤＬに転送さ
れるようになる。
１つだあとも、プリチャージパルスφＰの残９期間はビ
ット線ＢＬ 、 ＢＬのプリチャージが続き、プリチャ
ージ終了時点で選択ワード線ＷＬｉにつながるメモリセ
ルＩ内の電圧情報によりビット線ＢＬ 、 ＢＬの電圧
が決まる。そして、前述したように反転ノ９ルスφＩの
立上りにより行デコーダ４が選択可能状態になってから
所定時間後に列ストローブノ＋ルスφｃ６が発生し、列
デコーダにより選択された一対のビット線ＢＬ 、 Ｂ
Ｌの電圧情報が一対のデータ線ＤＬ 、 ＤＬに転送さ
れるようになる。
したがって、第５図のメモリにおいても、プリチャージ
期間τｔがそのメモリで必要となる最低限に近い期間と
なるように自動的に設定されるので、高速読み出しが可
能になる。
期間τｔがそのメモリで必要となる最低限に近い期間と
なるように自動的に設定されるので、高速読み出しが可
能になる。
なお、第６図中、破線はプリチ、−ゾ期間設定回路５４
にビット線電圧検出回路５３から検出パルスφＢが入力
されず、トランジスタＱ３のｒ−）がＶＯＢ電位（接地
電位）にあると仮定した場合の信号波形を示している。
にビット線電圧検出回路５３から検出パルスφＢが入力
されず、トランジスタＱ３のｒ−）がＶＯＢ電位（接地
電位）にあると仮定した場合の信号波形を示している。
すなわち、この場合には、ノリチャージ期間設定回路５
４においてノードＮの電位φ■２が一旦ノ・イレペルに
なったあとは放電時定斂を長く設定したトランジスタＱ
２によって内部ノードＮの電位φ１２はゆっくりと立ち
下って行き、その結果、ノリチャージ期間設定／？ルス
φ旧さらには内部クロックツ４ルスφ藍は長時間ノ・イ
レペルになり、反転ノ々ルス石およびプリチャーソパル
ヌφＰは長時間ロウレベルになり、必要以上に長時間に
わたってワード線が非選択状態になると共にビット線Ｂ
Ｌ 、 ＢＬのプリチャージ期間が続き、読み出し速度
が遅くなってし１う。
４においてノードＮの電位φ■２が一旦ノ・イレペルに
なったあとは放電時定斂を長く設定したトランジスタＱ
２によって内部ノードＮの電位φ１２はゆっくりと立ち
下って行き、その結果、ノリチャージ期間設定／？ルス
φ旧さらには内部クロックツ４ルスφ藍は長時間ノ・イ
レペルになり、反転ノ々ルス石およびプリチャーソパル
ヌφＰは長時間ロウレベルになり、必要以上に長時間に
わたってワード線が非選択状態になると共にビット線Ｂ
Ｌ 、 ＢＬのプリチャージ期間が続き、読み出し速度
が遅くなってし１う。
なお、上記各実施例においては、ビット線ＢＬ 、 Ｂ
Ｌに転送されたメモリセルの電圧情報はメモリセルの駆
動力によってビット線電位を変うに各対のビット線ＢＬ
、 ＢＬにラッチ付きのセンスアンシフＩを接続し、
ビット線電圧を増幅するようにしてもよい。ここで、ラ
ッチ信号φＬは、第８図に示すような立上り遅延回路に
よりグリチャージ信号φＰの立上りを検出して作ること
ができ、この回路例では各信号のタイミング関係は第９
図に示すようになる。すなわち、上記ラッチ信号φＬに
よるラッチ付きセンスアンシフＩの動作によって、ピッ
）ｍＢＬ、−訂、のうちの低電位引き込み側の引き込み
速度が速くなる。
Ｌに転送されたメモリセルの電圧情報はメモリセルの駆
動力によってビット線電位を変うに各対のビット線ＢＬ
、 ＢＬにラッチ付きのセンスアンシフＩを接続し、
ビット線電圧を増幅するようにしてもよい。ここで、ラ
ッチ信号φＬは、第８図に示すような立上り遅延回路に
よりグリチャージ信号φＰの立上りを検出して作ること
ができ、この回路例では各信号のタイミング関係は第９
図に示すようになる。すなわち、上記ラッチ信号φＬに
よるラッチ付きセンスアンシフＩの動作によって、ピッ
）ｍＢＬ、−訂、のうちの低電位引き込み側の引き込み
速度が速くなる。
なお、前記第１．第２実施例のＲＡＭによれば、／′
プリチャージ期間と行選択時刻あるい・・□は列選択時
刻との時間競合に起因する不良率は有意的にはＯチとな
り、壕だ第１図の従来例のＲＡＭに比べてアクセス時間
は約１５〜２５チ短くなった。
刻との時間競合に起因する不良率は有意的にはＯチとな
り、壕だ第１図の従来例のＲＡＭに比べてアクセス時間
は約１５〜２５チ短くなった。
上述したように本発明の半導付記１意装置によれば、ビ
ット線のグリチャージ期間をデータ読み’Ｕ：ｒ ｔ、
に必要な最小限に近い期間に自動的に設定でき、高速読
み出しを行なうことができる。
ット線のグリチャージ期間をデータ読み’Ｕ：ｒ ｔ、
に必要な最小限に近い期間に自動的に設定でき、高速読
み出しを行なうことができる。
第１図は従来の同期形ＣＭＯＳスタテ（ツクＲＡＭの要
部を示す構成説明図、第２図は第１図のＲＡＭの読み出
し動作を説明するだめに示す信号波形図、第３図は本発
明の第１実施例に係る同期形ＣＭＯＳスタテ、ツクＲＡ
Ｍの要部を示す構成説明図、第４図は第３図のＲＡＭの
読み出し動作を説明するブζめに示す伝号波形図、第５
図は本発明の第２実施例に係る非同期形ＣＭＯＳスタテ
ィックＲＡＭの要部を示すｔｌり成説開園、第６図は第
５図のＲＡＭの読み出し動作を説明するだめに示す信号
波形図、第７図は第５図のＲＡＭの髪形例の一部を示す
回路図、第８図は第７図のラッチ信号φＬを作るための
回路の一列を示す構成説明図、第９図は第７図および第
８図の動作説明のために示す信号波形図である。 Ｉ・・・メモリセル、４・・・行デコーダ、６・・・列
デコータ゛、７＋１７２・・・ビット線データ転送ゲー
ト、９・・・ノリチャージ回路、１１・・・列ストロー
ブ、４１ルス発生回路１．１１．５３・・・ビット線電
圧検出回路、３２・・・プリチャージ期間終了・９ルス
発生回路、３３．５６・・・プリチャージ／Ｊルス発生
回路、５１・・・アドレス変化検出回路、５２・・内部
クロックパルス発生回路、５４・・・プリチャージ期間
設定回路、ＷＬ１〜ＷＬ１１・・・ワード線、ＢＩ、
、 ＢＬ−・・ビット線、Ａｊ・・・アドレス信号、Ｃ
Ｅ・・・チッグエネーブル信号、φＰ・・・シリチャー
ソノぐルスＯ 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 チー９歩、カ 第３図 第４図 プ゛皆上カ −一一一一
−Ｊ第５ｗＡ 特開日ａ５９−８１９２ （Ｂ） 第６図
部を示す構成説明図、第２図は第１図のＲＡＭの読み出
し動作を説明するだめに示す信号波形図、第３図は本発
明の第１実施例に係る同期形ＣＭＯＳスタテ、ツクＲＡ
Ｍの要部を示す構成説明図、第４図は第３図のＲＡＭの
読み出し動作を説明するブζめに示す伝号波形図、第５
図は本発明の第２実施例に係る非同期形ＣＭＯＳスタテ
ィックＲＡＭの要部を示すｔｌり成説開園、第６図は第
５図のＲＡＭの読み出し動作を説明するだめに示す信号
波形図、第７図は第５図のＲＡＭの髪形例の一部を示す
回路図、第８図は第７図のラッチ信号φＬを作るための
回路の一列を示す構成説明図、第９図は第７図および第
８図の動作説明のために示す信号波形図である。 Ｉ・・・メモリセル、４・・・行デコーダ、６・・・列
デコータ゛、７＋１７２・・・ビット線データ転送ゲー
ト、９・・・ノリチャージ回路、１１・・・列ストロー
ブ、４１ルス発生回路１．１１．５３・・・ビット線電
圧検出回路、３２・・・プリチャージ期間終了・９ルス
発生回路、３３．５６・・・プリチャージ／Ｊルス発生
回路、５１・・・アドレス変化検出回路、５２・・内部
クロックパルス発生回路、５４・・・プリチャージ期間
設定回路、ＷＬ１〜ＷＬ１１・・・ワード線、ＢＩ、
、 ＢＬ−・・ビット線、Ａｊ・・・アドレス信号、Ｃ
Ｅ・・・チッグエネーブル信号、φＰ・・・シリチャー
ソノぐルスＯ 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 チー９歩、カ 第３図 第４図 プ゛皆上カ −一一一一
−Ｊ第５ｗＡ 特開日ａ５９−８１９２ （Ｂ） 第６図
Claims (5)
- （１）行列状に配置されたスタティック型メモリセルと
、これらのメモリセルの各同一行のメ□モリセルに共通
接続された複数のワード線および各同一列のメモリセル
に共通接続された複数対のビット線と、これらのビット
線をプリチャージするためのプリチャージ回路と、この
プリチャージ回路をプリチャージ動作させるだめのグリ
チャーＸ）パルスを発生するグリチャーソパルス発生回
路と、前記ワード線のうちのアドレス信号入力により指
定される特定のワード線を選択駆動する行デコーダと、
この行デコーダの選択より遅れて前記ビット線のうちの
アドレス信号入力によシ指定される特定の一対のビット
線を選択する列デコーダと、この列デコーダにより選択
されたビット線の電圧情報をセンスして読み出しデータ
を出力するセンス・出力回路とを具備する半導体記憶装
置において、前記複数対のビット線のうちの一対のビッ
ト線の電圧が入力し、この一対のビット線がプリチャー
ジにより所定電圧まで昇圧したことを検出するビット線
電圧検出回路と、このビット線電圧検出回路の検出出力
により前記行デコーダを選択可能状態に設定すると共に
前記グリチャージパルスの終了タイミングを制御するだ
めのプリチャージ期間制御手段とを具備することを特徴
とする半導体記憶装置。 - （２） 前記プリチャー・ゾパルス発生回路は、ブリ
チャーソパル子出力により前記行デコーダを選択可能状
態蹟制御し、前記プリチャージ期間制御手段は前記ビッ
ト線電圧検出回路の検出出力を受けてプリチャージパル
ス期間終了パルＸを発生し、これによって前記プリチャ
ージノクルス発生回路のプリチャージパルス出力を終了
させて行デコーダを選択可能状態に設定することを特徴
とする特許 半導体記憶装置。 - （３） 前記プリチャージｉＪ？ルス発生回路は、チ
ップエネーブル信号人力に基づいてプリチャージパルス
を発生することを特徴とする特許請求の範囲第２項記載
の半導体記憶装置。 - （４） 前記プリチャージパルス発生回路は、前記ノ
リチャージ期間制御手段の制御出力の発生を検出して所
定時間後にノリチャージパルス出力を終了させることを
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置。 - （５） アドレス信号入力の変化を検出するアドレス
変化検出回路と、このアドレス変化検出回路の検出出力
を受けて内部クロックパルスを発生する内部クロックパ
ルス発生回路とをさらに具備し、前記ブリチャージノ臂
ルス発生回路は上記内部クロッジノ４ルス発生回路の出
力パルスに基づいてプリチャージパルスを発生し、前記
内部クロックノ！ルス発生回路は前記ノリチャージ期間
制御手段の制御出力により出力パルスが終了することを
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117912A JPS598192A (ja) | 1982-07-07 | 1982-07-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117912A JPS598192A (ja) | 1982-07-07 | 1982-07-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598192A true JPS598192A (ja) | 1984-01-17 |
Family
ID=14723247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117912A Pending JPS598192A (ja) | 1982-07-07 | 1982-07-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598192A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142590A (ja) * | 1984-12-14 | 1986-06-30 | Hitachi Ltd | 半導体メモリ装置 |
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH056672A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 半導体記憶装置 |
| FR2683060A1 (fr) * | 1991-10-28 | 1993-04-30 | Samsung Electronics Co Ltd | Circuit de commande de sortie de donnee. |
| JPH0750094A (ja) * | 1993-08-05 | 1995-02-21 | Nec Corp | 半導体メモリ回路 |
| EP1271544A1 (en) * | 2001-06-27 | 2003-01-02 | Sharp Kabushiki Kaisha | Charging circuit and semiconductor memory device using the same |
| JP2004502267A (ja) * | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
-
1982
- 1982-07-07 JP JP57117912A patent/JPS598192A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142590A (ja) * | 1984-12-14 | 1986-06-30 | Hitachi Ltd | 半導体メモリ装置 |
| JPH01112589A (ja) * | 1987-10-26 | 1989-05-01 | Hitachi Ltd | 半導体記憶装置 |
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| FR2683060A1 (fr) * | 1991-10-28 | 1993-04-30 | Samsung Electronics Co Ltd | Circuit de commande de sortie de donnee. |
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| JP2004502267A (ja) * | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
| US8503250B2 (en) | 2000-07-07 | 2013-08-06 | Mosaid Technologies Incorporated | High speed DRAM architecture with uniform access latency |
| EP1271544A1 (en) * | 2001-06-27 | 2003-01-02 | Sharp Kabushiki Kaisha | Charging circuit and semiconductor memory device using the same |
| US6717872B2 (en) | 2001-06-27 | 2004-04-06 | Sharp Kabushiki Kaisha | Charging circuit and semiconductor memory device using the same |
| US6804157B2 (en) | 2001-06-27 | 2004-10-12 | Sharp Kabushiki Kaisha | Charging circuit and semiconductor memory device using the same |
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