JPH0587916B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関するものであ
る。もつと詳細にいえば、本発明はダイナミツ
ク・メモリ装置内のダミー・セルをプリチヤージ
するための基準電圧発生回路に関するものであ
る。

〔従来の技術とその問題点〕

ダイナミツクMOS読み出し・書き込みメモリ
装置は、White，McAdamsおよびRedwine名の
米国特許第4081701号（16KダイナミツクROM）、
またはMcAlexander，WhiteおよびRao名の米
国特許第4293993号（64KダイナミツクRAM）に
開示された方式で全体的に構成されてきた。前記
特許はいずれもテキサス・インスツルメンツ社に
譲渡されている。

これらの先行技術による装置では、差動センス
増幅器のそれぞれの側にある１行のダミー・セル
は基準入力として用いられている。ダミー・セル
内のコンデンサは記憶用コンデンサの大きさの約
半分であり、そしてこれらのダミー・コンデンサ
はアースに予め放電される。したがつて、これら
のダミー・セルによつてビツト線路内に生ずる信
号は、記憶用セル内の“１”によつて生ずる信号
と“０”（ゼロ）によつて生ずる信号との間のほ
ぼ中間である。

256キロビツト、または１メガビツトやそれ以
上の高集積度メモリ装置を製造するのに必要なレ
ベルまでセルの寸法を小さくした場合、記憶用コ
ンデンサに対して正しい比率でダミー・コンデン
サを作ることは、工程上の観点からは大きな問題
点である。また、このような高集積度の場合に
は、ビツト線路のプリチヤージ・レベルを、電源
電圧の全レベルとする代りに、電源レベルの半分
にすることが必要になる。それは、それぞれの動
作サイクルの後では、半数のビツト線路が常に１
レベルにあり、そして半数のビツト線路がゼロレ
ベルにあるからであり、そして、全部が外部から
供給される電流によつて電源電圧まで充電される
代りに、ビツト線路はチツプの内部で半分のレベ
ルまで相互に充電できるからである。

〔発明が解決しようとする問題点〕

本発明の第１の目的は、高集積度ダイナミツク
RAM装置のための改良された回路、特に、ダミ
ー・セル・プリチヤージのための改良された回路
をうることである。別の目的は、ダミー・セル・
コンデンサの寸法が記憶用コンデンサの寸法と同
じである、CMOSダイナミツクRAMのためのダ
ミー・セル・プリチヤージ回路をうることであ
る。さらに別の目的は、高速であり、かつ、消費
電力の少ない、ダミー・セル・プリチヤージ回路
をうることである。この他の目的は、電源レベル
の半分以下の基準レベルまでダミー・セルをプリ
チヤージすることをうることであり、そのさい、
電源の変動が補償され、この基準レベルを急速に
変更することができる。

〔問題点を解決するための手段〕

本発明の１つの実施例によれば、ダイナミツク
１トランジスタ記憶用セルを用いた形式の半導体
読み出し・書き込みメモリ装置は、記憶用コンデ
ンサと同じ寸法のダミー・コンデンサを使用す
る。これらのダミー・コンデンサは、電源電圧の
半分以下の基準電圧レベルまで、プリチヤージさ
れる。分圧器がこのプリチヤージ・レベルを設定
するが、この分圧器は最初は制御装置によつて分
路されており、したがつて、これらのダミー・コ
ンデンサは基準レベルまで急速に放電される。こ
の基準レベルが正しい値に到達した時刻が差動入
力を有する比較器によつて決定され、それから電
力を節約するために、この比較器と制御装置が遮
断を実行し、そして基準レベルは分圧器によつて
保持される。動作サイクルの後の部分において、
ダミー・コンデンサのプリチヤージが開始し、し
たがつて、指定されたサイクル時間を最小にする
ことができる。

〔実施例〕

本発明の新規な特徴は特許請求の範囲に開示さ
れている。けれども、本発明それ自体およびその
他の特徴や利点は、添付図面を参照しての次の説
明により、さらによく理解されるであろう。

本発明によつて構成されたプリチヤージ発生器
回路を使用した半導体読み出し・書込みメモリ・
チツプのブロツク線図が第１図に示されている。
この装置は、いわゆる、１メガビツトのサイズの
装置である。すなわち、この装置は、行および列
のアレイの形で2²⁰個のメモリ・セル、すなわち、
1048576個のメモリ・セルを有する。このアレイ
は４個の同等のブロツク１０ａ，１０ｂ，１０
ｃ，１０ｄに分配されている。これらのブロツク
は、それぞれ、262144個のセルを有する。それぞ
れのブロツクの中には、512個の行線路がある。
すべての行線路は行デコーダ１１ａまたは１１ｂ
のうちの１つに接続される。これらの行デコーダ
１１ａまたは１１ｂのいずれも、アドレス入力ピ
ン１２から、行アドレス・ラツチ１３と線路１４
とによつて、10ビツト行アドレスの中の９ビツト
を受け取る。10ビツト列アドレスが、時間多重化
方式で、入力ピン１２にまた印加される。この列
アドレスはバツフア１５に加えられる。このアレ
イの中央には、８個のデータ入出力線路１６があ
る。これらの８個の中の１個が、８の１選択器１
７により、データ入力またはデータ出力のために
選定される。この選択器１７から１個の入出力線
路が、バツフアを通し、データ入力ピン１８とデ
ータ出力ピン１９に接続される。選択器１７は、
列アドレス・バツフア１５から線路２０により、
列アドレスの中の３ビツトを受け取る。８個の線
路１６の中の２個が、それぞれ、入出力線路２１
により、ブロツク１０ａ，１０ｂ，１０ｃ，１０
ｄのそれぞれに接続される。１６の２列選択は、
バツフア１５からの線路２３上の列アドレスの３
ビツトを用いて、それぞれのブロツクに対し、16
個の中間出力バツフア２２で行なわれる。１６の
１列選択は、バツフア１５からの線路２５上の列
アドレスの４ビツトを用いて、１０ａから１０ｄ
までのそれぞれのブロツクの中で、16個の中間出
力バツフア２４の16組のおのおのの中で行なわれ
る。それぞれのブロツクの中の512個のセンス増
幅器２６のおのおのがアレイの中の１つの列に接
続される。（それぞれの列は２つの列線路ハーフ、
すなわち、「ビツト線路」でつくられる。）それぞ
れのバツフア２４が２つの列の中の１つに接続さ
れる。この選定は、線路２７上のバツフア１３か
らの行アドレスの１ビツトに基づいて行なわれ
る。このメモリ装置は入力ピン２８上の行アドレ
ス・ストローブを受け取り、かつ、入力ピ
ン２９上の列アドレス・ストローブを受け
取る。読み出し動作または書き込み動作の選択は
入力ピン３０上のＲ／制御信号によつて行なわ
れる。クロツク発生器および制御回路３１はすべ
ての内部クロツクを発生し、そして必要な時、制
御を行なう。

それぞれのブロツクは２列のダミー・セル３２
を有している。この装置では、これらのダミー・
セルは記憶用セル・コンデンサと同じ寸法のダミ
ー・セル・コンデンサを使用している。これらの
ダミー・セルは下記の第７図のところで説明され
るように、本発明によつて構成された基準電圧発
生器３１ａからのプリチヤージ電圧を受け取る。

第２図は、入出力線路１６、中間出力バツフア
２２および２４、センス増幅器２６を１０ａから
１０ｄまでのブロツクの中の１つのブロツクの一
部分について詳細に示したものである。与えられ
た１つのブロツクの中には、16個の中間出力バツ
フア２２があり、これらはこの図面の中では２２
−１，…，２２−１６で示されている。２２−１
から２２−８までのバツフアは、このブロツクに
対する線路１６の中の１つの線路と接続された８
個の一群のバツフアである。２２−９から２２−
１６までのバツフアは、線路２１によつて、この
ブロツクのための線路１６の中の他の１つの線路
と接続された８個の他の群のバツフアである。バ
ツフア２２−１，…，２２−１６の１つ１つに対
して、16個のバツフア２４の組がある。この図面
では、これらの組は２４−１から２４−１６まで
で示されている。（１つの組の中には16個のバツ
フアがある。）16個のバツフア２４のそれぞれに
対し、32個のセンス増幅器の一群がそなえられ
る。これらのセンス増幅器２６のおのおのはビツ
ト線路３３の中の２つの線路に接続される。（１
列は２ビツト線路に等しい、すなわち、２列線路
ハーフに等しい。）ビツト線路３３は、メモリ・
セル・アレイの中で、512個の行線路３４と交差
する。下記で説明するように、ダミー行線路３２
はまたビツト線路３３と交差する。２個のダミー
線路の中の１つが、９ビツト行アドレス１４の１
ビツトを用いて、行デコーダ１１ａ，１１ｂによ
つて選択される。

バツフア１３からの行アドレスの第10ビツト
は、線路２７によつて、センス増幅器２６のため
のマルチプレクス回路に印加され、それにより、
それぞれ対になつている２つのセンス増幅器の中
のいずれの１つのセンス増幅器が、それぞれのバ
ツフア２４に線路３７によつて接続されるかが選
定される。このブロツクの中に16対のデータ線路
３８、データ・バー線路３９がある。これらの線
路のそれぞれの対は、一方側において、線路４０
によつて選定されたバツフア２４に接続され、他
方側において、線路４１によつて選定されたバツ
フア２４に接続される。書き込み動作に対し、線
路３８，３９のところの２重レールからデータ入
出力線路１６のところの単一レールへ入出力が変
わることに注意されたい。

第３図は、第２図の回路の一部分を詳細に示し
た図面である。16個のバツフア２４−１の組と結
合するセンス増幅器２６が示されている。この組
に対し、実際には、32個のセンス増幅器２６があ
る。16個のバツフア２４−１のこの組は、この図
面では、２４−１−１から２４−１−１６までの
番号によつて示されている。それぞれのセンス増
幅器２６から２ビツト線路３３が出ていて、いわ
ゆる、折り返しビツト線路構造になつている。し
たがつて、２つのダミー行３２がセンス増幅器の
同じ側にある。行線路３４はビツト線路と交差し
ており、そしてメモリ・セルは行線路とビツト線
路の交差点にある。センス増幅器２６のそれぞれ
の対に対するマルチプレクサ４２、線路２７上の
アドレス・ビツトに基づいて１つを選定し、それ
により、線路３７によつてそれぞれのバツフア２
４−１−１，２４−１−２、などに接続される。
線路２５上の４個の列アドレス・ビツトに基づい
て、任意の１つの時刻において、２４−１−１か
ら２４−１−１６までの16個のバツフアの中の１
つのバツフアだけが選定され、したがつて、ただ
１つのバツフアが、線路４０によつて、線路３
８，３９へのまたは線路３８，４０からのデータ
の読み出しまたは書き込みビツトに接続されるで
あろう。第３図のバツフア２２−１は、２重レー
ル入出力線路３８，３９をこの群に対する単一レ
ール入出力線路１６に接続するために、線路２３
上の３ビツトによつて供給される16の２選択信号
によつて選定され、または、選定されない。

第４図は、バツフア２４の中の１つ、例えば、
第３図のバツフア２４−１−１と、バツフア２２
の中の１つ、例えば、バツフア２２−１との詳細
図である。このように配置された中間入出力バツ
フアは、PoteetおよびChang名で、テキサス・イ
ンスツルメンツ社に譲渡された、1984年６月出願
の米国特許番号4630240号に開示されている。マ
ルチプレクサ４２は４個のトランジスタで構成さ
れている。２個のトランジスタ４３中の１つが線
路２７上のアドレス・ビツトとその補数とによつ
て選定される。すなわち、センス増幅器選択信号
SAS１とSAS２とによつて選定される。その時、
これらのトランジスタ４３の中の１つのトランジ
スタだけが読み出し動作中（または書き込み動作
中）オンである。読み出し動作中は、トランジス
タ４３の中の選定された１つのトランジスタを通
るただ１つの経路が実現する。書き込み動作中
は、トランジスタ４４の中の１つのトランジスタ
は、Ｒ／制御信号３０が書き込み状態にある
時、制御回路３１からの書き込み制御信号Ｗと論
理積がとられたアドレス・ビツト２７によつて、
またオンになる。したがつて、センス増幅器２６
の入力である、または、出力である線路４５は、
読み出しに対して単一終端であり、そして書き込
みに対して２重レールである。すなわち、読み出
し動作の場合、トランジスタ４４の両方がオフで
あり、かつ、トランジスタ４３の中の１つのトラ
ンジスタだけがオンであり、一方、書き込み動作
の場合、１つのトランジスタ４３とそれに関連し
たトランジスタ４４が導電状態になる。マルチプ
レクサ４２に対する入出力線路３７は、バツフア
２４−１−１の中のトランジスタ４６および４７
のソース・ドレイン路を通して、線路３８および
３９に接続される。トランジスタ４６および４７
は接続点４８上のＹ選択情報によつて制御され
る。このＹ選択情報は16の１デコーダ４９から来
る。このデコーダ４９は線路２５上の４ビツト列
アドレスを受け取る。トランジスタ５０は接続点
４８上のＹ選択信号によつて制御される。このト
ランジスタ５０は反転器トランジスタと直列に接
続される。この反転器トランジスタはＰチヤンネ
ル・プリチヤージ回路および負荷回路を有してい
る。単一終端読み出し動作の場合、（接続点４８
が高レベルにありそしてトランジスタ５０がオン
であることにより）バツフア２４−１−１が選定
される時、この反転器は接続点５２上のデータ・
ビツトの補数を接続点５１上に置く働きをする。
したがつて、選定されたセンス増幅器からのデー
タ・ビツトは接続点５１から、トランジスタ４７
と線路３９を通り、バツフア２２−１の接続点５
９に結合される。トランジスタ４６と線路３８
は、読み出し動作のさい、何の役割りも果さな
い。接続点５２が低レベルである時、Ｐチヤンネ
ル・トランジスタ５３はオンであり、そして接続
点５１は電源電圧Vddに保持される。同様に、接
続点５１が低レベルである時、Ｐチヤンネル・ト
ランジスタ５４がオンに保持され、そして接続点
５２は高レベルに保持される。接続点５１と接続
点５２の両者は、Ｐチヤンネル・トランジスタ５
５によつて、高レベルにプリチヤージされる。こ
のＰチヤンネル・トランジスタは、が高レ
ベルになつた後、このプリチヤージ・サイクルの
さい、（回路３１によつて発生した）低レベルに
進むプリチヤージ電圧Ｌを受け取る。

第４図のバツフア２２−１は、線路２３と16の
２デコーダ５６とのアドレス・ビツトからのＹ選
択情報によつて制御される。その時、もしこのバ
ツフアが選定されるならば、接続点５７は高レベ
ルである。この状態はトランジスタ５８をオンに
し、そして線路３９または接続点５９上のデータ
が３つの段階６０，６１および６２によつて増幅
されることを可能にし、その結果、接続点６３が
駆動される。読み出しの場合には、制御回路３１
からNANDゲート６５に加えられた読み出しコ
マンドＲにより、相補形トランジスタ対６４がオ
ンである。すなわち、Ｒ／が高レベルである
時、読み出し動作が定まり、その場合、Ｒは高レ
ベルであり、そしてトランジスタ６４はいずれも
オンである。この時、書き込み制御信号Ｗが低レ
ベルであるために、相補形トランジスタ対６６お
よび６７はオフである。したがつて、線路３９上
のデータビツトは、読み出し動作のために、接続
点５９と、カスケード接続された反転器６０，６
１および６２と、接続点６３と、トランジスタ６
４とを通して、線路１６を制御する。他方、書き
込み動作の場合には、トランジスタ対６６および
トランジスタ対６７はオンであり、そしてトラン
ジスタ対６４はオフであり、したがつて、接続点
５９（および線路３９）はトランジスタ６７を通
して線路１６からデータ・ビツトを受け取り、そ
して接続点６３（および線路３８）はこのビツト
の補数を受け取り、このようにして、書き込みの
さい、（線路１６上の）単一レールから（線路３
８，３９の）２重レールへ変換する。線路３８，
３９から、２重レール書き込みデータが、２つの
トランジスタ４６および４７を通して、それから
１つの選定されたトランジスタ４６および４７を
通して、センス増幅器２６の中の１つに結合され
る。

第５図は、センス増幅器２６の中の１つを詳細
に示した図面である。この図面には、このセンス
増幅器のための２ビツト線路３３と、これらのビ
ツト線路に垂直な512個の行線路３４の中の４個
がまた示されている。センス増幅器は、Ｎチヤン
ネル駆動トランジスタ７１とＰチヤンネル・トラ
ンジスタ７２を有するCMOS交差結合フイツ
プ・フロツプ７０を用いている。センス接続点７
３および７４は、隔離用トランジスタ７５および
７６のソース・ドレイン路を通つて、線路３３に
接続される。この接続は、テキサス・インスツル
メンツ社に譲渡された米国特許番号第4608670号
及び第5127739号に開示されている。フリツプ・
フロツプ７０のアース側の接続点７８は、２個の
Ｎチヤンネル・トランジスタ７９および８０を通
して、アースに接続される。これらのトランジス
タ７９および８０のゲートには、センス・クロツ
クＳ１およびＳ２が接続される。トランジスタ７
９はトランジスタ８０よりずつと小形である。ク
ロツクＳ１がまず発生し、したがつて、最初の検
知は低利得状態で行なわれ、そしてＮチヤンネ
ル・トランジスタ７１によつて行なわれる。Vdd
側では、接続点８１がＰチヤンネル・トランジス
タ８２を通して電源に接続される。トランジスタ
８２の中の１つのトランジスタのゲートはセン
ス・クロツク２に接続され、そして他のトラン
ジスタのゲートは遅延２に接続される。セン
ス・クロツク２はＳ２の補数であり、したがつ
て、Ｐチヤンネル・トランジスタ７２は、第２ク
ロツクＳ２が作動される時にのみ、動作を開始す
る。２間隔検知動作、すなわち、まずＳ１があ
り、次にＳ２および２がある。トランジスタ対
７９，８０とトランジスタ８２は、２つのブロツ
ク１０ａおよび１０ｂの中の他のセンス増幅器２
６の全部、すなわち、1024個のセンス増幅器にと
もに使用される。接続点７８は、Ｅが高レベルで
ある時、トランジスタ８３によつてVddの約半分
までプリチヤージされる。

ビツト線路３３は３個のトランジスタ８４によ
つてプリチヤージされ、かつ、等化される。これ
らのトランジスタ８４のゲートは等化クロツク電
圧Ｅに接続される。これらのトランジスタ８４の
中の２つのトランジスタのソースは基準電圧
Vrefに接続される。この基準電圧の電圧値は
Vddの約半分であり、したがつて、すべてのビツ
ト線路をプリチヤージするために、チツプ電源
Vddからの電荷はほとんど必要ない。すなわち、
それぞれのセンス増幅器に対し、１つの線路３３
が高レベルであり、他の線路が低レベルであろ
う。したがつて、一方が他方を充電するであろ
う。そしてVrefは生ずるかも知れない差分だけ
を供給する必要がある。が高レベルに進む
時、１つの動作サイクルの後、クロツクＥが制御
回路３１で発生する。

それぞれのメモリ・セルはコンデンサ８５とア
クセス・トランジスタ８６で構成される。行の中
にある512個のアクセス・トランジスタ８６の全
部のゲートは行線路３４に接続される。このブロ
ツクの中の512個の中の１個の行線路３４だけが
任意の１つの時刻においてオンであり、したがつ
て、１つのメモリ・セル・コンデンサ８５だけが
与えられたセンス増幅器２６に対するビツト線路
３３に接続される。記憶用コンデンサ８５の静電
容量に対するビツト線路の静電容量の比の値を小
さくするために、David J.Mcelroy名で、テキサ
ス・インスツルメンツ社に譲渡された米国特許番
号第4658377号により、多数のビツト線路セグメ
ント８７がそれぞれのビツト線路対３３に対して
用いられる。これらのセグメント８７の中の１つ
だけが、トランジスタ８８の中の１つのトランジ
スタによつて、与えられた時刻にビツト線路３３
に接続される。例えば、各セグメント８７は32個
のセルをそれに接続することができる。したがつ
て、本実施例では、各センス増幅器に対し16個の
このようなセグメント８７がなければならない
（16×32＝512）。行デコーダ１１ａまたは１１ｂ
は、このデコーダが512の１行線路３４を選定す
る時、線路１４から同じ９アドレス・ビツトの中
の一定のアドレス・ビツトに基づいて、セグメン
ト選定電圧SSによつて、16個の線路８９の中の
適当な線路を選定する。

ダミー行３２の中では、ビツト線路３３のそれ
ぞれの対に対し、１対のダミー・セルがそなえら
れている。これらのダミー・セルはダミー・コン
デンサ９０とアクセス・トランジスタ９１とで構
成される。選定された記憶用セルが左側のビツト
線路３３上にある場合、通常の方式に従つて、右
側のダミー・セルは、行デコーダ１１ａ，１１ｂ
の中で、デコーダ出力線路９２の中の１つの線路
によつて選定される。また、この逆の場合も可能
である。ダミー・セル行３２の中のこれらの線路
９２の一方または他方を選定するために、行アド
レスの１ビツトが行デコーダの中で用いられる。

第６図は、このメモリ装置の動作の順序を説明
した図面である。動作サイクルは、時刻T0に、
RAS電圧が＋５からゼロに降下する時に開始す
る。この例は読み出しサイクルである。したがつ
て、時刻T0には、Ｒ／Ｗ入力電圧は＋５である。
T0より以前の時間はプリチヤージ・サイクルで
あり、このサイクル中は等化電圧Ｅは高レベルに
あり、したがつて、ビツト線路３３と接続点７８
のすべてがVref電圧までプリチヤージされてい
る。このVrefは約1/2Vdd、すなわち、＋2.5であ
ると仮定される。すべての線路８９上のセグメン
ト選定電圧SSは、プリチヤージ・サイクルの間、
また高レベルに保たれる。したがつて、すべての
セグメント８７はVref電圧にまたプリチヤージ
される。T0においてが降下すると、等化電
圧ＥはT1に降下し、ビツト線路３３のこれらの
対をお互に隔離し、またVrefからも隔離する。
それから、セグメント選定電圧SSが降下し、そ
れにより、すべてのセグメント８７がビツト線路
３３から隔離される。行デコーダ１１ａ，１１ｂ
がこの行アドレスに応答するための時間が経過す
るとすぐ、Xwd電圧およびXdum電圧は、選定
された512行の１行線路３４および選定された２
の１ダミー線路９２上で、上昇を開始する。同時
に、線路８９の中の１つの線路のセグメント選定
電圧が上昇する。これらのアドレス電圧Xwd，
XdumおよびSSはややゆつくりと上昇し、そし
てVddレベルに到達した後、SSとXwdがVdd以
上に上昇して、アクセス・トランジスタ８６およ
び８８の両端のVt電圧降下を打ち消す。最初の
検出の間にダミー・セルの役割りが完了するか
ら、Xdum電圧が降下し、そしてダミー・コンデ
ンサがビツト線路から隔離され、したがつて、下
記で説明されるように、プリチヤージを開始する
ことができる。時刻T2に、センス増幅器２６は
高レベルに進むＳ１電圧によつてまず作動され、
高インピーダンスＮチヤンネル・トランジスタ７
９をオンにする。このことは、記憶用セルとダミ
ー・セルとの差動電圧によつてえられていた隔離
よりはさらに、ビツト線路３３を隔離することを
開始する。しかし、トランジスタ７２を通つて電
源Vddから電流が流れる前に、Ｔ電圧はT3にお
いて降下し、それにより、ビツト線路３３をセン
ス接続点７３および７４から隔離する。Ｔ電圧が
降下した後、センス電圧Ｓ２が上昇し、したがつ
て、大きなトランジスタ８０が導電状態になる。
また、２が降下し、したがつて、Ｒチヤンネル
負荷トランジスタ８２の中の１つのトランジスタ
導電状態になる。少しの時間遅延の後、２が
降下し、そしてＰチヤンネル・トランジスタ８２
の中の他のトランジスタが導電状態になる。Ｔ４
においてＳ２が上昇しそして２が降下した後、
Ｔ電圧はVddまで上昇する。隔離用トランジスタ
７５，７６が再びオンになつた後の時刻Ｔ５にお
いて、読み出しが完了し、そして１つのビツト線
路３３が高レベルであり、かつ、他のビツト線路
はゼロにあり、したがつて、センス増幅器選択電
圧SAS１またはSAS２がオンになり、ビツト線
路の中の１つの線路が、第４図の線路４５および
３７を通して、接続点５２に接続される。このす
ぐ後に、デコーダ４９および５６からのＹ選択１
出力とＹ選択２出力が接続点４８および５７にお
いて有効であり、したがつて、選定されたデー
タ・ビツトは線路１６上で有効になり、そしてそ
のすぐ後に出力ピン１９上で有効になる。

もし列アドレスが変化するならば、SAS１，
SAS２、Ｙ選択１、Ｙ選択２の各電圧は変化し
て、新しいデータ出力ビツトを生ずるであろう。
行アドレスが同じままであり、そしてこのサイク
ルにおいて最初のに選定されたデータは、
接続点７３，７４において、すべてのセンス増幅
器の中にラツチされる。したがつて、第６図にお
いて、時刻Ｔ５以前には何の変化もない。したが
つて、スタテイツク列デコードのための列アクセ
ス時間は非常に速い。

第７図は、本発明によるダミー・セル・コンデ
ンサ９０の接続点９５上にダミー・セル基準電圧
を発生するための回路の図面である。この回路の
目的は、ダミー・セル・コンデンサ９０の物理的
な配置寸法が記憶用セル・コンデンサ８５の寸法
と同じであるにもかかわらず、選定されたメモ
リ・セル・コンデンサ８５の中に記憶された１と
および０とによつて生ずる値のほぼ中間である電
圧をビツト線路３３上に生ずるような電圧を、ダ
ミー・セル・コンデンサ９０上につくることであ
る。この目的のために、すべてのダミー・セル・
コンデンサ９０が、トランジスタ９８を通して、
ダミー・セル・基準電圧接続点１００に接続され
る。トランジスタ９８のゲートはSdクロツク電
圧に接続される。このSdクロツク電圧は、第６
図に示されているように、Xdumが低レベルに進
んだ後、高レベルに進む。XdumとXwdが高レ
ベルに進む前にSdは低レベルに進む。したがつ
て、読み出しサイクルが開始する前は、基準電圧
はコンデンサ９０にトラツプされている。Vddと
Vssとの間に接続された１対のトランジスタ１０
１および１０２の大きさの比によつて、これらの
トランジスタの接続の中点である接続点１００の
基準電圧が定まる。この基準電圧は、通常は、約
＋1.1ボルトであるように選定される。この値は、
＋1.5ボルトである最小の１レベルと、＋0.7ボル
トである最大の０レベルとの中間であるように選
定される。

Sdが高レベルに進む時、このことは2048個の
ダミー・コンデンサ９０を接続点１００に結合さ
せる。これらのダミー・コンデンサ９０の平均電
圧は約＋2.5ボルトである。この電圧値は、次の
サイクルの前に、約＋1.1ボルトの基準値まで減
少されなければならない。スタテイツク状態での
電力消費を避けるために、トランジスタ１０１お
よび１０２は小形であり、したがつて、トランジ
スタ１０２を通して、Vssまで電荷を放出するに
は長い時間がかかり過ぎるであろう。したがつ
て、この電圧差を放電するために、別の経路がそ
なえられる。

第７図の比較器回路１０３は、Ｐチヤンネル・
トランジスタ１０４のゲートのところで接続点１
００上の電圧を検出し、そしてそれとＰチヤン・
トランジスタ１０５のゲートのところの基準電圧
と比較する。接続点１００が過度に高レベルであ
る時または過度に低レベルである時、この比較器
回路は接続点１０６上の出力に変化を生じさせ
る。接続点１０６はCMOS反転器１０７および
１０８をそなえた２段駆動回路であり、この回路
により、基準電圧が高過ぎた時の最初の時間内
に、接続点１００上の電圧の放電が制御トランジ
スタ１０９を通して加速される。

電力アツプ・電力ダウン制御回路１１０が比較
器１０３と反転器１０７とに対する制御接続点１
１２に接続される。この制御回路は、クロツク
XdumとSdに応答して、比較器１０３と駆動器１
０７との動作を必要な時間だけに限定するため
の、したがつて、電力を節約するための、制御電
圧をこの接続点１１２に生ずる。

比較器１０３は、接続点１００上の電圧と電圧
分割器１１１の出力とを、２個のＰチヤンネル・
トランジスタ１０４および１０５のゲートに対す
る差動入力として比較する。分圧器１１１は、分
圧器１０１，１０２と同じように、直列接続され
たトランジスタによつて構成される。比較器１０
３と分圧器１１１内でのスタテイツな電流消費を
防止するために、これらの装置と直列に接続され
たトランジスタが接続点１１２によつて制御され
る。

線路９２の中の選定された１つの線路のXdum
電圧が低レベルに進む時、クロツクSdを高レベ
ルに駆動することにより、ダミー・セルのプリチ
ヤージ・サイクルが開始する。この時点での第７
図の制御回路１１０の状態が、２個の線路９２の
中の１つの線路上のXdumが高レベルであつた時
に定められている。この場合には、トランジスタ
１１４の中の１つのトランジスタによつて、接続
点１１３がアースされる。また、接続点１１５
は、２個の遅延段階を通してそのゲートにXdum
が加えられているトランジスタ１１６によつて、
Vdd−Vtの値に強制的になる。したがつて、そ
のゲートが接続的１１５に交差接続されているト
ランジスタ１１８によつて、接続点１１７がアー
スされる。この時点において、接続点１２０がま
た放電される（トランジスタ１２１を通してクロ
ツクSdにより、能動的に引き下げられる）。した
がつて、クロツクSdが高レベルに進む時、接続
点１１５はVdd以上に進み、その結果、完全な
Vddレベルが接続点１２０および１２１に伝達さ
れるであろう。接続点１１２が（Sdが高レベル
に進んだ後）高レベルに進む時、接続点１２４お
よび１２５に対するアースへの経路となるトラン
ジスタ１２２および１２３によつて、比較器１０
３が作動される。接続点１２４は、トランジスタ
１２２が制御線路１１２によつてオンになるま
で、（Vdd−Vtp）の高レベルに保たれ、Ｐチヤ
ンネル・トランジスタ１２６をオフにする。同様
に、接続点１１２が高レベルに進む時、分圧器１
１１と直列に接続されたトランジスタ１２７がオ
ンになり、そして反転器１０７と直列に接続され
たトランジスタ１２８は接続点１１２によつて制
御される。したがつて、比較器１０３と反転器１
０７を加えたもの全体が完全にオフになり、制御
トランジスタ１０９が接続点１００を2.5ボルト
から1.1ボルトまで急速放電している短時間を除
いて、電流は流れない。この時間は第６図の時間
Ｔ８に示されている。

制御接続点１１２の電圧は、２個のCMOS反
転器１３０および１３１を通して、接続点１２０
の電圧によつて決定される。Ｐチヤンネル・キー
パ装置１３２は、そのゲートが低レベル（接続点
１１２が高レベル）にある時、接続点１２０を高
レベルに保ち、したがつて、トランジスタ１３３
がオフ状態に保たれる。

接続点１００がトランジスタ１０９を通して放
電して正しいレベルになつた時、比較器１０３の
中のトランジスタ１０４の導電状態はさらによく
なり、そしてトランジスタ１０５の導電状態は悪
くなる。したがつて、出力１０６は降下し、反転
器１０７は接続点１３５に上昇する電圧を発生す
る。このことは、制御トランジスタ１０９のゲー
ト１３６の電圧を降下させ、トランジスタ１０９
をオフにする。このことはまた、制御回路１１０
の動作により、接続点１１２を低レベルに駆動す
るように働く。接続点１３５が高レベルに進む
時、この電圧はトランジスタ１３７を通して接続
点１１７に結合されて、ラツチの中のトランジス
タ１３８をオンにし、したがつて、トランジスタ
１１８をオフにする。トランジスタ１３８が導電
状態になつて接続点１１５が低レベルに進む時、
トランジスタ１２１がオフになり、そして接続点
１２０は、そのゲートの電圧が接続点１１７の電
圧であるトランジスタ１３９によつて、低レベル
に引き下げられる。このことは、キーパ・トラン
ジスタ１３３をオンにし、そして接続点１１３を
高レベルに保ち、そしてトランジスタ１３７をオ
ンにする。以前には、接続点１３５が低レベルで
あることにより、キーパ・トランジスタ１４０が
オンに保たれていた。したがつて、接続点１１３
は次のサイクルを開始する状態にある。接続点１
３６の電圧が低レベルであるのでトランジスタ１
４０はオフになり、このことは、トランジスタ１
０９がオンになつた時、接続点１１５を低レベル
に保つ働きをする。したがつて、プリチヤージ動
作の時間中、Sd電圧を接続点１２０から隔離す
る。

再び第６図において、ビツト線路上にフル・レ
ベルまたはレール・ツウ・レール電圧が存在する
前に、線路９２上のXdum電圧が降下する。した
がつて、センス増幅器トランジスタ７１はダミ
ー・セルを放電または充電することを許さない。
このことは電力を保護する。ダミー・セルは完全
にアースまで放電されることは決してなく、した
がつて、接続点１００は（Sdが高レベルに進む
時）比較器１０３の１１１における基準レベルよ
りも常にかなり高い。

本発明は例示された実施例に基づいて説明され
たけれども、この説明はそれに限定されることを
意味するものではない。当業者にとつては、この
説明に基づけば、例示された実施例に対して、お
よび本発明の他の実施例に対しても、いろいろな
変更のなしうることは明らかである。したがつ
て、このようなすべての変更実施例はすべて特許
請求の範囲内に入るものと解すべきである。

〔発明の効果〕

本発明により、ダイナミツク・メモリ装置のた
めの改良された回路がえられる。本発明により、
ダミー・セル・コンデンサの寸法は記憶用コンデ
ンサの寸法と同じにつくられ、それにより、高集
積化するさいの製造工程上の問題点が解決され
る。ダミー・セル・コンデンサは電源電圧の約半
分にプリチヤージされるが、この電圧は分圧器に
よつてえられる。この分圧器は制御装置によつて
制御された分路を有しており、この分路を制御す
ることにより、高速プリチヤージが可能で、した
がつて、動作サイクル時間を短縮することが可能
であり、また分路を制御することにより、不必要
な電流をなくし、電力を節約することができる。

【図面の簡単な説明】

第１図は本発明のダミー・セル・プリチヤージ
回路を使用した１メガビツトのサイズのダイナミ
ツク・メモリ装置の電気的ブロツク線図、第２図
は第１図のメモリ装置の一部分の電気的ブロツク
線図、第３図は第２図の回路の一部分の電気的ブ
ロツク線図、第４図は第３図の装置のマルチプレ
クサ、バツフアおよび列選択回路の電気的概要
図、第５図は第１図から第４図までのセンス増幅
器とセル・アレイの電気的概要図、第６図は第１
図から第５図までの回路の中のいろいろな接続点
の電圧と時間の関係を示したタイミング図、第７
図は本発明による第１図から第５図までの装置の
ダミー・セル・プリチヤージ回路の電気的概要図
である。 符号の説明、８５，８６……記憶用セル、８５
……記憶用コンデンサ、９０，９１……ダミー・
セル、９０……ダミー・コンデンサ、１３，１５
……アドレシング装置、１０１，１０２……第１
分圧器、１１１……第２分圧器、１０９……制御
素子、１０３……比較器。

Claims (1)

1. 【特許請求の範囲】 １ 行および列に配列した記憶用セルであつて、
   前記記憶用セルのおのおのが記憶用コンデンサを
   有する、前記記憶用セルの行および列のアレイ
   と、 前記記憶用セルのアレイの近くに配置されたダ
   ミー・セルであつて、前記ダミー・セルのおのお
   のがダミー・コンデンサを有する、少なくとも１
   行の前記ダミー・セルと、 動作サイクルの第１時刻に、前記記憶用セルの
   行の中の１行を作動し、かつ、前記ダミー・セル
   の前記行を作動するためのアドレシング装置と、 電源とアースとの間に接続された分圧器であつ
   て、前記第１分圧器が動作サイクル内の前記第１
   時刻より以前の時刻に前記ダミー・コンデンサの
   すべてに結合され、かつ、前記第１時刻およびそ
   れ以後の時刻には前記ダミー・コンデンサから非
   結合にされる中点を有し、これにより前記ダミ
   ー・コンデンサのすべてを基準電圧までプリチヤ
   ージする前記分圧器と、 第２時刻に開始する前記動作サイクルの期間中
   前記中点をアースに接続し、前記中点における電
   圧を感知する電圧センサーをもち、前記中点にお
   ける電圧レベルがしきい値以下になつた時に前記
   中点をアースから分離し、前記中点を前記基準電
   圧レベルに急速に引き下げるための制御素子と、
   を有する半導体メモリ装置。 ２ 特許請求の範囲第１項において、前記アドレ
   シング装置が前記第２時刻より以前に前記ダミ
   ー・セルの前記行を非作動にし、一方、前記記憶
   用セルの前記行を作動のままにしておくための装
   置を有する、半導体メモリ装置。 ３ 特許請求の範囲第１項において、前記記憶用
   セルと前記ダミー・セルが１トランジスタ・ダイ
   ナミツク・メモリ・セルである半導体メモリ装
   置。 ４ 特許請求の範囲第１項において、前記基準電
   圧がアースに対し前記電源電圧の大きさの半分以
   下の電圧レベルである、半導体メモリ装置。 ５ 特許請求の範囲第１項において、前記制御素
   子が前記中点とアースとの間に接続されたトラン
   ジスタを含み、かつ、前記分圧器が直列に接続さ
   れたソース・ドレイン路を有する１対のトランジ
   スタである、半導体メモリ装置。 ６ 特許請求の範囲第１項において、前記アドレ
   シング装置が、前記センス時間内は高レベルであ
   る行アドレス電圧を生じ、かつ、前記センス時間
   内の最初の部分でのみ高レベルであるダミー・セ
   ル・アドレス電圧を生ずる行アドレス・デコーダ
   を有する、半導体メモリ装置。