JPS59112490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59112490A JPS59112490A JP57221669A JP22166982A JPS59112490A JP S59112490 A JPS59112490 A JP S59112490A JP 57221669 A JP57221669 A JP 57221669A JP 22166982 A JP22166982 A JP 22166982A JP S59112490 A JPS59112490 A JP S59112490A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- voltage
- potential
- bit line
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置特にグイナミソクメモリのダ
ミーセルに関する。
ミーセルに関する。
技術の背景
グイナミソクメモリは第１図に示すようにセンスアンプ
ＳＡの両端に一対のビット線ＢＬ、ＢＬが設けられ、ビ
ット線と直交してワード線ＷＬ及びダミーワード線ＤＷ
Ｌが設けられ、これらのビット線とワード線の各交点に
メモリセルＭＣおよびダミーセルＤＭＣが配設される。
ＳＡの両端に一対のビット線ＢＬ、ＢＬが設けられ、ビ
ット線と直交してワード線ＷＬ及びダミーワード線ＤＷ
Ｌが設けられ、これらのビット線とワード線の各交点に
メモリセルＭＣおよびダミーセルＤＭＣが配設される。
ダイナミック型メモリのセルは基本的には１トランジス
タ１キヤパシタ型であって、Ｑｌがそのトランジスタで
トランスファゲートとなるものであり、Ｃｓはキャパシ
タで電荷（情報）記憶部となる。ダミーセルＤＭＣも同
様構造であり、Ｑ２がそのトランジスタ、ｃＤがキャパ
シタであるが、ダミーセルにはリセット具体的にはキャ
パシタｃＤの放電用のトランジスタＱ３も設けられる。
タ１キヤパシタ型であって、Ｑｌがそのトランジスタで
トランスファゲートとなるものであり、Ｃｓはキャパシ
タで電荷（情報）記憶部となる。ダミーセルＤＭＣも同
様構造であり、Ｑ２がそのトランジスタ、ｃＤがキャパ
シタであるが、ダミーセルにはリセット具体的にはキャ
パシタｃＤの放電用のトランジスタＱ３も設けられる。
キャパシタＣ３，ＣＤは共にＭＯＳ型であって、半導体
基板に絶縁膜を介して電極を配設してなり、該電極には
基板にチャネルを作るための電圧を加える。従って基板
がｎ型なら電極電圧は正であり、一般には＋５■の電源
電圧Ｖｃｃを加えるが、基板がノーマリオンの状態にあ
るなら零電圧でもよい。
基板に絶縁膜を介して電極を配設してなり、該電極には
基板にチャネルを作るための電圧を加える。従って基板
がｎ型なら電極電圧は正であり、一般には＋５■の電源
電圧Ｖｃｃを加えるが、基板がノーマリオンの状態にあ
るなら零電圧でもよい。
一般にはＶｃｃを採用するが、集積度が上り、セルは益
々小型化し、つれて絶縁膜も薄くなると、耐圧の問題で
該電極にはＶｃｃ ／ ２を加える方式が採用され出し
ている。Ｒ１，Ｒ２はその分圧用抵抗で、Ｒ１＝Ｒ２と
してＶｃｃ ／ ２を作り、電極配線ＯＰによりこれを
キャパシタＣｓに加える（ＯＰがＣｓの電極を構成する
）。抵抗Ｒ１，Ｒ２は電源Ｖｃｃとグランド（Ｖｓｓ
）間に接続され、常時電流を流す。従って抵抗値が小さ
いと消費電力が大になるので、Ｒ１，Ｒ２には可及的に
大きい抵抗値を採用する。このため、電極配線ＯＰには
大きな寄生容量があるので、該容量とＲ１，Ｒ２で大き
な時定数をつくる。
々小型化し、つれて絶縁膜も薄くなると、耐圧の問題で
該電極にはＶｃｃ ／ ２を加える方式が採用され出し
ている。Ｒ１，Ｒ２はその分圧用抵抗で、Ｒ１＝Ｒ２と
してＶｃｃ ／ ２を作り、電極配線ＯＰによりこれを
キャパシタＣｓに加える（ＯＰがＣｓの電極を構成する
）。抵抗Ｒ１，Ｒ２は電源Ｖｃｃとグランド（Ｖｓｓ
）間に接続され、常時電流を流す。従って抵抗値が小さ
いと消費電力が大になるので、Ｒ１，Ｒ２には可及的に
大きい抵抗値を採用する。このため、電極配線ＯＰには
大きな寄生容量があるので、該容量とＲ１，Ｒ２で大き
な時定数をつくる。
またリセットは信号Ｒ３Ｔが入るときトランジスタＱ３
がオンして行なうが、このトランジスタＱ３は、トラン
ジスタＱ２のソースドレインの一方とＭＯＳキャパシタ
ｃＤの他方の電極（基板に形成されたチャネル）との接
続点ＮＤとグランド（基板）との間に接続されるので、
節点ＮＤをグランドレベルにするということで行なう。
がオンして行なうが、このトランジスタＱ３は、トラン
ジスタＱ２のソースドレインの一方とＭＯＳキャパシタ
ｃＤの他方の電極（基板に形成されたチャネル）との接
続点ＮＤとグランド（基板）との間に接続されるので、
節点ＮＤをグランドレベルにするということで行なう。
これは周知のように、読取りに当ってキャパシタｃＤの
電荷を放電させ、無電荷状態で読取りに入って（Ｑ２を
介して１Ｔ電位で充電されて）、ビット線１丁に予定の
電位降下を正確に生じさせるためである。このキャパシ
タｃＤの容量はメモリセルＭＣのキャパシタＣｓの容量
の１／２である。
電荷を放電させ、無電荷状態で読取りに入って（Ｑ２を
介して１Ｔ電位で充電されて）、ビット線１丁に予定の
電位降下を正確に生じさせるためである。このキャパシ
タｃＤの容量はメモリセルＭＣのキャパシタＣｓの容量
の１／２である。
読出しはビット線ＢＬにＱｌを介してＣｓを接続し、Ｂ
ＬにＱ２を介してｃＤを接続し、Ｖｓｓにプリチャージ
しておいたこれらのビット線がＣｓ。
ＬにＱ２を介してｃＤを接続し、Ｖｓｓにプリチャージ
しておいたこれらのビット線がＣｓ。
ｃＤの充電で電位降下したその電位の差で行なうが、キ
ャパシタを接続したときどの位ビット線電位が低下する
かを示す目安になるものがＣレシオと呼ばれるものであ
る。具体的にはＣｓのＣレシオＲｓはＲｓ −ＣＢ ／
Ｃｓである。こ−でｃＢはビット線ＢＬの寄生容量を
示す。
ャパシタを接続したときどの位ビット線電位が低下する
かを示す目安になるものがＣレシオと呼ばれるものであ
る。具体的にはＣｓのＣレシオＲｓはＲｓ −ＣＢ ／
Ｃｓである。こ−でｃＢはビット線ＢＬの寄生容量を
示す。
従来技術と問題点
か＼るＤＲＡＭ （ダイナミック型ランダムアクセスメ
モリ）は動作中に電源電圧が急に変化したりすると若干
問題を生じる。この点を第２図で説明するに、第２図Ｔ
ａｌはメモリセルＭＣの記憶状態が“０”、放電状態に
ある場合で、読取りに当って信号Ｒ３ＴがＨ（ハイ）か
らしくロー）に下ってダミーセルＤＭＣのリセットを解
除し、代ってワード線ＷＬ、ＤＷＬの電位がＬからＨに
上るとトランスファゲートＱｌ、Ｑ２はオンになってキ
ャパシタＣｓ、Ｃｐをビット線ＢＬ、Ｂ工に接続し、そ
の電位を下げる、本例ではＣｓは無電荷状態であるから
大きく充電され、従ってビット線ＢＬの電位降下δＶＢ
Ｌはビット線π１の電位降下δＶＢＬより大（２倍）で
ある。本例ではビット線のプリチャージレベルが４．５
Ｖとしており、従ってδ■５ｃ＝４．５Ｖ／Ｒｓ、δＶ
ＢＬ＝４．５Ｖ／２Ｒ５，差ΔＶＢＬは２．２５Ｖ／Ｒ
ｓとなる。
モリ）は動作中に電源電圧が急に変化したりすると若干
問題を生じる。この点を第２図で説明するに、第２図Ｔ
ａｌはメモリセルＭＣの記憶状態が“０”、放電状態に
ある場合で、読取りに当って信号Ｒ３ＴがＨ（ハイ）か
らしくロー）に下ってダミーセルＤＭＣのリセットを解
除し、代ってワード線ＷＬ、ＤＷＬの電位がＬからＨに
上るとトランスファゲートＱｌ、Ｑ２はオンになってキ
ャパシタＣｓ、Ｃｐをビット線ＢＬ、Ｂ工に接続し、そ
の電位を下げる、本例ではＣｓは無電荷状態であるから
大きく充電され、従ってビット線ＢＬの電位降下δＶＢ
Ｌはビット線π１の電位降下δＶＢＬより大（２倍）で
ある。本例ではビット線のプリチャージレベルが４．５
Ｖとしており、従ってδ■５ｃ＝４．５Ｖ／Ｒｓ、δＶ
ＢＬ＝４．５Ｖ／２Ｒ５，差ΔＶＢＬは２．２５Ｖ／Ｒ
ｓとなる。
第２図（ｂｌはメモリセルＭＣの記憶状態が１″、充電
状態の場合で、この場合はＢＬにＣｓが接続されても充
電は生じないからビット線ＢＬの電位降下はなく、一方
、ビット線πｌは常に放電状態のダミーセルのキャパシ
タＣＤが接続されるので前述の電位降δ■［を生じ、ビ
ット線ＢＬ、 ＢＬ間には差電圧ΔＶＢＬが生じる。数
値的にはδＶＢＬ＝０．δＶｓｔ、−４．５Ｖ／２Ｒｓ
、従ってΔＶ ＢＬ ＝２．２５／Ｒｓで（ａｌと同様
である。
状態の場合で、この場合はＢＬにＣｓが接続されても充
電は生じないからビット線ＢＬの電位降下はなく、一方
、ビット線πｌは常に放電状態のダミーセルのキャパシ
タＣＤが接続されるので前述の電位降δ■［を生じ、ビ
ット線ＢＬ、 ＢＬ間には差電圧ΔＶＢＬが生じる。数
値的にはδＶＢＬ＝０．δＶｓｔ、−４．５Ｖ／２Ｒｓ
、従ってΔＶ ＢＬ ＝２．２５／Ｒｓで（ａｌと同様
である。
次にリセット中に電源電圧変化があり、Ｖｃｃは４．５
Ｖから５．５Ｖに変ったとすると第２図（Ｑ）の如くな
る。時点ｔｏはこの電源電圧Ｖｃｃの変化が生じた時点
を示し、ビット線ＢＬ、ＢＬのプリチャージレベルはこ
の電位変化に速やかに応動して図示の如く上昇する。こ
れに反してキャパシタ対向電極ｏｐの電位は、前述の如
く時定数が大きいので中々上昇しない。図では、変化直
後の状態を考えているので変化なしとしている。この状
態で時点ｔ２で読取りに入ると、ビット線ＢＬは５゜５
ＶよりδＶｓｔ＝５．ａＶ／２Ｒｓ＝２．７５／Ｒｓだ
け下降し、ビット線ＢＬは本例では記憶情報は“１”、
充電状態としているので、本来なら電位降下が生じない
はずであるが、図示の如くδＶＢＬ−ＩＶ／Ｒｓだけ下
降する。これは記憶（書込み）は４．５■で行なったこ
とに由来しており、Ｑ１オンでＣｓがＢＬに接続され、
両者には５．５−４．５−１，ＯＶの電位差があること
に依る。このようなことになるとビット線ＢＬ、ＢＬの
差電圧δＶＢＬは（２，７５−１）／Ｒｓ＝１．７５／
Ｒｓとなり、前述の電源電圧の変化がない場合の差電圧
２．２５Ｖ ／ Ｒｓより小になってしまう。記憶状態
が“Ｏ”の場合差電圧ΔＶＢＬは、電源電圧上昇がある
とそれがない場合より大となる。しかしメモリとしての
マージンは悪い方で定まるから、“０”なら拡大、は無
意味である。
Ｖから５．５Ｖに変ったとすると第２図（Ｑ）の如くな
る。時点ｔｏはこの電源電圧Ｖｃｃの変化が生じた時点
を示し、ビット線ＢＬ、ＢＬのプリチャージレベルはこ
の電位変化に速やかに応動して図示の如く上昇する。こ
れに反してキャパシタ対向電極ｏｐの電位は、前述の如
く時定数が大きいので中々上昇しない。図では、変化直
後の状態を考えているので変化なしとしている。この状
態で時点ｔ２で読取りに入ると、ビット線ＢＬは５゜５
ＶよりδＶｓｔ＝５．ａＶ／２Ｒｓ＝２．７５／Ｒｓだ
け下降し、ビット線ＢＬは本例では記憶情報は“１”、
充電状態としているので、本来なら電位降下が生じない
はずであるが、図示の如くδＶＢＬ−ＩＶ／Ｒｓだけ下
降する。これは記憶（書込み）は４．５■で行なったこ
とに由来しており、Ｑ１オンでＣｓがＢＬに接続され、
両者には５．５−４．５−１，ＯＶの電位差があること
に依る。このようなことになるとビット線ＢＬ、ＢＬの
差電圧δＶＢＬは（２，７５−１）／Ｒｓ＝１．７５／
Ｒｓとなり、前述の電源電圧の変化がない場合の差電圧
２．２５Ｖ ／ Ｒｓより小になってしまう。記憶状態
が“Ｏ”の場合差電圧ΔＶＢＬは、電源電圧上昇がある
とそれがない場合より大となる。しかしメモリとしての
マージンは悪い方で定まるから、“０”なら拡大、は無
意味である。
発明の目的
本発明はか＼る点を改善し、電源電圧の変化があっても
読み取り時に得られる差電圧に差がなく、記憶情報の読
み誤りなどの誤動作が生じないようにしようとするもの
である。
読み取り時に得られる差電圧に差がなく、記憶情報の読
み誤りなどの誤動作が生じないようにしようとするもの
である。
発明の構成
本発明はトランスファゲート用トランジスタ及び情報記
憶用キャパシタを有するメモリセルと、トランスファゲ
ート用トランジスタ、基準電位を与えるキャパシタ、及
びリセット用トランジスタを有するダミーセルを備え、
これらのキャパシタの対向電極にはメモリ電源電圧の分
割電圧を与えるグイナミンク型半導体記憶装置において
、該ダミーセルのキャパシタの容量をメモリセルのキャ
パシタの容量と等しくし、かつ該リセット用トランジス
タによるダミーセルのキャパシタのリセット電位を前記
分割電圧の電位とするようにしてなることを特徴とする
が、次に実施例を参照しながらこれを詳細に説明する。
憶用キャパシタを有するメモリセルと、トランスファゲ
ート用トランジスタ、基準電位を与えるキャパシタ、及
びリセット用トランジスタを有するダミーセルを備え、
これらのキャパシタの対向電極にはメモリ電源電圧の分
割電圧を与えるグイナミンク型半導体記憶装置において
、該ダミーセルのキャパシタの容量をメモリセルのキャ
パシタの容量と等しくし、かつ該リセット用トランジス
タによるダミーセルのキャパシタのリセット電位を前記
分割電圧の電位とするようにしてなることを特徴とする
が、次に実施例を参照しながらこれを詳細に説明する。
発明の実施例
第３図は本発明の実施例を示し、第１図と同じ部分には
同じ符号が付しである。第３図が第１図と異なる点はタ
ミーセルＤＭＣのリセット用トランジスタが節点ＮＤと
キャパシタ電極配ＩＪｊｌＯＰとの間に接続される点と
、゛ダミーセルのキャパシタＣＤがメモリセルＭＣのキ
ャパシタＣｓと同じ容量を持つ点である。このようにし
てもメモリ動作は変らない。即ちこの場合は節点ＮＤが
Ｖ ｃ ｃ ／ ２にリセットされ、読取りに際してト
ランジスタＱ２がオンになってビット線「Ｔに接続され
ると該ビット線のプリチャージレベルＶｃｃで充電され
るが、リセット時からの電圧差はＶ ｃｃ −Ｖ ｃｃ
／ ２＝ Ｖ ｃｃ／ ２であるから、第１図の充電は
Ｖｃｃでそして容量はＣＤ＝Ｃ５／２と同じ結果（充電
時に供給される電荷量は同じ、従ってビット線電位隆下
は同じ）になる。異なるのは電源電圧の変動があった場
合であり、第４図を参照しながら以下これを説明する。
同じ符号が付しである。第３図が第１図と異なる点はタ
ミーセルＤＭＣのリセット用トランジスタが節点ＮＤと
キャパシタ電極配ＩＪｊｌＯＰとの間に接続される点と
、゛ダミーセルのキャパシタＣＤがメモリセルＭＣのキ
ャパシタＣｓと同じ容量を持つ点である。このようにし
てもメモリ動作は変らない。即ちこの場合は節点ＮＤが
Ｖ ｃ ｃ ／ ２にリセットされ、読取りに際してト
ランジスタＱ２がオンになってビット線「Ｔに接続され
ると該ビット線のプリチャージレベルＶｃｃで充電され
るが、リセット時からの電圧差はＶ ｃｃ −Ｖ ｃｃ
／ ２＝ Ｖ ｃｃ／ ２であるから、第１図の充電は
Ｖｃｃでそして容量はＣＤ＝Ｃ５／２と同じ結果（充電
時に供給される電荷量は同じ、従ってビット線電位隆下
は同じ）になる。異なるのは電源電圧の変動があった場
合であり、第４図を参照しながら以下これを説明する。
電源電圧Ｖｃｃは最初４．５ｖであり、これが５．５■
に上昇すると、前述のようにビット線ＢＬ、ＢＬのプリ
チャージレベルは直ちにこれに追従する。
に上昇すると、前述のようにビット線ＢＬ、ＢＬのプリ
チャージレベルは直ちにこれに追従する。
しかしキャパシタ対向電極配線ＯＰの電位上昇は遅く、
短期間では電位変化がない。メモリセルキャパシタＣｓ
の充電は４．５ｖで行なわれており、従って節点Ｎｓの
電位は４．５ｖにあり、ダミーセルのキャパシタＮＤの
充電（リセット）はＶ ｃｃ／２で行なわれており、従
って節点ＮＤの電位はＶｃｃ／ ２−２．２５ Ｖにあ
る。この状態で読み取りを行なうとビット線ＢＬは５．
５ｖからδＶＢＬの下降を行ない、ビット線ＢＬは５．
５■からδＶＢＬの下降を行なう。こ＼でδＶＢＬは第
２図の（Ｃ）の場合と同じでＩＶ／Ｒｓであるが、δＶ
筋は（５，５−２゜２５ ） ／ Ｒｓ ＝ ３．２５
／ Ｒｓである。即ち第２図（Ｃ）の場合の２．７５
／ Ｒｓより電位降下程度が大である。従ってビット
線ＢＬ、ＢＬの差電圧δＶＢＬは（３，２５−１）／Ｒ
ｓ＝２．２５／Ｒｓとなり、電源電圧変化がない場合と
変らない。
短期間では電位変化がない。メモリセルキャパシタＣｓ
の充電は４．５ｖで行なわれており、従って節点Ｎｓの
電位は４．５ｖにあり、ダミーセルのキャパシタＮＤの
充電（リセット）はＶ ｃｃ／２で行なわれており、従
って節点ＮＤの電位はＶｃｃ／ ２−２．２５ Ｖにあ
る。この状態で読み取りを行なうとビット線ＢＬは５．
５ｖからδＶＢＬの下降を行ない、ビット線ＢＬは５．
５■からδＶＢＬの下降を行なう。こ＼でδＶＢＬは第
２図の（Ｃ）の場合と同じでＩＶ／Ｒｓであるが、δＶ
筋は（５，５−２゜２５ ） ／ Ｒｓ ＝ ３．２５
／ Ｒｓである。即ち第２図（Ｃ）の場合の２．７５
／ Ｒｓより電位降下程度が大である。従ってビット
線ＢＬ、ＢＬの差電圧δＶＢＬは（３，２５−１）／Ｒ
ｓ＝２．２５／Ｒｓとなり、電源電圧変化がない場合と
変らない。
ビット線１石の電位降下δ■［が大きいのは、第３図で
はダミーセルＤＭＣのキャパシタｃＤの容量がメモリセ
ルＭＣのキャパシタＣｓの容量と同じであることに依る
。容量が同じであるので電源電圧変化によるビット線電
位上昇分に対する電位引下げ効果はＣ３，ＣＤ共に同じ
であり、結局差電圧ΔＶＢＬは変らない。従来方式のよ
うにｃＤ＝ Ｃｓ ／ ２であると゛この効果は半減し
、電源のＩＶ変化に対し０．５■の変化を生じる。トラ
ンジスタＱ３のソースを電極ＯＰへ接続する、つまり節
点ＮＤのリセット電位をＶ ｃ ｃ ／ ２にするのは
、ＣＤ＝Ｃ５で読取り時のｃＤの充電電荷量を“１”記
憶メモリセルのキャパシタＣｓのそれの半分にする（こ
れは読取り動作上必要）ためである。
はダミーセルＤＭＣのキャパシタｃＤの容量がメモリセ
ルＭＣのキャパシタＣｓの容量と同じであることに依る
。容量が同じであるので電源電圧変化によるビット線電
位上昇分に対する電位引下げ効果はＣ３，ＣＤ共に同じ
であり、結局差電圧ΔＶＢＬは変らない。従来方式のよ
うにｃＤ＝ Ｃｓ ／ ２であると゛この効果は半減し
、電源のＩＶ変化に対し０．５■の変化を生じる。トラ
ンジスタＱ３のソースを電極ＯＰへ接続する、つまり節
点ＮＤのリセット電位をＶ ｃ ｃ ／ ２にするのは
、ＣＤ＝Ｃ５で読取り時のｃＤの充電電荷量を“１”記
憶メモリセルのキャパシタＣｓのそれの半分にする（こ
れは読取り動作上必要）ためである。
０
ダミーセルとしては第５図のような構成も可能である。
やはりＣＤ＝Ｃ５で、リセット時にＱ３がオンしてｃＤ
はＶ ｃｃ／ ２に充電されている。読取り時はＱ３オ
フ、Ｑ２オンであり、ｃＤはＶｃｃに充電されるが、既
にＶ ｃｃ／ ２に充電されているから充電電荷量はｃ
Ｄ・Ｖ ｃｃ／ ２である。ｃＤがＭＯＳキャパシタな
らｃＤの電極はビット線、他方の電極が基板反転Ｎ（チ
ャネル）となり、Ｑ ３ 。
はＶ ｃｃ／ ２に充電されている。読取り時はＱ３オ
フ、Ｑ２オンであり、ｃＤはＶｃｃに充電されるが、既
にＶ ｃｃ／ ２に充電されているから充電電荷量はｃ
Ｄ・Ｖ ｃｃ／ ２である。ｃＤがＭＯＳキャパシタな
らｃＤの電極はビット線、他方の電極が基板反転Ｎ（チ
ャネル）となり、Ｑ ３ 。
Ｑ２は反転層をＶｃｃ／２．Ｖｓｓにクランプするトラ
ンジスタとなる。又、第５図におけるダミーセルでは、
Ｑ２．Ｑ３．ＣＤからなるダミーセルを各ビット線ごと
に配置する必要は特にない。即ち、Ｑ２．Ｑ３のトラン
ジスタは各ビット線に対し共通にそれぞれ１個設け、Ｎ
Ｄをビット線と直交させて配線する（従来のＤＷＬのか
わりに配線する）。そしてＮＤとビット線の交点にそれ
ぞれＣＤを設ける。これにより各ビット線ごとにＱ ２
。
ンジスタとなる。又、第５図におけるダミーセルでは、
Ｑ２．Ｑ３．ＣＤからなるダミーセルを各ビット線ごと
に配置する必要は特にない。即ち、Ｑ２．Ｑ３のトラン
ジスタは各ビット線に対し共通にそれぞれ１個設け、Ｎ
Ｄをビット線と直交させて配線する（従来のＤＷＬのか
わりに配線する）。そしてＮＤとビット線の交点にそれ
ぞれＣＤを設ける。これにより各ビット線ごとにＱ ２
。
Ｑ３．ＣＤによるダミーセルを設けた事と同様の働きを
する。
する。
発明の効果
１
以上説明したように本発明によれば動作中に電源電圧が
変動しても読取り誤りを生じる恐れがない、キャパシタ
対向電極に中間電位を与える型のダイナミックメモリが
得られる。
変動しても読取り誤りを生じる恐れがない、キャパシタ
対向電極に中間電位を与える型のダイナミックメモリが
得られる。
第１図は従来例を示す回路図、第２図はその動作を説明
する特性図、第３図は本発明の実施例を示す回路図、第
４図はその動作を説明する特性図、第５図は変形例を示
す回路図である。 図面で、ＭＣはメモリセル、Ｑｌはそのトランジスタ、
Ｃｓはキャパシタ、ＤＭＣはダミーセル、Ｑ２．Ｑ３は
そのトランジスタ、ｃＤはキャパシタ、Ｒ１，Ｒ２は分
圧回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ２ 鄭 □α ５００− レ ０ ド
する特性図、第３図は本発明の実施例を示す回路図、第
４図はその動作を説明する特性図、第５図は変形例を示
す回路図である。 図面で、ＭＣはメモリセル、Ｑｌはそのトランジスタ、
Ｃｓはキャパシタ、ＤＭＣはダミーセル、Ｑ２．Ｑ３は
そのトランジスタ、ｃＤはキャパシタ、Ｒ１，Ｒ２は分
圧回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ２ 鄭 □α ５００− レ ０ ド
Claims (1)
- トランスファゲート用トランジスタ及び情報記憶用キャ
パシタを有するメモリセルと、トランスファゲート用ト
ランジスタ、基準電位を与えるキャパシタ、及びリセッ
ト用トランジスタを有するダミーセルを備え、これらの
キャパシタの対向電極にはメモリ電源電圧の分割電圧を
与えるダイナミック型半導体記憶装置において、該ダミ
ーセルのキャパシタの容量をメモリセルのキャパシタの
容量と等しくし、かつ該リセット用トランジスタによる
ダミーセルのキャパシタのリセット電位を前記分割電圧
の電位とするようにしてなることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221669A JPS59112490A (ja) | 1982-12-17 | 1982-12-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221669A JPS59112490A (ja) | 1982-12-17 | 1982-12-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112490A true JPS59112490A (ja) | 1984-06-28 |
Family
ID=16770406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221669A Pending JPS59112490A (ja) | 1982-12-17 | 1982-12-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113187A (ja) * | 1984-07-11 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPS61178795A (ja) * | 1985-02-01 | 1986-08-11 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
-
1982
- 1982-12-17 JP JP57221669A patent/JPS59112490A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113187A (ja) * | 1984-07-11 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPH0587916B2 (ja) * | 1984-07-11 | 1993-12-20 | Texas Instruments Inc | |
| JPS61178795A (ja) * | 1985-02-01 | 1986-08-11 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPH0510756B2 (ja) * | 1985-02-01 | 1993-02-10 | Tokyo Shibaura Electric Co |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890004762B1 (ko) | 고성능 디램을 위한 센스 증폭기 | |
| JPH057796B2 (ja) | ||
| JPH0222470B2 (ja) | ||
| JP2000187990A (ja) | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 | |
| US4980862A (en) | Folded bitline dynamic ram with reduced shared supply voltages | |
| US6178136B1 (en) | Semiconductor memory device having Y-select gate voltage that varies according to memory cell access operation | |
| US4413330A (en) | Apparatus for the reduction of the short-channel effect in a single-polysilicon, one-device FET dynamic RAM array | |
| JP3399787B2 (ja) | 半導体記憶装置 | |
| US5282162A (en) | Semiconductor memory device having capacitor of thin film transistor structure | |
| JPS59121691A (ja) | ダイナミツク型半導体記憶装置 | |
| US4477886A (en) | Sense/restore circuit for dynamic random access memory | |
| US4409672A (en) | Dynamic semiconductor memory device | |
| US6236598B1 (en) | Clamping circuit for cell plate in DRAM | |
| US6307788B1 (en) | Semiconductor memory cell having read/write circuit capable of performing random access | |
| JP2814862B2 (ja) | 半導体記憶装置 | |
| US4734890A (en) | Dynamic RAM having full-sized dummy cell | |
| US5719813A (en) | Cell plate referencing for DRAM sensing | |
| JPS59112490A (ja) | 半導体記憶装置 | |
| US7542362B2 (en) | Sense-amplifier circuit for a memory device with an open bit line architecture | |
| JPS5935114B2 (ja) | 増巾回路 | |
| JPH0510756B2 (ja) | ||
| US5331595A (en) | Semiconductor memory device having IO line pair to be equalized and divided into blocks and operating method thereof | |
| JP3450974B2 (ja) | 半導体メモリ | |
| JPS60258793A (ja) | ダイナミック型半導体記憶装置 | |
| JPS6137707B2 (ja) |