JP2814862B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2814862B2 JP2814862B2 JP4326370A JP32637092A JP2814862B2 JP 2814862 B2 JP2814862 B2 JP 2814862B2 JP 4326370 A JP4326370 A JP 4326370A JP 32637092 A JP32637092 A JP 32637092A JP 2814862 B2 JP2814862 B2 JP 2814862B2
- Authority
- JP
- Japan
- Prior art keywords
- cell plate
- plate line
- source
- control signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に１トランジスタ１キャパシタ型のメモリセルを配列
した半導体記憶装置に関する。
特に１トランジスタ１キャパシタ型のメモリセルを配列
した半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置においては、内部
降圧回路等を用いて低電源電圧で動作するものが主流と
なってきている。
降圧回路等を用いて低電源電圧で動作するものが主流と
なってきている。
【０００３】しかし、低電源電圧動作を行うことによ
り、例えば１トランジスタ１キャパシタ型のメモリセル
を有するダイナミック型の半導体記憶装置においては、
メモリセルの蓄積電荷量が小さくなりセンス増幅動作マ
ージの減少をまねく。
り、例えば１トランジスタ１キャパシタ型のメモリセル
を有するダイナミック型の半導体記憶装置においては、
メモリセルの蓄積電荷量が小さくなりセンス増幅動作マ
ージの減少をまねく。
【０００４】この問題を解決する為に、例えば１９９１
年のヴイエルエスアイ シンポジウム オン サーキッ
ト（ＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕ
ｉｔ）５９〜６０頁，「セルプレート ライン コネク
ティング コンプリメンタリビットライン アーキテク
チャ フォ バッテリ オペレーティング デーラムス
（Ｃｅｌｌ−Ｐｌａｔｅ Ｌｉｎｅ Ｃｏｎｎｅｃｔｉ
ｎｇ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｂｉｔｌｉｎｅ
（Ｃ3 ）Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒＢａｔｔｅ
ｒｙ Ｏｐｅｒａｔｉｎｇ ＤＲＡＭｓ）」に記載され
ているダイナミック型の半導体記憶装置が提案されてい
る。図７はこの半導体記憶装置の回路図である。
年のヴイエルエスアイ シンポジウム オン サーキッ
ト（ＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕ
ｉｔ）５９〜６０頁，「セルプレート ライン コネク
ティング コンプリメンタリビットライン アーキテク
チャ フォ バッテリ オペレーティング デーラムス
（Ｃｅｌｌ−Ｐｌａｔｅ Ｌｉｎｅ Ｃｏｎｎｅｃｔｉ
ｎｇ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｂｉｔｌｉｎｅ
（Ｃ3 ）Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒＢａｔｔｅ
ｒｙ Ｏｐｅｒａｔｉｎｇ ＤＲＡＭｓ）」に記載され
ているダイナミック型の半導体記憶装置が提案されてい
る。図７はこの半導体記憶装置の回路図である。
【０００５】この半導体記憶装置は、互いに対をなす第
１及び第２のビット線ＢＬ１，ＢＬ２と、これら第１及
び第２のビット線ＢＬ１，ＢＬ２に沿って配置されたセ
ルプレート線ＣＰＬと、ソース，ドレインの一方を第１
のビット線ＢＬ１と接続するスイッチングトランジスタ
Ｑｓ、及び一端をこのスイッチングトランジスタＱｓの
ソース，ドレインの他方と接続し他端をセルプレート線
ＣＰＬと接続するキャピャシタをそれぞれ備えた複数の
第１のメモリセルＭＣ１と、ソース，ドレイの一方を第
２のビット線ＢＬ２と接続するスイッチングトランジス
タ、及び一端をこのスイッチングトランジスタのソー
ス，ドレインの他方と接続し他端をセルプレート線ＣＰ
Ｌと接続するキャパシタをそれぞれ備えた複数の第２の
メモリセルＭＣ２と、第１及び第２のメモリセルＭＣ
１，ＭＣ２のスイッチングトランジスタ（Ｑｓ）のゲー
トとそれぞれ対応して接続し選択レベルのときこれらメ
モリセルＭＣ１，ＭＣ２を選択状態とする複数の第１及
び第２のワード線ＷＬ１，ＷＬ２と、第１及び第２のビ
ット線ＢＬ１，ＢＬ２間の電圧を活性化制御信号ＳＥに
従って所定のタイミングで増幅するセンス増幅器１と、
トランジスタＱ５１〜Ｑ５３を備え第１及び第２のビッ
ト線ＢＬ１，ＢＬ２並びにセルプレート線ＣＰＬをプリ
チャージ制御信号ＰＣに従って所定のタイミングで所定
の電圧（Ｖｍ）にプリチャージしバランスさせるプリチ
ャージ・バランス回路５と、ダミーワード線ＤＷＬ１，
ＤＷＬ２と、ソース，ドレインの一方を第２のビット線
ＢＬ２と接続し他方をセルプレート線ＣＰＬと接続しゲ
ートをダミーワード線ＤＷＬ１と接続するトランジスタ
Ｑ１と、ソース，ドレインの一方を第１のビット線ＢＬ
１と接続し他方をセルプレート線ＣＰＬと接続しゲート
をダミーワード線ＤＷＬ２と接続するトランジスタＱ２
とを有する構成となっている。
１及び第２のビット線ＢＬ１，ＢＬ２と、これら第１及
び第２のビット線ＢＬ１，ＢＬ２に沿って配置されたセ
ルプレート線ＣＰＬと、ソース，ドレインの一方を第１
のビット線ＢＬ１と接続するスイッチングトランジスタ
Ｑｓ、及び一端をこのスイッチングトランジスタＱｓの
ソース，ドレインの他方と接続し他端をセルプレート線
ＣＰＬと接続するキャピャシタをそれぞれ備えた複数の
第１のメモリセルＭＣ１と、ソース，ドレイの一方を第
２のビット線ＢＬ２と接続するスイッチングトランジス
タ、及び一端をこのスイッチングトランジスタのソー
ス，ドレインの他方と接続し他端をセルプレート線ＣＰ
Ｌと接続するキャパシタをそれぞれ備えた複数の第２の
メモリセルＭＣ２と、第１及び第２のメモリセルＭＣ
１，ＭＣ２のスイッチングトランジスタ（Ｑｓ）のゲー
トとそれぞれ対応して接続し選択レベルのときこれらメ
モリセルＭＣ１，ＭＣ２を選択状態とする複数の第１及
び第２のワード線ＷＬ１，ＷＬ２と、第１及び第２のビ
ット線ＢＬ１，ＢＬ２間の電圧を活性化制御信号ＳＥに
従って所定のタイミングで増幅するセンス増幅器１と、
トランジスタＱ５１〜Ｑ５３を備え第１及び第２のビッ
ト線ＢＬ１，ＢＬ２並びにセルプレート線ＣＰＬをプリ
チャージ制御信号ＰＣに従って所定のタイミングで所定
の電圧（Ｖｍ）にプリチャージしバランスさせるプリチ
ャージ・バランス回路５と、ダミーワード線ＤＷＬ１，
ＤＷＬ２と、ソース，ドレインの一方を第２のビット線
ＢＬ２と接続し他方をセルプレート線ＣＰＬと接続しゲ
ートをダミーワード線ＤＷＬ１と接続するトランジスタ
Ｑ１と、ソース，ドレインの一方を第１のビット線ＢＬ
１と接続し他方をセルプレート線ＣＰＬと接続しゲート
をダミーワード線ＤＷＬ２と接続するトランジスタＱ２
とを有する構成となっている。
【０００６】次にこの半導体記憶装置の動作について、
図８に示されたタイミング図を参照して説明する。
図８に示されたタイミング図を参照して説明する。
【０００７】まず、プリチャージ制御信号ＰＣが低レベ
ルとなり、ビット線ＢＬ１，ＢＬ２及びセルプレート線
ＣＰＬを固定電位Ｖｍ（Ｖｃｃ／２）から電気的に切り
放す。次に、ワード線ＷＬ１を選択するが、この時、同
時にダミーワード線ＤＷＬ１を選択することでビット線
ＢＬ１及びメモリセルＭＣ１の電荷蓄積節点Ｎ１は電位
Ｖｘ、ビット線ＢＬ２は電位Ｖｙへと遷移する。ここ
で、Ｖｘ，Ｖｙは、ビット線ＢＬ１，ＢＬ２の容量をＣ
ｂ，セルプレート線ＣＰＬの容量をＣｃ、メモリセルＭ
Ｃ１，ＭＣ２のキャパシタＣｓの容量を記号と同一記号
のＣｓ、電荷蓄積節点Ｎ１の初期電位をＶｃとすると、
次の２式で決定される値となる。
ルとなり、ビット線ＢＬ１，ＢＬ２及びセルプレート線
ＣＰＬを固定電位Ｖｍ（Ｖｃｃ／２）から電気的に切り
放す。次に、ワード線ＷＬ１を選択するが、この時、同
時にダミーワード線ＤＷＬ１を選択することでビット線
ＢＬ１及びメモリセルＭＣ１の電荷蓄積節点Ｎ１は電位
Ｖｘ、ビット線ＢＬ２は電位Ｖｙへと遷移する。ここ
で、Ｖｘ，Ｖｙは、ビット線ＢＬ１，ＢＬ２の容量をＣ
ｂ，セルプレート線ＣＰＬの容量をＣｃ、メモリセルＭ
Ｃ１，ＭＣ２のキャパシタＣｓの容量を記号と同一記号
のＣｓ、電荷蓄積節点Ｎ１の初期電位をＶｃとすると、
次の２式で決定される値となる。
【０００８】Ｃｂ（Ｖｍ）＋Ｃｓ（Ｖｃ−Ｖｍ）＝Ｃｂ
・Ｖｘ＋Ｃｓ（Ｖｘ−Ｖｙ）， （Ｃｂ−Ｃｃ）Ｖｍ＋Ｃｓ（Ｖｍ−Ｖｃ）＝（Ｃｂ＋Ｃ
ｃ）Ｖｙ＋Ｃｓ（Ｖｙ−Ｖｘ） これら２式より、センス増幅器１への入力電圧ΔＶは、 ΔＶ＝Ｖｘ−Ｖｙ＝（Ｖｃ−Ｖｍ）／［１＋Ａ（１＋
Ｂ）］＝（Ｖｃ−Ｖｍ）／［１＋Ａ（１＋Ｂ）／（１＋
２Ｂ）］ ただしＡ＝Ｃｂ／Ｃｓ，Ｂ＝Ｃｂ／Ｃｃ となる。
・Ｖｘ＋Ｃｓ（Ｖｘ−Ｖｙ）， （Ｃｂ−Ｃｃ）Ｖｍ＋Ｃｓ（Ｖｍ−Ｖｃ）＝（Ｃｂ＋Ｃ
ｃ）Ｖｙ＋Ｃｓ（Ｖｙ−Ｖｘ） これら２式より、センス増幅器１への入力電圧ΔＶは、 ΔＶ＝Ｖｘ−Ｖｙ＝（Ｖｃ−Ｖｍ）／［１＋Ａ（１＋
Ｂ）］＝（Ｖｃ−Ｖｍ）／［１＋Ａ（１＋Ｂ）／（１＋
２Ｂ）］ ただしＡ＝Ｃｂ／Ｃｓ，Ｂ＝Ｃｂ／Ｃｃ となる。
【０００９】図８においては、Ｖｃ＝Ｖｃｃの場合を示
しており、この後、ダミーワード線ＤＷＬ１を低レベル
に戻し、活性化信号ＳＥを活性化レベルとすることでビ
ット線ＢＬ１，ＢＬ２間の差電位ΔＶを増幅し、ビット
線ＢＬ１，ＢＬ２の電位は、それぞれＶｃｃ，０にな
る。
しており、この後、ダミーワード線ＤＷＬ１を低レベル
に戻し、活性化信号ＳＥを活性化レベルとすることでビ
ット線ＢＬ１，ＢＬ２間の差電位ΔＶを増幅し、ビット
線ＢＬ１，ＢＬ２の電位は、それぞれＶｃｃ，０にな
る。
【００１０】一般のＤＲＡＭにおけるΔＶは、セルプレ
ート線ＣＰＬの容量が“０”になることから、Ｂ＝０、
従って ΔＶ＝（Ｖｓ−Ｖｍ）／（１＋Ａ） となる。これに対して、上述の引用例では、セルプレー
ト線ＣＰＬの容量がＣｃであるので、一般のＤＲＡＭに
対して、その比は （１＋Ａ）／［１＋Ａ（１＋Ｂ）／（１＋２Ｆ）］＝
（１＋Ａ）／［（１＋Ａ）−ＡＢ／（１＋２Ｂ）］＞１ となるので、センス増幅器１への入力電圧ΔＶは大きく
なる。
ート線ＣＰＬの容量が“０”になることから、Ｂ＝０、
従って ΔＶ＝（Ｖｓ−Ｖｍ）／（１＋Ａ） となる。これに対して、上述の引用例では、セルプレー
ト線ＣＰＬの容量がＣｃであるので、一般のＤＲＡＭに
対して、その比は （１＋Ａ）／［１＋Ａ（１＋Ｂ）／（１＋２Ｆ）］＝
（１＋Ａ）／［（１＋Ａ）−ＡＢ／（１＋２Ｂ）］＞１ となるので、センス増幅器１への入力電圧ΔＶは大きく
なる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、セルプレート線ＣＰＬによってセンス増幅
器１への入力電圧ΔＶが大きくなるものの、低電源電圧
化，高密度化が進みメモリセルのキャパシタ容量が小さ
くなるとまだ不十分であるという問題点がある。
記憶装置は、セルプレート線ＣＰＬによってセンス増幅
器１への入力電圧ΔＶが大きくなるものの、低電源電圧
化，高密度化が進みメモリセルのキャパシタ容量が小さ
くなるとまだ不十分であるという問題点がある。
【００１２】本発明の目的は、センス増幅器への入力電
圧を更に大きくし、更に低電源電圧化，高密度化が可能
な半導体記憶装置を提供することにある。
圧を更に大きくし、更に低電源電圧化，高密度化が可能
な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、互いに対をなす第１及び第２のビット線と、これら
第１及び第２のビット線に沿って順次配置されたほぼ等
しい長さの第１及び第２のセルプレート線と、ソース，
ドレインの一方を前記第１のビット線と接続するスイッ
チングトランジスタ、及び一端をこのスイッチングトラ
ンジスタのソース，ドレインの他方と接続し他端を前記
第１のセルプレート線と接続するキャパシタをそれぞれ
備えた複数の第１のメモリセルと、ソース，ドレインの
一方を前記第１のビット線と接続するスイッチングトラ
ンジスタ、及び一端をこのスイッチングトランジスタの
ソース，ドレインの他方と接続し他端を前記第２のセル
プレート線と接続するキャパシタをそれぞれ備えた複数
の第２のメモリセルと、前記第１及び第２のメモリセル
のスイッチングトランジスタのゲートとそれぞれ対応し
て接続し選択レベルのときこれらメモリセルを選択状態
とする複数の第１及び第２のワード線と、前記第１及び
第２のビット線間の電圧を所定のタイミングで増幅する
センス増幅器と、前記第１及び第２のビット線を所定の
タイミングで所定の電圧にプリチャージするプリチャー
ジ回路と、前記第１及び第２のセルプレート線間の電圧
を所定のタイミングで差動増幅する差動増幅器とを有し
ている。
は、互いに対をなす第１及び第２のビット線と、これら
第１及び第２のビット線に沿って順次配置されたほぼ等
しい長さの第１及び第２のセルプレート線と、ソース，
ドレインの一方を前記第１のビット線と接続するスイッ
チングトランジスタ、及び一端をこのスイッチングトラ
ンジスタのソース，ドレインの他方と接続し他端を前記
第１のセルプレート線と接続するキャパシタをそれぞれ
備えた複数の第１のメモリセルと、ソース，ドレインの
一方を前記第１のビット線と接続するスイッチングトラ
ンジスタ、及び一端をこのスイッチングトランジスタの
ソース，ドレインの他方と接続し他端を前記第２のセル
プレート線と接続するキャパシタをそれぞれ備えた複数
の第２のメモリセルと、前記第１及び第２のメモリセル
のスイッチングトランジスタのゲートとそれぞれ対応し
て接続し選択レベルのときこれらメモリセルを選択状態
とする複数の第１及び第２のワード線と、前記第１及び
第２のビット線間の電圧を所定のタイミングで増幅する
センス増幅器と、前記第１及び第２のビット線を所定の
タイミングで所定の電圧にプリチャージするプリチャー
ジ回路と、前記第１及び第２のセルプレート線間の電圧
を所定のタイミングで差動増幅する差動増幅器とを有し
ている。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１６】この実施例は、互いに対をなす第１及び第
２のビット線ＢＬ１，ＢＬ２と、これら第１及び第２の
ビット線ＢＬ１，ＢＬ２に沿って順次配置されたほぼ等
しい長さの第１及び第２のセルプレート線ＣＰＬ１，Ｃ
ＰＬ２と、ソース，ドレインの一方を第１のビット線Ｂ
Ｌ１と接続するスイッチングトランジスタＱ３、及び一
端をこのスイッチングトランジスタＱｓのソース，ドレ
インの他方と接続し多端を第１のセルプレート線ＣＰＬ
１と接続するキャパシタＣｓをそれぞれ備えた複数の第
１のメモリセルＭＣ１１と、ソース，ドレインの一方を
第１のビット線ＣＰＬ１と接続するスイッチングトラン
ジスタ（Ｑｓ）、及び一端をこのスイッチングトランジ
スタ（Ｑｓ）のソース，ドレインの他方と接続し他端を
第２のセルプレート線ＣＰＬ２と接続するキャパシタ
（Ｃｓ）をそれぞれ備えた複数の第２のメモリセルＭＣ
２１と、第１及び第２のメモリセルＭＣ１１，ＭＣ２１
のスイッチングトランジスタ（Ｑｓ）のゲートとそれぞ
れ対応して接続し選択レベルのときこれらメモリセルを
選択状態とする複数の第１及び第２のワード線ＷＬ１
１，ＷＬ２１と、第１及び第２のビット線ＢＬ１，ＢＬ
２間の電圧を活性化制御信号ＳＥに従って所定のタイミ
ングで増幅するセンス増幅器１と、トランジスタＱ３
１，Ｑ３２を備え第１及び第２のビット線ＢＬ１，ＢＬ
２をプリチャージ制御信号ＰＣに従って所定のタイミン
グで所定の電圧Ｖｍ（Ｖｃｃ／２）にプリチャージする
プリチャージ回路３と、ソース，ドレインの一方を第１
のビット線ＢＬ１と接続し他方を第１のセルプレート線
ＣＰＬ１と接続しゲートにバランス制御信号ＢＣを受け
るトランジスタＱ２１、及びソース，ドレインの一方を
第２のビット線ＢＬ２と接続し他方を第１のセルプレー
ト線ＣＰＬ１と接続しゲートにバランス制御信号ＢＣを
受けるトランジスタＱ２２を備えビット線ＢＬ１，ＢＬ
２及びセルプレート線ＣＰＬ１間の電位をバランスさせ
る第１のバランス回路２ａと、ソース，ドレインの一方
を第１のビット線ＢＬ１と接続し他方を第２のセルプレ
ート線ＣＰＬ２と接続しゲートにバランス制御信号ＢＣ
を受けるトランジスタＱ２３及びソース，ドレインの一
方を第２のビット線ＢＬ２と接続し他方を第２のセルプ
レート線ＣＰＬ２と接続しゲートにバランス制御信号Ｂ
Ｃを受けるトランジスタＱ２４を備えビット線ＢＬ１，
ＢＬ２及びセルプレート線ＣＰＬ２間の電位をバランス
させる第２とバランス回路２ｂと、ドレインを第１のセ
ルプレート線ＣＰＬ１と接続しゲートを第２のセルプレ
ート線ＣＰＬ２と接続しソースに第１の制御信号ＤＥを
受けるトランジスタＱ４１、ドレインを第２のセルプレ
ート線ＣＰＬ２と接続しゲートを第１のセルプレート線
ＣＰＬ１と接続しゲートに第１の制御信号ＤＥを受ける
トランジスタＱ４２を備え第１及び第２のセルプレート
線ＣＰＬ１，ＣＰＬ２間の電圧を制御信号ＤＥに従って
所定のタイミングで差動増幅する差動増幅器４とを有す
る構成となっている。
２のビット線ＢＬ１，ＢＬ２と、これら第１及び第２の
ビット線ＢＬ１，ＢＬ２に沿って順次配置されたほぼ等
しい長さの第１及び第２のセルプレート線ＣＰＬ１，Ｃ
ＰＬ２と、ソース，ドレインの一方を第１のビット線Ｂ
Ｌ１と接続するスイッチングトランジスタＱ３、及び一
端をこのスイッチングトランジスタＱｓのソース，ドレ
インの他方と接続し多端を第１のセルプレート線ＣＰＬ
１と接続するキャパシタＣｓをそれぞれ備えた複数の第
１のメモリセルＭＣ１１と、ソース，ドレインの一方を
第１のビット線ＣＰＬ１と接続するスイッチングトラン
ジスタ（Ｑｓ）、及び一端をこのスイッチングトランジ
スタ（Ｑｓ）のソース，ドレインの他方と接続し他端を
第２のセルプレート線ＣＰＬ２と接続するキャパシタ
（Ｃｓ）をそれぞれ備えた複数の第２のメモリセルＭＣ
２１と、第１及び第２のメモリセルＭＣ１１，ＭＣ２１
のスイッチングトランジスタ（Ｑｓ）のゲートとそれぞ
れ対応して接続し選択レベルのときこれらメモリセルを
選択状態とする複数の第１及び第２のワード線ＷＬ１
１，ＷＬ２１と、第１及び第２のビット線ＢＬ１，ＢＬ
２間の電圧を活性化制御信号ＳＥに従って所定のタイミ
ングで増幅するセンス増幅器１と、トランジスタＱ３
１，Ｑ３２を備え第１及び第２のビット線ＢＬ１，ＢＬ
２をプリチャージ制御信号ＰＣに従って所定のタイミン
グで所定の電圧Ｖｍ（Ｖｃｃ／２）にプリチャージする
プリチャージ回路３と、ソース，ドレインの一方を第１
のビット線ＢＬ１と接続し他方を第１のセルプレート線
ＣＰＬ１と接続しゲートにバランス制御信号ＢＣを受け
るトランジスタＱ２１、及びソース，ドレインの一方を
第２のビット線ＢＬ２と接続し他方を第１のセルプレー
ト線ＣＰＬ１と接続しゲートにバランス制御信号ＢＣを
受けるトランジスタＱ２２を備えビット線ＢＬ１，ＢＬ
２及びセルプレート線ＣＰＬ１間の電位をバランスさせ
る第１のバランス回路２ａと、ソース，ドレインの一方
を第１のビット線ＢＬ１と接続し他方を第２のセルプレ
ート線ＣＰＬ２と接続しゲートにバランス制御信号ＢＣ
を受けるトランジスタＱ２３及びソース，ドレインの一
方を第２のビット線ＢＬ２と接続し他方を第２のセルプ
レート線ＣＰＬ２と接続しゲートにバランス制御信号Ｂ
Ｃを受けるトランジスタＱ２４を備えビット線ＢＬ１，
ＢＬ２及びセルプレート線ＣＰＬ２間の電位をバランス
させる第２とバランス回路２ｂと、ドレインを第１のセ
ルプレート線ＣＰＬ１と接続しゲートを第２のセルプレ
ート線ＣＰＬ２と接続しソースに第１の制御信号ＤＥを
受けるトランジスタＱ４１、ドレインを第２のセルプレ
ート線ＣＰＬ２と接続しゲートを第１のセルプレート線
ＣＰＬ１と接続しゲートに第１の制御信号ＤＥを受ける
トランジスタＱ４２を備え第１及び第２のセルプレート
線ＣＰＬ１，ＣＰＬ２間の電圧を制御信号ＤＥに従って
所定のタイミングで差動増幅する差動増幅器４とを有す
る構成となっている。
【００１７】次に、メモリセルＭＣ１１が選択された場
合を例にとり、図２に示されたタイミング図を参照しな
がらこの実施例の動作について説明する。
合を例にとり、図２に示されたタイミング図を参照しな
がらこの実施例の動作について説明する。
【００１８】初期状態においてプリチャージ制御信号Ｐ
Ｃ、およびバランス制御信号ＣＢＣは高レベルであり、
トランジスタＱ２１〜Ｑ２４，Ｑ３１，Ｑ３２によって
ビット線ＢＬ１，ＢＬ２およびセルプレート線ＣＰＬ
１，ＣＰＬ２は、電位Ｖｍ（Ｖｃｃ／２）に保たれてい
る。今メモリセルＭＣ１１の電荷蓄積節点Ｎ１の電位は
Ｖｃであるとする。
Ｃ、およびバランス制御信号ＣＢＣは高レベルであり、
トランジスタＱ２１〜Ｑ２４，Ｑ３１，Ｑ３２によって
ビット線ＢＬ１，ＢＬ２およびセルプレート線ＣＰＬ
１，ＣＰＬ２は、電位Ｖｍ（Ｖｃｃ／２）に保たれてい
る。今メモリセルＭＣ１１の電荷蓄積節点Ｎ１の電位は
Ｖｃであるとする。
【００１９】次にプリチャージ制御信号ＰＣおよびバラ
ンス制御信号ＢＣが低レベルへ遷移した後、メモリセル
ＭＣ１１を選択すべく、ワード線ＷＬ１１が低レベルか
ら高レベルの選択レベルへと遷移すると、電荷蓄積節点
Ｎ１とビット線ＢＬ１との間で電荷の授受が行われ、ビ
ット線ＢＬ１の電位が変化し、データが読み出される。
一方ビット線ＢＬ２は初期値のＶｍのままである。この
時のビット線ＢＬ１の電位をＶｘとすると次のように計
算される。ただし、ビット線ＢＬ１，ＢＬ２およびセル
プレート線ＣＰＬ１の浮遊容量値をＣｄ，Ｃｃｐとする
と電荷保存則により、 Ｃｄ・Ｖｍ＋Ｃｓ（Ｖｃ−Ｖｍ）＝Ｃｄ・Ｖｘ＋Ｃｓ
（Ｖｘ−Ｖｙ）， Ｃｃｐ・Ｖｍ＋Ｃｓ（Ｖｍ−Ｖｃ）＝Ｃｃｐ・Ｖｙ＋Ｃ
ｓ（Ｖｙ−Ｖｘ） ここで、Ｖｙはワード線ＷＬ１１が選択レベルとなった
直後のセルプレート線ＣＰＬ１の電位である。これら２
式より、ワード線ＷＬ１１が選択レベルとなった直後の
ビット線ＢＬ１の電位Ｖｘを求めると、 Ｖｘ＝［Ｖｍ（Ａ・Ｃｃｐ＋Ｃｄ）＋Ｖｃ・Ｃｃｐ］／
［Ｃｄ＋Ｃｃｐ（Ａ＋１）］， Ａ＝Ｃｄ／Ｃｓ であるから、ビット線ＢＬ１，ＢＬ２間に現われる差信
号ΔＶは、 ΔＶ＝Ｖｘ−Ｖｍ＝（Ｖｃ−Ｖｍ）／（Ａ＋Ｂ＊＋
１）， Ｂ＊＝Ｃｄ／Ｃｃｐ となり、これがセンス増幅器１の入力電圧となる。一
方、メモリセルＭＣ１１を選択した結果セルプレート線
ＣＰＬ１の電位もＶｙと変化し、選択セルの存在しない
セルプレート線ＣＰＬ２は初期電荷Ｖｍのままである。
ンス制御信号ＢＣが低レベルへ遷移した後、メモリセル
ＭＣ１１を選択すべく、ワード線ＷＬ１１が低レベルか
ら高レベルの選択レベルへと遷移すると、電荷蓄積節点
Ｎ１とビット線ＢＬ１との間で電荷の授受が行われ、ビ
ット線ＢＬ１の電位が変化し、データが読み出される。
一方ビット線ＢＬ２は初期値のＶｍのままである。この
時のビット線ＢＬ１の電位をＶｘとすると次のように計
算される。ただし、ビット線ＢＬ１，ＢＬ２およびセル
プレート線ＣＰＬ１の浮遊容量値をＣｄ，Ｃｃｐとする
と電荷保存則により、 Ｃｄ・Ｖｍ＋Ｃｓ（Ｖｃ−Ｖｍ）＝Ｃｄ・Ｖｘ＋Ｃｓ
（Ｖｘ−Ｖｙ）， Ｃｃｐ・Ｖｍ＋Ｃｓ（Ｖｍ−Ｖｃ）＝Ｃｃｐ・Ｖｙ＋Ｃ
ｓ（Ｖｙ−Ｖｘ） ここで、Ｖｙはワード線ＷＬ１１が選択レベルとなった
直後のセルプレート線ＣＰＬ１の電位である。これら２
式より、ワード線ＷＬ１１が選択レベルとなった直後の
ビット線ＢＬ１の電位Ｖｘを求めると、 Ｖｘ＝［Ｖｍ（Ａ・Ｃｃｐ＋Ｃｄ）＋Ｖｃ・Ｃｃｐ］／
［Ｃｄ＋Ｃｃｐ（Ａ＋１）］， Ａ＝Ｃｄ／Ｃｓ であるから、ビット線ＢＬ１，ＢＬ２間に現われる差信
号ΔＶは、 ΔＶ＝Ｖｘ−Ｖｍ＝（Ｖｃ−Ｖｍ）／（Ａ＋Ｂ＊＋
１）， Ｂ＊＝Ｃｄ／Ｃｃｐ となり、これがセンス増幅器１の入力電圧となる。一
方、メモリセルＭＣ１１を選択した結果セルプレート線
ＣＰＬ１の電位もＶｙと変化し、選択セルの存在しない
セルプレート線ＣＰＬ２は初期電荷Ｖｍのままである。
【００２０】次に活性化制御信号ＳＥが活性化レベルへ
と遷移するとセンス増幅器１が活性化され、たとえばメ
モリセル情報が高レベルの場合では、ビット線ＢＬ１は
電源電位Ｖｃｃへと上昇し、他方、ビット線ＢＱ２は接
地電位Ｖｓｓへと下降する。この時ワード線ＷＬ１１の
電位が（Ｖｃｃ＋Ｖｔ）（Ｖｔはスイッチングトランジ
スタＱｓのしきい値）まで上昇していたとすると、メモ
リセルＭＣ１１の電荷蓄積接点Ｎ１の電位は電源電位Ｖ
ｃｃまで上昇している。
と遷移するとセンス増幅器１が活性化され、たとえばメ
モリセル情報が高レベルの場合では、ビット線ＢＬ１は
電源電位Ｖｃｃへと上昇し、他方、ビット線ＢＱ２は接
地電位Ｖｓｓへと下降する。この時ワード線ＷＬ１１の
電位が（Ｖｃｃ＋Ｖｔ）（Ｖｔはスイッチングトランジ
スタＱｓのしきい値）まで上昇していたとすると、メモ
リセルＭＣ１１の電荷蓄積接点Ｎ１の電位は電源電位Ｖ
ｃｃまで上昇している。
【００２１】次に制御信号ＤＥが高レベルから低レベル
へと遷移するとトランジスタＱ４１，Ｑ４２から成る差
動増幅器４によってセルプレート線ＣＰＬ１，ＣＰＬ２
間の差電位が増幅される。メモリセル情報が高レベルの
場合ワード線ＷＬ１１が選択レベルとなった後にセルプ
レート線ＣＰＬ１は初期値Ｖｍよりわずかに低い値にな
っているため差動増幅器４の働きでセルプレート線ＣＰ
Ｌ１側は接地電位まで引きおとされる。また、この実施
例では、他方のセルプレート線ＣＰＬ２の電位も初期値
Ｖｍよりわずかに低下した状態となる。
へと遷移するとトランジスタＱ４１，Ｑ４２から成る差
動増幅器４によってセルプレート線ＣＰＬ１，ＣＰＬ２
間の差電位が増幅される。メモリセル情報が高レベルの
場合ワード線ＷＬ１１が選択レベルとなった後にセルプ
レート線ＣＰＬ１は初期値Ｖｍよりわずかに低い値にな
っているため差動増幅器４の働きでセルプレート線ＣＰ
Ｌ１側は接地電位まで引きおとされる。また、この実施
例では、他方のセルプレート線ＣＰＬ２の電位も初期値
Ｖｍよりわずかに低下した状態となる。
【００２２】その後に、ワード線ＷＬ１１および活性化
制御信号ＳＥを低レベルへ、すなわち、メモリセルＭＣ
１を非選択状態に、センス増幅器１を非活性状態にし、
バランス制御信号ＢＣＳを高レベルへと遷移させること
により、ビット線ＢＬ１，ＢＬ２およびセルプレート線
ＣＰＬ１，ＣＰＬ２がすべてバランスし、ここでは電位
Ｖ３となる。この実施例においては、初期値Ｖｍよりも
低い値となる。
制御信号ＳＥを低レベルへ、すなわち、メモリセルＭＣ
１を非選択状態に、センス増幅器１を非活性状態にし、
バランス制御信号ＢＣＳを高レベルへと遷移させること
により、ビット線ＢＬ１，ＢＬ２およびセルプレート線
ＣＰＬ１，ＣＰＬ２がすべてバランスし、ここでは電位
Ｖ３となる。この実施例においては、初期値Ｖｍよりも
低い値となる。
【００２３】最後にプリチャージ制御信号ＰＣが高レベ
ルに遷移すと、ビット線ＢＬ１，ＢＬ２，およびセルプ
レート線ＣＰＬ１，ＣＰＬ２はすべて初期電位Ｖｍにプ
リチャージされバランスされる。この時、バランス制御
信号ＢＣとプリチャージ制御信号ＰＣの遷移のタイミン
グは同時でもさしつかえなく、要するに、上述の例で
は、バランス制御信号ＢＣとプリチャージ制御信号ＰＣ
の高レベルの遷移により低レベルとなっていたセルプレ
ート線ＣＰＬ１の電位を初期電位Ｖｍまでプリチャージ
した結果、メモリセルＭＣ１１の電荷蓄積節点Ｎ１が電
源電位Ｖｃｃからさらに押し上げられ、メモリセルＭＣ
１１への書き込み電圧が増加する。
ルに遷移すと、ビット線ＢＬ１，ＢＬ２，およびセルプ
レート線ＣＰＬ１，ＣＰＬ２はすべて初期電位Ｖｍにプ
リチャージされバランスされる。この時、バランス制御
信号ＢＣとプリチャージ制御信号ＰＣの遷移のタイミン
グは同時でもさしつかえなく、要するに、上述の例で
は、バランス制御信号ＢＣとプリチャージ制御信号ＰＣ
の高レベルの遷移により低レベルとなっていたセルプレ
ート線ＣＰＬ１の電位を初期電位Ｖｍまでプリチャージ
した結果、メモリセルＭＣ１１の電荷蓄積節点Ｎ１が電
源電位Ｖｃｃからさらに押し上げられ、メモリセルＭＣ
１１への書き込み電圧が増加する。
【００２４】すなわち本発明は、通常のメモリセル情報
を読み出し、再書き込みするセンス増幅器を有すると同
時に、メモリセルのキャパシタの対極も信号線として構
成し、メモリセル情報と反対の信号を再書き込み可能と
する手段を有するものである。
を読み出し、再書き込みするセンス増幅器を有すると同
時に、メモリセルのキャパシタの対極も信号線として構
成し、メモリセル情報と反対の信号を再書き込み可能と
する手段を有するものである。
【００２５】ここで、メモリセルＭＣ１１の電荷蓄積節
点Ｎ１に再書き込みされた電位は（Ｖｃｃ＋Ｖｍ）であ
る。
点Ｎ１に再書き込みされた電位は（Ｖｃｃ＋Ｖｍ）であ
る。
【００２６】次に、センス増幅器１の入力電圧ΔＶを、
実際の数値を代入して計算してみると、従来例では、前
述の式 ΔＶ＝（Ｖｃ−Ｖｍ）／［１＋Ａ（１＋Ｂ）／（１＋２
Ｂ）］ において、Ｖｃ＝Ｖｃｃ，Ｖｍ＝Ｖｃｃ／２，Ａ＝１
０，Ｂ＝１とするとΔＶ＝０．０６５Ｖｃｃ、本実施例
では、２Ｂ＊＝Ｂとして、ΔＶ＝０．０７７Ｖｃｃとな
る。すなわち本実施例の方が大きいことが分る。
実際の数値を代入して計算してみると、従来例では、前
述の式 ΔＶ＝（Ｖｃ−Ｖｍ）／［１＋Ａ（１＋Ｂ）／（１＋２
Ｂ）］ において、Ｖｃ＝Ｖｃｃ，Ｖｍ＝Ｖｃｃ／２，Ａ＝１
０，Ｂ＝１とするとΔＶ＝０．０６５Ｖｃｃ、本実施例
では、２Ｂ＊＝Ｂとして、ΔＶ＝０．０７７Ｖｃｃとな
る。すなわち本実施例の方が大きいことが分る。
【００２７】図３及び図４は本発明の第２の実施例の回
路図及びその各部信号のタイミング図である。
路図及びその各部信号のタイミング図である。
【００２８】この実施例が図１，図２に示された第１の
実施例と相違する点は、バランス回路２ａ，２ｂがない
点と、差動増幅器４ａに、ソースを第１のセルプレート
線ＣＰＬ１と接続しドレインに電源電圧Ｖｈを受けゲー
トに制御信号ＰＵを受けるトランジスタＱ４３と、ソー
スを第２のセルプレート線ＣＰＬ２と接続しドレインに
電源電圧Ｖｈを受けゲートに制御信号ＰＵを受けるトラ
ンジスタＱ４４とから成るプルアップ回路を設けた点で
ある。この結果、電源電圧Ｖｈを中間電位Ｖｍとするこ
とにより、セルプレート線ＣＰＬ１，ＣＰＬ２が制御信
号ＰＵによりプリチャージ前に中間電位Ｖｍに直接プル
アップされ、ビット線ＢＬ１，ＢＬ２をプリチャージ制
御信号ＰＣにより小電流で高速に中間電位Ｖｍにするこ
とができる。
実施例と相違する点は、バランス回路２ａ，２ｂがない
点と、差動増幅器４ａに、ソースを第１のセルプレート
線ＣＰＬ１と接続しドレインに電源電圧Ｖｈを受けゲー
トに制御信号ＰＵを受けるトランジスタＱ４３と、ソー
スを第２のセルプレート線ＣＰＬ２と接続しドレインに
電源電圧Ｖｈを受けゲートに制御信号ＰＵを受けるトラ
ンジスタＱ４４とから成るプルアップ回路を設けた点で
ある。この結果、電源電圧Ｖｈを中間電位Ｖｍとするこ
とにより、セルプレート線ＣＰＬ１，ＣＰＬ２が制御信
号ＰＵによりプリチャージ前に中間電位Ｖｍに直接プル
アップされ、ビット線ＢＬ１，ＢＬ２をプリチャージ制
御信号ＰＣにより小電流で高速に中間電位Ｖｍにするこ
とができる。
【００２９】図５及び図６は本発明の第３の実施例の回
路図及びその各部信号のタイミング図である。
路図及びその各部信号のタイミング図である。
【００３０】この実施例が第１の実施例と相違る点は、
差動増幅器をＣＭＯＳ型とした点である。
差動増幅器をＣＭＯＳ型とした点である。
【００３１】この結果、選択されたメモリセルの情報が
低レベルの場合にも、セルプレート線の電位がＶｃｃに
増幅されるため、書込み終了後のＮ１の電位を負電位ま
で押し下げることができる。
低レベルの場合にも、セルプレート線の電位がＶｃｃに
増幅されるため、書込み終了後のＮ１の電位を負電位ま
で押し下げることができる。
【００３２】
【発明の効果】以上説明したように本発明は、セルプレ
ート線を２つに分割し、分割された２つのセルプレート
線間の電圧を所定のタイミングで増幅する構成としたの
で、センス増幅器の入力電圧が大きくなり、より低電源
電圧化，高密度化が可能になるという効果がある。
ート線を２つに分割し、分割された２つのセルプレート
線間の電圧を所定のタイミングで増幅する構成としたの
で、センス増幅器の入力電圧が大きくなり、より低電源
電圧化，高密度化が可能になるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３に示された実施例の各部信号のタイミング
図である。
図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】図５に示された実施例の各部信号のタイミング
図である。
図である。
【図７】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図８】図７に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
１ センス増幅器 ２ａ，２ｂ バランス回路 ３ プリチャージ回路 ４，４ａ，４ｂ 差動増幅器 ５ プリチャージ・バランス回路 ＢＬ１，ＢＬ２ ビット線 ＣＰＬ，ＣＰＬ１，ＣＰＬ２ セルプレート線 ＤＷＬ１，ＤＷＬ２ ダミーワード線 ＭＣ１，ＭＣ２，ＭＣ１１，ＭＣ２１ メモリセル ＷＬ１，ＷＬ２，ＷＬ１１，ＷＬ２１ ワード線
Claims (4)
- 【請求項１】 互いに対をなす第１及び第２のビット線
と、これら第１及び第２のビット線に沿って順次配置さ
れたほぼ等しい長さの第１及び第２のセルプレート線
と、ソース，ドレインの一方を前記第１のビット線と接
続するスイッチングトランジスタ、及び一端をこのスイ
ッチングトランジスタのソース，ドレインの他方と接続
し他端を前記第１のセルプレート線と接続するキャパシ
タをそれぞれ備えた複数の第１のメモリセルと、ソー
ス，ドレインの一方を前記第１のビット線と接続するス
イッチングトランジスタ、及び一端をこのスイッチング
トランジスタのソース，ドレインの他方と接続し他端を
前記第２のセルプレート線と接続するキャパシタをそれ
ぞれ備えた複数の第２のメモリセルと、前記第１及び第
２のメモリセルのスイッチングトランジスタのゲートと
それぞれ対応して接続し選択レベルのときこれらメモリ
セルを選択状態とする複数の第１及び第２のワード線
と、前記第１及び第２のビット線間の電圧を所定のタイ
ミングで増幅するセンス増幅器と、前記第１及び第２の
ビット線を所定のタイミングで所定の電圧にプリチャー
ジするプリチャージ回路と、前記第１及び第２のセルプ
レート線間の電圧を所定のタイミングで差動増幅する差
動増幅器とを有することを特徴とする半導体記憶装置。 - 【請求項２】 差動増幅器が、ドレインを第１のセルプ
レート線に接続しゲートを第２のセルプレート線に接続
しソースに第１の制御信号を受ける第１のトランジスタ
と、ドレインを前記第２のセルプレート線と接続しゲー
トを前記第１のセルプレート線と接続しソースに前記第
１の制御信号を受ける第２のトランジスタと、ソースを
前記第１のセルプレート線と接続しドレインに電源電圧
を受けゲートに第２の制御信号を受ける第３のトランジ
スタと、ソースを前記第２のセルプレート線を接続しド
レインに前記電源電圧を受けゲートに前記第２の制御信
号を受ける第４のトランジスタとを含んで構成された請
求項１記載の半導体記憶装置。 - 【請求項３】 ソース，ドレインの一方を第１のビット
線と接続し他方を第１のセルプレート線と接続しゲート
にバランス制御信号を受ける一導電型の第１のトランジ
スタ、及びソース，ドレインの一方を第２のビット線と
接続し他方を前記第１のセルプレート線と接続しゲート
に前記バランス制御信号を受ける一導電型の第２のトラ
ンジスタを備えた第１のバランス回路と、ソース，ドレ
インの一方を前記第１のビット線と接続し他方を第２の
セルプレート線と接続しゲートに前記バランス制御信号
を受ける一導電型の第３のトランジスタ、及びソース，
ドレインの一方を前記第２のビット線と接続し他方を前
記第２のセルプレート線と接続しゲートに前記バランス
制御信号を受ける一導電型の第４のトランジスタを備え
た第２のバランス回路とを設け、差動増幅器を、ドレイ
ンを前記第１のセルプレート線と接続しゲートを前記第
２のセルプレート線と接続しソースに第１の制御信号を
受ける一導電型の第５のトランジスタと、ドレインを前
記第２のセルプレート線と接続しゲートを前記第１のセ
ルプレート線と接続しソースに前記第１の制御信号を受
ける一導電型の第６のトランジスタとを備えた回路とし
た請求項１記載の半導体記憶装置。 - 【請求項４】 差動増幅器を、第５及び第６のトランジ
スタと、ドレインを第１のセルプレート線と接続しゲー
トを第２のセルプレート線と接続しソースに第１の制御
信号の反転信号を受ける逆導電型の第７のトランジスタ
と、ドレインを前記第２のセルプレート線と接続しゲー
トを前記第１のセルプレート線と接続しソースに前記第
１の制御信号の反転信号を受ける逆導電型の第８のトラ
ンジスタとを備えた回路とした請求項３記載の半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326370A JP2814862B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体記憶装置 |
| US08/162,284 US5469395A (en) | 1992-12-07 | 1993-12-07 | Dynamic random access memory device equipped with diferential amplifier for cell plate line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326370A JP2814862B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06176572A JPH06176572A (ja) | 1994-06-24 |
| JP2814862B2 true JP2814862B2 (ja) | 1998-10-27 |
Family
ID=18187044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326370A Expired - Lifetime JP2814862B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469395A (ja) |
| JP (1) | JP2814862B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836495B2 (ja) * | 1994-08-24 | 1998-12-14 | 日本電気株式会社 | 半導体記憶装置 |
| KR0154755B1 (ko) * | 1995-07-07 | 1998-12-01 | 김광호 | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 |
| US5898631A (en) * | 1997-08-01 | 1999-04-27 | Nec Corporation | Semiconductor storage |
| JP2000195268A (ja) * | 1998-10-19 | 2000-07-14 | Toshiba Corp | 半導体記憶装置 |
| JP4043142B2 (ja) * | 1999-05-18 | 2008-02-06 | 富士通株式会社 | メモリデバイス |
| KR101952456B1 (ko) | 2010-10-29 | 2019-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치 |
| US9704572B2 (en) * | 2015-03-20 | 2017-07-11 | Sandisk Technologies Llc | Sense amplifier with integrating capacitor and methods of operation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JP3179793B2 (ja) * | 1990-05-30 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置およびその読出方法 |
| JPH05242672A (ja) * | 1992-02-04 | 1993-09-21 | Nec Corp | 半導体ダイナミックメモリ |
| JPH05250875A (ja) * | 1992-02-27 | 1993-09-28 | Nec Corp | 半導体記憶装置 |
-
1992
- 1992-12-07 JP JP4326370A patent/JP2814862B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-07 US US08/162,284 patent/US5469395A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06176572A (ja) | 1994-06-24 |
| US5469395A (en) | 1995-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
| JP2907928B2 (ja) | Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 | |
| US4504929A (en) | Dynamic semiconductor memory device | |
| US5091885A (en) | Dynamic type random-access memory having improved timing characteristics | |
| JPS60242592A (ja) | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ | |
| JP2000187990A (ja) | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 | |
| US6049493A (en) | Semiconductor memory device having a precharge device | |
| JPH0518198B2 (ja) | ||
| JP2006324007A (ja) | Ｄｒａｍアレイ用ビット線プリチャージ手法 | |
| JPS6145316B2 (ja) | ||
| JP2814862B2 (ja) | 半導体記憶装置 | |
| US4991142A (en) | Dynamic random access memory with improved sensing and refreshing | |
| US4907200A (en) | Dynamic memory | |
| US5666306A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US4409672A (en) | Dynamic semiconductor memory device | |
| JPH06150646A (ja) | 半導体メモリ | |
| US4069474A (en) | MOS Dynamic random access memory having an improved sensing circuit | |
| US7663952B2 (en) | Capacitor supported precharging of memory digit lines | |
| US4736343A (en) | Dynamic RAM with active pull-up circuit | |
| US4734890A (en) | Dynamic RAM having full-sized dummy cell | |
| US5995410A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| TWI287793B (en) | Increasing a refresh period in a semiconductor memory device | |
| JPH0670878B2 (ja) | 半導体記憶装置 | |
| US5703819A (en) | Sense amplifier driving circuit | |
| JPH0510756B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980714 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070814 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100814 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 15 |