KR101952456B1 - 기억 장치 - Google Patents

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다츠야 오누키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전력이 공급되지 않는 상황에서도 기억 데이터의 유지가 가능하며, 기억 소자에 포함되는 트랜지스터를 온하지 않고서 기억한 데이터를 고속으로 판독할 수 있는 기억 장치를 제공한다. 기억 장치에 있어서, 산화물 반도체층을 채널 영역으로서 포함하는 트랜지스터 및 축적 용량 소자를 갖는 메모리 셀과 용량 소자를 전기적으로 접속해서 노드를 구성한다. 상기 노드의 전위는 축적 용량 소자를 통한 용량 결합에 의해 기억된 데이터에 따라 승압되어, 이 전위를 증폭 회로에 의해 판독함으로써 데이터의 식별을 행할 수 있다.

Description

기억 장치{STORAGE DEVICE}
본 발명은 반도체 소자를 포함하는 기억 장치에 관한 것이다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 차단되면 기억 데이터를 잃어 버리게 되는 휘발성의 기억 장치와, 전력의 공급이 차단되어도 기억 데이터가 유지되는 불휘발성의 기억 장치인 2개의 카테고리로 대별된다.
휘발성 기억 장치의 대표적인 예로서는, 다이내믹 랜덤 액세스 메모리(DRAM)이 있다. DRAM은 기억 소자에 포함되는 트랜지스터를 선택해서 용량 소자에 전하를 축적함으로써 데이터를 기억한다. 그 때문에, DRAM으로부터 데이터를 판독하면, 용량 소자의 전하를 잃어 버리므로, 데이터를 판독할 때마다, 다시 기입 동작이 필요해진다. 또한, 기억 소자에 포함되는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인 간의 리크 전류(오프 전류) 등에 의해, 트랜지스터가 선택되지 않고 있는 상황에서도 전하가 유출 또는 유입하기 때문에, 데이터의 유지 기간이 짧다. 이로 인해, 소정의 주기로 다시 기입 동작(리프레시 동작)이 필요해져, 소비 전력을 충분히 저감하는 것은 곤란하다. 또한, 전력의 공급이 차단되면 기억 데이터를 잃어 버리기 때문에, 장기간의 데이터의 유지에는, 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요해진다.
휘발성 기억 장치의 다른 예로서는 스테틱 랜덤 액세스 메모리(SRAM)가 있다. SRAM은 플립플롭 등의 회로를 이용해서 기억 데이터를 유지하기 때문에, 리프레시 동작이 불필요하다. 이 점에 있어서는 SRAM이 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 이용하고 있기 때문에, 기억 용량 당의 단가가 높아진다. 또한, DRAM과 마찬가지로, SRAM에서는, 전력의 공급이 차단되면, 기억된 데이터를 잃어버린다.
불휘발성 기억 장치의 대표 예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 당해 플로팅 게이트에 전하를 유지시키는 것으로 데이터를 기억한다. 그러므로, 플래시 메모리는 데이터의 유지 기간은 지극히 길고(반 영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 갖고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 기입 시에 발생하는 터널 전류에 의해 기억 소자에 포함되는 게이트 절연층이 열화하기 때문에, 소정 횟수의 기입 후에, 기억 소자가 기능하지 않게 된다. 이러한 수명 문제의 역효과를 완화하기 위해서, 예를 들어, 기억 소자의 기입 횟수를 균일화하는 방법이 채용된다. 그러나, 이 방법을 실현하기 위해서는, 복잡한 주변 회로가 필요해진다. 그리고, 이러한 방법을 채용해도, 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 데이터의 재기입 빈도가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입하기 위해서, 또는 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 이를 위한 회로도 필요하다. 따라서, 소비 전력이 크다는 문제가 있다. 또한, 전하의 주입 또는 제거에는, 비교적 긴 시간을 필요로 하고, 기입 및 소거의 고속화가 용이하지 않다.
일본 특허 출원 공개 소57-105889호 공보
상술한 문제를 감안하여, 개시하는 발명의 한 실시 형태에서는, 전력이 공급되지 않는 상황에서도 기억 데이터의 유지가 가능하고, 또한 기입 횟수에도 제한이 없는 새로운 구조의 기억 장치를 제공하는 것을 목적으로 한다.
개시하는 발명의 한 실시 형태에서는, 새로운 구조에 의해 기억 소자에 포함되는 트랜지스터를 온하지 않고, 기억한 데이터를 고속으로 판독할 수 있다. 개시하는 발명의 한 실시 형태에서는 기억 장치의 간략화를 도모하여 단위 면적당의 기억 용량을 증가시키는 것을 목적으로 한다.
본 발명의 한 실시 형태는, 메모리 셀에 이용하는 트랜지스터를, 오프 전류를 충분히 작게 할 수 있는 반도체 재료, 예를 들어, 와이드 갭 반도체 재료(산화물 반도체 재료 등)를 채널 영역으로서 이용하여 형성하고, 상기 트랜지스터 및 축적 용량 소자를 포함하는 메모리 셀과 용량 소자를 전기적으로 접속해서 노드를 구성한다. 상기 노드의 전압은 축적 용량 소자를 통한 용량 결합에 의해 기억 데이터에 따라 승압되어, 이 전위를 증폭 회로에 의해 판독함으로써 데이터의 식별을 행한다. 상기 노드는 전기적으로 플로팅 상태이다.
본 발명의 한 실시 형태는, 메모리 셀에 이용하는 트랜지스터를, 오프 전류를 충분히 작게 할 수 있는 반도체 재료, 예를 들어, 와이드 갭 반도체 재료(산화물 반도체 재료 등)를 채널 영역으로서 이용하여 형성한다. 복수의 메모리 셀을 워드선에 병렬로 접속하고, 각각의 메모리 셀에 있어서의 축적 용량 소자와 용량 소자를 접속해서 노드를 구성한다. 또한 복수의 축적 용량 소자에 있어서의 용량값이 서로 상이하기 때문에, 상기 노드의 전위를 판독함으로써 일괄하여 복수의 메모리 셀의 데이터를 판독할 수 있다.
본 발명의 한 실시 형태는, 상기 노드의 전위를 메모리 셀의 데이터 상태로 변환하기 위한 참조 회로가 상기 메모리 셀과 같은 회로 구성을 갖는다.
본 발명의 한 실시 형태는, 한 블록에 있어서의 메모리 셀 수를 적절히 설정하고 그의 블록을 다수 배열하는 구성으로 함으로써, 적은 소자 수로 일괄해서 데이터가 판독될 수 있다.
본 명세서 등에 있어서 "전극"이나 "배선"의 용어는, 이것들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 이용되는 경우가 있고, 그의 역도 또 마찬가지이다. 또한, "전극"이나 "배선"의 용어는 복수의 "전극"이나 "배선"이 일체로 형성되어 있는 경우 등도 포함할 수 있다.
"소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용할 경우이거나, 회로 동작에 있어서 전류의 방향이 변화될 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, "소스"나 "드레인"의 용어는 교체해서 이용할 수 있다.
본 명세서 등에 있어서, "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 통해서 접속되어 있는 경우가 포함된다는 점에 주목한다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 송수신을 가능하게 하는 것이면, 특히 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 갖는 것"에는, 전극이나 배선을 비롯해, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
본 발명의 한 실시 형태에 관한 기억 장치는 와이드 갭 반도체 재료(특히 산화물 반도체 재료)를 이용하여 형성된 트랜지스터의 오프 전류가 충분히 작기 때문에 축적 용량 소자에 부여한 전하를 장시간에 걸쳐서 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해 지거나, 리프레시 동작의 빈도를 지극히 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 저감할 수 있다. 또한, 전력의 공급이 없을 경우(단, 전위는 고정되어 있는 것이 바람직하다)에도, 장시간에 걸쳐서 기억 데이터를 유지하는 것이 가능하다. 또한, 트랜지스터의 온 오프의 스위칭 대신에, 노드의 전위를 측정함으로써 데이터의 판독을 행할 수 있기 때문에, 기억 장치가 고속 동작을 할 수 있다.
이와 같이, 본 발명의 한 실시 형태는, 전력이 공급되지 않는 상황에서도 기억 데이터의 유지가 가능하고, 또한 기입 횟수에도 제한이 없는 새로운 구조의 기억 장치를 제공할 수 있다. 또한, 기억 소자에 포함되는 트랜지스터를 온하지 않고, 기억한 데이터를 고속으로 판독할 수 있고, 기억 장치의 간략화를 도모하여 단위 면적당의 기억 용량을 증가시킬 수도 있다.
도 1a 및 1b는 기억 장치의 회로도.
도 2는 기억 장치의 회로도.
도 3a 내지 3d는 기억 장치의 제작 공정을 설명하는 단면도.
도 4a 내지 4e는 기억 장치를 포함한 전자 기기를 설명하는 도면.
도 5는 기억 장치의 회로도.
도 6은 기억 장치의 회로도.
도 7a 내지 7e는 산화물 반도체의 일례.
도 8의 (a) 내지 도 8의 (c)는 산화물 반도체의 일례.
도 9의 (a) 내지 도 9의 (c)는 산화물 반도체의 일례.
도 10a 내지 10e는 이동도 산출을 위한 수학식.
도 11은 게이트 전압과 전계 효과 이동도의 관계를 도시한 도면.
도 12a 내지 12c는 각각 게이트 전압과 드레인 전류의 관계를 도시한 도면.
도 13a 내지 13c는 각각 게이트 전압과 드레인 전류의 관계를 도시한 도면.
도 14a 내지 14c는 각각 게이트 전압과 드레인 전류의 관계를 도시한 도면.
도 15a 내지 15c는 각각 트랜지스터의 특성을 도시한 도면.
도 16a 및 16b는 각각 트랜지스터의 특성을 도시한 도면.
도 17a 및 17b는 각각 트랜지스터의 특성을 도시한 도면.
도 18은 트랜지스터의 오프 전류의 온도 의존성을 도시한 도면.
이후, 개시하는 발명의 실시 형태의 일례에 대해서 도면을 이용해서 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해된다는 점에 주목한다. 따라서, 본 발명은 이하에 도시하는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
도면 등에 있어서 도시하는 각 구성의, 위치, 크기, 범위 등은, 이해의 편의상 실제의 위치, 크기, 범위 등을 나타내지 않고 있을 경우가 있다는 점에 주목한다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 서수는 구성 요소의 혼동을 피하기 위해 붙인 것이며, 구성 요소를 수적으로 한정하는 것은 아니다.
(실시 형태 1)
본 실시 형태에서는, 개시하는 발명의 실시 형태에 관한 기억 장치의 회로 구성 및 동작에 대해서 도 1a 및 1b를 참조하여 설명한다. 또한, 각 회로도에 있어서는, 산화물 반도체를 포함한 트랜지스터인 것을 도시하기 위해서, 트랜지스터 옆에 "OS"의 부호를 덧붙이는 경우가 있다는 점에 주목한다.
처음에, 기본적인 회로 구성 및 그의 동작에 대해서, 도 1a를 참조하여 설명한다. 도 1a에 도시하는 기억 장치에 있어서, 워드선(WL)과 트랜지스터(001)의 게이트 전극은 전기적으로 접속되고, 비트선(BL)과 트랜지스터(001)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 축적 용량 소자(002)의 한쪽의 단자와 트랜지스터(001)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 상기 축적 용량 소자(002)의 다른 쪽의 단자와 용량 소자(003)의 한쪽의 단자는 전기적으로 접속되어 노드(004)를 구성하고 있다. 상기 노드(004)와 증폭 회로(005)는 전기적으로 접속되어 있다.
여기서, 트랜지스터(001)로서는, 예를 들어, 와이드 갭 반도체 재료인 산화물 반도체를 포함하는 트랜지스터가 적용된다. 산화물 반도체를 포함하는 트랜지스터는 오프 전류가 매우 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(001)를 오프 상태로 함으로써 트랜지스터(001)의 드레인 전극의 전위를 지극히 장시간에 걸쳐 유지하는 것이 가능하다. 또한, 축적 용량 소자(002)를 가짐으로써, 트랜지스터(001)의 드레인 전극에 부여된 전하의 유지가 용이해진다.
도 1a에 도시하는 회로 구성에 있어서, 데이터의 기입 및 유지는 트랜지스터(001) 및 축적 용량 소자(002)에 의해 행해진다. 이 부분을 메모리 셀(100)이라고 부른다. 데이터의 판독은 축적 용량 소자(002)와 용량 소자(003)가 접속된 노드(004)에 있어서의 전위(VN)를 측정함으로써 행해진다. 노드(004)는 전기적으로 플로팅 상태인 점에 주목한다. 전위를 측정하는 증폭 회로(005)로서, 예를 들어 도 1b에 도시된 바와 같은 소스 폴로워(SF) 회로를 이용할 수 있다. 소스 폴로워 회로는 제1 트랜지스터 및 제2 트랜지스터가 병렬로 접속되는 회로이다. 제1 트랜지스터의 게이트에는 입력 단자(IN)가 접속되고, 제1 트랜지스터의 제1 전극은 VDD와 접속되고, 제1 트랜지스터의 제2 전극은 제2 트랜지스터의 제1 전극과 접속된다. 또한, 제2 트랜지스터의 게이트에는 VSF가 접속되고, 제2 트랜지스터의 제2 전극은 GND와 접속된다. 제1 트랜지스터의 제2 전극 및 제2 트랜지스터의 제1 전극의 접속부에 출력 단자(OUT)가 접속된다. 소스 폴로워 회로의 입력 단자(IN)에 입력된 전위와 같은 전위가 출력 단자(OUT)로부터 출력된다. 소스 폴로워 회로에 한하지 않고, 다른 증폭 회로를 이용해도 된다는 점에 주목한다.
본 실시 형태에 있어서의 데이터의 기입 및 유지에 대해서 설명한다. 우선, 워드선의 전위를 트랜지스터(001)가 온 상태로 되는 전위로 해서, 트랜지스터(001)를 온 상태로 한다. 이에 의해, 비트선의 전위 V1가 트랜지스터(001)의 드레인 전극 및 축적 용량 소자(002)에 부여된다. 즉, 축적 용량 소자(002)에는 소정의 전하가 부여된다(기입). 그 후, 워드선의 전위를 트랜지스터(001)가 오프 상태로 되는 전위로 해서, 트랜지스터(001)를 오프 상태로 한다. 이로써, 축적 용량 소자(002)에 부여된 전하가 유지된다(유지).
메모리 셀(100)에 전위 V1가 기입되고 있는 동안의 축적 용량 소자(002)의 용량을 C1로 하고 용량 소자(003)의 용량을 C0으로 하면, 노드(004)의 전위 VN은 수학식 1로 나타낼 수 있다.
Figure 112013022702304-pct00001
수학식 1에 도시된 바와 같이, 노드(004)의 전위 VN은, 기입 전위, 즉 비트선에 부여되는 전위 V1에 비례하고 있기 때문에, VN은 메모리 셀의 데이터 상태와 일 대 일로 대응한다. 따라서, VN을 측정함으로써 기억된 데이터를 식별할 수 있다(판독). 예를 들어, V1=V 또는 V1=0(V>0)의 2진 전위의 경우를 생각하면, VN에 의한 데이터 판정 임계값을 C1×V/(C1+C0)과 0의 중간으로 함으로써, VN= C1×V/(C1+C0)인 경우에는 메모리 셀의 데이터 상태는 "1"(V1=V), VN=0인 경우에는 메모리 셀의 데이터 상태는 "0"(V1=0)으로 식별할 수 있다. V1이 2값 이상을 취할 경우에 적용하는 것도 용이하다.
본 실시 형태에 의해, 트랜지스터(001)의 온 동작을 하지 않고, 메모리 셀(100)의 데이터 상태의 식별을 행할 수 있게 된다. 그러므로, 트랜지스터(001)의 오프 전류가 매우 작다는 성질을 최대한으로 살릴 수 있고, 반영구적인 데이터 기억(즉, 불휘발성)이 실현된다. 또한, 데이터의 판독에 있어서, 트랜지스터(001)의 구동을 행할 필요가 없기 때문에, 매우 빠른 데이터 판독이 가능하게 된다.
그 다음으로, 데이터의 재기입에 대해서 설명한다. 데이터의 재기입은 데이터의 기입 및 유지와 마찬가지로 행해진다. 즉, 워드선의 전위를 트랜지스터(001)가 온 상태로 되는 전위로 하여, 트랜지스터(001)를 온 상태로 한다. 이에 의해, 비트선의 전위(새로운 데이터에 관한 전위)가 트랜지스터(001)의 드레인 전극 및 축적 용량 소자(002)에 부여된다. 그 후, 워드선의 전위를 트랜지스터(001)가 오프 상태로 되는 전위로 하여, 트랜지스터(001)를 오프 상태로 한다. 따라서, 축적 용량 소자(002)는 새로운 데이터에 관한 전하가 유지된 상태로 된다.
이와 같이, 개시하는 발명의 한 실시 형태에 관한 기억 장치는, 데이터를 다시 기입하는 것에 의해 직접적으로 데이터를 재기입하는 것이 가능하다. 그러므로, 플래시 메모리 등에 있어서 필요해지는 고전압을 이용한 플로팅 게이트로부터의 전하의 추출이 불필요해서, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되어 있는 게이트 절연층(터널 절연층이라고도 함)의 열화라고 하는 문제가 존재하지 않는다. 즉, 종래 문제로 되었던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연층의 열화라고 하는 문제를 해소할 수 있다. 이것은 원칙적으로 기입 횟수의 제한이 존재하지 않는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거 시에 필요했던 고전압도 불필요하다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터에 의해 충분한 고속 동작이 가능하기 때문에, 트랜지스터를 산화물 반도체를 포함하는 트랜지스터와 조합해서 이용함으로써, 반도체 장치의 동작(예를 들어, 데이터의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로 또는 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 개시하는 발명의 실시 형태에 관한 기억 장치에 있어서, m개(m은 자연수)의 메모리 셀(200)이 병렬로 구성되어 있는 회로 구성과 기입 및 판독 동작에 대해서 설명한다. 도 2에 도시된 바와 같이, m개의 메모리 셀(200) 각각은 데이터의 기입 및 유지를 행하는 산화물 반도체를 포함하는 트랜지스터(201)와 축적 용량 소자 Ci(i=1, 2,…, m)를 갖는다. 노드(204)는 축적 용량 소자 Ci(i=1, 2,…, m)와 용량 소자 Cn이 접속된 부분이며, m개의 메모리 셀에 대하여 공통이다. 또한, 노드(204)와 증폭 회로(205)는 전기적으로 접속되어 있다.
본 실시 형태에 있어서의 m개의 메모리 셀에 기억된 데이터의 판독은 상기 노드의 전위 VN을 측정함으로써 행할 수 있다. 예를 들어, m개의 메모리 셀에 대하여, 각각 전위 Vi(i=1, 2,…, m)가 기입되고 있을 경우, VN은 수학식 2에 의해 계산될 수 있다.
Figure 112013022702304-pct00002
Ctotal=(C1+ C2+…+ Cm)이라는 점에 주목한다. 이렇게 하여 구해진 VN의 값과 m개의 메모리 셀의 데이터 상태를 일 대 일로 대응시킬 때, VN을 측정함으로써 m개의 메모리 셀의 데이터 상태가 한번에 판독될 수 있다. 이 일 대 일의 대응은 아래와 같이 행할 수 있다.
여기에서는, 간단화를 위해, Vi=V 또는 Vi=0(V>0)의 2진 전위의 경우에 대해서 설명한다. 메모리 셀에 전위 V가 기입되고 있는 상태를 "1" 상태라고 하고 메모리 셀에 전위 0이 기입되고 있는 상태를 "0" 상태라고 한다. m개의 메모리 셀 모두의 기입 상태의 조합을 (0...000), (0...001), (0...010), (0...011), ..., (1...111)이라고 한다. 이 경우, 그 때의 노드의 전위 VN이 수학식 3에 도시된 부등식을 만족하도록, 축적 용량 소자 Ci(i=1, 2,…, m)의 용량을 설정할 수 있다.
Figure 112013022702304-pct00003
구체적으로, m이 3인 경우에 대해 이하에 설명한다. 3개의 메모리 셀의 기입 상태의 조합은, (000), (001), (010), (011), (100), (101), (110), (111)로 나타낼 수 있다. 노드 전위 VN도 각각 VN(000)은 0, VN(001)은 C1에 비례, VN(010)은 C2에 비례, VN(011)은 C2+C1에 비례, VN(100)은 C3에 비례, VN(101)은 C3+C1에 비례, VN(110)은 C3+C2에 비례, VN(111)은 C3+C2+C1에 비례한다. 비례 계수는 공통이고, 1/(Ctotal+Cn)인 점에 주목한다. 각 전위 VN이 수학식 3에 도시한 부등식을 만족하도록, 축적 용량 소자의 용량값 C1, C2 및 C3을 설정함으로써, 3개의 메모리 셀의 데이터 상태와 각 전위 VN의 값을 일 대 일로 대응시킬 수 있다. 예를 들어, C1=20·C*, C2=21·C* 또는 C3=22·C*과 같이 용량의 비가 2의 멱수가 되도록 하면 된다. C*은 비례 계수인 점에 주목한다.
이와 같이, 본 발명의 한 실시 형태는, 복수의 메모리 셀에 있어서, 각각의 축적 용량 소자의 용량값이 상이하기 때문에, 일괄하여 복수의 메모리 셀의 데이터를 판독할 수 있다. 또한, 1개의 블록에 있어서의 메모리 셀 수를 적절히 설정하고, 그의 블록을 다수 배열하는 구성으로 함으로써 적은 소자 수로 일괄해서 데이터를 판독할 수 있다. 그 때문에, 회로 구성을 간략화할 수 있고 단위 면적당의 기억 용량을 증가시킬 수 있다. 또한, Vi가 2값 이상을 취할 경우에 적용하는 것은 용이하다.
그 다음으로, 측정한 VN의 값으로부터 m개의 메모리 셀의 데이터 상태로 변환하는 방법에 대해 설명한다. VN이 취할 수 있는 모든 값과 데이터 상태의 대응 표를 미리 준비하고, 기억시켜 두는 경우가 있다. 이러한 경우에, Vi가 2x 값을 취할 경우, 2x×m개의 대응 관계를 래치해 놓을 필요가 있다는 점에 주목한다. 또한, 기억 장치에 도 2와 마찬가지인 회로를 참조 회로로서 설치하고, VN으로부터 데이터 상태로의 변환에 당해 참조 회로를 이용할 수 있다(도 5 참조). 도 5는 기억 장치(300) 및 참조 회로(400)가 차동 증폭 회로(210)를 사이에 끼워서 접속되어 있는 회로를 도시하고 있다. VN의 값과 참조 회로로부터의 출력 VN_REF의 값의 대소 관계를, 차동 증폭 회로(210)를 이용해서 비교하여, 그 비교 때마다 참조 회로에 있어서의 데이터 상태를 이분법에 의해 갱신한다. 그 결과, x×m회의 비교 후에, 참조 회로에 유지되고 있는 데이터 상태가 m개의 메모리 셀에 있어서의 원하는 데이터 상태와 일치한다. 즉, 참조 회로는 센스 래치의 역할도 완수한다. 그 다음으로, 참조 회로의 워드선(WL_REF)에 적절한 전압을 인가해서 트랜지스터를 모두 온 상태로 하면, 데이터를 외부에 출력할 수 있다. 이와 같이, 본 발명의 한 실시 형태에 따르면, 노드의 전위가 취할 수 있는 모든 값과 데이터 상태의 대응 표를 미리 준비하거나 기억시켜 둘 필요가 없다. 또한, 이를 위한 회로도 불필요해진다.
(실시 형태 3)
본 실시 형태에서는, 개시하는 발명의 실시 형태에 관한 기억 장치에 있어서, 도 2에 도시한 회로를 하나의 블록으로 사용하는 회로 구성 및 동작에 대해서 설명한다(도 6 참조). 도 6에 도시하는 회로는 워드선 WL, 및 워드선 WL_REF, 기입 선택 게이트 SG_Wj(j=1, 2,..., k, k는 자연수), 판독 선택 게이트 SG_Rj(j=1, 2,…, k, k는 자연수), 비트선 BLi(i=1, 2,..., m, m은 자연수) 및 BL_REFi(i=1, 2,..., m, m은 자연수), 차동 증폭 회로(510), m개의 메모리 셀을 포함한 블록 Bj(j=1, 2,..., k, k는 자연수), 각 블록에 접속된 기입용 선택 트랜지스터 및 판독용 선택 트랜지스터, 및 참조 회로(500)를 포함한다. 블록 Bj가 병렬로 워드선에 접속되어 있고, 블록 Bj는 또한 차동 증폭 회로(510)를 사이에 끼워서 참조 회로(500)와 접속되어 있다. 하나의 블록에 포함되는 메모리 셀의 수 m이 증대하면, 그만큼 다양한 용량을 가지는 캐패시터를 제작할 필요가 있으므로, 그 제작 프로세스가 번잡해진다. 따라서, 1 블록 당의 메모리 셀 수를 적절한 수로 설정하여(예를 들어, m=8 정도), 이 블록 Bj를 다수 배열하는 구성을 취한다. 기입 및 판독은 선택한 블록 Bj 마다 행한다. 상기 구성에 의해, 메모리 셀의 수가 증대해도, 기입 시의 워드선에 접속되는 메모리 셀의 수를 작게 억제할 수 있다. 따라서, 워드선의 기생 용량과 기생 저항을 작게 할 수 있기 때문에, 워드선에 입력된 신호의 펄스가 지연하는 것, 혹은 워드선의 전위 강하가 커지는 것을 방지하고, 나아가서는 기억 장치의 에러 발생율을 낮게 억제할 수 있다. 또한, 전위 VN의 데이터 상태로의 변환에 이용하는 참조 회로는 하나만 필요하다.
(실시 형태 4)
그 다음으로, 도 1a 및 1b에 도시한 메모리 셀(100)의 제작 방법의 일례에 대해서 도 3a 내지 3d를 참조하여 설명한다.
우선, 절연막(640) 위에 산화물 반도체막을 형성하고, 당해 산화물 반도체막을 가공하고, 산화물 반도체막(644)을 형성한다(도 3a 참조).
절연막(640)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성한다. 절연막(640)은 상술한 재료를 이용해서 단층 구조 또는 적층 구조로 형성할 수 있다. 여기에서는, 절연막(640)으로서 산화 실리콘을 이용하는 경우에 대해서 설명한다.
산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다는 점에 주목한다. 특히 In과 Zn을 포함하는 것이 바람직하다.
산화물 반도체를 포함하는 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저(stabilizer)로서, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 란탄족으로부터 선택된 일종 이상을 포함하는 것이 바람직하다.
란탄족으로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테늄(Lu)이 있다.
예를 들어, 산화물 반도체에 포함되는 일원계 금속의 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연 등을 이용할 수 있다.
예를 들어, 산화물 반도체에 포함되는 이원계 금속의 산화물 반도체로서, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 이용할 수 있다.
예를 들어, 산화물 반도체에 포함되는 삼원계 금속의 산화물 반도체로서, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물(ITZO라고도 표기함), Sn-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물 등을 이용할 수 있다.
예를 들어, 산화물 반도체에 포함되는 사원계 금속의 산화물 반도체로서, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 이용할 수 있다.
여기서, 예를 들어, "In-Ga-Zn계 산화물"이란 In과 Ga와 Zn을 주성분으로서 포함하는 산화물을 의미하며, In과 Ga와 Zn의 비율은 특정하게 한정되지 않는다는 점에 주목한다. In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소를 함유할 수 있다.
예를 들어, In: Ga: Zn=1: 1: 1(=1/3: 1/3: 1/3) 혹은 In: Ga: Zn=2: 2: 1(=2/5: 2/5: 1/5)의 원자비의 In-Ga-Zn계 산화물이나 그의 조성의 근방의 산화물을 이용할 수 있다.
혹은, In: Sn: Zn=1: 1: 1(=1/3: 1/3: 1/3), In: Sn: Zn=2: 1: 3(=1/3: 1/6: 1/2) 혹은 In: Sn: Zn=2: 1: 5(=1/4: 1/8: 5/8)의 원자비의 In-Sn-Zn계 산화물이나그의 조성의 근방의 산화물을 이용해도 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 변동 등)에 따라 적절한 조성의 재료를 이용하면 된다. 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
산화물 반도체는 단결정 또는 비단결정일 수 있다.
비단결정의 경우, 산화물 반도체는 비정질(아몰퍼스) 또는 다결정일 수 있다. 또한, 산화물 반도체는 비정질 부분 중에 결정성을 갖는 부분을 포함하는 구조를 가질 수 있다. 아몰퍼스는 결함이 많기 때문에, 비아몰퍼스를 이용하는 것이 바람직하다는 점에 주목한다.
산화물 반도체막은 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입하기 어려운 방법으로 제작하는 것이 바람직하다. 산화물 반도체막은, 예를 들어, 스퍼터링법 등을 이용해서 제작할 수 있다.
여기에서는, 산화물 반도체막을, In-Ga-Zn계의 산화물 타겟을 이용한 스퍼터링법에 의해 형성한다.
In-Ga-Zn계의 산화물 타겟으로서는, 예를 들어, 조성비로서, In2O3: Ga2O3: ZnO=1: 1: 1 [몰수비]의 산화물 타겟을 이용할 수 있다. 타겟의 재료 및 조성을 상술한 것에 한정할 필요는 없다는 점에 주목한다. 예를 들어, In2O3: Ga2O3: ZnO=1: 1: 2 [몰수비]의 조성비의 산화물 타겟을 이용할 수도 있다.
산화물 타겟의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99. 9％ 이하로 한다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체막을 치밀한 막으로 할 수 있다.
성막 분위기는, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하 등으로 하면 된다. 또한, 산화물 반도체막에의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
예를 들어, 산화물 반도체막은 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막 실내에 기판을 유지하고, 기판 온도가, 200℃ 이상 500℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 되도록 가열한다.
그 다음으로, 성막 실내의 잔류 수분을 제거하면서, 수소, 물, 수산기, 수소 화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 이용해서 기판 위에 산화물 반도체막을 성막한다. 성막 실내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서, 크라이오펌프, 이온 펌프, 티탄 서블리메이션 펌프 등의 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오펌프를 이용해서 배기한 성막 실은, 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되기 때문에, 당해 성막 실에서 성막한 산화물 반도체막에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막 중의 기판 온도가 저온(예를 들어, 100℃ 이하)의 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입할 우려가 있기 때문에, 기판을 상술한 범위의 온도로 가열하는 것이 바람직하다. 기판을 상술한 범위의 온도로 가열하고, 산화물 반도체막의 성막을 행함으로써, 기판 온도는 고온이 되므로, 수소 결합은 열에 의해 절단되어, 수소 원자를 포함하는 물질이 산화물 반도체막에 받아들이기 어렵다. 따라서, 기판이 상술한 범위의 온도로 가열된 상태에서, 산화물 반도체막의 성막을 행함으로써, 산화물 반도체막에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서, 기판과 타겟 간의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율은 100％) 분위기로 한다. 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말형 물질(파티클 또는 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다는 점에 주목한다.
산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하고, 산화물 반도체막의 피 형성 표면에 부착되어 있는 분말형 물질(파티클 또는 먼지라고도 함)을 제거하는 것이 바람직하다는 점에 주목한다. 역 스퍼터링은 기판에 전압을 인가하고, 기판 근방에 플라즈마를 형성하고, 기판측의 표면을 개질하는 방법이다. 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 이용해도 된다는 점에 주목한다.
다음에, 산화물 반도체막을 가공함으로써, 산화물 반도체막(644)을 형성한다. 산화물 반도체막의 가공은, 원하는 형상의 마스크를 산화물 반도체막 위에 형성한 후, 당해 산화물 반도체막을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용해서 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용해서 마스크를 형성해도 된다. 또한, 산화물 반도체막의 에칭은 웨트 에칭 또는 드라이 에칭이 이용될 수 있다. 물론, 이것들을 조합해서 이용해도 된다.
그 후, 산화물 반도체막(644)에 대하여, 열처리(제1 열처리)를 행해도 된다.
열처리를 행함으로써 산화물 반도체막(644) 내의 수소 원자를 포함하는 물질을 더욱 제거하고, 산화물 반도체막(644)의 구조를 개선할 수 있고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 열처리의 온도는 불활성 가스 분위기 하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 왜곡 점 미만이면 된다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N (99.9999％) 이상, 바람직하게는 7N (99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열처리는, 예를 들어, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기 하, 450℃, 1시간의 조건에서 행할 수 있다. 열처리 중에, 산화물 반도체막(644)은 대기에 노출하지 않고, 물이나 수소의 혼입이 발생하지 않도록 한다.
열처리를 행함으로써 불순물을 저감하고, i형 산화물 반도체막(진성 산화물반도체막) 또는 실질적으로 i형 산화물 반도체막을 형성한다. 따라서, 지극히 우수한 특성의 트랜지스터를 제작할 수 있다.
상술한 열처리에는 수소나 물 등을 제거하는 효과가 있으므로, 당해 열처리를 탈수화 처리나 탈수소화 처리 등이라고 한다는 점에 주목한다. 당해 열처리는, 예를 들어, 산화물 반도체막을 섬 형상으로 가공하기 전, 또는 게이트 절연층의 형성 후의 타이밍에서 행하는 것도 가능하다. 또한, 이러한 탈수화 처리 또는 탈수소화 처리는 일회에 한하지 않고 복수회 행할 수 있다.
산화물 반도체는 불순물에 대하여 둔감해서, 막 내에는 상당한 금속 불순물이 포함되어 있어도 문제가 없으므로, 나트륨 등의 알칼리 금속(alkali metal)이 다량으로 포함되는 염가인 소다 석회 글래스도 사용될 수 있다는 것이 지적되어 있다(가미야, 노무라, 및 호소노의 "Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status", 고체 물리[KOTAI BUTSURI( SOLID STATE PHYSICS)], 2009년 9월호, Vol. 44, pp. 621-633)는 점에 주목한다. 그러나, 이와 같은 지적은 적절하지 않다. 또한, 알칼리 금속은 산화물 반도체에 포함되는 원소가 아니므로, 불순물이다. 알칼리 토류 금속도, 산화물 반도체에 포함되는 원소가 아닌 경우에 불순물이 된다. 알칼리 금속, 특히, Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 당해 절연막 내에 확산하는 나트륨 이온 Na+이 된다. 또한, Na+은 산화물 반도체막 내에 있어서, 산화물 반도체에 포함되는 금속과 산소의 결합을 분단하거나, 혹은, 그의 결합 중에 들어간다. 그 결과, 예를 들어, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온 상태화, 이동도의 저하 등의, 트랜지스터의 특성의 열화가 일어난다. 또한, 특성의 변동도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 변동은, 산화물 반도체막 내의 수소의 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 내의 수소의 농도가 5×1019cm- 3이하, 특히 5×1018cm-3 이하일 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 된다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 된다.
또한, 산화물 반도체막(644)을 이용해서 형성되는 트랜지스터가 노멀리 온 상태화(게이트 전극에 전압을 인가하지 않는 상태에서도 드레인 전류가 흘러버리는 상태)되어 버리는 것을 방지하기 위해서, 산화물 반도체막(644)을 사이에 끼워서 게이트 전극과 대향하는 측에, 제2 게이트 전극을 설치하고, 이에 의해 임계값 전압을 제어할 수 있다.
산화물 반도체막(644)은 비정질일 수 있지만, 트랜지스터의 채널 형성 영역으로서 결정성을 갖는 산화물 반도체막을 이용하는 것이 바람직하다는 점에 주목한다. 결정성을 갖는 산화물 반도체막을 이용함으로써, 트랜지스터의 신뢰성(게이트 바이어스 스트레스 내성)을 높일 수 있기 때문이다.
결정성을 갖는 산화물 반도체막으로서는 이상적으로는 단결정 상태인 것이 바람직하나, 결정성을 갖는 산화물 반도체막은 c축 배향을 가진 결정(c-axis aligned crystal: CAAC라고도 부른다)을 포함하는 것이 바람직하다.
CAAC를 포함하는 산화물 반도체막은 스퍼터링법을 이용하여 제작할 수 있다.
스퍼터링법에 의해 CAAC를 포함하는 산화물 반도체막을 제작하기 위해서는, 산화물 반도체막의 퇴적 초기 단계에 있어서 육방정의 결정이 형성되도록 하는 것과 당해 육방정의 결정을 종으로서 결정이 성장되도록 하는 것이 중요하다. 이것을 달성하기 위해서는, 타겟과 기판 간의 거리를 더 길게 하고(예를 들어, 150mm 내지 200mm 정도), 기판가열 온도를 100℃ 내지 500℃, 적합하게는 200℃ 내지 400℃, 더욱 적합하게는 250℃ 내지 300℃로 한다. 이에 덧붙여서, 퇴적시의 기판 가열 온도보다도 높은 온도에서, 퇴적된 산화물 반도체막을 열처리함으로써 막 내에 포함되는 미소 결함이나, 적층 계면의 결함을 회복할 수 있다.
그 다음으로, 산화물 반도체막(644) 등 위에 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 동일한 층에 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고 당해 도전층을 가공하여, 소스 또는 드레인 전극(642a) 및 소스 또는 드레인 전극(642b)을 형성한다(도 3b 참조).
도전층은 PVD법이나 CVD법에 의해 형성할 수 있다. 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴 및 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐으로부터 선택된 하나 이상의 재료를 이용해도 된다.
도전층은 단층 구조일 수 있거나 2층 이상의 적층 구조일 수 있다. 예를 들어, 티탄막이나 질화 티탄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 질화 티탄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 이 순서로 적층된 3층 구조 등을 들 수 있다. 도전층을 티탄막이나 질화 티탄막의 단층 구조로 할 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(642a) 및 소스 전극 또는 드레인 전극(642b)에의 가공이 용이하다는 장점이 있다는 점에 주목한다.
또한, 도전층은 도전성의 금속 산화물을 이용해서 형성할 수 있다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석 합금(In2O3-SnO2, ITO로 약기하는 경우도 있음), 산화 인듐-산화 아연 합금(In2O3-ZnO), 또는 이것들의 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 이용할 수 있다.
도전층의 에칭은 형성되는 소스 전극 또는 드레인 전극(642a) 및 소스 전극 또는 드레인 전극(642b)의 단부가 테이퍼 형상으로 되도록 행하는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어, 30°이상 60°이하인 것이 바람직하다. 소스 전극 또는 드레인 전극(642a) 및 소스 전극 또는 드레인 전극(642b)의 단부를 테이퍼형 모양으로 되도록 에칭함으로써, 후에 형성되는 게이트 절연층(646)의 피복성이 향상되고 단선을 방지할 수 있다.
트랜지스터의 채널 길이(L)는 소스 전극 및 드레인 전극의 하단부의 간격에 의해 결정된다. 채널 길이(L)가 25nm 미만의 트랜지스터를 형성할 경우에 이용하는 마스크 형성의 노광을 행할 때에는, 수 nm 내지 수 10nm 만큼 파장이 짧은 초자외선(extreme ultraviolet rays)을 이용하는 것이 바람직하다는 점에 주목한다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 이런 이유로, 후에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1㎛) 이하로 하는 것도 가능하며, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해 기억 장치의 소비 전력을 저감하는 것도 가능하다.
그 다음으로, 소스 전극 또는 드레인 전극(642a) 및 소스 전극 또는 드레인 전극(642b)을 덮고 산화물 반도체막(644)의 일부와 접하도록 게이트 절연층(646)을 형성한다(도 3c 참조).
게이트 절연층(646)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 게이트 절연층(646)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(646)은 단층 구조로 해도 되고, 상기의 재료를 조합해서 적층 구조로 해도 된다. 그의 두께는 특별히 한정되지 않으나, 기억 장치를 미세화할 경우에는 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 게이트 절연층으로서 산화 실리콘을 이용할 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(646)에 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전률(high-k) 재료를 이용하면 된다. high-k 재료를 게이트 절연층(646)에 이용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해서 막 두께를 크게 하는 것이 가능하게 된다. high-k 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중 어느 하나를 포함하는 막의 적층 구조로 해도 된다는 점에 주목한다.
또한, 산화물 반도체막(644)에 접하는 절연층은 제13족 원소 및 산소를 포함하는 절연 재료일 수 있다. 산화물 반도체에는 제13족 원소를 포함하는 것이 많고 제13족 원소를 포함하는 절연 재료는 산화물 반도체와 성질이 잘 맞다. 제13족 원소를 포함하는 이러한 절연 재료를 산화물 반도체막에 접하는 절연층에 이용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
여기서, 제13족 원소를 포함하는 절연 재료는 절연 재료에 하나 이상의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨은 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화 갈륨 알루미늄은 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상의 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체막에 접해서 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화 갈륨을 포함하는 재료를 이용함으로써, 산화물 반도체막과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체막과 산화 갈륨을 포함하는 절연층을 서로 접해서 설치함으로써, 산화물 반도체막과 절연층 간의 계면에 있어서의 수소의 파일업(pileup)을 저감할 수 있다. 절연층에 산화물 반도체의 성분 원소와 같은 족의 원소를 이용할 경우에는, 마찬가지의 효과를 얻는 것이 가능하다는 점에 주목한다. 예를 들어, 산화 알루미늄을 포함하는 재료를 이용해서 절연층을 형성하는 것도 유효하다. 산화 알루미늄은, 물을 투과시키기 어렵다는 특성을 갖고 있으므로, 산화 알루미늄을 포함하는 재료를 이용하는 것은 산화물 반도체막에의 물의 침입 방지라고 하는 점에 있어서 바람직하다는 점에 주목한다.
산화물 반도체막(644)에 접하는 절연층은 산소 분위기에서의 열처리나, 산소 도핑 등에 의해, 화학양론비보다 산소를 많이 포함하는 것이 바람직하다. "산소 도핑"은 산소를 벌크에 첨가하는 것을 말한다. "벌크"라는 용어는 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지에서 이용하고 있다는 점에 주목한다. 또한, "산소 도핑"에는, 플라즈마화한 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"이 포함된다. 산소 도핑은 이온 주입법 또는 이온 도핑법을 이용해서 행해도 된다.
예를 들어, 산화물 반도체막(644)에 접하는 절연층이 산화 갈륨으로 형성되는 경우, 산소 분위기에서의 열처리나 산소 도핑을 행함으로써, 산화 갈륨의 조성을 Ga2Ox(X=3+α, 0 <α <1)로 할 수 있다. 산화물 반도체막(644)에 접하는 절연층이 산화 알루미늄으로 형성되는 경우, 산소 분위기에서의 열처리나 산소 도핑을 행함으로써, 산화 알루미늄의 조성을 Al2Ox(x=3+α, 0 <α <1)로 할 수 있다. 산화물 반도체막(644)에 접하는 절연층이 산화 갈륨 알루미늄(또는 산화 알루미늄 갈륨)으로 형성되는 경우, 산소 분위기에서의 열처리나 산소 도핑을 행함으로써, 산화 갈륨 알루미늄(또는 산화 알루미늄 갈륨)의 조성을 GaxAl2 - xO3 +α(0 <x <2, 0 <α <1)로 할 수 있다.
산소 도핑 처리 등을 행함으로써, 화학양론비보다 산소가 많은 영역을 포함하는 절연층을 형성할 수 있다. 이러한 영역을 포함하는 절연층과 산화물 반도체막이 접함으로써, 절연층 중의 과도한 산소가 산화물 반도체막에 공급되어, 산화물 반도체막 내, 또는 산화물 반도체막과 절연층 간의 계면에서의 산소 부족 결함을 저감한다. 따라서, 산화물 반도체막을 i형화 또는 실질적으로 i형인 산화물 반도체로 형성할 수 있다.
화학양론비보다 산소가 많은 영역을 포함하는 절연층은, 게이트 절연층(646) 대신에, 산화물 반도체막(644)의 기초막으로서 형성하는 절연층에 적용할 수 있고 또는 게이트 절연층(646) 및 기초 절연층의 양쪽에 적용할 수 있다는 점에 주목한다.
게이트 절연층(646)의 형성 후에는, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기 하에서 250℃, 1시간의 열처리를 행할 수 있다. 제2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 또한, 게이트 절연층(646)이 산소를 포함할 경우, 산화물 반도체막(644)에 산소를 공급하고, 상기 산화물 반도체막(644)의 산소 결손을 보충하고, i형 산화물 반도체막 또는 실질적으로 i형인 산화물 반도체막을 형성할 수 있다.
여기에서는, 게이트 절연층(646)의 형성 후에 제2 열처리를 행하지만, 제2 열처리의 타이밍은 이것에 한정되지 않는다는 점에 주목한다. 예를 들어, 게이트 전극의 형성 후에 제2 열처리를 행할 수 있다. 또한, 제1 열처리 이후에 계속해서 제2 열처리를 행할 수 있고, 제1 열처리에 제2 열처리를 겸하여도 되고, 제2 열처리에 제1 열처리를 겸하여도 된다.
상술한 바와 같이, 제1 열처리와 제2 열처리의 적어도 한쪽을 적용함으로써, 산화물 반도체막(644)을 수소 원자를 포함하는 물질이 최대한 포함되지 않도록 고순도화할 수 있다.
그 다음으로, 게이트 전극(게이트 전극과 동일한 층에 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고 당해 도전층을 가공하고, 게이트 전극(648a) 및 도전막(648b)을 형성한다(도 3d 참조).
게이트 전극(648a) 및 도전막(648b)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용해서 형성할 수 있다. 게이트 전극(648a) 및 도전막(648b)은 단층 구조로 해도 되고, 적층 구조로 해도 된다는 점에 주목한다.
이상의 공정을 통해, 고순도화된 산화물 반도체막(644)을 포함하는 트랜지스터(662) 및 용량 소자(664)가 완성된다(도 3d 참조).
이렇게, 고순도화되어 진성화된 산화물 반도체막(644)을 이용함으로써, 당해 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이러한 트랜지스터를 이용함으로써, 지극히 장시간에 걸쳐 기억 데이터를 유지하는 것이 가능한 기억 장치가 얻어질 수 있다.
(실시 형태 5)
비결정성 부분과 결정성 부분을 갖고, 결정성 부분의 배향이 c축 방향으로 되어 있는 CAAC(c-axis aligned crystal)를 포함하는 산화물 반도체에 대해서 설명한다.
CAAC를 포함하는 산화물 반도체는 신규한 산화물 반도체이다.
CAAC는 c축 배향, 또한 ab면, 상부 표면 또는 계면의 방향으로부터 보아 삼각형 또는 6각형의 원자 배열을 갖는다.
CAAC를 포함하는 산화물 반도체는, c축에 있어서는 금속 원자가 층 형상으로, 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있다.
또한, CAAC는, ab면에 있어서 a축 또는 b축의 방향이 다르다(c축을 중심으로 회전하는 구조).
CAAC는 광의로는 비단결정이다.
CAAC는 ab면에 수직한 방향으로부터 보아, 삼각형, 6각형, 정삼각형 또는 정6각형의 원자 배열을 갖는다.
또한, CAAC를 포함하는 산화물 반도체는, c축 방향에 수직한 방향으로부터 보아, 금속 원자가 층 형상으로, 또는 금속 원자와 산소 원자가 층 형상으로 배열한 상(phase)을 포함하는 산화물이다.
CAAC는 단결정은 아니지만, 비정질 성분만으로 형성되어 있다는 것을 의미하지 않는다.
CAAC는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC를 포함하는 산화물 반도체에 포함되는 산소의 일부는 질소로 치환될 수 있다.
CAAC에 포함되는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC를 지지하는 기판면 또는 CAAC의 표면에 수직한 방향)으로 배향될 수 있다.
혹은, CAAC에 포함되는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC를 지지하는 기판면 또는 CAAC의 표면에 수직한 방향)으로 배향될 수 있다.
CAAC를 포함하는 막은, 그의 조성 등에 따라 도체이거나, 반도체이거나, 절연체일 수 있다. CAAC는 그의 조성 등에 따라 가시광에 대하여 투명하거나 불투명하다.
예를 들어, CAAC를 포함하는 산화물 반도체막을 막 표면 또는 지지하는 기판면에 수직한 방향으로부터 전자 현미경에서 관찰하면, 삼각형 또는 6각형의 원자 배열이 관찰된다.
또한, 전자 현미경에서 막 단면을 관찰하면, 금속 원자가 층 형상으로, 또는 금속 원자와 산소 원자(또는 질소 원자)가 층 형상으로 배열하고 있다.
도 7a 내지 7e, 도 8의 (a) 내지 도 8의 (c), 및 도 9의 (a) 내지 도 9의 (c)를 이용하여 CAAC의 결정 구조의 일례에 대해서 설명한다.
도 7a 내지 7e, 도 8의 (a) 내지 도 8의 (c), 및 도 9의 (a) 내지 도 9의 (c)에 있어서, 상방향이 c축 방향이며, c축 방향과 직교하는 면이 ab면이다.
본 실시 형태에 있어서, "상반분" 및 "하반분"이란 표현은 각각 ab면 위의 상반분 및 ab면 아래의 하반분을 말한다.
도 7a에, 1개의 6배위의 In 원자와, In 원자에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O이라고 함)를 포함하는 구조 A를 도시한다.
여기에서는, 금속 원자 1개 및 이에 근접한 산소 원자를 포함하는 구조를 소그룹이라 부른다.
구조 A는 실제로 팔면체 구조를 취하는데, 간단화를 위해 평면 구조로 도시하고 있다.
구조 A의 상반분 및 하반분에는 각각 3개씩 4배위의 O 원자가 있다는 점에 주목한다. 구조 A의 소그룹은 전하가 0이다.
도 7b에, 1개의 5배위의 Ga 원자와, Ga 원자에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O이라고 함)와, Ga 원자에 근접한 2개의 4배위의 O 원자를 포함하는 구조 B를 도시한다.
3배위의 O 원자는 모두 ab면에 존재한다. 구조 B의 상반분 및 하반분에는 각각 1개씩 4배위의 O 원자가 있다.
In 원자도 5배위를 취하기 때문에, In 원자는 구조 B를 취할 수 있다. 구조 B의 소그룹은 전하가 0이다.
도 7c에, 1개의 4배위의 Zn 원자와, Zn 원자에 근접한 4개의 4배위의 O 원자를 포함하는 구조 C를 도시한다.
구조 C의 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있다. 구조 C의 소그룹은 전하가 0이다.
도 7d에, 1개의 6배위의 Sn 원자와, Sn 원자에 근접한 6개의 4배위의 O 원자를 포함하는 구조 D를 도시한다.
구조 D의 상반분에는 3개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있다.
구조 D의 소그룹은 전하가 +1로 된다.
도 7e에, 2개의 Zn 원자를 포함하는 구조 E를 도시한다.
구조 E의 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 1개의 4배위의 O 원자가 있다. 구조 E의 소그룹은 전하가 -1로 된다.
본 실시 형태에서는, 복수의 소그룹의 집합체를 중그룹이라 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다)이라고 부른다.
이제, 소그룹끼리가 결합하는 규칙에 대해서 설명한다.
도 7a에 도시하는 6배위의 In 원자에 대해 상반분의 3개의 O 원자는 하방향에 각각 3개의 근접한 In 원자를 갖고, 하반분의 3개의 O 원자는 상방향에 각각 3개의 근접한 In 원자를 갖는다.
도 7b에 도시하는 5배위의 Ga 원자에 대해 상반분의 1개의 O 원자는 하방향에 1개의 근접한 Ga 원자를 갖고, 하반분의 1개의 O 원자는 상방향에 1개의 근접한 Ga 원자를 갖는다.
도 7c에 도시하는 4배위의 Zn 원자에 대해 상반분의 1개의 O 원자는 하방향에 1개의 근접한 Zn 원자를 갖고, 하반분의 3개의 O 원자는 상방향에 각각 3개의 근접한 Zn 원자를 갖는다.
이와 같이, 금속 원자의 상방향의 4배위의 O 원자의 수와, 4배위의 O 원자의 하방향에 있는 근접 금속 원자의 수는 동일하다. 마찬가지로, 금속 원자의 하방향의 4배위의 O 원자의 수와, 4배위의 O 원자의 상방향에 있는 근접 금속 원자의 수는 동일하다.
O 원자는 4배위이므로, O 원자의 하방향에 있는 근접 금속 원자의 수와 O 원자의 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다.
따라서, 금속 원자의 상방향에 있는 4배위의 O 원자의 수와 다른 금속 원자의 하방향에 있는 4배위의 O 원자의 수의 합이 4일 때, 금속 원자를 포함하는 2종의 소그룹끼리는 결합할 수 있다.
예를 들어, 6배위의 금속(In 또는 Sn) 원자가 하반분의 3개의 4배위의 O 원자를 통해서 결합할 경우, 5배위의 금속(Ga 또는 In) 원자 또는 4배위의 금속(Zn) 원자와 결합하게 된다.
4, 5, 또는 6 배위인 금속 원자는, c축 방향에 있어서 4배위의 O 원자를 통해서 다른 금속 원자와 결합한다.
상기 이외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해서 다른 방식으로 중그룹을 구성할 수 있다.
도 8의 (a)에, In-Sn-Zn-O계 재료의 층 구조에 포함되는 중그룹 A의 모델도를 도시한다.
도 8의 (b)에, 3개 중그룹을 포함하는 대그룹 B를 도시한다.
도 8의 (c)는 도 8의 (b)의 층 구조를 c축 방향으로부터 관찰했을 경우의 원자 배열을 도시한다는 점에 주목한다.
중그룹 A에서는, 3배위의 O 원자는 생략하고, 4배위의 O 원자수만 도시된다.
예를 들어, Sn 원자 상반분 및 하반분에는 각각 3개씩 4배위의 O 원자가 있는 것을 원으로 둘러싸인 3으로서 도시하고 있다.
마찬가지로, 중그룹 A에 있어서, In 원자에 대해 상반분 및 하반분에는 각각 1개씩 4배위의 O 원자가 있는 것을 원으로 둘러싸인 1로서 도시하고 있다.
또한, 중그룹 A에 있어서, 하반분에는 1개의 4배위의 O원자가 있고, 상반분에는 3개의 4배위의 O 원자가 있는 Zn 원자와, 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있는 Zn 원자를 도시하고 있다.
In-Sn-Zn-O계 재료의 층 구조에 포함되는 중그룹 A에 있어서, 위에서부터 순서대로, 4배위의 O 원자가 3개씩 상반분 및 하반분에 인접한 Sn 원자가, 4배위의 O 원자가 1개씩 상반분 및 하반분에 인접한 In 원자와 결합한다.
In 원자는 상반분에 3개의 4배위의 O 원자가 인접한 Zn 원자와 결합한다.
Zn 원자는 Zn 원자에 대해 하반분의 1개의 4배위의 O 원자를 통해서 4배위의 O 원자가 3개씩 상반분 및 하반분에 인접한 In 원자와 결합한다.
In 원자는 상반분에 1개의 4배위의 O 원자가 인접한 2개의 Zn 원자를 포함하는 소그룹과 결합한다.
소그룹은 소그룹 하반분의 1개의 4배위의 O 원자를 통해서 4배위의 O 원자가 3개씩 상반분 및 하반분에 인접한 Sn 원자와 결합한다.
이러한 중그룹이 복수 결합해서, 대그룹을 구성한다.
여기서, 3배위의 O 원자 및 4배위의 O 원자의 경우, 결합 1개 당의 전하는 각각 -0.667, -0.5로 생각할 수 있다.
예를 들어, In 원자(6배위 또는 5배위), Zn 원자(4배위) 및 Sn 원자(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn 원자를 포함하는 소그룹은 전하가 +1로 된다.
그러므로, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다.
전하 -1을 취하는 구조로서, 구조 E에 도시된 바와 같이 2개의 Zn 원자를 포함하는 소그룹을 들 수 있다.
예를 들어, Sn 원자를 포함하는 소그룹이 1개에 대하여, 2개의 Zn 원자를 포함하는 소그룹이 1개 있으면, 전하가 상쇄되므로, 층 구조의 합계의 전하를 0으로 할 수 있다.
대그룹 B가 반복되는 것으로, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다.
얻어진 In-Sn-Zn-O계 결정의 층 구조는 In2SnZn2O7(ZnO)m (m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
In-Sn-Zn-O계 이외의 산화물 반도체를 이용한 경우도 마찬가지이다.
예를 들어, 도 9의 (a)에, In-Ga-Zn-O계 재료의 층 구조에 포함되는 중그룹의 모델도를 도시한다.
In-Ga-Zn-O계 재료의 층 구조에 포함되는 중그룹 L에 있어서, 위에서부터 순서대로, 4배위의 O 원자가 3개씩 상반분 및 하반분에 인접한 In 원자가 4배위의 O원자가 1개 상반분에 인접한 Zn 원자와 결합한다.
Zn 원자는 Zn 원자에 대해 하반분의 3개의 4배위의 O 원자를 통하여, 4배위의 O 원자가 1개씩 상반분 및 하반분에 인접한 Ga 원자와 결합한다.
Ga 원자는 Ga 원자에 대해 하반분의 1개의 4배위의 O 원자를 통하여, 4배위의 O 원자가 3개씩 상반분 및 하반분에 인접한 In 원자와 결합한다.
이러한 중그룹이 복수 결합해서, 대그룹을 구성한다.
도 9의 (b)에 3개 중그룹으로 구성되는 대그룹 M을 도시한다.
도 9의 (c)는, 도 9의 (b)의 층 구조를 c축 방향으로부터 관찰했을 경우의 원자 배열을 도시한다는 점에 주목한다.
여기서, In 원자(6배위 또는 5배위), Zn 원자(4배위), Ga 원자(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In 원자, Zn 원자, Ga 원자 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다.
결과적으로, 이것들의 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
In-Ga-Zn-O계 재료의 층 구조를 구성하기 위해서, 대그룹은, 중그룹 L뿐만 아니라, In 원자, Ga 원자 및 Zn 원자의 배열이 중그룹 L과 다른 중그룹을 사용하여 형성될 수 있다.
본 실시 형태의 내용의 일부 또는 전부는 다른 모든 실시 형태와 조합해서 실시할 수 있다.
(실시 형태 6)
실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 산화물 반도체를 사용하는 경우에만 한정되지 않는 현상의 여러가지 이유에 의해 본래의 이동도보다 낮아질 수 있다.
이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막간의 계면의 결함이 있다. 레빈슨(Levinson) 모델을 이용하면, 반도체 내부에 결함이 없다고 가정했을 경우의 전계 효과 이동도를 이론적으로 유도해 낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도는 도 10a의 수학식 A로 나타낸다.
E는 포텐셜 장벽의 높이이며, k는 볼츠먼 상수, T는 절대 온도이다.
포텐셜 장벽이 결함에 기인하는 것으로 가정하면, 포텐셜 장벽의 높이는 레빈슨 모델에 따라, 도 10b의 수학식 B로 나타낸다.
여기서, e는 기본 전하, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전률, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다.
반도체층의 두께가 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일한 것으로 간주할 수 있다.
선형 영역에 있어서의 드레인 전류 Id는 도 10c의 수학식 C로 나타낸다.
여기서, L은 채널 길이, W는 채널 폭이며, L과 W는 10㎛이다.
또한, Vd는 드레인 전압이다.
수학식 C의 양변을 Vg로 나눈 다음, 양변의 대수를 취하면, 도 10d의 수학식 D로 나타낸다.
수학식 D의 우변은 Vg의 함수이다.
수학식 D로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다.
즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다.
산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 1: 1: 1인 것에서의 결함 밀도 N은 1×1012/cm2 정도이다.
이렇게 하여 구해진 결함 밀도 등을 기초로 하여, μ0=120cm2/Vs로 도출될 수 있다.
결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35cm2/Vs 정도이다.
그러나, 반도체 내부 및 반도체와 절연막 간의 계면의 결함이 없은 산화물 반도체의 이동도 μ0은 120cm2/Vs인 것으로 예상할 수 있다.
반도체 내부에 결함이 없어도, 채널과 게이트 절연층 간의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다는 점에 주목한다. 즉, 채널과 게이트 절연층 간의 계면으로부터 거리 x만큼 떨어진 장소에 있어서의 이동도 μ1은 도 10e의 수학식 E로 나타낸다.
D는 게이트 방향의 전계이고, B 및 G는 상수이다. B 및 G는 실제의 측정 결과로부터 구해질 수 있고, 상기의 측정 결과에 따르면, B=4.75×107 cm/s, G=10 nm(계면 산란이 미치는 깊이)이다.
D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 E의 제2항이 증가하기 때문에, 이동도 μ1은 저하된다.
반도체 내부에 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2의 계산 결과를 도 11에 도시한다.
계산에는 시놉시스(Synopsys)사제의 소프트웨어인 Sentaurus Device를 사용하였다는 점에 주목한다.
계산에 있어서, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률 및 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15 및 15nm로 하였다.
이것들의 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
또한, 게이트, 소스 및 드레인의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트 및 4.6 전자 볼트로 가정하였다.
게이트 절연층의 두께는 100nm, 그 비유전률은 4.1로 가정하였다. 채널 길이 및 채널 폭은 10㎛로 가정하고, 드레인 전압 Vd는 0.1V로 가정하였다.
도 11의 계산 결과에서 도시된 바와 같이, 게이트 전압이 1V보다 약간 크면 이동도는 100 cm2/Vs 보다 큰 피크를 갖고, 게이트 전압이 더욱 높아지면, 계면 산란이 커지기 때문에, 이동도가 저하된다.
계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(atomic layer flatness)이 바람직하다는 점에 주목한다.
이러한 이동도를 갖는 산화물 반도체를 이용해서 미세한 트랜지스터를 제작했을 경우의 특성을 계산하였다.
계산에 이용한 트랜지스터는 산화물 반도체막에 있어서 한 쌍의 n형 반도체 영역 사이에 채널 형성 영역이 끼워져 있는 것을 이용하였다는 점에 주목한다.
한 쌍의 n형 반도체 영역의 저항율은 2×10-3Ωcm로 하여 계산하였다.
채널 길이를 33nm, 채널 폭을 40nm로 하여 계산하였다.
게이트 전극의 측면에 측벽을 형성한다.
측벽과 겹치는 반도체 영역을 오프셋 영역으로 하여 계산하였다.
계산에는 시놉시스(Synopsys)사제의 소프트웨어인 Sentaurus Device를 사용하였다.
도 12a 내지 12c는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg: 게이트와 소스 간의 전위차) 의존성의 계산 결과이다.
드레인 전류 Id는 드레인 전압(드레인과 소스 간의 전위차)을 +1V로 하여 계산한 것이고 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 12a는 게이트 절연층의 두께를 15nm로 하여 계산한 것이다.
도 12b는 게이트 절연층의 두께를 10nm로 하여 계산한 것이다.
도 12c는 게이트 절연층의 두께를 5nm로 하여 계산한 것이다.
게이트 절연층이 얇아지는 만큼, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)는 현저하게 저하된다.
한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다.
도 13a 내지 13c는 오프셋 길이(측벽 길이) Loff를 5nm로 한 경우 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 도시한다.
드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 13a는 게이트 절연층의 두께를 15nm로 하여 계산한 것이다.
도 13b는 게이트 절연층의 두께를 10nm로 하여 계산한 것이다.
도 13c는 게이트 절연층의 두께를 5nm로 하여 계산한 것이다.
도 14a 내지 14c는, 오프셋 길이(측벽 길이) Loff를 15nm로 한 경우 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 도시한다.
드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 14a는 게이트 절연층의 두께를 15nm로 하여 계산한 것이다.
도 14b는 게이트 절연층의 두께를 10nm로 하여 계산한 것이다.
도 14c는 게이트 절연층의 두께를 5nm로 하여 계산한 것이다.
어느 구조에서나 게이트 절연층이 얇아지는 만큼, 오프 전류가 현저하게 저하되는 반면, 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
이동도 μ의 피크는, 도 12a 내지 12c에서는 80cm2/Vs정도인데, 도 13a 내지13c에서는 60cm2/Vs정도, 도 14a 내지 14c에서는 40cm2/Vs정도로, 오프셋 길이 Loff가 증가하는 만큼 이동도 μ의 피크는 저하된다는 점에 주목한다.
또한, 오프 전류도 마찬가지인 경향이 있다.
온 전류도 오프셋 길이 Loff의 증가에 따라 감소하는데, 오프 전류의 저하에 비하면 훨씬 완만하다.
또한, 어느 구조에서나 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요해지는 10μA를 초과하는 것이 그래프에 도시되었다.
본 실시 형태의 내용의 일부 또는 전부는 다른 모든 실시 형태와 조합해서 실시할 수 있다.
(실시 형태 7)
In, Sn 및 Zn(ITZO)을 함유하는 산화물 반도체를 포함하는 트랜지스터는 산화물 반도체를 형성할 때에 기판을 가열해서 성막함으로써 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다.
In, Sn 및 Zn은 조성비로 각각 5 원자％ 이상 포함되어 있으면 바람직하다는 점에 주목한다.
In, Sn 및 Zn을 함유하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다.
또한, n채널형의 트랜지스터의 임계값 전압을 플러스 방향으로 시프트할 수 있다.
n채널형의 트랜지스터의 임계값 전압을 플러스 방향으로 시프트함으로써, n채널형의 트랜지스터의 오프 상태를 유지하기 위한 전압의 절대값을 낮게 할 수 있으므로, 저소비 전력화가 가능하게 된다.
또한, n채널형의 트랜지스터의 임계값 전압을 플러스 방향으로 시프트하여, 임계값 전압을 0V 이상으로 하면, 노멀리 오프형의 트랜지스터를 형성하는 것이 가능하게 된다.
이하 ITZO를 함유하는 트랜지스터의 특성을 나타낸다.
(샘플 A 내지 샘플 C의 공통 조건)
조성비로서 In: Sn: Zn=1: 1: 1의 타겟을 이용하고, 가스 유량비를 Ar/O2=6/9sccm, 성막 압력을 0.4Pa, 성막 전력을 100W로 하여, 15nm의 두께가 되도록 기판 위에 산화물 반도체막을 성막하였다.
그 다음으로, 산화물 반도체막을 섬 형상이 되도록 에칭 가공하였다.
그리고, 산화물 반도체막 위에 50nm의 두께가 되도록 텅스텐층을 성막하였다. 텅스텐층을 에칭 가공해서 소스 전극 및 드레인 전극을 형성하였다.
그 다음으로, 플라즈마 CVD법을 이용하여 실란(SiH4) 가스와 일산화이질소(N2O) 가스를 이용해서 100nm의 두께가 되도록 산화 질화 규소막(SiON)을 형성해서 게이트 절연층으로 하였다.
그 다음으로, 15nm의 두께가 되도록 질화 탄탈층을 형성하고, 135nm의 두께가 되도록 텅스텐층을 형성하고, 이들을 에칭 가공해서 게이트 전극을 형성하였다.
다음에, 플라즈마 CVD법을 이용하여 300nm의 두께가 되도록 산화 질화 규소막(SiON) 가스를 형성하고, 1.5㎛의 두께가 되도록 폴리이미드 막을 형성하여 층간 절연막으로 하였다.
그 다음으로, 층간 절연막에 콘택트 홀을 형성하고, 50nm의 두께가 되도록 제1 티탄막을 형성하고, 100nm의 두께가 되도록 알루미늄 막을 형성하고, 50 nm의 두께가 되도록 제2 티탄막을 형성하고, 이들을 에칭 가공해서 측정용의 패드를 형성하였다.
이상과 같이 해서, 트랜지스터를 포함하는 반도체 장치를 형성하였다.
(샘플 A)
샘플 A는 산화물 반도체막의 성막 중에 기판에 의도적인 가열을 실시하지 않았다.
또한, 샘플 A는 산화물 반도체막의 성막 후이며 산화물 반도체막의 에칭 가공 전에 가열 처리를 실시하지 않았다.
(샘플 B)
샘플 B는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체막의 성막을 행하였다.
또한, 샘플 B는 산화물 반도체막의 성막 후이며 산화물 반도체막의 에칭 가공 전에 가열 처리를 실시하지 않았다.
기판을 가열한 상태에서 성막을 행한 이유는 산화물 반도체막 내로 도너가 되는 수소를 제거하기 위함이다.
(샘플 C)
샘플 C는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체막의 성막을 행하였다.
또한, 샘플 C는 산화물 반도체막의 성막 후이며 산화물 반도체막의 에칭 가공 전에 질소 분위기에서 650℃, 1시간의 가열 처리를 실시한 후, 산소 분위기에서 650℃, 1시간의 가열 처리를 실시하였다.
질소 분위기에서 650℃, 1시간의 가열 처리를 실시한 이유는 산화물 반도체막 내로 도너가 되는 수소를 제거하기 위함이다.
산화물 반도체막 내로 도너가 되는 수소를 제거하기 위한 가열 처리에서 산소도 이탈하고, 산화물 반도체막 내로 캐리어가 되는 산소 결손도 발생하게 된다.
그래서, 산소 분위기에서 650℃, 1시간의 가열 처리를 실시함으로써, 산소 결손을 저감하였다.
(샘플 A 내지 샘플 C의 트랜지스터의 특성)
도 15a에 샘플 A의 트랜지스터의 초기 특성을 나타낸다.
도 15b에 샘플 B의 트랜지스터의 초기 특성을 나타낸다.
도 15c에 샘플 C의 트랜지스터의 초기 특성을 나타낸다.
샘플 A의 트랜지스터의 전계 효과 이동도는 18.8 cm2/Vsec이었다.
샘플 B의 트랜지스터의 전계 효과 이동도는 32.2 cm2/Vsec이었다.
샘플 C의 트랜지스터의 전계 효과 이동도는 34.5 cm2/Vsec이었다.
샘플 A 내지 샘플 C과 마찬가지인 성막 방법으로 형성한 산화물 반도체막의 단면을 투과형 전자 현미경(TEM)으로 관찰한 것에 따르면, 성막 시에 기판 가열을 행한 샘플 B 및 샘플 C와 마찬가지인 성막 방법으로 형성한 샘플에는 결정성이 확인되었다.
그리고, 놀랍게도, 성막 시에 기판 가열을 행한 샘플은, 비결정성 부분과 결정성 부분을 갖고, 결정성 부분은 c축 방향으로 배향되어 있었다.
통상의 다결정에서는, 결정성 부분은 배향되어 있지 않다. 그러므로, 성막 시에 기판 가열을 행한 샘플은 종래 없었던 새로운 결정 구조라고 할 수 있다.
도 15a 내지 15c를 비교하면, 성막 시에 기판 가열을 행함으로써 또는 성막 후에 가열 처리를 행함으로써 도너가 되는 수소 원소를 추방할 수 있기 때문에, n채널형 트랜지스터의 임계값 전압을 플러스 방향으로 시프트할 수 있는 것을 이해할 수 있다.
즉, 성막 시에 기판 가열을 행한 샘플 B의 임계값 전압은 성막 시에 기판 가열을 행하지 않는 샘플 A의 임계값 전압보다도 플러스 방향으로 시프트하고 있다.
또한, 성막 시에 기판 가열을 행한 샘플 B 및 샘플 C를 비교했을 경우, 성막 후에 가열 처리를 행한 샘플 C의 임계값 전압이, 성막 후에 가열 처리를 행하지 않은 샘플 B의 임계값 전압보다도 플러스 방향으로 시프트하고 있는 것을 알 수 있다.
또한, 수소 등의 경(light) 원소는 가열 처리의 온도가 높을수록 이탈하기 쉽기 때문에, 가열 처리의 온도가 높을수록 수소가 이탈하기 쉽다.
따라서, 성막 시 또는 성막 후의 가열 처리의 온도를 더 높이면 보다 더 플러스 방향으로 시프트가 가능한 것으로 고찰하였다.
(샘플 B과 샘플 C의 게이트 BT 스트레스 시험 결과)
샘플 B (성막 후 가열 처리 없음) 및 샘플 C (성막 후 가열 처리 있음)에 대하여 게이트 BT 스트레스 시험을 행하였다.
우선, 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하고, 가열 및 플러스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃로 하고 Vd를 0.1V로 하였다.
그 다음으로, Vg에 20V를 인가하고, 그대로 1시간 유지하였다.
그 다음으로, Vg를 0V로 하였다.
다음에, 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 행하고, 가열 및 플러스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 가열 및 플러스의 고전압 인가를 행하는 전후의 트랜지스터의 특성을 비교하는 것을 플러스 BT 시험이라고 부른다.
마찬가지로, 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃로 하고 Vd를 0.1V로 하였다.
그 다음으로, Vg에 -20V를 인가하고, 그대로 1시간 유지하였다.
그 다음으로, Vg를 0V로 하였다.
다음에, 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 가열 및 마이너스의 고전압 인가를 행하는 전후의 트랜지스터의 특성을 비교하는 것을 마이너스 BT 시험이라고 부른다.
도 16a는 샘플 B의 플러스 BT 시험 결과를 나타내며 도 16b는 샘플 B의 마이너스 BT 시험 결과를 나타낸다.
도 17a는 샘플 C의 플러스 BT 시험 결과를 나타내며 도 17b는 샘플 C의 마이너스 BT 시험 결과를 나타낸다.
플러스 BT 시험 및 마이너스 BT 시험은 트랜지스터의 열화 레벨을 판별하는 시험인데, 도 16a 및 도 17a를 참조하면 적어도 플러스 BT 시험의 처리를 행함으로써 임계값 전압을 플러스 방향으로 시프트할 수 있는 것을 알았다.
특히, 도 16a에서는 플러스 BT 시험의 처리를 행함으로써 트랜지스터가 노멀리 오프형의 트랜지스터가 되는 것을 알 수 있다.
따라서, 트랜지스터의 제작시의 가열 처리 외에, 플러스 BT 시험의 처리를 행함으로써, 임계값 전압의 플러스 방향으로의 시프트를 촉진할 수 있고, 노멀리 오프형의 트랜지스터를 형성할 수 있다는 것을 알았다.
도 18은 샘플 A의 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수 간의 관계를 나타낸다.
여기에서는, 측정시의 기판 온도의 역수에 1000을 곱한 수치 1000/T을 횡축으로 하고 있다.
도 18에서는 채널 폭 1㎛의 경우에 있어서의 전류량을 도시하고 있다는 점에 주목한다.
기판 온도가 125℃(1000/T가 약 2.51)일 때 오프 전류는 1×10-19A 이하가 되었다.
또한, 기판 온도가 85℃(1000/T가 약 2.79)일 때 오프 전류는 1×10-20A 이하가 되었다.
즉, 실리콘 반도체를 포함하는 트랜지스터와 비교해서 지극히 낮은 오프 전류인 것을 알았다.
온도가 낮을수록 오프 전류가 저하되므로, 상온에서 보다 낮은 오프 전류인 것이 분명하다는 점에 주목한다.
본 실시 형태의 내용의 일부 또는 전부는 다른 모든 실시 형태와 조합해서 실시할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 실시 형태를 이용한 기억 장치의 응용 예에 대해서 도 4a 내지 4e를 이용하여 설명한다. 본 실시 형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 기기에 상술한 기억 장치를 적용하는 경우에 대해서 설명한다.
도 4a는 노트형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함한다. 하우징(701 및 702)의 적어도 하나에는, 상기 실시 형태들 중 어느 하나에 설명된 기억 장치가 설치되어 있다. 그 때문에, 데이터의 기입 및 판독이 고속으로 행해지고, 장시간에 걸쳐 데이터가 기억되어 있고, 또한 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 제작될 수 있다.
도 4b는 휴대 정보 단말(PDA)이다. 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 포함하고 있다. 본체(711) 내에는, 상기 실시 형태 중 어느 하나에 설명된 기억 장치가 설치되어 있다. 그 때문에, 데이터의 기입 및 판독이 고속으로 행해지고, 장시간에 걸쳐 데이터가 기억되어 있고, 또한 소비 전력이 충분히 저감된 휴대 정보 단말이 제작될 수 있다.
도 4c는 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721)과 하우징(723)의 2개의 하우징을 포함한다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721 및 723)은 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 포함하고 있다. 하우징(721 및 723)의 적어도 하나에는, 상기 실시 형태 중 어느 하나에 설명된 기억 장치가 설치되어 있다. 그 때문에, 데이터의 기입 및 판독이 고속으로 행해지고, 장시간에 걸쳐 데이터가 기억되어 있고, 또한 소비 전력이 충분히 저감된 전자 서적이 제작될 수 있다.
도 4d는 휴대 전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징을 포함한다. 또한, 하우징(740)과 하우징(741)은 슬라이드하고, 도 4d와 같이 전개하고 있는 상태로부터 중합된 상태로 할 수 있고, 휴대에 적합한 소형화가 가능하다. 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 포함하고 있다. 하우징(740)은 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 포함하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740 및 741)의 적어도 하나에는, 상기 실시 형태 중 어느 하나에 설명된 기억 장치가 설치되어 있다. 그 때문에, 데이터의 기입 및 판독이 고속으로 행해지고, 장시간에 걸쳐 데이터가 기억되어 있고, 또한 소비 전력이 충분히 저감된 휴대 전화기가 제작될 수 있다.
도 4e는 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등을 포함한다. 텔레비전 장치(770)의 조작은, 하우징(771)이 포함하는 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는, 상기 실시 형태 중 어느 하나에 설명된 기억 장치가 탑재되어 있다. 그 때문에, 데이터의 기입 및 판독이 고속으로 행해지고, 장시간에 걸쳐 데이터가 기억되어 있고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 제작될 수 있다.
이상과 같이, 본 실시 형태에 설명된 전자 기기에는, 상기 실시 형태 중 어느 하나에 따른 기억 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감한 전자 기기가 제작될 수 있다.
001: 트랜지스터, 002: 축적 용량 소자, 003: 용량 소자, 004: 노드, 005: 증폭 회로, 100: 메모리 셀, 200: 메모리 셀, 201: 트랜지스터, 204: 노드, 205: 증폭 회로, 210: 차동 증폭 회로, 300: 기억 장치, 400: 참조 회로, 500: 참조 회로, 510: 차동 증폭 회로, 640: 절연막, 642a: 소스 전극 또는 드레인 전극, 642b 소스 전극 또는 드레인 전극, 644: 산화물 반도체막, 646: 게이트 절연층, 648a: 게이트 전극, 648b; 도전막, 662: 트랜지스터, 664: 용량 소자, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 720: 전자 서적, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원, 733: 조작 키, 735: 스피커, 737: 축부, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 744: 마이크로폰, 745: 조작 키, 746: 포인팅 디바이스, 747: 카메라용 렌즈, 748: 외부 접속 단자, 749: 태양 전지 셀, 750: 외부 메모리 슬롯, 770: 텔레비전 장치, 771: 하우징, 773: 표시부, 775: 스탠드, 및 780: 리모콘 조작기.
본 출원은 그 전체 내용이 본 명세서에 참고로 활용되는, 2010년 10월 29일자 일본 특허청에 출원된 일본 특허 출원 번호 제2010-243833호 및 2011년 5월 19일자 일본 특허청에 출원된 일본 특허 출원 번호 제2011-112645호에 기초한 것이다.

Claims (15)

  1. 기억 장치로서,
    워드선과 비트선;
    트랜지스터와 축적 용량 소자를 포함하는 메모리 셀;
    용량 소자; 및
    증폭 회로
    를 포함하고,
    상기 트랜지스터는 산화물 반도체를 포함하고,
    상기 트랜지스터의 게이트 전극은 상기 워드선에 전기적으로 접속되고,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 비트선에 전기적으로 접속되고,
    상기 축적 용량 소자의 제1 단자는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽에 전기적으로 접속되고,
    상기 축적 용량 소자의 제2 단자는 상기 용량 소자의 제1 단자에 전기적으로 접속되고,
    상기 증폭 회로는 상기 축적 용량 소자의 상기 제2 단자 및 상기 용량 소자의 상기 제1 단자에 전기적으로 접속되고,
    상기 용량 소자의 상기 제1 단자의 전위는 상기 증폭 회로를 통해 판독되는, 기억 장치.
  2. 기억 장치로서,
    워드선과 복수의 비트선;
    메모리 셀들;
    용량 소자; 및
    증폭 회로
    를 포함하고,
    상기 메모리 셀들 각각은 트랜지스터와 축적 용량 소자를 포함하고,
    상기 트랜지스터는 산화물 반도체를 포함하고,
    상기 트랜지스터의 게이트 전극은 상기 워드선에 전기적으로 접속되고,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 복수의 비트선 중 하나에 전기적으로 접속되고,
    상기 축적 용량 소자의 제1 단자는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽에 전기적으로 접속되고,
    상기 축적 용량 소자의 제2 단자는 상기 용량 소자의 제1 단자에 전기적으로 접속되고,
    상기 증폭 회로는 상기 축적 용량 소자의 상기 제2 단자 및 상기 용량 소자의 상기 제1 단자에 전기적으로 접속되고,
    상기 용량 소자의 상기 제1 단자의 전위는 상기 증폭 회로를 통해 판독되는, 기억 장치.
  3. 기억 장치로서,
    워드선, 제1 비트선 및 제2 비트선;
    제1 트랜지스터와 제1 축적 용량 소자를 포함하는 제1 메모리 셀;
    제2 트랜지스터와 제2 축적 용량 소자를 포함하는 제2 메모리 셀;
    용량 소자; 및
    증폭 회로
    를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 산화물 반도체를 포함하고,
    상기 제1 트랜지스터의 제1 게이트 전극 및 상기 제2 트랜지스터의 제2 게이트 전극은 상기 워드선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제1 비트선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제2 비트선에 전기적으로 접속되고,
    상기 제1 축적 용량 소자의 제1 단자는 상기 제1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽에 전기적으로 접속되고,
    상기 제2 축적 용량 소자의 제1 단자는 상기 제2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 쪽에 전기적으로 접속되고,
    상기 제1 축적 용량 소자의 제2 단자 및 상기 제2 축적 용량 소자의 제2 단자는 상기 용량 소자의 제1 단자에 전기적으로 접속되고,
    상기 증폭 회로는 상기 제1 축적 용량 소자의 상기 제2 단자, 상기 제2 축적 용량 소자의 상기 제2 단자 및 상기 용량 소자의 상기 제1 단자에 전기적으로 접속되고,
    상기 용량 소자의 상기 제1 단자의 전위는 상기 증폭 회로를 통해 판독되는, 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 증폭 회로는 소스 폴로워 회로를 포함하는, 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 c축 배향을 갖는 결정을 포함하는, 기억 장치.
  6. 삭제
  7. 제2항에 있어서,
    상기 메모리 셀들 내 상기 축적 용량 소자의 각 용량 값이 서로 다른, 기억 장치.
  8. 제2항에 있어서,
    상기 기억 장치는 참조 회로에 전기적으로 접속되고,
    상기 참조 회로는 상기 메모리 셀들과 동일한 회로 구성을 포함하는, 기억 장치.
  9. 제2항에 있어서,
    상기 기억 장치는 복수의 블록을 포함하고,
    상기 복수의 블록 각각은 상기 메모리 셀들을 포함하는, 기억 장치.
  10. 제3항에 있어서,
    상기 제1 축적 용량 소자 및 상기 제2 축적 용량 소자의 용량 값이 서로 다른, 기억 장치.
  11. 제3항에 있어서,
    상기 기억 장치는 참조 회로에 전기적으로 접속되고,
    상기 참조 회로는 상기 제1 메모리 셀 및 상기 제2 메모리 셀과 동일한 회로 구성을 포함하는, 기억 장치.
  12. 제3항에 있어서,
    상기 기억 장치는 복수의 블록을 포함하고,
    상기 복수의 블록 각각은 상기 제1 메모리 셀 및 상기 제2 메모리 셀을 포함하는, 기억 장치.
  13. 삭제
  14. 삭제
  15. 삭제
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